JP5687700B2 - スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス - Google Patents

スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス Download PDF

Info

Publication number
JP5687700B2
JP5687700B2 JP2012527049A JP2012527049A JP5687700B2 JP 5687700 B2 JP5687700 B2 JP 5687700B2 JP 2012527049 A JP2012527049 A JP 2012527049A JP 2012527049 A JP2012527049 A JP 2012527049A JP 5687700 B2 JP5687700 B2 JP 5687700B2
Authority
JP
Japan
Prior art keywords
column
type dopant
trench
type
power mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012527049A
Other languages
English (en)
Other versions
JP2013503491A (ja
Inventor
ガオ、ヤン
テリル、カイル
パタナヤク、ディバ
チェン、クオ−イン
チャウ、テ−ツ
シ、シャロン
チェン、クフェイ
Original Assignee
ビシェイ−シリコニクス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ビシェイ−シリコニクス filed Critical ビシェイ−シリコニクス
Publication of JP2013503491A publication Critical patent/JP2013503491A/ja
Application granted granted Critical
Publication of JP5687700B2 publication Critical patent/JP5687700B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

この文書に係る実施形態は、一般に、半導体デバイスに関する。
相互参照
この出願は、本出願の譲受人に譲渡された「Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ Ｔｒｅｎｃｈ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｄｅｖｉｃｅ Ｆａｂｒｉｃａｔｉｏｎ」と題されるＧａｏ等による２００９年８月２７日に出願された同時係属の米国特許出願第１２／５４９，１９０号に関連する。
電力を節約するためには、例えば直流（ＤＣ）−ＤＣコンバータで使用されるトランジスタの電力損失を減らすことが重要である。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスでは、特にパワーＭＯＳＦＥＴとして知られるＭＯＳＦＥＴのクラスにおいては、デバイスのオン抵抗（Ｒｄｓｏｎ）を減らすことにより電力損失を低減できる。
絶縁破壊電圧は、逆電圧状態下での絶縁破壊に耐えることができるデバイスの能力の表示を与える。絶縁破壊電圧はＲｄｓｏｎに反比例するため、Ｒｄｓｏｎが減少すると、絶縁破壊電圧が悪影響を受ける。この問題に対処するため、デバイスの活性領域の下側にｐ型領域とｎ型領域とを交互に含むスーパージャンクション（ＳＪ）パワーＭＯＳＦＥＴが導入された。ＳＪパワーＭＯＳＦＥＴにおける交互に位置するｐ型およびｎ型領域は、理想的には、これらの領域が逆電圧状態下で互いを空乏化するように電荷平衡（Ｑｐ＝Ｑｎ）にあり、それにより、デバイスが絶縁破壊によりいっそう耐えることができる。
従来のＳＪパワーＭＯＳＦＥＴは前述したような利点を与えるが、改良の余地がある。例えば、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスでは、スーパージャンクションを形成するｐ型カラムおよびｎ型カラムが、それらが製造中に加熱されるときに互いの中へと拡散する場合がある。この拡散は絶縁破壊電圧を低下させる。また、ｐ型カラムは、それらのカラム中のキャリアを急速に除去できないように浮いており、したがって、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスは一般に高速回路での使用に適さないと考えられている。また、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスでは、各トレンチゲートの配置により、能動デバイスの密度が制限される。例えば、従来のｎチャネルデバイスでは、トレンチゲートが２つのｐ型カラム間に配置される（すなわち、ゲートがｎ型カラム上にわたって配置される）。
本発明に係る一実施形態において、ＳＪトレンチパワーＭＯＳＦＥＴデバイスは、交互に位置するｐ型ドーパントおよびｎ型ドーパントのカラムを含むスーパージャンクションを含む。例えば、スーパージャンクションは、一方側が酸化物の第１のカラム（または層）によりｎ型ドーパントの第１のカラムから分離され且つ他方側が酸化物の第２のカラム（または層）によりｎ型ドーパントの第２のカラムから分離されｐ型ドーパントのカラムを含む。酸化物層は、デバイスが製造中に加熱されるときに隣接するｎ型およびｐ型カラムが互いの中へ拡散しないようにする。そのため、酸化物層は、絶縁破壊電圧が製造プロセスによって悪影響を受けることを防止できる。
他の実施形態において、ｎチャネルデバイスでは、スーパージャンクションにおけるｐ型カラムがピックアップされてソースに短絡され、それにより、結果として得られるボディ領域がＯＮからＯＦＦへ切り換えられるときにｐ型カラム中のキャリアを急速に掃引することができ、また、ｐチャネルデバイスでは、スーパージャンクションにおけるｎ型カラムがピックアップされてソースに短絡され、それにより、同様の利点が得られる。したがって、この特徴を有するＳＪトレンチパワーＭＯＳＦＥＴデバイスは高速回路での使用にうまく適する。
他の実施形態において、ｎチャネルデバイスでは、ＦＥＴのためのゲート要素（例えば、トレンチゲート）がｎ型ドーパントのカラム上ではなくスーパージャンクションにおけるｐ型ドーパントのカラム上に配置される。トレンチゲートをｐ型カラムと位置合わせすることにより、ｎ型カラムの幅を減少させることができる。ｐチャネルデバイスにおいて、ＦＥＴのためのゲート要素は、ｐ型ドーパントのカラム上ではなくスーパージャンクションにおけるｎ型ドーパントのカラム上に配置され、それにより、ｐ型カラムの幅を減らすことができる。したがって、トレンチゲートを互いに近接させて配置でき、それにより、セル密度が増大され、また、これにより、ＳＪトレンチパワーＭＯＳＦＥＴデバイスのオン抵抗（Ｒｄｓｏｎ）が更に減少するという効果も有する。
更なる他の実施形態では、ＳＪトレンチパワーＭＯＳＦＥＴデバイスが前述した特徴のそれぞれを組み込む。
本発明のこれらの及び他の目的並びに利点は、様々な図に示される以下の詳細な説明を読んだ後に当業者により認識され得る。
この明細書中に組み入れられてこの明細書の一部を形成する添付図面は、本発明の実施形態を示しており、明細書本文と共に本発明の原理を説明するのに役立つ。同様の参照符号は、図面および明細書の全体にわたって同様の要素を示す。
本発明の実施形態に係る半導体デバイスの要素を示す断面図である。 本発明の実施形態に係る半導体デバイスの要素を示す断面図である。 図３Ａ，３Ｂ，３Ｃは、本発明の実施形態に係る半導体デバイスの製造で使用されるプロセスのフローチャートを示している。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の他の実施形態に係る半導体デバイスの要素を示す断面図である。
本発明の以下の詳細な説明では、本発明の完全な理解のために多数の特定の詳細が記述されている。しかしながら、当業者であれば分かるように、本発明は、これらの特定の詳細を伴うことなく或いはその等価物を伴って実施されてもよい。他の事例では、本発明の態様を不必要に曖昧にしないように、良く知られた方法、手続き、構成要素、回路が詳しく示されない。
以下の詳細な説明のうちの幾つかの部分は、手続き、論理ブロック、手順、および、半導体デバイスを製造するための工程の他の記号表示の観点から与えられる。これらの記述および表示は、半導体デバイス製造の当業者の作業の内容を他の当業者に最も効果的に伝えるために半導体デバイス製造の当業者によって使用される手段である。本出願において、手続き、論理ブロック、プロセス等は、所望の結果につながる首尾一貫した一連のステップまたは命令であると考えられる。ステップは、物理量の物理的操作を必要とするステップである。しかしながら、これらの表現および同様の表現の全てが適切な物理量に関連付けられ且つこれらの量に適用される単なる便宜的な標示であることに留意すべきである。以下の説明から明らかなように別に具体的に述べられていなければ、本出願の全体にわたって、「形成する」、「実行する」、「生成する」、「堆積する」、「エッチングする」などの表現を利用する説明が、半導体デバイス製造の作業およびプロセス（例えば、図３Ａ，３Ｂ，３Ｃのフローチャート３００）を示すことは言うまでもない。
図は一定の倍率で描かれておらず、また、構造の一部だけ及び該構造を形成する様々な層が図中に示されている場合がある。更に、製造プロセスおよびステップは、本明細書中に記載されるプロセスおよびステップと共に行なわれてもよい。すなわち、本明細書中に図示されて説明されるステップの前に、該ステップ間で、及び／又は、該ステップの後に、多くのプロセスステップが存在してもよい。重要なことには、本発明に係る実施形態は、これらの他の（おそらく従来の）プロセスおよびステップと併せて、これらを著しくかき乱すことなく実施できる。一般的に言えば、本発明に係る実施形態は、周辺のプロセスおよびステップに著しい影響を及ぼすことなく、従来のプロセスの一部に取って代わることができる。
本明細書中で使用される文字「ｎ」はｎ型ドーパントを示し、文字「ｐ」はｐ型ドーパントを示す。プラス符号「＋」またはマイナス符号「−」は、ドーパントの比較的高い濃度または比較的低い濃度をそれぞれ表わすために使用される。
表現「チャネル」は、本明細書中では一般に認められた態様で使用される。すなわち、電流がチャネルのＦＥＴ内でソース接続部からドレイン接続部へと流れる。チャネルをｎ型またはｐ型半導体材料のいずれかにより形成することができる。したがって、ＦＥＴは、ｎチャネルデバイスまたはｐチャネルデバイスのいずれかとして特定される。図１〜図２５をｎチャネルデバイス、特にｎチャネルスーパージャンクションＭＯＳＦＥＴとの関連で説明するが、本発明に係る実施形態はそのように限定されない。つまり、本明細書中に記載される特徴は、以下で更に説明される図２６に示されるｐチャネルデバイスで利用することができる。図１〜図２５の説明は、ｎ型ドーパントおよび材料を対応するｐ型ドーパントおよび材料と置き換えることによりｐチャネルデバイスに容易に適用することができ、逆もまた同様である。
図１は、本発明の一実施形態に係る半導体デバイス１００（例えば、ｎチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイス）の要素を示す断面図である。デバイス１００は、ｎ＋ドレイン層または基板１０４の底面にドレイン電極１０２を含む。基板１０４の上側には、ｐ−ドリフト領域またはｐ型カラム１０６とｎ−ドリフト領域またはｎ型カラム１０８とが交互に配置される。交互に位置するｐ型（ｐ−）カラム１０６およびｎ型（ｎ−）カラム１０８は、スーパージャンクションとして知られるものを形成する。重大なことには、ｐ型ドーパントのカラム１０６は、絶縁層またはカラム１１０（例えば、誘電体または酸化物の層／カラム）によって、ｎ型ドーパントの隣接するカラム１０８から分離される。絶縁層１１０は、後述するように構造体が製造中に加熱されるときにｎ型およびｐ型カラム１０６，１０８が互いの中へ拡散しないようにする。そのため、絶縁層１１０は、絶縁破壊電圧が製造プロセスによって悪影響を受けないようにすることができる。
また、重要なことには、図１の例では、各ｐ型カラム１０６がそれぞれのポリシリコン（ポリ）トレンチゲート１１１（ゲートポリ１１１）の下側に配置される。一般的に言えば、各トレンチゲート１１１は、対応するｐ型カラム１０６の上側で隣接する絶縁層１１０間に位置合わせされる。より具体的には、各トレンチゲート１１１は、対応するｐ型カラム１０６の長手方向軸（図１の方向で考えると、長手方向軸はｐ型カラム内の垂直線である）に沿って位置合わせされる−一実施形態において、トレンチゲート１１１の長手方向軸は、トレンチゲートがｐ型カラム上で中心付けられるようにｐ型カラム１０６の長手方向軸と一致する。図１の実施形態において、ｐ型カラム１０６は、絶縁層１１０のために使用される材料とは異なる材料から形成されてもよいそれぞれの絶縁層１０９によってトレンチゲート１１１から分離される。
トレンチゲート１１１をｐ型カラム１０６と位置合わせすることにより、ｎ型カラム１０８の幅を減らすことができる。したがって、トレンチゲートを互いに近接させて配置でき、それにより、セル密度が増大され、また、これにより、デバイス１００のオン抵抗（Ｒｄｓｏｎ）が更に減少するという効果も有する。一実施形態において、隣接するトレンチゲート間のピッチは、従来のデバイスにおける５ミクロンとは対照的に、約１．２ミクロンである。
図１の構造と関連する他の利点は、トレンチゲート１１１と隣接するｎ型カラム１０８との間の重なり１２２の量が小さいことからゲート−ドレイン間電荷量（Ｑｇｄ）が減少されるという点である。一実施形態では、重なり１２２の量が約０．１ミクロンである。
図１の実施形態において、隣接するトレンチゲート１１１間にはｎ型カラム１０８の上側にトレンチ１２５が形成される。より具体的には、各トレンチ１２５は、対応するｎ型カラム１０８の長手方向軸に沿って位置合わせされる−一実施形態において、トレンチ１２５の長手方向軸は、トレンチがｎ型カラム上で中心付けられるようにｎ型カラム１０８の長手方向軸と一致する。トレンチ１２５はソース金属１２４で満たされる。
ｐ＋領域（ｐ型接点領域１１２）が各トレンチ１２５内のソース金属１２４を対応するｎ型カラム１０８から分離する。ｐ−領域（ｐ型ボディ領域１１４）が、トレンチとトレンチゲート１１１との間で且つソース金属１２４とｎ型カラム１０８との間で、各トレンチ１２５の両側に配置される。また、図１に示されるように、ｎ＋領域（ｎ型ソース領域１１６）が各トレンチ１２５の両側に配置される。
ｐ型（ｐ−）ボディ領域１１４およびｎ型（ｎ＋）ソース領域１１６は、他の絶縁層１２０（例えば、ゲード酸化物）によってそれぞれのトレンチゲート１１１から分離される。図示のように、絶縁層１１０，１２０は、製造プロセスの異なるポイントで形成され、そのため、図１に示されるように位置合わせされない場合がある。また、絶縁層１１０，１２０が異なる材料を使用して形成されてもよい。それにもかかわらず、絶縁層１１０，１２０は、図１のｙ方向でほぼ連続する境界を与え、その意味で、絶縁材料の単一のカラムとして特徴付けることができる。
各ｎ型ソース領域１１６上および各トレンチゲート１１１上にわたって絶縁層１１８を形成することができる。ソース金属層１２４は、絶縁層１１８上にわたって形成されており、前述したようにトレンチ１２５内へと延びる。
本発明の一実施形態によれば、ｐ型カラム１０６がピックアップされてソース金属層１２４に対して電気的に短絡される。これを達成するための１つの方法が図２に示されている。図２は、図１の切断線Ａ−Ａに沿うデバイス１００の断面図である。すなわち、図２で与えられる図は、図１に示される２つの次元（ｘおよびｙ）に対して直交する第３次元（ｚ）にある。
図２の実施形態では、トレンチ２２５が、対応するｐ型カラム１０６をソース金属層１２４に接続するように形成される。トレンチ２２５は金属で満たされており、トレンチ２２５内の金属は、図示のように、ｎ型カラム１０８、ポリ領域２１１、および、絶縁層１２０によって、トレンチゲート１１１から分離される。ｐ型カラム１０６をソース金属層１２４に短絡させることにより、結果として得られるボディダイオードがＯＮからＯＦＦへ切り換えられるときにｐ型カラム内のキャリアを急速に掃引することができる。したがって、デバイス１００が高速回路での使用にうまく適する。図３Ａ，３Ｂ，３Ｃは、図１および図２のデバイスなどの半導体デバイスの製造で使用されるプロセスの一実施形態のフローチャート３００を示している。図３Ａ〜図３Ｃでは特定のステップが開示されるが、そのようなステップは典型的なものである。すなわち、本発明に係る実施形態は、様々な他のステップまたは図３Ａ〜図３Ｃに列挙されるステップの変形例を実行するのにうまく適する。本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である図４〜図２５と併せて、図３Ａ，３Ｂ，３Ｃについて説明する。
図３Ａのブロック３０２では、ｐ−ドーパントのエピタキシャル層４０２（図４）がｎ＋基板１０４上にわたって成長される。基板１０４がドレイン電極層１０２（図１）を含んでもよい。
ブロック３０４では、第１の誘電体層５０２がエピタキシャル層４０２上にわたって堆積され、また、フォトレジスト（ＰＲ）層５０４が誘電体層上にわたって堆積される（図５）。誘電体層５０２は、例えば、減圧化学蒸着（ＳＡＣＶＤ）によって堆積される熱酸化物または酸化物であってもよい。
ブロック３０６では、第１のマスク（図示せず）が形成され、フォトレジスト層５０４および誘電体層５０２の露出部分が図６に示されるようにエッチング除去される。誘電体層５０２の残存部分が図１の絶縁層１０９に対応する。
ブロック３０８では、ｐ型エピタキシャル層４０２の一部もエッチング除去され、それにより、図７に示されるようにｐ型カラム１０６が形成される。エピタキシャル層４０２のエッチングは、比較的僅かな程度まで基板１０４へと及んでもよい。ブロック３０８において適用されるエッチング材料は、ブロック３０６で使用されるエッチング材料と異なってもよい。ブロック３１０では、残存するフォトレジスト層５０４が除去される（図８）。
図３Ａのブロック３１２では、第２の誘電体層９０２（図９）が絶縁層１０９およびｐ型カラム１０６の露出面上にわたって成長され或いは堆積される。特に、誘電体層９０２は、ｐ型カラム１０６の両側および絶縁層１０９上にわたって形成され、それにより、実質的に、ｐ型カラムの両側に誘電体材料の層またはカラムが形成される。第２の誘電体層９０２に使用される材料は、絶縁層１０９に使用される材料の厚さと比べて、異なってもよい。また、第２の誘電体層９０２は、絶縁層１０９の厚さと比べて比較的薄くてもよい（３００〜５００オングストローム程度）。
図３Ａのブロック３１４では、図１０に示されるように、基板１０４に隣接する誘電体層９０２の部分（図９）が除去される。このプロセスはボトム酸化物ブレイクスルーと称されてもよい。ｐ型カラム１０６の両側の誘電体層９０２の部分は除去されず、これらの部分が図１の絶縁層１１０に対応する。絶縁層１０９を覆っている誘電体層９０２もボトム酸化物ブレイクスループロセスの一環として部分的に或いは完全に除去されてもよい。言い換えると、ボトム酸化物ブレイクスルーの後、図１０に示されるように基板１０４が露出され、一方、絶縁層１０９は、第１の誘電体層５０２の一部として堆積される材料のみから成ってもよく（図５）、あるいは、第１の誘電体層５０２および第２の誘電体層９０２に含まれる材料の組み合わせから成ってもよい。また、ブロック３１４では、ボトム酸化物ブレイクスルーの後、ｎ−ドーパントのエピタキシャル層１００２が、基板１０４上にわたって及びｐ型カラム１０６と絶縁層１０９，１１０とを備える構造体の周囲で成長される。
図３Ａのブロック３１６では、フォトレジスト層が加えられ、その後、図１１に示されるようにマスク１１０２を形成するためにフォトレジスト層が選択的に除去される。マスク１１０２は、図１２に示されるように、ｎ型エピタキシャル層１００２に終端トレンチ１２０２を形成するために使用される。終端トレンチ１２０２は基板１０４中へと延びていてもよい。その後、図１２も示されるようにマスクを除去することができる。
図３Ａのブロック３１８では、図１３に示されるように、第３の誘電体層１３０２が終端トレンチ１２０２の内側およびｎ型エピタキシャル層１００２上にわたって成長され或いは堆積される（例えば、ＳＡＣＶＤを使用して）。第３の誘電体層１３０２のために使用される材料は、絶縁層１０９，１１０のために使用される材料と異なってもよい。その後、緻密化プロセスを使用して第３の誘電体層１３０２を硬化させ或いはアニールすることができる。重要なことには、絶縁層１１０は、緻密化プロセス中および構造体が加熱されてもよい製造プロセスの任意の他の時間にｐ型カラム１０６およびｎ型エピタキシャル層１００２が互いの中へ拡散するのを防止し或いは制限する。
図３Ａのブロック３２０では、図１４に示されるように終端トレンチ１２０２内の誘電体の高さがｎ型エピタキシャル１００２の上面とほぼ同じ高さとなるように誘電体層１３０２がエッチバッグされる。
図３Ｂのブロック３２２では、フォトレジスト層が加えられ、その後、図１５に示されるようにマスク１５０２を形成するためにフォトレジスト層が選択的に除去される。マスクの開口１５０４はｐ型カラム１０６の位置と一致する。開口１５０４の幅（図１５のｘ方向で測定される）は、開口とｐ型カラムとの位置合わせに伴う問題を回避するために、ｐ型カラム１０６の幅より小さくてもよい。言い換えると、図示のように、マスク１５０２は、ｐ型カラム１０６の上側にトレンチを形成するために使用され、また、理想的には、それらのトレンチはｐ型カラムの外縁を越えて延びない。
図３Ｂのブロック３２４では、図１５および図１６に関連して、開口１５０４の下側に位置するｎ型エピタキシャル層１００２の部分がエッチング除去され、それにより、絶縁層１０９へと延びるトレンチ１６０２が形成される。エッチング除去されないエピタキシャル層１００２の部分は、図１のｎ型カラム１０８に対応する。その後、マスク１５０２を除去することができる。
図３Ｂのブロック３２６では、トレンチ１６０２の側面および底面を含めて絶縁層１０９およびｎ型カラム１０８の露出面上にわたってゲート酸化物層１７０２（図１７）が成長される。ゲート酸化物層１７０２のために使用される材料は、第１の誘電体層５０２（図５）および第２の誘電体層９０２（図９）中に含まれる材料と異なっていてもよい。図１の絶縁層１０９は、ゲート酸化物層１７０２と、第１の誘電体層５０２および第２の誘電体層９０２からの材料とを含んでもよい−すなわち、図では単一の均一な層として描かれているが、実際の実務では、絶縁層１０９が異なる絶縁材料を含んでもよい。また、トレンチ１６０２の幅に応じて、それらのトレンチの内側を覆うゲート酸化物層１７０２の部分が絶縁層１１０と一致してもよく、それにより、図１７の垂直方向（ｙ方向）で絶縁材料のほぼ連続したカラムが形成される。
図３Ｂのブロック３２８では、図１８に示されるように、ゲート酸化物層１７０２上にわたって及びトレンチ１６０２内にポリシリコン（ポリ）層１８０２が堆積される。
図３Ｂのブロック３３０では、化学機械平坦化または研磨（ＣＭＰ）プロセスを使用して、ゲート酸化物層１７０２に至るまでポリ層１８０２の一部を除去することができる（図１８）。その後、エッチバックプロセスを使用して、より多くのポリ層１８０２を除去することができ、それにより、図１９に示されるように陥凹要素が形成される。これらの陥凹要素は図１のトレンチゲート１１１に対応する。
図３Ｂのブロック３３２では、図２０に関連して、ブランケットｐ−ドーパントがデバイス１００内−すなわち、ｎ型カラム１０８内に注入され−それにより、図１のｐ型（ｐ−）ボディ領域１１４が形成される。ｐ型ボディ領域１１４はトレンチゲート１１１よりも（図２０のｙ方向の）深さが浅い。
図３Ｂのブロック３３４では、図２１に示されるように、終端トレンチ１２０２上および隣接領域上にわたってソースマスク２１０２が形成され、その後、ｎ＋ドーパントがｐ型ボディ領域１１４内に注入され、それにより、図１のｎ型（ｎ＋）ソース領域１１６が形成される。このようにして、トレンチゲートがｎ型カラム１０８上ではなくｐ型カラム１０６上に形成される。ｐ型カラム１０６上にトレンチゲートを形成することにより、ゲートを互いに近接して配置することができ、それにより、セル密度が増大され、また、これにより、Ｒｄｓｏｎが減少するという効果も有する。ｎ型ソース注入後、マスク２１０２を除去することができる。
図３Ｂのブロック３３６では、低温酸化物（ＬＴＯ）の層の後に引き続いてボロホスホシリケートガラス（ＢＰＳＧ）の層が堆積される−図２２ではこれらの層が層２２０２として特定される（明確にするため、ゲート酸化物領域１７０２の全てが図２２および図２３で確認されるとは限らない）。
図３Ｂのブロック３３８では、フォトレジストの層が層２２０２上にわたって加えられ、その後、図２３に示されるように、ｎ型カラム１０８と一致する開口２３０４を伴うマスク２３０２を形成するためにフォトレジストの層が選択的に除去される。その後、開口２３０４の真下の材料−それらの開口の真下にある層２２０２、ゲート酸化物１７０２、ｎ＋ソース領域１１６、および、ｐ型ボディ領域１１４の部分−をエッチング除去して、図１の絶縁層１１８を形成できるとともに、ｎ＋ソース領域１１６、ｐ型ボディ領域１１４、および、ゲートピックアップ領域を露出させるトレンチ１２５を形成することができる。図１の絶縁層１１８は、層２２０２の残存部分、および、ゲート酸化物層１７０２の残存水平（ｘ方向）部分の両方を含む。また、ゲート酸化物層１７０２のｙ方向（垂直）部分は図１の絶縁層１２０と一致する。その後、各トレンチ１２５の底部にｐ＋ドーパントが注入され、それにより、図１のｐ型（ｐ＋）接点領域１１２が形成される。
同様の態様で、図３Ｃのブロック３４０では、図２４に示されるように、ｐ型カラム１０６と一致する開口２４０４を伴うマスク２４０２を図２３のｚ方向に形成することができる。その後、開口２４０４の真下の材料−それらの開口の真下にある層２２０２、トレンチゲート１１１、および、絶縁層１０９の部分−をエッチング除去して、絶縁ポリ領域２１１と、ｐ型カラム１０６およびポリ領域２１１を露出させるトレンチ２２５とを形成することができる。ｐ型カラム接点トレンチ２２５は、酸化層（ゲート酸化物）１２０、ｎ型カラム１０８、および、他の酸化層１２０によってゲートポリ１１１から分離され、また、トレンチ２２５は酸化層１２０によっても分離される。
図３Ｃのブロック３４２では、図２３，２４，２５にも関連して、マスク２３０２，２４０２が除去されるとともに、金属がトレンチ２３０４，２４０４内および絶縁層１１８上にわたって堆積される。フォトレジストの層が金属上にわたって加えられ、その後、開口を有するマスク（図示せず）を形成するためにフォトレジストの層が選択的に除去され、また、開口の下側の金属がエッチング除去されることにより、図１および図２のソース金属層１２４が形成されるとともに、ゲートバス（図示せず）が形成される。したがって、図１および図２に示されるように、ｐ型カラム１０６およびｎ型カラム１０８の両方がソース金属層１２４に電気的に接続される。その結果、それに伴って得られるボディダイオードがＯＮからＯＦＦへ切り換えられるときにｐ型カラム１０６内のキャリアを急速に掃引することができる。
図３Ｃのブロック３４４では、保護層が随意的に堆積される。その後、保護層をエッチングしてゲートパッドおよびソースパッドを形成するために、マスクを加えることができる。
前述したように、本明細書中に記載される特徴は、ｐチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイスにも適用できる。図２６は、本発明の一実施形態に係るｐチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイス２６００の要素を示す断面図である。デバイス２６００は、ｐ＋ドレイン層または基板２６０４の底面にドレイン電極（図示せず）を含む。スーパージャンクションを形成するために、基板２６０４の上側には、ｐ−ドリフト領域またはｐ型カラム２６０６とｎ−ドリフト領域またはｎ型カラム２６０８とが交互に配置される。ｐ型ドーパントのカラム２６０６は、絶縁層またはカラム１１０によって、ｎ型ドーパントの隣接するカラム２６０８から分離され、それにより、構造体が製造中に加熱されるときにｎ型およびｐ型カラムが互いの中へ拡散しないように保たれる。
図２６の実施形態では、各ｎ型カラム２６０８がそれぞれのポリシリコントレンチゲート１１１の下側に配置される。ｎ型カラム２６０８は、それぞれの絶縁層１０９によってトレンチゲート１１１から分離される。トレンチゲート１１１をｎ型カラム２６０８と位置合わせすることにより、ｐ型カラム２６０６の幅を減らすことができ、それにより、トレンチゲートを互いに近接して配置できる。
隣接するトレンチゲート１１１間にはｐ型カラム２６０６の上側にトレンチ１２５が形成される。トレンチ１２５はソース金属１２４で満たされる。ｎ＋領域（ｎ接点領域２６１２）が各トレンチ１２５内のソース金属１２４を対応するｐ型カラム２６０６から分離する。ｎ−領域（ｎ−ボディ領域２６１４）が各トレンチ１２５の両側で且つトレンチとトレンチゲート１１１との間およびソース金属１２４とｐ型カラム２６０６との間に配置される。また、ｐ＋領域（ｐ−ソース領域２６１６）が各トレンチ１２５の両側に配置される。ｎ型ボディ領域２６１４およびｐ型ソース領域２６１６は、他の絶縁層１２０（例えば、ゲート酸化物）によってそれぞれのトレンチゲート１１１から分離される。各ｐ型ソース領域２６１６上および各トレンチゲート１１１上にわたって絶縁層１１８を形成することができる。ソース金属層１２４は、絶縁層１１８上にわたって形成されており、前述したようにトレンチ１２５内へと延びている。
本発明の一実施形態によれば、ｎ型カラム２６０８は、図２に示される態様と同様の態様でピックアップされてソース金属層１２４に電気的に短絡される。
要約すると、ＳＪトレンチパワーＭＯＦＥＴデバイスの実施形態、および、そのようなデバイスを製造するための方法の実施形態が記載されている。本明細書中に記載される特徴は、スプリットゲート、デュアルトレンチ、および、他の従来の高電圧スーパージャンクションデバイスに代わる手段として、低電圧デバイスおよび１０００ボルトパワーＭＯＳＦＥＴなどの高電圧デバイスで使用できる。
概して、この文書は以下を開示してきた。スーパージャンクショントレンチパワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスでは、スーパージャンクションにおけるｐ型ドーパントのカラムが、酸化物の第１のカラムによってｎ型ドーパントの第１のカラムから分離されるとともに、酸化物の第２のカラムによってｎ型ドーパントの第２のカラムから分離される。ｎチャネルデバイスでは、ＦＥＴのためのゲート要素がｐ型ドーパントのカラム上にわたって配置されるのが有益であり、また、ｐチャネルデバイスでは、ＦＥＴのためのゲート要素がｎ型ドーパントのカラム上にわたって配置されるのが有益である。
概して、この文書は以下を開示してきた。スーパージャンクショントレンチパワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスでは、スーパージャンクションにおけるｐ型ドーパントのカラムが、酸化物の第１のカラムによってｎ型ドーパントの第１のカラムから分離されるとともに、酸化物の第２のカラムによってｎ型ドーパントの第２のカラムから分離される。ｎチャネルデバイスでは、ＦＥＴのためのゲート要素がｐ型ドーパントのカラム上にわたって配置されるのが有益であり、また、ｐチャネルデバイスでは、ＦＥＴのためのゲート要素がｎ型ドーパントのカラム上にわたって配置されるのが有益である。
本発明の特定の実施形態の前述した記述は、例示目的で且つ説明のために与えられた。これらの記述は、包括的なものではなく、あるいは、開示された正にその形態に本発明を限定しようとするものではなく、また、前述した教示内容を踏まえて多くの改良および変形が可能である。実施形態は、本発明の原理およびその実用的用途を最も良く説明するために選択されて記載されており、それにより、他の当業者は、考えられる特定の用途に適するように本発明および様々な改良を伴う様々な実施形態を最も良く利用できる。本発明の範囲は、添付の請求項およびそれらの等価物によって規定されるものである。言うまでもなく、本明細書で与えられる任意の全ての要素およびステップが含まれるのが好ましい。これらの要素およびステップのうちのいずれかが当業者に明らかなように省かれ或いは置き換えられてもよい。
要約すると、この文書は、少なくとも以下の広範な概念を開示してきた。
概念１．第１型ドーパントのチャネルを有するスーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであって、
第２型ドーパントのカラムを前記第１型ドーパントの第１のカラムから分離する絶縁材料を備える第１のカラムと、
前記第２型ドーパントの前記カラムを前記第１型ドーパントの第２のカラムから分離する絶縁材料を備える第２のカラムと、
絶縁材料の前記第１のカラムと絶縁材料の前記第２のカラムとの間に位置合わせされる電界効果トランジスタのためのゲート要素と、
を備えるスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念２．前記ゲート要素を前記第２型ドーパントの前記カラムから分離する絶縁層を更に備える概念１のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念３．前記第１型ドーパントがｎ型ドーパントを備える場合には前記第２型ドーパントがｐ型ドーパントを備え、前記第１型ドーパントがｐ型ドーパントを備える場合には前記第２型ドーパントがｎ型ドーパントを備える概念１のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念４．前記第２型ドーパントの前記カラムに電気的に短絡されるソース金属の層を更に備える概念１のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念５．前記ゲート要素と隣接するゲート要素との間に形成されたトレンチを更に備え、前記ソース金属が前記トレンチを満たす概念４のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念６．前記ゲート要素と前記トレンチとの間に配置された前記第２型ドーパントのボディ領域および前記第１型ドーパントのソース領域を更に備える概念５のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念７．前記トレンチは、前記第１型ドーパントの前記第１のカラムの長手方向軸と位置合わせされる概念５のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念８．前記トレンチは、前記第２型ドーパントの領域によって前記第１型ドーパントの前記第１のカラムから分離される概念７のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
概念９．第１型ドーパントのチャネルを有する半導体デバイスであって、
前記第１型ドーパントの基板と、
前記基板に結合されるとともに、前記第１型ドーパントの柱状の第１の領域と前記第１型ドーパントの柱状の第２の領域との間に配置される第２型ドーパントの柱状領域を備え、前記第２型ドーパントの前記領域が、第１の絶縁層によって前記第１型ドーパントの前記第１の領域から分離されるとともに、第２の絶縁層によって前記第１型ドーパントの前記第２の領域から分離される、スーパージャンクション構造体と、
前記スーパージャンクション構造体に結合されるとともに、ゲート要素を備え、前記ゲート要素が前記第２型ドーパントの前記領域の長手方向軸と位置合わせされる電界効果トランジスタと、
を備える半導体デバイス。
概念１０．前記ゲート要素を前記第２型ドーパントの前記領域から分離する酸化物層を更に備える概念９の半導体デバイス。
概念１１．前記第２型ドーパントの前記領域に電気的に短絡されるソース金属の層を更に備える概念９の半導体デバイス。
概念１２．前記ゲート要素と隣接するゲート要素との間に形成されるトレンチを更に備え、前記ソース金属が前記トレンチを満たす概念１１の半導体デバイス。
概念１３．前記ゲート要素と前記トレンチとの間に配置される前記第２型ドーパントのボディ領域および前記第１型ドーパントのソース領域を更に備える概念１２の半導体デバイス。
概念１４．前記トレンチは、前記第１型ドーパントの前記第１の領域の長手方向軸と位置合わせされる概念１２の半導体デバイス。
概念１５．第１型ドーパントのチャネルを有する半導体デバイスであって、
前記第１型ドーパントの基板と、
前記基板に結合されるとともに、前記第１型ドーパントの第１の領域と前記第１型ドーパントの第２の領域との間に配置された第２型ドーパントの領域を備え、前記第２型ドーパントの前記領域および前記第１型ドーパントの前記第１および第２の領域がそれぞれ第２の寸法よりも大きい第１の寸法を有し、前記第１の寸法が第１の方向で測定され、前記第２の寸法が前記第１の方向と直交する第２の方向で測定される、スーパージャンクション構造体と、
ゲート要素を備え、前記第２型ドーパントの前記領域が前記第１の方向で前記ゲート要素と前記基板との間に位置する、電界効果トランジスタと、
前記第１の方向および前記第２の方向の両方と直交する第３の方向で前記第２型ドーパントの前記領域に電気的に短絡されるソース金属の層と、
を備える半導体デバイス。
概念１６．前記第２型ドーパントの前記領域は、第１の絶縁層によって前記第１型ドーパントの前記第１の領域から分離されるとともに、第２の絶縁層によって前記第１型ドーパントの前記第２の領域から分離される概念１５の半導体デバイス。
概念１７．前記ゲート要素を前記第２型ドーパントの前記領域から分離する酸化物層を更に備える概念１５の半導体デバイス。
概念１８．前記ゲート要素と隣接するゲート要素との間に形成されたトレンチを更に備え、前記ソース金属が前記トレンチを満たす概念１５の半導体デバイス。
概念１９．前記ゲート要素と前記トレンチとの間に配置された前記第２型ドーパントのボディ領域および前記第１型ドーパントのソース領域を更に備える概念１８の半導体デバイス。
概念２０．前記第１型ドーパントの前記第１の領域が前記第１の方向で前記トレンチと前記基板との間に位置する概念１８の半導体デバイス。

Claims (10)

  1. 第１型ドーパントのチャネルを有するスーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであって、
    前記第１型ドーパントの基板上に設けられる第２型ドーパントのカラムを、前記基板上に設けられる前記第１型ドーパントの第１のカラムから分離する絶縁材料を備える第１のカラムと、
    前記第２型ドーパントの前記カラムを、前記基板上に設けられる前記第１型ドーパントの第２のカラムから分離する絶縁材料を備える第２のカラムと、
    絶縁材料の前記第１のカラムと絶縁材料の前記第２のカラムとの間に位置合わせされる電界効果トランジスタのためのゲート要素と、
    前記第１型ドーパントの前記第１のカラムの上側に形成されるトレンチであって、前記トレンチの側壁に接触するソース金属で満たされるトレンチと、
    前記トレンチよりも幅が広い前記第２型ドーパントの領域であって、前記トレンチ内で前記ソース金属に接触し、前記トレンチ内の前記ソース金属を前記第１型ドーパントの前記第１のカラムから分離する領域と、
    を備えるスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  2. 前記ゲート要素を前記第２型ドーパントの前記カラムから分離する絶縁層を更に備える請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  3. 前記第１型ドーパントがｎ型ドーパントを備え、前記第２型ドーパントがｐ型ドーパントを備える請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  4. 前記ソース金属は、前記第２型ドーパントの前記カラムに電気的に短絡される請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  5. 前記ゲート要素と前記トレンチとの間に配置された前記第２型ドーパントのボディ領域および前記第１型ドーパントのソース領域を更に備え、前記ボディ領域および前記ソース領域は、前記トレンチ内の前記ソース金属に露出して接触する請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  6. 前記トレンチは、前記第１型ドーパントの前記第１のカラムの長手方向軸と位置合わせされる請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  7. 前記ソース金属が前記第２型ドーパントのカラムの長手方向軸と直交する方向で前記第２型ドーパントのカラムに電気的に短絡される請求項４に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  8. 前記第１型ドーパントがｐ型ドーパントを含み、前記第２型ドーパントがｎ型ドーパントを含む請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  9. 前記ゲート要素に近接する絶縁材料の第３のカラムと、
    前記ゲート要素に近接する絶縁材料の第４のカラムと、
    をさらに備え、
    絶縁材料の前記第１のカラムおよび絶縁材料の前記第３のカラムが前記ゲート要素および前記第２型ドーパントのカラムを前記第１型ドーパントの前記第１のカラムから分離する連続する境界を与え、
    絶縁材料の前記第２のカラムおよび絶縁材料の前記第４のカラムが前記ゲート要素および第２型ドーパントのカラムを前記第１型ドーパントの前記第２のカラムから分離する連続する境界を与える請求項１に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
  10. 前記カラムは、前記基板上に設けられる前記第２型の第１ドーパント層をパターニングすることにより形成され、
    前記絶縁材料は、前記カラムを有する前記基板上に絶縁層を積層させることにより形成され、
    前記第１のカラムおよび前記第２のカラムは、前記カラムおよび前記絶縁材料が設けられた前記基板上に前記第１型の第２ドーパント層を積層させることにより形成されており、
    前記基板上の前記絶縁層の一部は前記第１型のドーパント層を積層させる前に除去されており、前記第１のカラムおよび前記第２のカラムは前記基板上に積層されている、請求項１から６のいずれか一項に記載のスーパージャンクショントレンチパワーＭＯＳＦＥＴ。
JP2012527049A 2009-08-27 2010-08-27 スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス Active JP5687700B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/548,841 2009-08-27
US12/548,841 US9425306B2 (en) 2009-08-27 2009-08-27 Super junction trench power MOSFET devices
PCT/US2010/047039 WO2011031563A2 (en) 2009-08-27 2010-08-27 Super junction trench power mosfet devices

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014204087A Division JP5987035B2 (ja) 2009-08-27 2014-10-02 スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013503491A JP2013503491A (ja) 2013-01-31
JP5687700B2 true JP5687700B2 (ja) 2015-03-18

Family

ID=43623560

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012527049A Active JP5687700B2 (ja) 2009-08-27 2010-08-27 スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス
JP2014204087A Active JP5987035B2 (ja) 2009-08-27 2014-10-02 スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014204087A Active JP5987035B2 (ja) 2009-08-27 2014-10-02 スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス及びその製造方法

Country Status (6)

Country Link
US (1) US9425306B2 (ja)
EP (1) EP2471101A4 (ja)
JP (2) JP5687700B2 (ja)
KR (1) KR101407356B1 (ja)
CN (1) CN102549753B (ja)
WO (1) WO2011031563A2 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9230810B2 (en) * 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
TWI462295B (zh) 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
TWI469351B (zh) 2011-11-29 2015-01-11 Anpec Electronics Corp 具有超級介面之功率電晶體元件及其製作方法
TWI470699B (zh) * 2011-12-16 2015-01-21 茂達電子股份有限公司 具有超級介面之溝槽型功率電晶體元件及其製作方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US8878287B1 (en) 2012-04-12 2014-11-04 Micrel, Inc. Split slot FET with embedded drain
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8564058B1 (en) * 2012-08-07 2013-10-22 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with multiple trenched gates in unit cell
US9397178B2 (en) * 2013-12-23 2016-07-19 Jiajin LIANG Split gate power semiconductor field effect transistor
US20150372132A1 (en) * 2014-06-23 2015-12-24 Vishay-Siliconix Semiconductor device with composite trench and implant columns
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
WO2016028943A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Electronic circuit
US9698256B2 (en) 2014-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power MOSFET
JP6514519B2 (ja) 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106158652A (zh) * 2015-04-17 2016-11-23 北大方正集团有限公司 Mosfet器件的制作方法
CN106298965B (zh) * 2015-05-13 2019-01-22 北大方正集团有限公司 超结恒流二极管的制备方法
US9780086B2 (en) * 2015-09-02 2017-10-03 Semiconductor Components Industries, Llc Field-effect transistor with integrated Schottky contact
US20170338302A1 (en) * 2016-05-23 2017-11-23 Infineon Technologies Ag Power Semiconductor Device with Charge Balance Design
CN109994550A (zh) * 2017-12-30 2019-07-09 贵州恒芯微电子科技有限公司 一种低压槽栅超结mos器件
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件
JP7374795B2 (ja) * 2020-02-05 2023-11-07 株式会社東芝 半導体装置
CN112164718A (zh) * 2020-08-28 2021-01-01 电子科技大学 具有控制栅保护层的分离栅器件及其制造方法
JP7285277B2 (ja) * 2021-03-31 2023-06-01 本田技研工業株式会社 ＢｉＭＯＳ半導体装置
JP7287998B2 (ja) * 2021-03-31 2023-06-06 本田技研工業株式会社 ＢｉＭＯＳ半導体装置
CN113488523A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有超结双沟道栅的高压mosfet器件及其制备方法
CN113540211A (zh) * 2021-06-18 2021-10-22 西安电子科技大学 一种沟槽超级结功率mosfet器件及其制备方法
CN116960189B (zh) * 2023-07-05 2024-10-22 重庆平伟实业股份有限公司 一种高效肖特基接触超势垒整流器
CN116682734B (zh) * 2023-07-28 2023-10-13 江西萨瑞半导体技术有限公司 一种Trench MOS器件及其制备方法

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292361A (ja) 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
US20020074585A1 (en) 1988-05-17 2002-06-20 Advanced Power Technology, Inc., Delaware Corporation Self-aligned power MOSFET with enhanced base region
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
EP0354449A3 (en) 1988-08-08 1991-01-02 Seiko Epson Corporation Semiconductor single crystal substrate
US4939557A (en) 1989-02-15 1990-07-03 Varian Associates, Inc. (110) GaAs microwave FET
FR2668465B1 (fr) 1990-10-30 1993-04-16 Inst Francais Du Petrole Procede d'elimination de mercure ou d'arsenic dans un fluide en presence d'une masse de captation de mercure et/ou d'arsenic.
JP3131239B2 (ja) 1991-04-25 2001-01-31 キヤノン株式会社 半導体回路装置用配線および半導体回路装置
US5366914A (en) 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
JPH07176745A (ja) 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 半導体素子
US5814858A (en) 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
JPH09260645A (ja) 1996-03-19 1997-10-03 Sanyo Electric Co Ltd 半導体装置
US5770878A (en) 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
US5808340A (en) 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
JP3545590B2 (ja) 1997-03-14 2004-07-21 株式会社東芝 半導体装置
US6180966B1 (en) 1997-03-25 2001-01-30 Hitachi, Ltd. Trench gate type semiconductor device with current sensing cell
US6110799A (en) * 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
US6172398B1 (en) 1997-08-11 2001-01-09 Magepower Semiconductor Corp. Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage
US6939776B2 (en) 1998-09-29 2005-09-06 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
US7578923B2 (en) 1998-12-01 2009-08-25 Novellus Systems, Inc. Electropolishing system and process
US6413822B2 (en) 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4117977B2 (ja) 1999-06-25 2008-07-16 富士通株式会社 半導体装置
GB9917099D0 (en) 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6245615B1 (en) 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
JP2002110978A (ja) 2000-10-02 2002-04-12 Toshiba Corp 電力用半導体素子
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
JP3551251B2 (ja) * 2000-12-22 2004-08-04 サンケン電気株式会社 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP2002222950A (ja) 2001-01-25 2002-08-09 Denso Corp 炭化珪素半導体装置の製造方法
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
JP3531613B2 (ja) 2001-02-06 2004-05-31 株式会社デンソー トレンチゲート型半導体装置及びその製造方法
EP1267415A3 (en) 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP2003030396A (ja) 2001-07-13 2003-01-31 Nec Corp 委託作業管理システム、方法およびプログラム
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
JP2003115587A (ja) 2001-10-03 2003-04-18 Tadahiro Omi ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法
JP3973395B2 (ja) 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
JP3652322B2 (ja) 2002-04-30 2005-05-25 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔとその製造方法
JP3640945B2 (ja) 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
JP4371668B2 (ja) * 2003-02-13 2009-11-25 三菱電機株式会社 半導体装置
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2004356114A (ja) 2003-05-26 2004-12-16 Tadahiro Omi Ｐチャネルパワーｍｉｓ電界効果トランジスタおよびスイッチング回路
US6987305B2 (en) 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
US7022578B2 (en) 2003-10-09 2006-04-04 Chartered Semiconductor Manufacturing Ltd. Heterojunction bipolar transistor using reverse emitter window
JP4470454B2 (ja) 2003-11-04 2010-06-02 株式会社豊田中央研究所 半導体装置とその製造方法
CN103199017B (zh) 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
US7405452B2 (en) 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
JP4904673B2 (ja) 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2005268679A (ja) 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
GB0419558D0 (en) * 2004-09-03 2004-10-06 Koninkl Philips Electronics Nv Vertical semiconductor devices and methods of manufacturing such devices
JP4841829B2 (ja) 2004-11-17 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US20060108635A1 (en) 2004-11-23 2006-05-25 Alpha Omega Semiconductor Limited Trenched MOSFETS with part of the device formed on a (110) crystal plane
US20060113588A1 (en) 2004-11-29 2006-06-01 Sillicon-Based Technology Corp. Self-aligned trench-type DMOS transistor structure and its manufacturing methods
JP2006202931A (ja) * 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2007012977A (ja) 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP4928754B2 (ja) 2005-07-20 2012-05-09 株式会社東芝 電力用半導体装置
JP2007035841A (ja) 2005-07-26 2007-02-08 Toshiba Corp 半導体装置
US7939886B2 (en) * 2005-11-22 2011-05-10 Shindengen Electric Manufacturing Co., Ltd. Trench gate power semiconductor device
JP4735224B2 (ja) * 2005-12-08 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2007189192A (ja) 2005-12-15 2007-07-26 Toshiba Corp 半導体装置
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
JP4182986B2 (ja) * 2006-04-19 2008-11-19 トヨタ自動車株式会社 半導体装置とその製造方法
JP5222466B2 (ja) 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
JP5091487B2 (ja) * 2007-01-09 2012-12-05 株式会社東芝 半導体装置の製造方法
US7670908B2 (en) * 2007-01-22 2010-03-02 Alpha & Omega Semiconductor, Ltd. Configuration of high-voltage semiconductor power device to achieve three dimensional charge coupling
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
JP2008306022A (ja) * 2007-06-08 2008-12-18 Toshiba Corp 半導体装置
JP2009004411A (ja) 2007-06-19 2009-01-08 Rohm Co Ltd 半導体装置
JP2009043966A (ja) 2007-08-09 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
JP2009135360A (ja) 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US8642459B2 (en) 2008-08-28 2014-02-04 Infineon Technologies Ag Method for forming a semiconductor device with an isolation region on a gate electrode
US8039877B2 (en) 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8362550B2 (en) 2011-01-20 2013-01-29 Fairchild Semiconductor Corporation Trench power MOSFET with reduced on-resistance
US8466513B2 (en) 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
US8633539B2 (en) 2011-06-27 2014-01-21 Infineon Technologies Austria Ag Trench transistor and manufacturing method of the trench transistor

Also Published As

Publication number Publication date
KR20120094466A (ko) 2012-08-24
WO2011031563A3 (en) 2011-06-23
EP2471101A2 (en) 2012-07-04
KR101407356B1 (ko) 2014-06-13
EP2471101A4 (en) 2014-03-05
US9425306B2 (en) 2016-08-23
CN102549753A (zh) 2012-07-04
JP2015039010A (ja) 2015-02-26
JP5987035B2 (ja) 2016-09-06
CN102549753B (zh) 2015-02-25
US20110049614A1 (en) 2011-03-03
JP2013503491A (ja) 2013-01-31
WO2011031563A2 (en) 2011-03-17

Similar Documents

Publication Publication Date Title
JP5687700B2 (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス
JP5746699B2 (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造
KR101630734B1 (ko) 전력 소자
US9577089B2 (en) Structures and methods of fabricating dual gate devices
EP2755237B1 (en) Trench MOS gate semiconductor device and method of fabricating the same
JP5492610B2 (ja) 半導体装置及びその製造方法
US9082845B1 (en) Super junction field effect transistor
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
JP2006310621A (ja) 半導体装置
US9000516B2 (en) Super-junction device and method of forming the same
US9299788B2 (en) Multi-gate VDMOS transistor
US9142644B2 (en) Semiconductor device and method for fabricating the same
US8088662B2 (en) Fabrication method of trenched metal-oxide-semiconductor device
US9627470B2 (en) Power semiconductor device and method of manufacturing the same
KR101093678B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR20170015342A (ko) 복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스
US9490337B2 (en) Semiconductor device and method for fabricating the same
US8072027B2 (en) 3D channel architecture for semiconductor devices
US20230146299A1 (en) Lateral diffusion metal oxide semiconductor device and manufacturing method therefor

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140320

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20141003

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150122

R150 Certificate of patent or registration of utility model

Ref document number: 5687700

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250