JP3652322B2 - 縦型ｍｏｓｆｅｔとその製造方法 - Google Patents

縦型ｍｏｓｆｅｔとその製造方法 Download PDF

Info

Publication number
JP3652322B2
JP3652322B2 JP2002127830A JP2002127830A JP3652322B2 JP 3652322 B2 JP3652322 B2 JP 3652322B2 JP 2002127830 A JP2002127830 A JP 2002127830A JP 2002127830 A JP2002127830 A JP 2002127830A JP 3652322 B2 JP3652322 B2 JP 3652322B2
Authority
JP
Japan
Prior art keywords
layer
trench
type
source
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002127830A
Other languages
English (en)
Other versions
JP2003324196A (ja
Inventor
渉 隅田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2002127830A priority Critical patent/JP3652322B2/ja
Priority to US10/421,829 priority patent/US6770539B2/en
Priority to EP03090133A priority patent/EP1359624A3/en
Publication of JP2003324196A publication Critical patent/JP2003324196A/ja
Application granted granted Critical
Publication of JP3652322B2 publication Critical patent/JP3652322B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は縦型ＭＯＳＦＥＴに関し、特にドレイン−ソース間耐圧を低下させることなくドリフト抵抗を低減した縦型ＭＯＳＦＥＴとその製造方法に関するものである。
【０００２】
【従来の技術】
図７に従来の一般的な縦型ＭＯＳＦＥＴを示す。この縦型ＭＯＳＦＥＴは、Ｎ+ 型基板２０１上に高抵抗ドリフト層となるＮ- 型エピタキシャル層２０２が形成され、その表面の所要領域にＰ型ベース層２０３が形成され、このＰ型ベース層２０３にはＮ+ 型ソース層２０４とＰ+ 型ベース層２０５が形成されている。また、Ｐ型ベース層２０３内には表面からトレンチ２０７が形成され、このトレンチ２０７内にゲート絶縁膜２０８及びゲートポリシリコン２０９が埋め込まれてトレンチ型ゲート電極２０６が形成されている。また、表面を覆う層間絶縁膜２１０上には前記Ｎ+ 型ソース層２０４とＰ+ 型ベース層２０５に接続されるソース電極２１１が形成されている。また、前記Ｎ+ 型基板２０１の裏面にはドレイン電極２１２が形成されている。
【０００３】
このような縦型ＭＯＳＦＥＴでは、ドリフト抵抗を低減するためには高抵抗ドリフト層（Ｎ- 型エピタキシャル層）２０２の濃度を高く設定することが好ましい。しかしながら、ドレイン−ソース間電圧印加時に、Ｐ型ベース層２０３と高抵抗ドリフト層２０２との間で縦方向のみに空乏化するため、空乏層が伸びていく段階で電界強度が臨界電界を超え、また、ドレイン−ソース間耐圧低下の要因となる電界集中を起こしやすいため、ある一定のドレイン−ソース間耐圧を確保するには、高抵抗ドリフト層濃度をある一定濃度以上にすることができないという限界があった。
【０００４】
このような問題に対し、ドリフト抵抗の低減とドレイン−ソース間耐圧の向上を図った縦型ＭＯＳＦＥＴが提案されている。例えば、特開２００１−１１９０２２公報に記載の第１の技術は、図８に示すように、Ｐ型ベース層２０３の直下の高抵抗ドリフト層２０２に複数のＰ- 型層２１３を縦方向（基板の厚み方向）に積層配置し、高抵抗ドリフト層２０２に並列したＰＮ接合を形成したものである。なお、この例はプレーナ型ゲート電極の縦型ＭＯＳＦＥＴの例であるが、図７と等価な部分には同一符号を付して説明は省略している。このように構成することで、縦型ＭＯＳＦＥＴのオフ状態でのドレイン−ソース間電圧印加時に、Ｐ型ベース層と高抵抗ドリフト層間の縦方向だけでなく、Ｐ- 型層２１３と高抵抗ドリフト層２０２を横方向にも空乏化することで、Ｐ- 型層を形成しない形態の縦型ＭＯＳＦＥＴに比べ、同一耐圧でも高抵抗ドリフト層の濃度を高く設定でき、ドリフト抵抗を低減することが可能になる。また、５００Ｖ以上の高耐圧縦型ＭＯＳＦＥＴを得ることができる。
【０００５】
また、特開２０００−２６０９８２公報に記載の第２の技術は、図９に示すように、高抵抗ドリフト層としてのＮ- 型エピタキシャル層２０２に縦方向のトレンチ２１４を形成し、この溝内にＰ型ベース２０３につながるＰ- 型エピタキシャル層２１５を成長することで、高抵抗ドリフト層２０２に並列したＰＮ接合を形成したものである。なお、図８の第１の技術と等価な部分には同一符号を付してある。この第２の技術によれば、図８の技術と同様に所要の耐圧を保持しながらも高抵抗ドリフト層の濃度を高く設定でき、ドリフト抵抗を低減することが可能になる。
【０００６】
【発明が解決しようとする課題】
しかしながら、第１の技術では、Ｐ- 型層を高抵抗ドリフト層の厚み方向に連続した状態に形成するために、Ｎ- 型エピタキシャル層を薄く成長した上でＰ型不純物を注入する工程を複数回繰り返しながら積層し、その上で熱処理してＰ型不純物を活性化して所要の厚さの高抵抗ドリフト層を形成する手法であるため、深く縦長にＰ- 型層を形成できるが、工程が長くなり価格が高くなるという問題がある。また、第２の技術では、Ｎ- 型エピタキシャル層の表面から選択的にトレンチエッチを行い、トレンチ内部にＰ- エピタキシャル層を成長して埋め込む方法であるため、深いトレンチエッチングや選択的なエピタキシャル成長において技術的困難が伴ない、価格が高くなるという問題が生じる。
【０００７】
本発明の目的は、１５０Ｖ程度の中耐圧を確保しながらもドリフト抵抗を低減し、かつ製造が容易で低価格化が実現できる縦型ＭＯＳＦＥＴとその製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明は、一導電型の基板上に一導電型の高抵抗ドリフト層を有し、高抵抗ドリフト層の表面領域に反対導電型のベース層と一導電型のソース層とゲート電極とを備える縦型ＭＯＳＦＥＴにおいて、ゲート電極を挟む領域にトレンチを有し、前記トレンチ内の下部は絶縁物が埋設されるとともに、その上部には前記ソース層及びベース層と電気的に接触する電極が埋設されるトレンチ型バックゲート部を有し、トレンチ型バックゲート部の直下には反対導電型の不純物層を備えることを特徴としている。ここで、反対導電型の不純物層は、深さの異なる位置に存在して深さ方向に連続している複数の不純物層、あるいは深さ方向に離れている複数の不純物層で構成される。
【０００９】
また、本発明では、ゲート電極はソース層及びベース層を通して形成されたトレンチ内にゲート絶縁膜を介して導電材料が埋設されたトレンチ型ゲート電極で構成される。あるいは、ゲート電極はソース層の表面上にゲート絶縁膜を介して形成されたプレーナ型ゲート電極で構成される。また、本発明では、ソース層上に層間絶縁膜が被着され、層間絶縁膜に開口されたコンタクト開口を通してソース層及びベース層に接続されるソース電極が設けられ、コンタクト開口内にはソース電極とは別の導電材料が埋設されている構成としてもよい。
【００１０】
本発明の製造方法は、一導電型の基板上に一導電型の高抵抗のドリフト層を形成する工程と、前記ドリフト層の表面領域に反対導電型のベース層と一導電型のソース層を形成する工程と、ベース層及びソース層に対してゲート絶縁膜を介して対向配置されるゲート電極を形成する工程とを含む縦型ＭＯＳＦＥＴの製造方法において、ゲート電極を挟む領域において高抵抗ドリフト層に表面からトレンチを形成する工程と、トレンチの底面に反対導電型の不純物をイオン注入してトレンチの直下の高抵抗のドリフト層に反対導電型の不純物層を形成する工程と、前記トレンチ内の下部に絶縁物を埋設し、その上部に前記ソース層及びベース層と電気的に接触する電極を埋設する工程とを備えている。ここで、イオン注入は高抵抗のドリフト層の異なる深さ位置に対して複数回のイオン注入を行って深さの異なる位置にそれぞれ不純物層を形成する工程を含むことが好ましい。
【００１１】
本発明の縦型ＭＯＳＦＥＴによれば、トレンチ型バックゲート部の下層に深さ方向に延びるドリフト層と反対導電型の不純物層の存在により、ドレイン−ソース間電圧印加時にベース層と高抵抗ドリフト層間の縦方向だけでなく、トレンチ型バックゲート部下の不純物と高抵抗ドリフト層を横方向にも空乏化することで、ドレイン−ソース間耐圧低下の要因となる電界集中を緩和し、耐圧を向上させることができ、高抵抗ドリフト層の濃度を高く設定してドリフト抵抗を低減できる。また、トレンチ型バックゲート部はトレンチ内に絶縁物を埋設した構成とすることで、ドレイン−ソース間電圧印加時にトレンチ型バックゲート部下の不純物層及びベース層内部に伸びる空乏層のソース電極へのリーチスルーによる耐圧低下を防止することができる。さらに、トレンチ内の上部にソース層及びベース層と電気的に接触する電極が埋設されるので、トレンチ型バックゲート部をソースコンタクト部として活用でき、半導体の活性領域を有効利用できる。本発明の縦型ＭＯＳＦＥＴでは、特に１５０Ｖ前後の中耐圧系において、ドレイン−ソース間耐圧を低下させることなく、ドリフト抵抗を低減することが可能になる。
【００１２】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の縦型ＭＯＳＦＥＴの第１の実施形態の断面図である。低抵抗ドリフト層であるＮ+ 型半導体基板１０１上に高抵抗ドリフト層であるＮ- 型エピタキシャル層１０２が形成されている。前記Ｎ+ 型半導体基板１０１は例えば、Ｎ型不純物が２Ｅ１９／ｃｍ3 の濃度であり、Ｎ- 型エピタキシャル層１０２は例えばＮ型不純物が３Ｅ１５／ｃｍ3 の濃度である。さらに、その上にＰ型ベース層１０３及びＮ+ 型ソース層１０４が積層状態に形成されている。前記Ｐ型ベース層１０３のＰ型不純物の濃度は例えば１Ｅ１７／ｃｍ3 であり、Ｎ+ 型ソース層１０４のＮ型不純物の濃度は例えば１Ｅ２０／ｃｍ3 である。そして、前記Ｎ+ 型ソース層１０４の表面からＮ- 型エピタキシャル層１０２に達するトレンチゲート電極１０５が形成されている。このトレンチゲート電極１０５はトレンチ１０６の内面に酸化膜等のゲート絶縁膜１０７が形成され、またトレンチ１０６内には導電性が付与されたゲートポリシリコン１０８が埋め込まれている。
【００１３】
また、前記トレンチ型ゲート電極１０５を挟む領域、ここでは複数のトレンチ型ゲート電極が並列状態に配列されているので各トレンチ型ゲート電極の相互間の領域には表面から前記Ｐ型ベース層１０３よりも深くＮ- 型エピタキシャル層１０２に達するトレンチ型バックゲート部１０９が形成されている。このトレンチ型バックゲート部１０９は、トレンチ１１０の内部に酸化膜１１１が埋め込まれた構成とされている。このトレンチ型バックゲート部１０９の直下の前記Ｎ- 型エピタキシャル層１０２にはＰ- 型層１１２が深さ方向に形成されている。ここでは、それぞれ異なる深さに形成された２つのＰ- 型層１１２が深さ方向に連続した状態に形成されている。これらＰ- 型層１１２のＰ型不純物の濃度は中心と周辺部とで若干異なるが、平均して３Ｅ１５／ｃｍ3 の濃度とされている。因みに、中心部では１Ｅ１６／ｃｍ3オーダ、周辺部は１Ｅ１５／ｃｍ3オーダである。さらに、前記トレンチ型バックゲート部１０９の周囲の前記Ｎ+ 型ソース層１０４の下層には前記Ｐ型ベース層１０３に接するＰ+ 型ベース層１１３が形成されている。このＰ+ 型ベース層１１３のＰ型不純物の濃度は例えば１Ｅ１９／ｃｍ3 程度とされている。その上で、全面に層間絶縁膜１１４が被着されるとともに、この層間絶縁膜１１４において前記Ｐ+ 型ベース層１１３を含む領域が開口されたコンタクト開口１１５内において前記Ｎ+ 型ソース層１０４及びＰ+ 型ベース層１１３に接するソース電極１１６が形成されている。なお、前記Ｎ+ 型半導体基板１０１の裏面にはドレイン電極１１７が形成されている。
【００１４】
以上の構成の縦型ＭＯＳＦＥＴの製造方法を図２〜図３を参照して説明する。先ず、図２（ａ）のように、低抵抗ドリフト層としてのＮ+ 型半導体基板１０１上に高低抵抗ドリフト層としてのＮ- 型エピタキシャル層１０２を成長する。そして、Ｎ- 型エピタキシャル層１０２の表面上にフォトレジストを塗布し、かつ後にトレンチ型バックゲート部を形成する領域を開口したレジストパターンＰＲ１を形成する。次いで、このレジストパターンＰＲ１をマスクに用いて前記Ｎ- 型エピタキシャル層１０２を所要の深さまで選択エッチングしてトレンチ１１０を形成する。
【００１５】
次いで、図２（ｂ）のように、表面からボロン等のＰ型イオンを入射角度０°でイオン注入し、トレンチ底部に選択的に導入してイオン注入層１１２ａを形成する。このとき、イオン注入エネルギーを変えて、注入の深さ位置を数箇所に分けている。ここでは、イオン注入の深さ位置を異なる２箇所にしている。この時、高エネルギーイオン注入を行えば、より深い位置にイオン注入することができることは言うまでもない。
【００１６】
次いで、図２（ｃ）のように、前記レジストパターンを除去した後、熱処理を施し、イオン注入した深さ方向に異なる２箇所のＰ型不純物を拡散し、それぞれＰ- 型層１１２を形成する。ここでは、各Ｐ- 型層１１２は深さ方向及び平面方向に拡散し、この拡散によって各Ｐ- 型層１１２は連結して深さ方向に一体化したＰ- 型層として形成されることになる。
【００１７】
次いで、図２（ｄ）のように、全面にＣＶＤ法等によって酸化膜を十分な厚さに成長して前記トレンチ１１０を埋め込むと共に、当該酸化膜をエッチバックして表面上の酸化膜は除去する一方でトレンチ１１０の内部にのみ酸化膜１１１を残す。これにより、トレンチ型バックゲート部１０９が形成される。
【００１８】
次いで、図３（ａ）のように、全面にＰ型不純物をイオン注入し、かつ熱処理により活性化してＮ- 型エピタキシャル層１０２の表面にＰ型ベース層１０３を形成する。さらに、形成されたＰ型ベース層１０３の表面にＮ型不純物をイオン注入し、かつ熱処理して当該表面にＮ+ 型ソース層１０４を形成する。さらに、図外のフォトレジストでレジストパターンを形成し、前記Ｎ+ 型ソース層１０４、Ｐ+ 型ベース層１０３をエッチングしてトレンチ１０６を形成する。そして、このトレンチ１０６の内面にゲート絶縁膜１０７を形成し、その内部にポリシリコン１０８を埋設し、トレンチ型ゲート電極１０５を形成する。
【００１９】
次いで、図３（ｂ）のように、前記Ｎ+ 型ソース層１０５の表面上に酸化膜等の層間絶縁膜１１４を成長した後、フォトレジストをパターニングしたレジストパターンをマスクにして当該層間絶縁膜１１４を選択的にエッチングし、前記トレンチ型バックゲート部１０９よりも若干広い領域を開口してコンタクト開口１１５を形成する。また、このエッチング時には、前記Ｎ+ 型ソース層１０４の下層の前記Ｐ型ベース層１０３の一部がトレンチ内に露出するように、トレンチ１１０内に埋設した前記酸化膜１１１の表面を一部エッチングする。
【００２０】
その後、図３（ｃ）のように、Ｐ型ベース層１０３とのオーム接触を行うために、前記Ｎ+ 型ソース層１０４に対して前記層間絶縁膜１１４をマスクにしてフッ化ボロン等のＰ型不純物をコンタクト開口１１５に対する斜め回転注入方法で行い、かつ活性化のための熱処理を行なってトレンチ１１０の開口周縁部に沿うＮ+ 型ソース層１０４の下層にＰ+ 型ベース層１１３を形成する。
【００２１】
しかる後、図３（ｄ）のように、前記層間絶縁膜１１４上にＡｌ（アルミニウム）等の金属層をスパッタ法等によって形成し、前記層間絶縁膜１１４のコンタクト開口１１５を介して前記Ｎ+ 型ソース層１０４及びＰ+ 型ベース層１１３にそれぞれ接続されるソース電極１１６を形成する。また、前記Ｎ+ 型半導体基板１０１の裏面に同様に金属層を形成してドレイン電極１１７を形成する。これにより、図１に示した縦型ＭＯＳＦＥＴが製造される。
【００２２】
この構成の縦型ＭＯＳＦＥＴによれば、トレンチ型バックゲート部１０９の下層に深さ方向に延びるＰ- 型層１１２は、図１の左側に示す電界分布となる。このＰ- 型層１１２の存在により、ドレイン−ソース間電圧印加時にＰ型ベース層１０３と高抵抗ドリフト層１０２間の縦方向だけでなく、トレンチ型バックゲート部１０９の直下のＰ- 型層１１２と高抵抗ドリフト層１０２を横方向にも空乏化することで、ドレイン−ソース間耐圧低下の要因となる電界集中を緩和し、トレンチ型バックゲート部下にＰ- 型層を形成しない構造に比べて同一濃度の高抵抗ドリフト層でも耐圧を向上させることができ、また、同一耐圧でも、高抵抗ドリフト層の濃度を高く設定でき、ドリフト抵抗を低減できる。また、トレンチ型バックゲート部１０９はトレンチ１１０内に絶縁物１１１を埋設した構成とすることで、ドレイン−ソース間電圧印加時にトレンチ型バックゲート部１０９の直のＰ- 型層１１２及び、Ｐ型ベース層１０３内部に伸びる空乏層のソース電極１１６へのリーチスルーによる耐圧低下を防止する。この縦型ＭＯＳＦＥＴでは、特に１５０Ｖ前後の中耐圧系において、ドレイン−ソース間耐圧を低下させることなく、ドリフト抵抗を低減できる
【００２３】
また、以上説明した製造方法では、トレンチ１１０の底面に不純物をイオン注入してＰ- 型層１１２を形成し、しかも異なるエネルギで複数のイオン注入を行うことで高抵抗ドリフト層の深さ方向に並んだ複数のＰ- 型層１１２を形成して任意の深さのＰ- 型層１１２を形成することができるので、従来技術のようなドリフト層を積層形成する技術や選択エッチング及び選択エピタキシャル成長の技術に比較して製造を容易に行うことが可能になる。
【００２４】
ここで、図２（ａ）の工程において、トレンチ１１０をエッチングする際のマスク材に窒化膜と酸化膜を用いて、その後の熱酸化によりトレンチの直角な箇所を丸め、絶縁物の埋め込み性を向上させたり、直角な部分を無くすことでドレイン−ソース間電圧印加時に電界集中が起きにくくすることもできる。
【００２５】
また、図３（ｄ）の工程において、図４に示すように、層間絶縁膜１１４のコンタクト開口１１５内にＷ（タングステン）等の金属１１８を埋め込んだ後、Ａｌ層からなるソース電極１１６を形成することで、ソース電極１１６の表面を平坦化することも可能である。Ｗの埋込は、例えば全面にＷ膜を成長した後、化学機械研磨（ＣＭＰ）法によって表面を平坦化する方法が採用可能である。
【００２６】
また、前記実施形態では、Ｐ- 型層１１２を成長するためのイオン注入は深さの異なる２箇所に対して行っているが、イオン注入のエネルギを３以上に分けて、しかもより高いエネルギで行うことで、高抵抗ドリフト層のさらに深い領域にまでＰ- 型層１１２を形成することが可能である。
【００２７】
図５は本発明の縦型ＭＯＳＦＥＴの第２の実施形態の断面図であり、図１と等価な部分には同一符号を付してある。低抵抗ドリフト層であるＮ+ 型半導体基板１０１上に高抵抗ドリフト層であるＮ- 型エピタキシャル層１０２が形成され、さらに、その上にＰ型ベース層１０３及びＮ+ 型ソース層１０４が積層状態に形成されている。そして、前記Ｎ+ 型ソース層１０４の表面からＮ- 型エピタキシャル層１０２に達するトレンチゲート電極１０５が形成されている。また、前記トレンチゲート電極１０５を挟む領域には表面からＮ- 型エピタキシャル層１０２に達するトレンチ型バックゲート部１０９が形成されている。そして、このトレンチ型バックゲート部１０９の直下の前記Ｎ- 型エピタキシャル層１０２には互いに深さ方向に離された２つのＰ- 型層１１２が形成されている。さらに、前記トレンチ型バックゲート部１０９の周囲の前記Ｎ+ 型ソース層１０４の下層には前記Ｐ型ベース層１０３に接するＰ+ 型ベース層１１３が形成されている。全面に層間絶縁膜１１４が被着されるとともに、コンタクト開口１１５において前記Ｎ+ 型ソース層１０４及びＰ+ 型ベース層１１３に接するソース電極１１６が形成されている。また、前記Ｎ+ 型半導体基板１０１の裏面にはドレイン電極１１７が形成されている。
【００２８】
この第２の実施形態の縦型ＭＯＳＦＥＴの製造方法は第１の実施形態の製造方法とほぼ同じであるが、図２（ｂ）に示したＰ- 型層１１２を形成する際のイオン注入に際し、各Ｐ- 型層１１２を形成する際のイオン注入のエネルギの差を大きくすることで、各イオン注入の深さの差を大きくし、注入したイオンを活性化したときに各Ｐ- 型層１１２が深さ方向に離れた位置に形成するようにすればよい。
【００２９】
この第２の実施形態の縦型ＭＯＳＦＥＴでは、２つのＰ- 型層１１２による深さ方向の電界分布は図５の左側に示す通りとなる。このように、Ｐ- 型層１１２を深さ方向に離して形成した場合でも、第１の実施形態と同様に、トレンチ型バックゲート部１０９の直下のＰ- 型層１１２により、ドレイン−ソース間電圧印加時にＰ型ベース層１０３と高抵抗ドリフト層１０２間の縦方向だけでなく、トレンチ型バックゲート部１０９の直下のＰ- 型層と高抵抗ドリフト層を横方向にも空乏化し、ドレイン−ソース間耐圧低下の要因となる電界集中を緩和し、高抵抗ドリフト層でも耐圧を向上させることができ、また、同一耐圧でも、高抵抗ドリフト層１０２の濃度を高く設定でき、ドリフト抵抗を低減できる。また、トレンチ型バックゲート部１０９はトレンチ内に絶縁物を埋設した構成とすることで、ドレイン−ソース間電圧印加時にトレンチ型バックゲート部１０９の直下のＰ- 型層１１２及び、Ｐ型ベース層１０３内部に伸びる空乏層のソース電極１１６へのリーチスルーによる耐圧低下を防止することができる。この第２の実施形態では、各Ｐ- 型層１１２をイオン注入する際のエネルギの設定の自由度が大きくでき、製造をより容易に行うことが可能になる。
【００３０】
図６は本発明の縦型ＭＯＳＦＥＴの第３の実施形態の断面図であり、ここではプレーナ型ゲート電極の縦型ＭＯＳＦＥＴに適用した例を示している。図１と等価な部分には同一符号を付してあり、低抵抗ドリフト層であるＮ+ 型半導体基板１０１上に高抵抗ドリフト層であるＮ- 型エピタキシャル層１０２が形成されている。そして、ここでは前記Ｎ- 型エピタキシャル層１０２の表面には島状の領域にそれぞれＰ型ベース層１０３が形成され、各Ｐ型ベース層１０３の表面にはＮ+ 型ソース層１０４が形成されている。前記Ｎ+ 型ソース層１０４には、表面からＮ- 型エピタキシャル層１０２に達するトレンチ型バックゲート部１０９が形成され、このトレンチ型バックゲート部１０９の周囲の前記Ｎ+ 型ソース領域１０４の直下にＰ+ 型ベース層１１３が形成されている。そして、このトレンチ型バックゲート部１０９の直下の前記Ｎ- 型エピタキシャル層１０２には深さ方向に接した状態で２つのＰ- 型層１１２が形成されている。そして、前記Ｐ型ベース層１０３間のＮ+ 型ソース層１０４の表面上にはゲート絶縁膜１０７及びゲート電極１０８が形成されてプレーナ型ゲート電極１０５Ａが形成され、さらにこれらを覆う層間絶縁膜１１４が被着されている。そして、この層間絶縁膜１１４には前記トレンチ型バックゲート部１０９の直上にコンタクト開口１１５が設けられ、このコンタクト開口１１５を通してソース電極１１６が前記Ｎ+ 型ソース層１０４及びＰ+ 型ベース層１１３に接続されている。また、前記Ｎ+ 型半導体基板１０１の裏面にはドレイン電極１１７が形成されている。
【００３１】
この第３の実施形態の縦型ＭＯＳＦＥＴでは、ゲート電極１０５Ａがプレーナ型であるために前記第１の実施形態とは製造工程が若干相違するが、第１の実施形態と同様に、トレンチ型バックゲート部１０９の直下のＰ- 型層１１２の存在により、トレンチ型バックゲート部１０９の直下のＰ- 型層１１２と高抵抗ドリフト層１０２を横方向にも空乏化でき、ドレイン−ソース間耐圧低下の要因となる電界集中を緩和し、高抵抗ドリフト層でも耐圧を向上させることができ、また、同一耐圧でも、高抵抗ドリフト層１０２の濃度を高く設定でき、ドリフト抵抗を低減できる。また、トレンチ型バックゲート部１０９はトレンチ内に絶縁物を埋設した構成とすることで、ドレイン−ソース間電圧印加時にトレンチ型バックゲート部１０９の直下のＰ- 型層１１２及び、Ｐ型ベース層１０３の内部に伸びる空乏層のソース電極１１６へのリーチスルーによる耐圧低下を防止することができる。この第３の実施形態では前記各実施形態のようなトレンチ型ゲート電極を形成するためのトレンチの形成及びトレンチ内への絶縁物及び導電材料の埋込工程が不要であるため、製造を容易に行う上で有利である。
【００３２】
ここで、図示は省略するが、前記第３の実施形態において、トレンチ型バックゲート部１０９の直下のＰ- 型層１１２は、第２の実施形態と同様に深さ方向に離れた構成であってもよい。また、図示は省略するが、前記第２及び第３の実施形態において、図４に示したように、コンタクト開口１１５内に金属１１８を埋設して表面の平坦化を図るように構成してもよい。
【００３３】
なお、前記各実施形態で例示した縦型ＭＯＳＦＥＴは、それぞれの導電型が反対導電型であっても本発明が同様に適用できることは言うまでもない。
【００３４】
【発明の効果】
以上説明したように本発明の縦型ＭＯＳＦＥＴによれば、トレンチ型バックゲート部の下層に深さ方向に延びるドリフト層と反対導電型の不純物層が存在しているので、ドレイン−ソース間電圧印加時にベース層と高抵抗ドリフト層間の縦方向だけでなく、トレンチ型バックゲート部下の不純物と高抵抗ドリフト層を横方向にも空乏化することで、ドレイン−ソース間耐圧低下の要因となる電界集中を緩和し、耐圧を向上させることができ、高抵抗ドリフト層の濃度を高く設定してドリフト抵抗を低減できる。また、トレンチ型バックゲート部はトレンチ内に絶縁物を埋設した構成とすることで、ドレイン−ソース間電圧印加時にトレンチ型バックゲート部下の不純物層及びベース層内部に伸びる空乏層のソース電極へのリーチスルーによる耐圧低下を防止することができる。さらに、トレンチ内の上部にソース層及びベース層と電気的に接触する電極が埋設されるので、トレンチ型バックゲート部をソースコンタクト部として活用でき、半導体の活性領域を有効利用できる。
【００３５】
また、本発明の製造方法では、トレンチの底面に不純物をイオン注入して反対導電型の不純物層を形成でき、しかも異なるエネルギで複数のイオン注入を行うことで高抵抗ドリフト層の深さ方向に並んだ複数の不純物層を形成して任意の深さの不純物層を形成することができるので、従来技術のようなドリフト層を積層形成する技術や選択エッチング及び選択エピタキシャル成長の技術に比較して製造を容易に行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の断面図である。
【図２】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図３】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図４】本発明の第１の実施形態の変形例の断面図である。
【図５】本発明の第２の実施形態の断面図である。
【図６】本発明の第３の実施形態の断面図である。
【図７】従来の縦型ＭＯＳＦＥＴの一例の断面図である。
【図８】公報に記載の従来の第１の技術の断面図である。
【図９】公報に記載の従来の第２の技術の断面図である。
【符号の説明】
１０１ Ｎ+ 型半導体基板（低抵抗ドリフト層）
１０２ Ｎ- 型エピタキシャル層（高抵抗ドリフト層）
１０３ Ｐ型ベース層
１０４ Ｎ+ 型ソース層
１０５ トレンチ型ゲート電極
１０５Ａ プレーナ型ゲート電極
１０６ トレンチ
１０７ ゲート絶縁膜
１０８ ポリシリコン
１０９ トレンチ型バックゲート部
１１０ トレンチ
１１１ 絶縁物
１１２ Ｐ- 型層
１１３ Ｐ+ 型ベース層
１１４ 層間絶縁膜
１１５ コンタクト開口
１１６ ソース電極
１１７ ドレイン電極
１１８ 金属

Claims (8)

  1. 一導電型の基板上に一導電型の高抵抗ドリフト層を有し、前記高抵抗ドリフト層の表面領域に反対導電型のベース層と一導電型のソース層とゲート電極とを備える縦型ＭＯＳＦＥＴにおいて、前記ゲート電極を挟む領域にトレンチを有し、前記トレンチ内の下部は絶縁膜が埋設されるとともに、その上部には前記ソース層及びベース層と電気的に接触する電極が埋設されるトレンチ型バックゲート部を有し、前記トレンチ型バックゲート部の直下には反対導電型の不純物層を備えることを特徴とする縦型ＭＯＳＦＥＴ。
  2. 前記反対導電型の不純物層は、深さの異なる位置に存在して深さ方向に連続している複数の不純物層で構成されていることを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ。
  3. 前記反対導電型の不純物層は、深さの異なる位置に存在して深さ方向に離れている複数の不純物層で構成されていることを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ。
  4. 前記ゲート電極は前記ソース層及びベース層を通して形成されたトレンチ内にゲート絶縁膜を介して導電材料が埋設されたトレンチ型ゲート電極であることを特徴とする請求項１ないし３のいずれかに記載の縦型ＭＯＳＦＥＴ。
  5. 前記ゲート電極は前記ソース層の表面上にゲート絶縁膜を介して形成されたプレーナ型ゲート電極であることを特徴とする請求項１ないし３のいずれかに記載の縦型ＭＯＳＦＥＴ。
  6. 前記ソース層上に層間絶縁膜が被着され、前記層間絶縁膜に開口されたコンタクト開口を通して前記ソース層及びベース層に接続されるソース電極が設けられ、前記コンタクト開口内には前記ソース電極とは別の導電材料が埋設されていることを特徴とする請求項１ないし５のいずれかに記載の縦型ＭＯＳＦＥＴ。
  7. 一導電型の基板上に一導電型の高抵抗のドリフト層を形成する工程と、前記ドリフト層の表面領域に反対導電型のベース層と一導電型のソース層を形成する工程と、前記ベース層及びソース層に対してゲート絶縁膜を介して対向配置されるゲート電極を形成する工程とを含む縦型ＭＯＳＦＥＴの製造方法において、前記ゲート電極を挟む領域において高抵抗ドリフト層に表面からトレンチを形成する工程と、前記トレンチの底面に反対導電型の不純物をイオン注入して前記トレンチの直下の前記高抵抗のドリフト層に反対導電型の不純物層を形成する工程と、前記トレンチ内の下部に絶縁物を埋設し、その上部に前記ソース層及びベース層と電気的に接触する電極を埋設する工程とを備えることを特徴とする縦型ＭＯＳＦＥＴの製造方法。
  8. 前記イオン注入は前記高抵抗のドリフト層の異なる深さ位置に対して複数回のイオン注入を行って深さの異なる位置にそれぞれ不純物層を形成する工程を含むことを特徴とする請求項７に記載の縦型ＭＯＳＦＥＴの製造方法。
JP2002127830A 2002-04-30 2002-04-30 縦型ｍｏｓｆｅｔとその製造方法 Expired - Fee Related JP3652322B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002127830A JP3652322B2 (ja) 2002-04-30 2002-04-30 縦型ｍｏｓｆｅｔとその製造方法
US10/421,829 US6770539B2 (en) 2002-04-30 2003-04-24 Vertical type MOSFET and manufacturing method thereof
EP03090133A EP1359624A3 (en) 2002-04-30 2003-04-30 Vertical type MOSFET and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002127830A JP3652322B2 (ja) 2002-04-30 2002-04-30 縦型ｍｏｓｆｅｔとその製造方法

Publications (2)

Publication Number Publication Date
JP2003324196A JP2003324196A (ja) 2003-11-14
JP3652322B2 true JP3652322B2 (ja) 2005-05-25

Family

ID=29208190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002127830A Expired - Fee Related JP3652322B2 (ja) 2002-04-30 2002-04-30 縦型ｍｏｓｆｅｔとその製造方法

Country Status (3)

Country Link
US (1) US6770539B2 (ja)
EP (1) EP1359624A3 (ja)
JP (1) JP3652322B2 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969657B2 (en) * 2003-03-25 2005-11-29 International Rectifier Corporation Superjunction device and method of manufacture therefor
JP4813762B2 (ja) * 2003-12-25 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
DE102004009323B4 (de) * 2004-02-26 2017-02-16 Infineon Technologies Ag Vertikaler DMOS-Transistor mit Grabenstruktur und Verfahren zu seiner Herstellung
JP2005322723A (ja) * 2004-05-07 2005-11-17 Nec Electronics Corp 半導体装置およびその製造方法
GB0419867D0 (en) 2004-09-08 2004-10-13 Koninkl Philips Electronics Nv Semiconductor devices and methods of manufacture thereof
DE102004057791B4 (de) * 2004-11-30 2018-12-13 Infineon Technologies Ag Trenchtransistor sowie Verfahren zu dessen Herstellung
DE102004058065B4 (de) * 2004-12-01 2015-05-28 Infineon Technologies Austria Ag Vertikales Kompensationshalbleiterbauteil mit einer Pufferzone und Verfahren zu seiner Herstellung
JP2006278754A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JP5074671B2 (ja) * 2005-04-28 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US20080197381A1 (en) * 2007-02-15 2008-08-21 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
WO2009060406A1 (en) * 2007-11-08 2009-05-14 Nxp B.V. A trench-gate semiconductor device and method of manufacturing the same
JP5721308B2 (ja) 2008-03-26 2015-05-20 ローム株式会社 半導体装置
JP5420225B2 (ja) * 2008-10-29 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI414025B (zh) * 2008-12-05 2013-11-01 Maxpower Semiconductor Inc Power gold - oxygen half - effect transistor structure and its manufacturing method
JP5564798B2 (ja) * 2009-01-26 2014-08-06 富士電機株式会社 半導体装置およびその製造方法
US8202792B2 (en) * 2009-04-24 2012-06-19 Varian Semiconductor Equipment Associates, Inc. Method of processing a substrate having a non-planar surface
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
JP5954856B2 (ja) 2011-02-01 2016-07-20 ルネサスエレクトロニクス株式会社 縦チャネル型ノーマリオフ型パワーｊｆｅｔの製造方法
EP2602829A1 (en) * 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
JP5807597B2 (ja) * 2012-03-26 2015-11-10 株式会社デンソー 半導体装置及び半導体装置の製造方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
CN105378933B (zh) * 2013-07-11 2018-11-16 松下知识产权经营株式会社 半导体装置
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
WO2016028943A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Electronic circuit
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6341331B2 (ja) * 2015-03-17 2018-06-13 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106158660A (zh) * 2015-04-27 2016-11-23 北大方正集团有限公司 沟槽型vdmos制造方法
CN106158661A (zh) * 2015-04-27 2016-11-23 北大方正集团有限公司 沟槽型vdmos制造方法
CN109671766B (zh) * 2017-10-13 2023-06-27 联华电子股份有限公司 功率金属氧化物半导体场效晶体管
CN109065603A (zh) * 2018-08-02 2018-12-21 深圳市福来过科技有限公司 一种晶体管及其制作方法
CN109037073A (zh) * 2018-08-02 2018-12-18 深圳市诚朗科技有限公司 一种晶体管及其制作方法
CN109037074A (zh) * 2018-08-02 2018-12-18 深圳市诚朗科技有限公司 一种晶体管的制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4971929A (en) * 1988-06-30 1990-11-20 Microwave Modules & Devices, Inc. Method of making RF transistor employing dual metallization with self-aligned first metal
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
JPH08213453A (ja) * 1995-02-01 1996-08-20 Ricoh Co Ltd 半導体装置とその製造方法
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
JP4135838B2 (ja) 1999-03-08 2008-08-20 株式会社東芝 半導体装置及びその製造方法
DE19922187C2 (de) * 1999-05-12 2001-04-26 Siemens Ag Niederohmiges VDMOS-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19943143B4 (de) * 1999-09-09 2008-04-24 Infineon Technologies Ag Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
JP2001119022A (ja) 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2001345444A (ja) * 1999-10-25 2001-12-14 Seiko Instruments Inc 半導体装置とその製造方法
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
DE10026925C2 (de) * 2000-05-30 2002-04-18 Infineon Technologies Ag Feldeffektgesteuertes, vertikales Halbleiterbauelement
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device

Also Published As

Publication number Publication date
EP1359624A2 (en) 2003-11-05
JP2003324196A (ja) 2003-11-14
EP1359624A3 (en) 2008-01-02
US20030201483A1 (en) 2003-10-30
US6770539B2 (en) 2004-08-03

Similar Documents

Publication Publication Date Title
JP3652322B2 (ja) 縦型ｍｏｓｆｅｔとその製造方法
KR100967883B1 (ko) 개선된 드레인 접점을 가진 트렌치 ｄｍｏｓ 디바이스
US9029870B2 (en) Semiconductor device and manufacturing method thereof
EP0580452B1 (en) Field effect trench transistor having lightly doped epitaxial region on the surface portion thereof
US7989887B2 (en) Trench MOSFET with trenched floating gates as termination
JP4204389B2 (ja) 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法
JP5298565B2 (ja) 半導体装置およびその製造方法
JP4192281B2 (ja) 炭化珪素半導体装置
CN103250254B (zh) 沟槽栅极功率半导体装置及其制造方法
US8034686B2 (en) Method of manufacturing a trench MOSFET having trench contacts integrated with trench Schottky rectifiers having planar contacts
CN105321824B (zh) 半导体装置的制造方法
JP2009065117A (ja) 半導体装置および半導体装置の製造方法
JP2005510088A (ja) 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス
JP2012243985A (ja) 半導体装置及びその製造方法
US6645815B2 (en) Method for forming trench MOSFET device with low parasitic resistance
JP2003224277A (ja) 炭化珪素半導体装置とその製造方法
JP3709814B2 (ja) 半導体装置とその製造方法
JP4088031B2 (ja) 半導体装置およびその製造方法
JP2006140250A (ja) 半導体装置及びその製造方法
US11769828B2 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
JP4146857B2 (ja) 半導体装置及びその製造方法
JP2021150405A (ja) 炭化珪素半導体装置
US20240213357A1 (en) Semiconductor device and method of manufacturing the same
JP2017107939A (ja) 半導体装置及び半導体装置の製造方法
JP2007059722A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050222

R150 Certificate of patent or registration of utility model

Ref document number: 3652322

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080304

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100304

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100304

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120304

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130304

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130304

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140304

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees