JP2009135360A - 半導体装置およびその製造方法 - Google Patents

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貴之 橋本
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Abstract

【課題】ドレイン−ソース間耐圧を維持したまま低オン抵抗化が可能となる低耐圧パワーＭＯＳＦＥＴのような微細なパワー半導体装置およびその製造方法を提供する。
【解決手段】縦形トレンチＭＯＳＦＥＴにおいて、下面にドレイン電極１１１を有するＮ＋形基板１０１の上面に形成されたＮ形エピタキシャル層１０２と、表面からＮ形エピタキシャル層１０２内に延在するゲートトレンチと、ゲートトレンチ内に絶縁膜を挟んで位置するゲート電極１０５と、Ｎ形エピタキシャル層１０２上に形成されたチャネル領域１０３と、チャネル領域１０３上に形成されたソース領域１０４と、ソース領域１０４上に形成されたソース電極１１０と、表面からＮ形エピタキシャル層１０２内に延在するソーストレンチと、ソーストレンチ内に絶縁膜を挟んで位置するトレンチソース電極１０８とを備え、ソース電極１１０がトレンチソース電極１０８と接触している。
【選択図】図１

Description

本発明は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の半導体装置に係わり、特に低耐圧パワーＭＯＳＦＥＴにおいて、低オン抵抗を実現するためのデバイス構造とその製造方法に適用して有効な技術に関する。
本発明者が検討したところによれば、情報機器等の電源には、消費電力と熱設計の観点から低損失化が求められており、特にこれに用いられる低耐圧（例えば耐圧３０Ｖ）のパワーＭＯＳＦＥＴには、オン抵抗の低減が必要である。
パワーＭＯＳＦＥＴの低オン抵抗構造としては、スーパージャンクション構造が知られている。スーパージャンクション構造とは、エピタキシャル層中にエピタキシャル層とは反対の極性を持つ柱状の半導体領域（柱状領域）を形成することでドレイン−ソース間耐圧が向上し、オン抵抗とドレイン−ソース間耐圧のトレードオフを改善できる構造である。例えば特許文献１では、上記柱状領域を多段のイオン打ち込みで形成している。
特開２００６−１９６５１８号公報
ところで、前記のような低耐圧パワーＭＯＳＦＥＴのオン抵抗は、チャネル領域の抵抗（チャネル抵抗）が大きな割合を占めるため、微細化（セルシュリンク）による低オン抵抗化が進められてきた。しかしながら、微細化が進み、チャネル抵抗が十分に低減されると、エピ領域の抵抗（エピ抵抗）が支配的となり、さらなるオン抵抗低減にはエピ抵抗を低減する必要がある。
エピ抵抗の低減には、水平方向の電位分担を形成して耐圧を向上させるＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）構造が有効である。スーパージャンクション構造もＲＥＳＵＲＦ構造と同様に耐圧が向上する効果を期待できるが、上記特許文献１の製造方法は、上記柱状領域を形成するために深く打ち込まれた不純物が横方向に拡散するため、微細な構造である低耐圧のパワーＭＯＳＦＥＴには不適であるという問題点がある。
低耐圧のパワーＭＯＳＦＥＴを低オン抵抗化するには、微細化によりチャネル抵抗を低減すると同時に、ドレイン−ソース間耐圧を維持したままエピタキシャル層の不純物濃度を高める必要がある。すなわち、微細なパワーＭＯＳＦＥＴに適したＲＥＳＵＲＦ構造が必要となる。
そこで、本発明の目的は、ドレイン−ソース間耐圧を維持したまま低オン抵抗化が可能となる低耐圧パワーＭＯＳＦＥＴのような微細なパワー半導体装置およびその製造方法を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願によって開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、代表的なものの概要は、ドレイン−ソース間耐圧を維持したままドリフト層の不純物濃度を高めるためにトレンチ状のソース電極（ソーストレンチ）を形成することを特徴とする。すなわち、ソーストレンチによるＲＥＳＵＲＦ効果により、ドリフト層の不純物濃度を高めたとしてもドレイン−ソース間耐圧が維持され、低オン抵抗のパワーＭＯＳＦＥＴを提供できる。さらに、ソーストレンチ内でボディコンタクトするので、半導体装置表面の別の領域にボディコンタクトのための領域を設ける必要がなく、微細化が可能である。
具体的に、代表的な態様の半導体装置およびその製造方法は、以下の通りである。
本発明の代表的な態様では、下面に裏面電極を有する半導体基板の上面に形成された第１導電形の第１半導体領域と、半導体装置表面から前記第１半導体領域内に延在するゲートトレンチと、前記ゲートトレンチ内に絶縁膜を挟んで位置するゲート電極と、前記ゲートトレンチに隣接し、前記第１半導体領域上に形成された第２導電形の第２半導体領域と、前記ゲートトレンチに隣接し、前記第２半導体領域上に形成された第１導電形の第３半導体領域と、前記第３半導体領域上に形成されたフィールド電極と、前記半導体装置表面から前記第１半導体領域内に延在するフィールドトレンチと、前記フィールドトレンチ内に絶縁膜を挟んで位置するトレンチフィールド電極とを備えており、前記フィールド電極が前記トレンチフィールド電極と接触しており、さらに前記フィールド電極が前記フィールドトレンチ内で前記第２半導体領域と接触している第２導電形で前記第２半導体領域よりも不純物濃度が高いボディコンタクト領域と接触しており、前記ゲートトレンチと前記フィールドトレンチはシリコンエッチングによって形成されることを特徴とする。
また、本発明の他の態様では、前記半導体装置表面から前記ゲートトレンチの底までの距離が前記半導体装置表面から前記フィールドトレンチの底までの距離と同等であり、前記ゲートトレンチ内の側面の絶縁膜よりも前記ゲートトレンチ内の底面の絶縁膜が厚く、前記ゲートトレンチを形成する工程と前記フィールドトレンチを形成する工程とを同時に行うことを特徴とする。
また、本発明の他の態様では、前記第２半導体領域表面に選択的に第２導電形で前記第２半導体領域よりも不純物濃度が高いボディコンタクト領域が形成されていることを特徴とする。
また、本発明の他の態様では、前記フィールドトレンチの下の前記第１半導体領域内に前記第１半導体領域の不純物濃度よりも低い不純物濃度である第１導電形の第４半導体領域を備えることを特徴とする。
また、本発明の他の態様では、前記フィールドトレンチの底が前記半導体基板内に達することを特徴とする。
また、本発明の他の態様では、下面に裏面電極を有する半導体基板の上面に形成された第１導電形の第１半導体領域と、前記第１半導体領域表面に選択的に形成された第２導電形の第２半導体領域と、前記第２半導体領域表面に選択的に形成された第１導電形の第３半導体領域と、前記第２半導体領域上に絶縁膜を挟んで位置するゲート電極と、前記第３半導体領域上に形成されたフィールド電極と、半導体装置表面から前記第１半導体領域内に延在するフィールドトレンチと、前記フィールドトレンチ内に絶縁膜を挟んで位置するトレンチフィールド電極とを備えており、さらに前記フィールド電極が前記フィールドトレンチ内で前記第２半導体領域と接触している第２導電形で前記第２半導体領域よりも不純物濃度が高いボディコンタクト領域と接触していることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、代表的なものによって得られる効果は、ソーストレンチを作製することで、低耐圧パワーＭＯＳＦＥＴのような微細なパワー半導体装置であってもドレイン−ソース間耐圧を維持したまま低オン抵抗化が可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明の実施の形態１の半導体装置を、図１〜図５を用いて説明する。
図１は、本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す。
本実施の形態１の縦形トレンチＭＯＳＦＥＴは、Ｎ＋形基板１０１上に、Ｎ形エピタキシャル層１０２、チャネル領域１０３、ソース領域１０４、ゲート電極１０５、ゲート絶縁膜１０６、ボディコンタクト領域１０７、トレンチソース電極１０８、トレンチソース絶縁膜１０９などが形成され、表面にソース電極１１０、裏面にドレイン電極１１１が設けられている。
具体的には、下面にドレイン電極１１１を有するＮ＋形基板１０１の上面に形成されたＮ形エピタキシャル層１０２と、表面からＮ形エピタキシャル層１０２内に延在するゲートトレンチと、ゲートトレンチ内にゲート絶縁膜１０６を挟んで位置するゲート電極１０５と、ゲートトレンチに隣接し、Ｎ形エピタキシャル層１０２上に形成されたチャネル領域（Ｐ形）１０３と、ゲートトレンチに隣接し、チャネル領域１０３上に形成されたソース領域（Ｎ＋形）１０４と、ソース領域１０４上に形成されたソース電極１１０と、表面からＮ形エピタキシャル層１０２内に延在するソーストレンチと、ソーストレンチ内にトレンチソース絶縁膜１０９を挟んで位置するトレンチソース電極１０８とを備えている。
この構成において、ソース電極１１０がトレンチソース電極１０８と接触しており、さらにソース電極１１０がソーストレンチ内でチャネル領域１０３と接触しているボディコンタクト領域１０７と接触している。このボディコンタクト領域１０７は、チャネル領域１０３よりも不純物濃度が高い領域（Ｐ＋形）である。また、表面からゲートトレンチの底までの距離よりも表面からソーストレンチの底までの距離が長く、ゲートトレンチとソーストレンチとが平行の関係で、交互に位置するように配置されている。なお、ソース電極１１０は、ボディコンタクト領域１０７と接触している構造に限らず、ソーストレンチ内でチャネル領域１０３と接触する構造についても適用可能である。
すなわち、本実施の形態１の縦形トレンチＭＯＳＦＥＴは、Ｎ＋形基板１０１の上面にＮ形エピタキシャル層１０２、チャネル領域１０３、ソース領域１０４が順に形成され、ソース領域１０４はソース電極１１０と電気的に接続されている。ゲートトレンチは表面からＮ形エピタキシャル層１０２内に延在し、ゲート絶縁膜１０６を介してゲート電極１０５が埋め込まれている。ゲートトレンチと平行で交互にソーストレンチが表面からＮ形エピタキシャル層１０２内に延在し、トレンチソース絶縁膜１０９を介してトレンチソース電極１０８が埋め込まれている。トレンチソース電極１０８はソース電極１１０と電気的に接続されている。さらにソーストレンチ内でチャネル領域１０３と隣接するボディコンタクト領域１０７とソース電極１１０が電気的に接続されている。
本実施の形態１の縦形トレンチＭＯＳＦＥＴは、Ｎ形エピタキシャル層１０２内にトレンチソース絶縁膜１０９を介してトレンチソース電極１０８を有するのが特徴である。トレンチソース電極１０８間で水平方向の電位分担を形成してＮ形エピタキシャル層１０２とチャネル領域１０３の間のＰＮ接合での電界を緩和し、ドレイン−ソース間耐圧を向上させている。
さらに、十分な破壊耐量を得るためのボディコンタクトは、ソーストレンチ内でボディコンタクト領域１０７がソース電極１１０と接触することで確保しており、ボディコンタクトのために半導体装置表面上に別の領域を設ける必要がなく、微細化が可能である。
図２は、本実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法の一例を示す。
まず、図２Ａに示すように、Ｎ＋形基板１０１上に成長したＮ形エピタキシャル層１０２に、ゲートトレンチを形成するためのシリコンエッチングを行う。具体的には、Ｎ＋形基板１０１の上面にＮ形エピタキシャル層１０２を形成し、その後、表面からＮ形エピタキシャル層１０２内に延在するゲートトレンチをシリコンエッチングによって形成する。ゲートトレンチの深さは０．４μｍ〜１．２μｍ程度である。
次に、図２Ｂに示すように、ゲート絶縁膜１０６を介して、ゲート電極１０５を形成する。具体的には、ゲートトレンチ内にゲート絶縁膜１０６を形成し、その後、ゲートトレンチ内にゲート絶縁膜１０６を挟んでゲート電極１０５を形成する。ゲート電極１０５には、例えば、ポリシリコンを用いる。ゲート絶縁膜１０６の厚さは、ゲート−ソース間耐圧を確保するようにし、４０ｎｍ〜８０ｎｍ程度である。
次に、図２Ｃに示すように、ソーストレンチを形成するためのシリコンエッチングを行う。具体的には、表面からＮ形エピタキシャル層１０２内に延在するソーストレンチをシリコンエッチングによって形成する。通常、ドレイン−ソース間耐圧３０Ｖ程度のパワーＭＯＳＦＥＴにおけるエピタキシャル層の厚さは２μｍ〜４μｍ程度であり、ＲＥＳＵＲＦ効果を最大限に利用するには、ソーストレンチの深さは１μｍ〜４μｍ程度にするのが望ましい。
次に、図２Ｄに示すように、トレンチソース絶縁膜１０９を介して、トレンチソース電極１０８を形成する。具体的には、ソーストレンチ内にトレンチソース絶縁膜１０９を形成し、その後、ソーストレンチ内にトレンチソース絶縁膜１０９を挟んでトレンチソース電極１０８を形成する。トレンチソース電極１０８には、例えば、ポリシリコンを用いる。トレンチソース絶縁膜１０９の厚さは、トレンチソース絶縁膜１０９の耐圧がドレイン−ソース間のシリコンの耐圧を下回らないようにするために、５０ｎｍ〜１５０ｎｍ程度にするのが望ましい。
次に、図２Ｅに示すように、Ｐ形不純物をイオン打ち込みしてチャネル領域１０３を形成する。具体的には、ゲートトレンチに隣接したＮ形エピタキシャル層１０２上にチャネル領域１０３を形成する。その後、図２Ｆに示すように、Ｎ形不純物をイオン打ち込みしてソース領域１０４を形成する。具体的には、ゲートトレンチに隣接したチャネル領域１０３上にソース領域１０４を形成する。
次に、図２Ｇに示すように、Ｐ形不純物をイオン打ち込みしてソーストレンチ上部にボディコンタクト領域１０７を形成する。そして、ソース領域１０４上とトレンチソース電極１０８とに接触するソース電極１１０、Ｎ＋形基板１０１の裏面のドレイン電極１１１を形成するメタル工程を経て、本実施の形態１のデバイス構造が完成する。
なお、図２Ｄ以降の工程で、トレンチソース絶縁膜１０９の上面がチャネル領域１０３の下面よりも下に位置することが懸念されるが、その場合であっても、図３に示すように、イオン打ち込みによりボディコンタクト領域１０７が、トレンチソース絶縁膜１０９の上面よりも下まで形成されるため、Ｎ形エピタキシャル層１０２がソース電極１１０と接触することはない。
また、図２Ｃに示すように、ソーストレンチはシリコンエッチングにより形成されるので、イオン打ち込みのように横方向に拡散することがなく、微細な構造に適している。よって、微細な低耐圧のパワーＭＯＳＦＥＴに適用できる。
図４は、本実施の形態１の縦形トレンチＭＯＳＦＥＴにおいて、Ａ−Ａ’線における電界強度分布の模式図を示す。図４に示すように、トレンチソース電極１０８が水平方向の電位分担を形成して、斜線で示す分の耐圧が向上する。図５にドレイン−ソース間耐圧とソーストレンチ深さとの関係のシミュレーション結果を示す。ソーストレンチを深くすることでドレイン−ソース間耐圧が向上し、ソーストレンチ深さが２μｍのときのドレイン−ソース間耐圧は４１．７Ｖである。
本実施の形態１の他の製造方法としては、ゲートトレンチを形成する工程よりも先にソーストレンチを形成する工程を行うこともできるし、ゲートトレンチとソーストレンチの絶縁膜形成や電極形成を同時に行うことも可能である。さらに、ゲート抵抗を低減するために、ゲート電極にポリシリコンとシリサイドの積層構造を用いることも考えられる。
本実施の形態によれば、以上のようなデバイス構造とその製造方法により、トレンチソース電極１０８間で水平方向の電位分担を形成してＮ形エピタキシャル層１０２とチャネル領域１０３の間のＰＮ接合での電界を緩和し、ドレイン−ソース間耐圧を向上させることができる。さらに、ボディコンタクトのために半導体装置表面上に別の領域を設ける必要がなく、微細化が可能である。この結果、低耐圧の縦形トレンチＭＯＳＦＥＴであってもドレイン−ソース間耐圧を維持したまま低オン抵抗化が可能となる。
（実施の形態２）
本発明の実施の形態２の半導体装置を、図６，図７を用いて説明する。
図６は、本発明の実施の形態２のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す。
本実施の形態２の縦形トレンチＭＯＳＦＥＴにおいて、前記実施の形態１と異なる点は以下の通りである。本実施の形態は、表面からゲートトレンチの底までの距離が表面からフィールドトレンチの底までの距離と同等であり、ゲートトレンチ内の側面のゲート絶縁膜よりもゲートトレンチ内の底面のゲート絶縁膜が厚く、ゲートトレンチを形成する工程とフィールドトレンチを形成する工程とを同時に行うことを特徴とする。また、Ｎ形エピタキシャル層１０２とチャネル領域１０３との境界面からゲートトレンチ内の底面のゲート絶縁膜２０１までの距離よりも、ゲートトレンチ内の底面のゲート絶縁膜２０１の厚さの方が長いことを特徴とする。
すなわち、本実施の形態の縦形トレンチＭＯＳＦＥＴにおいては、ゲートトレンチの深さはソーストレンチの深さと同等であり、ゲート絶縁膜２０１の底部が厚膜化されている。ゲートトレンチの深さとソーストレンチの深さが同等であるので、ゲートトレンチとソーストレンチを同時にシリコンエッチングを行うことが可能である。さらに、ゲート絶縁膜２０１の底部が厚膜化されているので、帰還容量を低減できる。
図７は、本実施の形態２のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法の一例である。
まず、図７Ａに示すように、Ｎ＋形基板１０１上に成長したＮ形エピタキシャル層１０２に、ゲートトレンチとソーストレンチを形成するためのシリコンエッチングを行う。ゲートトレンチとソーストレンチの深さが同等であるので、ゲートトレンチとソーストレンチのシリコンエッチングを同時に行うことが可能である。
次に、図７Ｂに示すように、ゲート絶縁膜２０１、トレンチソース絶縁膜１０９、ゲート電極１０５、トレンチソース電極１０８を形成する。帰還容量を低減するために、ゲート絶縁膜１０６の底部は厚膜化する。
次に、図７Ｃに示すように、チャネル領域１０３、ソース領域１０４、ボディコンタクト領域１０７を形成し、メタル工程を経て、本実施の形態２のデバイス構造が完成する。
本実施の形態によれば、以上のようなデバイス構造とその製造方法により、前記実施の形態１と同様の効果に加えて、ゲートトレンチとソーストレンチを同時にシリコンエッチングを行うことができ、さらに帰還容量を低減することができる。
（実施の形態３）
本発明の実施の形態３の半導体装置を、図８を用いて説明する。
図８は、本発明の実施の形態３のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す。
本実施の形態３の縦形トレンチＭＯＳＦＥＴにおいて、前記実施の形態１と異なる点は以下の通りである。本実施の形態は、チャネル領域１０３の表面に選択的にチャネル領域１０３よりも不純物濃度が高いボディコンタクト領域３０２が形成されていることを特徴とする。
すなわち、本実施の形態の縦形トレンチＭＯＳＦＥＴにおいては、チャネル領域１０３の表面に、ソース領域３０１と交互になるようにボディコンタクト領域３０２を奥行き方向に形成している。これによって、前記実施の形態１と同様の効果に加えて、十分な破壊耐量を得ることが可能になる。
（実施の形態４）
本発明の実施の形態４の半導体装置を、図９を用いて説明する。
図９は本発明の実施の形態４のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す。
本実施の形態４の縦形トレンチＭＯＳＦＥＴにおいて、前記実施の形態１と異なる点は以下の通りである。本実施の形態は、フィールドトレンチの下のＮ形エピタキシャル層１０２内にＮ形エピタキシャル層１０２の不純物濃度よりも低い不純物濃度であるＮ−形領域４０１を備えることを特徴とする。
すなわち、本実施の形態の縦形トレンチＭＯＳＦＥＴにおいては、ソーストレンチ直下にＮ−形領域４０１が形成されている。Ｎ−形領域４０１によって、トレンチソース絶縁膜１０９に加わる電界が緩和される。これによって、前記実施の形態１と同様の効果に加えて、トレンチソース絶縁膜１０９を薄くすることができ、ゲート絶縁膜１０６とトレンチソース絶縁膜１０９とを同一工程で形成することが可能となる。
（実施の形態５）
本発明の実施の形態５の半導体装置を、図１０を用いて説明する。
図１０は本発明の実施の形態５のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す。
本実施の形態５の縦形トレンチＭＯＳＦＥＴにおいて、前記実施の形態１と異なる点は以下の通りである。本実施の形態は、フィールドトレンチの底がＮ＋形基板１０１内に達することを特徴とする。
すなわち、本実施の形態の縦形トレンチＭＯＳＦＥＴにおいては、ソーストレンチがＮ＋形基板１０１内に延在している。これによって、前記実施の形態１と同様の効果に加えて、ソーストレンチの深さが異なることによるドレイン−ソース間耐圧のばらつきを抑制することが可能になる。
（実施の形態６）
本発明の実施の形態６の半導体装置を、図１１を用いて説明する。
図１１は本発明の実施の形態６のＲＥＳＵＲＦ構造を有する低耐圧の縦形プレーナＭＯＳＦＥＴの構造の一例を示す。
本実施の形態６の縦形プレーナＭＯＳＦＥＴにおいて、前記実施の形態１と異なる点は以下の通りである。本実施の形態は、下面にドレイン電極１１１を有するＮ＋形基板１０１の上面に形成されたＮ形エピタキシャル層１０２と、このＮ形エピタキシャル層１０２表面に選択的に形成されたチャネル領域（Ｐ形）５０１と、このチャネル領域５０１表面に選択的に形成されたソース領域（Ｎ＋形）５０２と、チャネル領域５０１上にゲート絶縁膜５０４を挟んで位置するゲート電極５０３と、ソース領域５０２上に形成されたソース電極１１０と、表面からＮ形エピタキシャル層１０２内に延在するソーストレンチと、このソーストレンチ内にトレンチソース絶縁膜１０９を挟んで位置するトレンチソース電極１０８とを備えており、さらにソース電極１１０がソーストレンチ内でチャネル領域５０１と接触しているボディコンタクト領域１０７と接触していることを特徴とする。
すなわち、本実施の形態の縦形プレーナＭＯＳＦＥＴにおいては、チャネル領域５０１の表面にゲート絶縁膜５０４が形成され、さらにゲート絶縁膜５０４の上にゲート電極５０３が形成されている。これによって、前記実施の形態１と同様の効果に加えて、ゲートトレンチを形成する工程を削減することが可能になる。
以上、本発明者によってなされた発明を、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、Ｎチャネル形のパワーＭＯＳＦＥＴについて説明したが、Ｐチャネル形のパワーＭＯＳＦＥＴでも良いし、ＩＧＢＴでも良く、他の半導体装置にも広く適用することができる。
本発明は、パワーＭＯＳＦＥＴに係わり、特に低耐圧パワーＭＯＳＦＥＴのデバイス構造とその製造方法に適用して有効であり、さらに縦形構造を有する半導体装置全般に適用可能である。
本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図２Ａに続く）の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図２Ｂに続く）の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図２Ｃに続く）の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図２Ｄに続く）の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図２Ｅに続く）の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図２Ｆに続く）の一例を示す図である。 本発明の実施の形態１のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の別の一例を示す図である。 本発明の実施の形態１の電界強度分布の模式図である。 本発明の実施の形態１のソーストレンチ深さとドレイン−ソース間耐圧との関係のシミュレーション結果を示す図である。 本発明の実施の形態２のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す図である。 本発明の実施の形態２のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法の一例を示す図である。 本発明の実施の形態２のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図７Ａに続く）の一例を示す図である。 本発明の実施の形態２のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの製造方法（図７Ｂに続く）の一例を示す図である。 本発明の実施の形態３のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す図である。 本発明の実施の形態４のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す図である。 本発明の実施の形態５のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す図である。 本発明の実施の形態６のＲＥＳＵＲＦ構造を有する低耐圧の縦形トレンチＭＯＳＦＥＴの構造の一例を示す図である。
符号の説明
１０１…Ｎ＋形基板、１０２…Ｎ形エピタキシャル層、１０３，５０１…チャネル領域、１０４，３０１，５０２…ソース領域、１０５，５０３…ゲート電極、１０６，２０１，５０４…ゲート絶縁膜、１０７，３０２…ボディコンタクト領域、１０８…トレンチソース電極、１０９…トレンチソース絶縁膜、１１０…ソース電極、１１１…ドレイン電極、４０１…Ｎ−形領域。

Claims (20)

  1. 下面に裏面電極を有する半導体基板の上面に形成された第１導電形の第１半導体領域と、半導体装置表面から前記第１半導体領域内に延在するゲートトレンチと、前記ゲートトレンチ内に絶縁膜を挟んで位置するゲート電極と、前記ゲートトレンチに隣接し、前記第１半導体領域上に形成された第２導電形の第２半導体領域と、前記ゲートトレンチに隣接し、前記第２半導体領域上に形成された第１導電形の第３半導体領域と、前記第３半導体領域上に形成されたフィールド電極と、前記半導体装置表面から前記第１半導体領域内に延在するフィールドトレンチと、前記フィールドトレンチ内に絶縁膜を挟んで位置するトレンチフィールド電極とを備え、
    前記フィールド電極が前記トレンチフィールド電極と接触していることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体装置表面から前記ゲートトレンチの底までの距離よりも前記半導体装置表面から前記フィールドトレンチの底までの距離が長いことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記フィールド電極が前記フィールドトレンチ内で前記第２半導体領域と接触しているか、あるいは前記第２半導体領域と接触している第２導電形で前記第２半導体領域よりも不純物濃度が高いボディコンタクト領域と接触していることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記半導体装置表面から前記ゲートトレンチの底までの距離が前記半導体装置表面から前記フィールドトレンチの底までの距離と同等であることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記ゲートトレンチ内の側面の絶縁膜よりも前記ゲートトレンチ内の底面の絶縁膜が厚いことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１半導体領域と前記第２半導体領域との境界面から前記ゲートトレンチ内の底面の絶縁膜までの距離よりも、前記ゲートトレンチ内の底面の絶縁膜の厚さの方が長いことを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２半導体領域表面に選択的に第２導電形で前記第２半導体領域よりも不純物濃度が高いボディコンタクト領域が形成されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記フィールドトレンチの下の前記第１半導体領域内に、前記第１半導体領域よりも不純物濃度が低い第１導電形の第４半導体領域を備えることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、
    前記フィールドトレンチの底が前記半導体基板内に達することを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、
    前記ゲートトレンチと前記フィールドトレンチとが平行の関係にあることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記ゲートトレンチと前記フィールドトレンチとが交互に位置することを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、
    前記フィールドトレンチ電極はポリシリコンであることを特徴とする半導体装置。
  13. 下面に裏面電極を有する半導体基板の上面に形成された第１導電形の第１半導体領域と、前記第１半導体領域表面に選択的に形成された第２導電形の第２半導体領域と、前記第２半導体領域表面に選択的に形成された第１導電形の第３半導体領域と、前記第２半導体領域上に絶縁膜を挟んで位置するゲート電極と、前記第３半導体領域上に形成されたフィールド電極と、半導体装置表面から前記第１半導体領域内に延在するフィールドトレンチと、前記フィールドトレンチ内に絶縁膜を挟んで位置するトレンチフィールド電極とを備え、
    前記フィールド電極が前記トレンチフィールド電極と接触していることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記フィールド電極が前記フィールドトレンチ内で前記第２半導体領域と接触しているか、あるいは前記第２半導体領域と接触している第２導電形で前記第２半導体領域よりも不純物濃度が高いボディコンタクト領域と接触していることを特徴とする半導体装置。
  15. 請求項１３記載の半導体装置において、
    前記第２半導体領域表面に選択的に第２導電形で前記第２半導体領域よりも不純物濃度が高いボディコンタクト領域が形成されていることを特徴とする半導体装置。
  16. 請求項１３記載の半導体装置において、
    前記フィールドトレンチの下の前記第１半導体領域内に、前記第１半導体領域よりも不純物濃度が低い第１導電形の第４半導体領域を備えることを特徴とする半導体装置。
  17. 請求項１３記載の半導体装置において、
    前記フィールドトレンチの底が前記半導体基板内に達することを特徴とする半導体装置。
  18. 請求項１３記載の半導体装置において、
    前記フィールドトレンチ電極はポリシリコンであることを特徴とする半導体装置。
  19. 半導体基板の上面に第１導電形の第１半導体領域を形成する工程と、半導体装置表面から前記第１半導体領域内に延在するゲートトレンチを形成する工程と、前記ゲートトレンチ内に絶縁膜を形成する工程と、前記ゲートトレンチ内にゲート電極を形成する工程と、前記半導体装置表面から前記第１半導体領域内に延在するフィールドトレンチを形成する工程と、前記フィールドトレンチ内に絶縁膜を形成する工程と、前記フィールドトレンチ内にトレンチフィールド電極を形成する工程と、前記ゲートトレンチに隣接した前記第１半導体領域上に第２導電形の第２半導体領域を形成する工程と、前記ゲートトレンチに隣接した前記第２半導体領域上に第１導電形の第３半導体領域を形成する工程と、前記第３半導体領域上と前記トレンチフィールド電極とに接触するフィールド電極を形成する工程とを備え、
    前記ゲートトレンチと前記フィールドトレンチはシリコンエッチングによって形成することを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記ゲートトレンチを形成する工程と前記フィールドトレンチを形成する工程とを同時に行うことを特徴とする半導体装置の製造方法。
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