JP7287998B2 - BiMOS半導体装置 - Google Patents

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Description

本発明は、BiMOS半導体装置に関する。
同一チップ上で、バイポーラトランジスタおよび金属酸化膜電界効果型トランジスタ(MOSFET)が並列接続されている半導体装置として、BiMOS半導体装置が知られている(例えば、特許文献1、2参照)。
また、同一チップ上で、バイポーラトランジスタおよびMOSFETが複合化されている半導体装置として、絶縁ゲート型バイポーラトランジスタ(IGBT)が知られている(例えば、特許文献3参照)。
ここで、MOSFETとしては、高耐圧化および大電流容量化の観点から、縦型素子が用いられている。また、縦型素子としては、セルの微細化および低オン抵抗化の観点から、トレンチゲート構造が適用されている。
特開昭61-180472号公報 特開昭61-225854号公報 特開昭60-196974号公報
図1に、従来のトレンチゲート構造を有するnチャネル型のBiMOS半導体装置を示す。
BiMOS半導体装置10は、コレクタ/ドレイン電極11の上に、nドレイン層12と、nドリフト層13と、pベース層14aおよびnソース層14bからなる複合層14とが、この順で形成されている。また、BiMOS半導体装置10は、複合層14の表面からnドリフト層13の上部にかけて、トレンチ15が形成されており、トレンチ15の内部に、ゲート絶縁膜16を介して、ゲート電極17が形成されている。ここで、nソース層14bは、複合層14の上部のトレンチ15の両側に形成されている。さらに、BiMOS半導体装置10は、nソース層14bの上に、エミッタ/ソース電極18が形成されており、複合層14のnソース層14bが形成されていない領域の上に、エミッタ/ソース電極18と所定の間隔を隔てて、ベース電極19が形成されている。
なお、図1において、破線で示されるハーフセルを用いて、以降のBiMOS半導体装置を説明する。
次に、図2を用いて、BiMOS半導体装置10の動作を説明する。なお、図2において、電子電流およびホール電流を示す線が太いことは、電流が大きいことを意味し、電子電流およびホール電流を示す線が細いことは、電流が小さいことを意味する。
図2に示すように、エミッタ/ソース電極18に対して正の電圧をコレクタ/ドレイン電極11に印加した状態で、エミッタ/ソース電極18に対して正のゲート電圧をゲート電極17に印加すると、pベース層14aのゲート電極17の近傍に反転層14cが形成される。このため、nドレイン層12、nドリフト層13、反転層14cおよびnソース層14bを経由して、コレクタ/ドレイン電極11からエミッタ/ソース電極18に、電子電流21aが流れる。また、エミッタ/ソース電極18に対して正の電圧をコレクタ/ドレイン電極11に印加した状態で、ベース電極19にベース電流を流すと、電子電流21bおよび21cが流れ、nドレイン層12、nドリフト層13、pベース層14aおよびnソース層14bを経由して、コレクタ/ドレイン電極11からエミッタ/ソース電極18に、電子電流21dが流れる。さらに、pベース層14aからnドリフト層13に、ホール電流22が流れる。ここで、電子電流21bおよび21cは、それぞれ、側方および下方からnソース層14bに流入する。
しかしながら、BiMOS半導体装置10は、nドリフト層13に広がる空乏層の電界強度がpベース層14aとの界面で最も高くなるため、高耐圧化の観点から、nドリフト層13の不純物濃度を高くすることができず、電流密度が低くなるという課題があった。
図3に、従来のトレンチゲート構造を有するnチャネル型のIGBTを示す。
IGBT10Aは、コレクタ電極11の上に、pコレクタ層12Aと、nコレクタ層12と、nドリフト層13と、pエミッタ層14aおよびnエミッタ層14bからなる複合層14とが、この順で形成されている。また、IGBT10Aは、複合層14の表面からnドリフト層13の上部にかけて、トレンチ15が形成されており、トレンチ15の内部に、ゲート絶縁膜16を介して、ゲート電極17が形成されている。ここで、nエミッタ層14bは、複合層14の上部のトレンチ15の両側に形成されている。さらに、IGBT10Aは、複合層14の上に、エミッタ電極18Aが形成されている。
しかしながら、IGBT10Aは、約0.6V程度のビルトイン電圧により、オン電圧を増大させるという課題がある。
本発明は、電流密度を向上させることが可能なBiMOS半導体装置を提供することを目的とする。
本発明の一態様は、トレンチゲート構造を有するnチャネル型のBiMOS半導体装置であって、nドレイン層と、nドリフト層およびpピラー層が交互に接合されている並列pn層と、pベース層およびnソース層からなる複合層とが、この順で形成されている。
上記のBiMOS半導体装置は、前記pピラー層と、前記pベース層との間が高抵抗化されていてもよい。
上記のBiMOS半導体装置は、前記pピラー層の上に形成されている前記pベース層と、前記nソース層との間の一部が高抵抗化されていてもよい。
本発明の他の一態様は、トレンチゲート構造を有するpチャネル型のBiMOS半導体装置であって、pドレイン層と、pドリフト層およびnピラー層が交互に接合されている並列pn層と、nベース層およびpソース層からなる複合層とが、この順で形成されている。
本発明によれば、電流密度を向上させることが可能なBiMOS半導体装置を提供することができる。
従来のトレンチゲート構造を有するnチャネル型のBiMOS半導体装置を示す断面図である。 図1のBiMOS半導体装置の動作を説明する図である。 従来のトレンチゲート構造を有するnチャネル型のIGBTを示す断面図である。 本実施形態のBiMOS半導体装置の一例を示す断面図である。 図4のBiMOS半導体装置の動作を説明する図である。 図1、図4のBiMOS半導体装置および図3のIGBTのI-V曲線のシミュレーション結果を示す図である。 図4のBiMOS半導体装置の変形例を示す図である。 図4および図7のBiMOS半導体装置の電子電流ベクトルのシミュレーション結果を示す図である。 図4のBiMOS半導体装置の変形例を示す図である。 図7および図9のBiMOS半導体装置の電子電流ベクトルのシミュレーション結果を示す図である。 図7および図9のBiMOS半導体装置のI-V曲線のシミュレーション結果を示す図である。 図9のBiMOS半導体装置の電子電流ベクトルおよびホール電流ベクトルのシミュレーション結果を示す図である。 図12(a)のA-A’断面におけるキャリア密度のシミュレーション結果を示す図である。 図12(a)のA-A’断面における電位障壁のシミュレーション結果を示す図である。 図9のBiMOS半導体装置を用いて、MOFSETのみを動作させる補法を説明する図である。 図9のBiMOS半導体装置を用いて、バイポーラトランジスタのみを動作させる補法を説明する図である。 図9のBiMOS半導体装置を用いて、MOFSETおよびバイポーラトランジスタを独立に動作させる方法の一例を示すタイミングチャートである。 図9のBiMOS半導体装置を用いて、MOFSETおよびバイポーラトランジスタを独立に動作させる方法の他の例を示す図である。 本実施形態のBiMOS半導体装置の他の例を示す断面図である。
以下、図面を参照しながら、本発明の実施形態について説明する。
図4に、本実施形態のBiMOS半導体装置の一例を示す。
BiMOS半導体装置30は、トレンチゲート構造を有するnチャネル型のBiMOS半導体装置である。
BiMOS半導体装置30は、コレクタ/ドレイン電極31の上に、nドレイン層32と、nドリフト層33aおよびpピラー層33bが交互に接合されている並列pn層33と、pベース層34aおよびnソース層34bからなる複合層34とが、この順で形成されている。また、BiMOS半導体装置30は、複合層34の表面から並列pn層33の上部にかけて、トレンチ35が形成されており、トレンチ35の内部に、ゲート絶縁膜36を介して、ゲート電極37が形成されている。ここで、複合層34の上部かつトレンチ35の両側に形成されているnソース層34bは、nドリフト層33aの上に形成されている。さらに、BiMOS半導体装置30は、nソース層34bの上に、エミッタ/ソース電極38が形成されており、複合層34のnソース層34bが形成されていない領域の上に、エミッタ/ソース電極38と所定の間隔を隔てて、ベース電極39が形成されている。
BiMOS半導体装置30は、並列pn層33が形成されており、nドリフト層33aに広がる空乏層の電界強度が厚さ方向でほぼ均一となるため、nドリフト層33aの不純物濃度を高くすることができ、その結果、BiMOS半導体装置30の電流密度を向上させることができる。
ここで、nドリフト層33aおよびpピラー層33bの不純物濃度を、それぞれNおよびNとすると、式
=N
を満たす。
また、nドリフト層33aおよびpピラー層33bの幅を、それぞれWおよびWとすると、式
=W
を満たす。
BiMOS半導体装置30の基板材料としては、特に限定されないが、例えば、Si、SiC、GaN、Ga等の半導体材料を用いることができる。また、不純物としては、公知のアクセプターおよびドナーを用いることができる。
次に、図5を用いて、BiMOS半導体装置30の動作を説明する。なお、図5において、電子電流およびホール電流を示す線が太いことは、電流が大きいことを意味し、電子電流およびホール電流を示す線が細いことは、電流が小さいことを意味する。
図5に示すように、エミッタ/ソース電極38に対して正の電圧をコレクタ/ドレイン電極31に印加した状態で、エミッタ/ソース電極38に対して正のゲート電圧をゲート電極37に印加すると、pベース層34aのゲート電極37の近傍に反転層34cが形成される。このため、nドレイン層32、nドリフト層33a、反転層34cおよびnソース層34bを経由して、コレクタ/ドレイン電極31からエミッタ/ソース電極38に、電子電流41aが流れる。また、エミッタ/ソース電極38に対して正の電圧をコレクタ/ドレイン電極31に印加した状態で、ベース電極39にベース電流を流すと、pベース層34aからnソース層34bに、電子電流41bおよび41cが流れる。また、nドレイン層32、nドリフト層33a、pベース層34aおよびnソース層34bを経由して、コレクタ/ドレイン電極31からエミッタ/ソース電極38に、電子電流41dが流れる。さらに、pベース層34aからnドリフト層33aに、ホール電流42が流れる。このとき、電子電流41bおよび41cは、それぞれ、側方および下方からnソース層34bに流入する。
ここで、pベース層34aからnドリフト層33aに、ベース電流(ホール電流42)が流れることで、pピラー層33bを経由して、pベース層34aからnドリフト層33aに、電子電流41eが流れる。また、pピラー層33bを経由して、nドリフト層33aからnドリフト層33aに、電子電流41fが流れる。
図6に、BiMOS半導体装置10、30(図1、図4参照)およびIGBT10A(図3参照)のI-V曲線のシミュレーション結果を示す。
図6から、BiMOS半導体装置30は、BiMOS半導体装置10およびIGBT10Aよりも、電流密度が高いことがわかる。
ここで、図6のI-V曲線は、シミュレーションにより得られた結果であり、電圧は、コレクタ/ドレイン電極31に印加する電圧であり、電流密度は、コレクタ/ドレイン電極31に流れる電流の電流密度である。
BiMOS半導体装置30は、図7に示すように、pピラー層33bの上に形成されているpベース層34aと、nソース層34bとの間の一部に、高抵抗層51が形成されていてもよい。これにより、図4に示す高抵抗層51が形成されていない場合(図8(a)参照)と対比して、ベース電極39にベース電流を流しても、側方からnソース層34bに流入する電子電流41b(図5参照)を抑制することができ(図8(b)参照)、その結果、BiMOS半導体装置30の電流密度を向上させることができる。
BiMOS半導体装置30は、図9に示すように、pピラー層33bと、pベース層34aとの間に、高抵抗層52が形成されていてもよい。これにより、図7に示す高抵抗層52が形成されていない場合(図10(a)参照)と対比して、pピラー層33bを経由して、pベース層34aからnドリフト層33aに流れる電子電流41e(図5参照)を抑制することができ(図10(b)参照)、その結果、BiMOS半導体装置30の電流密度を向上させることができる。
なお、図9においては、pピラー層33bの上に形成されているpベース層34aと、nソース層34bとの間に、高抵抗層51が形成されているが、高抵抗層51が形成されていなくてもよい。
高抵抗層51および52を構成する材料としては、特に限定されないが、例えば、SiO等が挙げられる。ここで、高抵抗層51および52は、層間を高抵抗化する一つの形態であり、SiO膜等の絶縁膜以外の高抵抗膜であってもよい。また、層間を高抵抗化する他の手法としては、特に限定されないが、例えば、層同士を空間的に隔離する手法等が挙げられる。
図11に、図7および図9のBiMOS半導体装置のI-V曲線のシミュレーション結果を示す。なお、図11には、図6の結果も併せて示す。
図11から、図7および図9のBiMOS半導体装置は、BiMOS半導体装置30(図4参照)よりも、電流密度が高いことがわかる。
図12に、図9のBiMOS半導体装置の電子電流ベクトル(図12(a)参照)およびホール電流ベクトル(図12(b)参照)のシミュレーション結果を示す。
図12(b)に示すように、pベース層34aからnドリフト層33aに、ホール電流42(図9参照)が流れるが、ホール電流42の一部がpピラー層33bに流入する。その結果、pピラー層33bが正に帯電し、電位障壁が下がるため、電子電流41f(図9参照)が、nドリフト層33aからpピラー層33bに流れる。さらに、pピラー層33bに流入した電子電流41fは、図12(a)に示すように、nドリフト層33aに流入する。
図13に、図12(a)のA-A’断面におけるキャリア密度のシミュレーション結果を示す。なお、図13(a)および(b)は、それぞれホール密度および電子密度である。
図13(a)から、pピラー層33bのn-ドリフト層33aとの界面におけるホール密度が、ベース電流を流す前の初期値に対して、約15倍に増加していることが判明した。
図13(b)から、pピラー層33bのn-ドリフト層33aとの界面における電子密度が、ベース電流を流す前の初期値に対して、チャージがバランスするように、約45倍に増加していることが判明した。
図14に、図11(a)のA-A’断面における電位障壁のシミュレーション結果を示す。
図14から、n-ドリフト層33aとpピラー層33bとの界面における電位障壁が、ベース電流を流す前の初期値に対して、約1/400に減少していることが判明した。
したがって、図9のBiMOS半導体装置は、n-ドリフト層33aとpピラー層33bとの界面における電位障壁が低くなり、n-ドリフト層33aからpピラー層33bに、電子電流41fが流入しやすくなるため、pピラー層33bが電子電流41fの経路として有効に利用される。
なお、図9のBiMOS半導体装置は、電圧のみで駆動することにより、MOSFETのみを動作させることができるし(図15参照)、電流のみで駆動することにより、バイポーラトランジスタのみを動作させることもできる(図16参照)。
図17に、図9のBiMOS半導体装置を用いて、MOFSETおよびバイポーラトランジスタを独立に動作させる方法の一例を示す。
まず、タイミングAにおいて、ゲート電圧をLow(L)からHigh(H)に変更してMOFSETをON状態にすると、ドレイン電流が上昇し、ドレイン電圧が降下する。次に、タイミングBにおいて、ベース電流をLからHに変更してバイポーラトランジスタをON状態にすると、タイミングCにおいて、ドレイン電流が上昇し、ドレイン電圧が降下する。次に、タイミングDにおいて、ベース電流をHからLに変更してバイポーラトランジスタをOFF状態にすると、所定時間が経過した後に、ドレイン電流が降下し、ドレイン電圧が上昇する。次に、タイミングEにおいて、ゲート電圧をHからLに変更してMOFSETをOFF状態にすると、ドレイン電流が降下し、ドレイン電圧が上昇して、初期状態に戻る。
ここで、バイポーラトランジスタは、安全動作領域に二次降伏の制限があるため、バイポーラトランジスタの動作遅延を想定して、図17に示すように、バイポーラトランジスタをOFF状態にした後、MOFSETをOFF状態にすることが好ましい。
図18に、図9のBiMOS半導体装置を用いて、MOFSETおよびバイポーラトランジスタを独立に動作させる方法の他の例を示す。なお、Iは、図17に示す方法である。
以上、nチャネル型のBiMOS半導体装置を用いて、本実施形態のBiMOS半導体装置を説明したが、本実施形態のBiMOS半導体装置は、nチャネル型に限定されず、pチャネル型であってもよい。
図19に、本実施形態のBiMOS半導体装置の他の例を示す。
BiMOS半導体装置60は、トレンチゲート構造を有するpチャネル型のBiMOS半導体装置である。
BiMOS半導体装置60は、コレクタ/ドレイン電極61の上に、pドレイン層62と、pドリフト層63aおよびnピラー層63bが交互に接合されている並列pn層63と、nベース層64aおよびpソース層64bからなる複合層64とが、この順で形成されている。また、BiMOS半導体装置60は、複合層64の表面から並列pn層63の上部にかけて、トレンチ65が形成されており、トレンチ65の内部に、ゲート絶縁膜66を介して、ゲート電極67が形成されている。ここで、複合層64の上部かつトレンチ65の両側に形成されているpソース層64bは、pドリフト層63aの上に形成されている。さらに、BiMOS半導体装置60は、pソース層64bの上に、エミッタ/ソース電極68が形成されており、複合層64のpソース層64bが形成されていない領域の上に、エミッタ/ソース電極68と所定の間隔を隔てて、ベース電極69が形成されている。
BiMOS半導体装置60は、並列pn層63が形成されており、pドリフト層63aに広がる空乏層の厚さ方向の電界強度がほぼ均一となるため、pドリフト層63aの不純物濃度を高くすることができ、その結果、BiMOS半導体装置60の電流密度を向上させることができる。
BiMOS半導体装置60は、nピラー層63bの上に形成されているnベース層64aと、pソース層64bとの間の一部に、高抵抗層81が形成されており、nピラー層63bと、nベース層64aとの間に、高抵抗層82が形成されている。
高抵抗層81および82を構成する材料としては、特に限定されないが、例えば、SiO等が挙げられる。ここで、高抵抗層81および82は、層間を高抵抗化する一つの形態であり、SiO膜等の絶縁膜以外の高抵抗膜であってもよい。また、層間を高抵抗化する他の手法としては、特に限定されないが、例えば、層同士を空間的に隔離する手法等が挙げられる。
なお、高抵抗層81および82の少なくとも一方を省略してもよい。
ここで、pドリフト層63aおよびnピラー層63bの不純物濃度を、それぞれNおよびNとすると、式
=N
を満たす。また、pドリフト層63aおよびnピラー層63bの幅を、それぞれWおよびWとすると、式
=W
を満たす。
BiMOS半導体装置60の基板材料としては、特に限定されないが、例えば、Si、SiC、GaN、Ga等の半導体材料を用いることができる。また、不純物としては、公知のアクセプターおよびドナーを用いることができる。
次に、BiMOS半導体装置60の動作を説明する。なお、図19において、電子電流およびホール電流を示す線が太いことは、電流が大きいことを意味し、電子電流およびホール電流を示す線が細いことは、電流が小さいことを意味する。
図19に示すように、エミッタ/ソース電極68に対して負の電圧をコレクタ/ドレイン電極61に印加した状態で、エミッタ/ソース電極68に対して負のゲート電圧をゲート電極67に印加すると、nベース層64aのゲート電極67の近傍に反転層64cが形成される。このため、pドレイン層62、pドリフト層63a、反転層64cおよびpソース層64bを経由して、エミッタ/ソース電極68からコレクタ/ドレイン電極61に、ホール電流71aが流れる。また、エミッタ/ソース電極68に対して負の電圧をコレクタ/ドレイン電極61に印加した状態で、ベース電極39からベース電流を流すと、pソース層64bからnベース層64aに、ホール電流71cが流れる。また、pドレイン層62、pドリフト層63a、nベース層64aおよびpソース層64bを経由して、エミッタ/ソース電極68からコレクタ/ドレイン電極61に、ホール電流71dが流れる。さらに、pドリフト層63aからnベース層64aに、電子電流72が流れる。このとき、ホール電流71cは、下方からnベース層64aに流れる。
ここで、nピラー層63bを経由して、pドリフト層63aからpドリフト層63aに、ホール電流71fが流れる。
10 BiMOS半導体装置
10A IGBT
11 コレクタ/ドレイン電極(コレクタ電極)
12 nドレイン層(nコレクタ層)
12A pコレクタ層
13 nドリフト層
14 複合層
14a pベース層(pエミッタ層)
14b nソース層(nエミッタ層)
14c 反転層
15 トレンチ
16 ゲート絶縁膜
17 ゲート電極
18 エミッタ/ソース電極
18A エミッタ電極
19 ベース電極
21a、21b、21c、21d 電子電流
22 ホール電流
30 BiMOS半導体装置
31 コレクタ/ドレイン電極
32 nドレイン層
33 並列pn層
33a nドリフト層
33b pピラー層
34 複合層
34a pベース層
34b nソース層
34c 反転層
35 トレンチ
36 ゲート絶縁膜
37 ゲート電極
38 エミッタ/ソース電極
39 ベース電極
41a、41b、41c、41d、41e、41f 電子電流
42 ホール電流
51、52 高抵抗層
60 BiMOS半導体装置
61 コレクタ/ドレイン電極
62 pドレイン層
63 並列pn層
63a pドリフト層
63b nピラー層
64 複合層
64a nベース層
64b pソース層
64c 反転層
65 トレンチ
66 ゲート絶縁膜
67 ゲート電極
68 エミッタ/ソース電極
69 ベース電極
71a、71c、71d、71f ホール電流
72 電子電流
81、82 高抵抗層

Claims (4)

  1. トレンチゲート構造を有するnチャネル型のBiMOS半導体装置であって、
    コレクタ/ドレイン電極と、ドレイン層と、nドリフト層およびpピラー層が交互に接合されている並列pn層と、pベース層およびnソース層からなる複合層とが、この順で形成されており、
    前記複合層の表面から前記並列pn層の上部にかけて、トレンチが形成されており、
    前記トレンチの内部に、ゲート絶縁膜を介して、ゲート電極が形成されており、
    前記n ソース層は、前記複合層の上部かつ前記トレンチの側部に形成されているとともに、前記n ドリフト層の上に形成されており、
    前記n ソース層と接合するように、エミッタ/ソース電極が形成されており、
    前記pベース層と接合するように、前記エミッタ/ソース電極と所定の間隔を隔てて、ベース電極が形成されている、BiMOS半導体装置。
  2. 前記pピラー層の上に形成されている前記pベース層と、前記nソース層との間の一部が高抵抗化されている、請求項1に記載のBiMOS半導体装置。
  3. 前記pピラー層と、前記pベース層との間が高抵抗化されている、請求項1または2に記載のBiMOS半導体装置。
  4. トレンチゲート構造を有するpチャネル型のBiMOS半導体装置であって、
    コレクタ/ドレイン電極と、ドレイン層と、pドリフト層およびnピラー層が交互に接合されている並列pn層と、nベース層およびpソース層からなる複合層とが、この順で形成されており、
    前記複合層の表面から前記並列pn層の上部にかけて、トレンチが形成されており、
    前記トレンチの内部に、ゲート絶縁膜を介して、ゲート電極が形成されており、
    前記p ソース層は、前記複合層の上部かつ前記トレンチの側部に形成されているとともに、前記p ドリフト層の上に形成されており、
    前記p ソース層と接合するように、エミッタ/ソース電極が形成されており、
    前記nベース層と接合するように、前記エミッタ/ソース電極と所定の間隔を隔てて、ベース電極が形成されている、BiMOS半導体装置。
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