JP4928754B2

JP4928754B2 - 電力用半導体装置

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Publication number: JP4928754B2
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Inventors: 公一杉山; 正一山口
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Description

本発明は、電流のスイッチングを行う電力用半導体装置に係り、特に、絶縁ゲート型構造の電力用半導体装置に関する。

電流スイッチングを行う電力用半導体装置は、一般に、損失低減などのためオン状態における発生電圧（オン電圧）が十分に小さいことが求められる。この目的のため、ＩＧＢＴ（insulated gate bipolar transistor）やＭＯＳＦＥＴなどの絶縁ゲートを有する電力用半導体装置では、ゲート電極ピッチを密に形成してチャネル密度を高くする手法を採用することができる。

ゲート電極ピッチを密に形成するには、一般に、マスク合わせ精度を高くする必要がある。特に、スイッチングされる電流の経路である半導体領域とその電極領域とのコンタクト面おける必要な位置合わせ精度は、ゲート電極形成ピッチの狭小化に伴い増大する。このためプロセス的な困難性が大きくなる。このようなプロセス的な困難性を増大させずにゲート電極形成ピッチを密にするには、ゲート電極のみすべて取り囲むように絶縁膜を先に形成してから半導体領域の面を電極領域とのコンタクト面とすることが考えられる。これによればゲート電極との接触を避けるように容易に電極領域を形成でき、半導体領域とその電極領域とのコンタクト面の形成における必要な合わせ精度を原理的に不要にすることができる。

しかしながら、いずれにしてもチャネル密度を高くすると、負荷短絡時に過大な電流が流れ、例えば保護回路を設けてもこれが作動する前に破壊してしまうというような半導体装置としての不具合が発生しやすくなる。なお、本願で提供しようとする半導体装置とは構造や製造方法が異なるが、参考となる半導体装置には下記特許文献１に開示のものがある。
特開２００１−１５７４３号公報

本発明は、オン電圧を十分に低減しかつ十分な短絡耐量を確保することが可能な電力用半導体装置を提供することを目的とする。

本発明の一態様に係る電力用半導体装置は、半導体装置としてのバーティカルな方向である第１の方向に直交する第２の方向に延長する形状のゲート電極と、前記ゲート電極を取り囲むゲート絶縁膜と、前記ゲート絶縁膜の一部を介して前記ゲート電極に対向位置するｎ型ソース層と、前記ｎ型ソース層に隣接し、かつ前記ゲート絶縁膜の別の一部を介して前記ゲート電極に対向位置するｐ型ベース層と、前記ｐ型ベース層に隣接しかつ前記ｎ型ソース層に接することなく、前記ゲート絶縁膜のさらに別の一部を介して前記ゲート電極に対向位置するｎ型ベース層と、前記第２の方向に直交したラテラル方向である第３の方向に延びるストライプ状の突出面領域を前記ｎ型ソース層および前記ｐ型ベース層に接するため有するひとつの電極領域とを具備する。

本発明によれば、オン電圧を十分に低減しかつ十分な短絡耐量を確保することが可能な電力用半導体装置を提供することができる。

本発明の一態様に係る半導体装置によれば、スイッチングすべき電流が流れる半導体領域たるｎ型ソース層およびｐ型ベース層へのコンタクトを行う電極領域が、ゲート電極が延長する方向と直交する方向に延びる複数の横平面でこれらのｎ型ソース層およびｐ型ベース層に接触する。すなわち、ゲート電極の配置との合わせ精度を問題とする必要のないコンタクト領域の方向設定であり、チャネル密度が密であってもコンタクト領域形成のためのプロセス的な困難性が増大しない。さらに、ｎ型ソース層のソース領域としての機能が、過大な電流が流れるとその一部で喪失する。これは、ゲート電極が延長する方向と直交する方向の延びる横平面が複数であるため接触面がストライプ状となり、これにより電極領域と直接接触しないソース領域へは微小な抵抗が生じるからである。したがって、過大な電流が流れようとするとチャネル密度が減少し破壊を防止する。

なお、ここで「横平面」は、半導体装置としての横方向（ラテラル方向）の平面を言い、縦方向（バーティカル方向）の平面ではないことを意味する。

本発明の実施態様として、前記ゲート電極は、トレンチゲート構造である、とすることができる。ゲート電極形成ピッチを密にするための有力な構造である。

また、実施態様として、前記トレンチゲート構造を有する前記ゲート電極が、前記第２の方向に平行に複数形成され、該複数のゲート電極それぞれが含まれるトレンチゲート構造の部分同士の間隔が１μｍ以下である、とすることができる。トレンチゲート構造同士の間隔を１μｍ以下としてチャネル密度を増加させるものである。電極形成の位置合わせ精度が不要のため、このような微小なトレンチゲート構造同士の間隔を有する場合に向いている。

また、実施態様として、前記ｎ型ソース層は、前記第２の方向に平行に延長形成されている、とすることができる。チャネル密度を密にするための有力な構造である。

また、実施態様として、前記ｐ型ベース層が、比較的ｐ型濃度の低い領域と比較的ｐ型濃度の高い領域とからなり、該比較的ｐ型濃度の高い領域が前記電極領域に接し、該比較的ｐ型濃度の低い領域は前記電極領域に接していない、とすることができる。比較的ｐ型濃度の高い領域と電極領域とを接することによりオーミック接合を確実化するものである。

また、実施態様として、前記ｎ型ソース層が、前記ゲート電極あたりふたつ存在する、とすることができる。例えば、ゲート電極用のトレンチを形成するためのマスクを利用してイオン注入を行えばこのような態様になる。製造プロセスとしての便宜が得られる。

また、実施態様として、前記ｎ型ソース層が、前記ゲート電極あたりひとつ存在する、とすることもできる。例えばｎ型ソース層を形成するためのみのマスクを利用してイオン注入を行えばこのような態様になる。ゲート電極形成ピッチを小さくすれば、このような態様でもチャネル密度を大きくすることができる。

また、実施態様として、前記ｎ型ソース層が、比較的ｎ型濃度の低い領域と比較的ｎ型濃度の高い領域とからなり、該比較的ｎ型濃度の低い領域が前記電極領域に接し、該比較的ｎ型濃度の高い領域は前記電極領域に接していない、とすることができる。比較的ｎ型濃度の低い領域が電極領域に接することで、電極からソース領域へ微小な抵抗を形成する。これにより、過大な電流が流れようとしたときにソース領域としての機能をなくさせ、半導体装置として破壊することを一層防止できる。

また、実施態様として、前記ｎ型ソース層が、前記第２の方向に対して４５度以下の角度をもってラテラル方向に延長形成されている、としてもよい。このようにｎ型ソース層がゲート電極の方向に対して傾いて形成されていても、コンタクト領域設定のためのプロセス的な困難性が増大しない。また、過大な電流が流れようとするとソース領域として機能が不全となり破壊を防止する。なお、４５度を超えるとコンタクト領域設定のための必要な位置合わせ精度は徐々に増加する。ゲート電極が延長する方向での位置合わせ余裕が小さくなるからである。

以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図である。図１（ｂ）がエミッタ電極２０を含めた全体の図示であり、図１（ａ）は、特徴を示すため、図１（ｂ）において、ｐ型ベース層１４の上面の高さで切断しその上面を示した仮想図である。両図中に示した前側の切断面パターンは、不図示の左右方向には繰り返し形成されている。また、不図示の前後方向には同一パターンである。

このＩＧＢＴは、図示するように、ゲート電極１１、ゲート絶縁膜１２、ｎ型ソース層１３、ｐ型ベース層１４、ｎ型ベース層１５、ｎ型バッファ層１６、ｐ型エミッタ層１７、コレクタ電極１８、絶縁膜１９、エミッタ電極２０を有する。図１（ａ）におけるドットパターンＡの領域は、エミッタ電極２０の下面であって、半導体領域であるｎ型ソース層１３およびｐ型ベース層１４まで達した領域面を示している。

ゲート電極１１は、複数のトレンチそれぞれの中に埋め込み形成され、これによりそれぞれ縦方向に長い矩形上の断面を有しその断面に直交する方向に延長する形状になっている。延長の端部では互いに電気的に導通されひとつのゲート端子Ｇを構成する。また、ゲート電極１１は、ゲート絶縁膜１２に取り囲まれ、ゲート絶縁膜１１を介して上部でｎ型ソース層１３と、それより下でｐ型ベース層１４と、さらにそれより下でｎ型ベース層１５とそれぞれ対向している。ゲート絶縁膜１２を介してゲート電極１１と対向するｐ型ベース層１４の領域にはチャネルが形成される。なお、ゲート電極１１の断面形状は、図示するような長矩形状ではなく、下側で丸みを帯びさせるなどして電界緩和を図るのがより実際的である。「縦方向」は、半導体装置としての縦方向（バーティカル方向）である。

ｎ型ベース層１５の下側には、ｎ型バッファ層１６、ｐ型エミッタ層１７、コレクタ電極１８がそれぞれ積層的に位置している。コレクタ電極１８は、コレクタ端子Ｃとして機能する。ｎ型ベース層１５の上側には、ｐ型ベース層１４が積層的に位置し、ｐ型ベース層１４の上面側にはトレンチ両側の領域に選択的にｎ型ソース層１３が形成されている。ｎ型ソース層１３は、ゲート電極１１ひとつあたりふたつあることになり、そのそれぞれはゲート電極１１が延長する方向と平行に形成されている。これによりチャネル密度を向上しチャネルでの電圧降下Ｖｃｈを減少させてオン抵抗を低減できる。ｎ型ソース層１３それぞれは、大電流で抵抗が顕在化するようにある程度細く形成するのが好ましい。

絶縁膜１９は、少なくとも、ゲート電極１１の上面を覆い、かつ領域Ａを除く半導体領域を覆うように選択的に形成されている。エミッタ電極２０は、領域Ａ内でｎ型ソース層１３およびｐ型ベース層１４に接触するように絶縁膜１９上を含めて全面に形成されている。エミッタ電極２０は、エミッタ端子Ｅとして機能する。領域Ａは、ゲート電極１１が延長する方向に直交する方向に延びる複数の横平面であり、複数であることからストライプ状になっている。

このＩＧＢＴのトランジスタとしての動作は以下のようである。コレクタ電極１８が正、エミッタ電極２０が負の各電圧とされ、エミッタ電極２０に対してゲート電極１１に正の電圧が印加されると、ｎ型ソース層１３に連なりゲート絶縁膜１２に対向するｐ型ベース層１４の領域にチャネルが形成される。するとこのチャネルを介してｎ型ソース層１３からｎ型ベース層１５に電子が注入され、これに対応してｐ型エミッタ層１７からはｎ型バッファ層１６を介してｎ型ベース層１５にホールが注入される。これらによりｐ型エミッタ層１７、ｎ型ベース層１５＋ｎ型バッファ層１６、ｐ型ベース層１４からなるｐｎｐトランジスタがオンし、ＩＧＢＴとしてオン状態となる。エミッタ電極２０とゲート電極１１との間に正電圧が印加されなくなるとチャネルが消失して上記トランジスタがオフし、ＩＧＢＴとしてオフ状態となる。

図１（ａ）、同（ｂ）に示す構造は、寸法的には、例えば、ゲート絶縁膜１２を含めたゲート電極１１（ゲート絶縁膜１２を含めたゲート電極１１の部分を以下「トレンチゲート構造部分」ともいう。）の幅を０．５μｍから２μｍ程度、トレンチゲート構造部分同士の間隔（内法）を１μｍ程度以下とすることができる。このような微小な間隔であっても、エミッタ電極２０が半導体領域であるｎ型ソース層１３およびｐ型ベース層１４と接触する領域は、図示の領域Ａとされており、すなわち、トレンチゲート構造部分同士の間隔の延びる方向と直交しており、接触領域の設定に位置合わせの困難性は生じない。

また、領域Ａでの接触のため、エミッタ電極２０がｎ型ソース層１３の上面すべてには接触せず、負荷短絡のような場合には、エミッタ電極２０に接していないｎ型ソース層１３の部分が抵抗として顕在化しその部分に連なるチャネルが消失する。よって、チャネル密度が減じて過大電流が抑制され破壊を防止できる。なお、領域Ａそれぞれの幅は例えば１μｍ以上、それらの間隔（内法）は例えば１μｍないし１０μｍとすることができる。以上の電極位置合わせおよび破壊防止の点は比較参照例と対比して再度説明する。

他の部分の寸法については、図１（ａ）におけるゲート絶縁膜１２が下側でｎ型ベース層１５に接する深さは、例えば２μｍないし６μｍ、同図のｐ型ベース層１４の達する深さは、例えば１μｍないし３μｍとすることができる。また、ゲート絶縁膜１２の厚さを、ゲート電極１１の側方および下方でともに例えば１００ｎｍ程度、図１（ａ）におけるゲート電極１１上面の絶縁膜１９の厚さ（図１（ｂ）においてではない）を例えば０．２μｍ程度とすることができる。ｐ型ベース層１４およびｎ型ソース層１３上での絶縁層１９の厚さは、例えば０．５μｍないし１μｍとすることができる。

図８は、比較参照例としての電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図である。図としての見方は図１（ａ）と同じである。また、図１に示したものと同一相当の部位には同一符号を付してある。この比較参照例では、ｎ型ソース層１０３をゲート電極１１Ａの延長する方向と直交する方向に形成して、それら間の位置合わせ精度を要しないようにしている。しかし、不図示のエミッタ電極が接触する領域Ａをゲート電極１１Ａの延長する方向と同一方向にストライプ状とする必要があり、ゲート電極１１Ａ間の間隔が狭い場合には、ゲート電極１１Ａを形成するためのトレンチと領域Ａとの位置合わせが難しい。また、チャネル密度が図１に示したものに比較して小さい。

図９は、別の比較参照例としての電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図である。図としての見方は図１（ａ）と同じである。また、図１に示したものと同一相当の部位には同一符号を付してある。この比較参照例は、ｎ型ソース層１０３Ａがゲート電極１１Ａを挟むようにも形成され全体として梯子状に形成されているので、図８に示したものに比べてチャネル密度が向上している。しかしながら、この場合には、図示左右方向に、ｎ型ソース層１０３Ａとゲート電極１１Ａを形成するためのトレンチとの位置合わせも必要になりさらにプロセス的な困難性が増加する。

図１０は、さらに別の比較参照例としての電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図である。図としての見方は図１（ａ）と同じである。また、図１、図８に示したものと同一相当の部位には同一符号を付してある。この比較参照例は、図８と見比べてわかるように、ゲート電極１１上のみにあらかじめ絶縁膜を形成しておくものであり、ｎ型ソース層１０３については図８に示したものと同様である。この場合には、不図示のエミッタ電極が接触する領域Ａを図示するように全面として、ゲート電極１１が埋め込まれるトレンチとの電極接触の位置合わせが不要になる。しかしながら、ｎ型ソース層１０３の上面すべてにエミッタ電極が接触しているので、負荷短絡時などの大電流が流れる場合にｎ型ソース層１０３の抵抗が顕在化しにくく、破壊しやすい。

以上述べた比較参照例との対比により、図１に示した実施形態の利点はより明確である。

次に、本発明の別の実施形態に係る電力用半導体装置（ＩＧＢＴ）について図２を参照して説明する。図２は、本発明の別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図である。図２において、図１中に示した部位と同一のものには同一の符号を付してある。その部分については説明を省略する。なお、図２は、図１（ａ）に対応する図示であり、図１（ｂ）に対応する図示は自明なので省略する。

この実施形態は、ｐ型ベース層１４を、ｐ型濃度の比較的低いｐ型ベース層１４ａとｐ型濃度の比較的高いｐ型ベース層１４ｂ（＝ｐ型コンタクト層）とからなるようにしている。ｐ型ベース層１４ｂはｐ型ベース層１４ａの上面側に形成されており、不図示のエミッタ電極との領域Ａでの接触はもっぱらｐ型濃度の比較的高いｐ型ベース層１４ｂの側が行うようになっている。このようにすることで、エミッタ電極とｐ型ベース層との接合を確実にオーミックにして抵抗を減少させ、またｐ型濃度の比較的高いｐ型ベース層１４ｂの厚みの分だけｐ型ベース層全体としての抵抗を小さくさせている。ｐ型ベース層１４ｂの厚みは例えば０．３μｍ程度にすることができる。この実施形態は、ｐ型濃度の比較的低いｐ型ベース層１４ａの不純物濃度を制御することで、しきい値電圧をある程度変えることもできる。

次に、図２に示したＩＧＢＴにおけるｎ型ソース層１３およびその周辺の形成過程を図３を参照して説明する。図３は、図２に示したＩＧＢＴにおけるｎ型ソース層１３およびその周辺の形成過程を模式的に示す工程図であるが、図１に示した実施形態でもほぼ同様である。図３において、図１、図２に対応する部位には同一符号を付してある。図１、図２に示した実施形態は、ゲート電極１１を形成するためのトレンチとｎ型ソース層１３との形成位置合わせが一見難しいように見えるが、以下のようにしてこの困難さを回避できる。

まず、図３（ａ）に示すように、ｎ型ベース層１５上にｐ型濃度の比較的低いｐ型ベース層１４ａとｐ型濃度の比較的高いｐ型ベース層１４ｂとを積層的に形成する。これは、例えば、ｎ型ベース層１５にｐ型不純物となる例えばボロンのイオン注入・拡散を行ってｐ型ベース層１４ａを形成後、さらに、例えばボロンのイオン注入を加速エネルギ、ドーズ量を変えて行いｐ型ベース層１４ｂを形成すればよい。なお図１に示した実施形態の場合はｐ型ベース層１４として単一に形成する。ｐ型ベース層１４ａ、１４ｂが形成されたら、ゲート電極１１のためのトレンチを加工形成するため、所定のパターンを有する例えば酸化膜からなるマスク２１を上面に設ける（図３（ａ））。

次に、このマスク２１を利用してｎ型不純物となる例えばリンのイオン注入を、ｐ型ベース層１４ｂに向けてかつその注入深さがｐ型ベース層１４ａ中に達するように行う。このときやや斜め方向からイオン注入を行うか、または垂直にイオン注入後熱拡散させるか、あるいはその両者を行うことで、図３（ｂ）に示すように、マスク２１の下側にも広がってｎ型ソース層１３を形成させる。

次に、図３（ｃ）に示すように、引き続きマスク２１を利用して、ｎ型ソース層１３およびｐ型ベース層１４ａを貫通しｎ型ベース層１５中に達するトレンチ２２を、例えばＲＩＥ（reactive ion etching）法で形成する。そして、図３（ｄ）に示すように、トレンチ２２の側壁および底面を例えば熱酸化させてゲート絶縁膜１２を形成する。

そのあとマスク２１を除去しゲート酸化膜１２が形成されたトレンチ内を含めて例えば多結晶シリコンを例えばＣＶＤ（chemical vapor deposition）法で堆積させ、さらに堆積させた多結晶シリコンをエッチバックしトレンチ内のみに多少落ち込ませて残しゲート電極１１とする（図３（ｄ））。続いて絶縁膜１９を全面に堆積させる（同）。このときトレンチ２２の幅の設定によっては（特にそれが広い場合）、図３（ｄ）に示すように、堆積させた絶縁膜１９の上面に段差が形成され、このまま領域Ａを露出するため絶縁膜１９のエッチングを行うとゲート電極１１が露出する恐れがある。

そこで、絶縁膜１９を全面に堆積させたら、図３（ｅ）に示すように、絶縁膜１９の上面側を例えばＣＭＰ（chemical mechanical polishing）法で平坦化し、その後領域Ａを露出するために絶縁膜１９の選択的エッチングを行う。これにより、ゲート電極１１の露出を避けて絶縁膜１９の最終的なパターン形成が終了する。このあとエミッタ電極２０（図１（ｂ）参照）が形成されるが、そのときゲート電極１１とエミッタ電極２０とのショート不良を効果的に防止できる。

図３に示した工程によれば、ｎ型ソース層１３の形成にゲート電極１１用のトレンチ２２を形成するためのマスク２１が利用されるので、それら間の位置合わせ精度の問題は生じない。また、ゲート電極１１の幅を広く（例えばトレンチゲート構造部分の間隔より広く）形成する場合に想起される、ゲート電極１１とエミッタ電極２０とのショート不良の問題にも対処がされている。

次に、本発明のさらに別の実施形態について図４を参照して説明する。図４は、本発明のさらに別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図である。図４において、すでに説明した部位と同一の部位には同一符号を付してあり、その部分の説明は省略する。なお、図４は、図１（ａ）に対応する図示であり、図１（ｂ）に対応する図示は自明なので省略する。

この実施形態は、ｎ型ソース層１３Ａがゲート電極１１の片側のみに形成されており、つまりゲート電極１１ひとつあたりｎ型ソース層１３Ａがひとつ存在するようになっている。このような構造の違いはあるが、エミッタ電極２０（図１（ｂ）参照）が半導体領域であるｎ型ソース層１３Ａおよびｐ型ベース層１４ｂと接触する領域は、図示の領域Ａとされ、トレンチゲート構造部分間の延びる方向と直交しているので、接触領域の設定に位置合わせの困難性は生じない。また、領域Ａでの接触のため、エミッタ電極２０がｎ型ソース層１３Ａの上面すべてには接触せず、負荷短絡のような場合には、エミッタ電極２０に接していないｎ型ソース層１３Ａの部分が抵抗として顕在化しその部分に連なるチャネルが消失する。よって、チャネル密度が減じて過大電流が抑制され破壊を防止できる。

この実施形態は、ｎ型ソース層１３Ａを例えばマスクを用いてイオン注入で形成するとき、マスク位置精度（ゲート電極１１との位置合わせ精度）をあまり求めないようにできる。これは、図４の図示左右方向におけるｎ型ソース層１３Ａの形成幅の違いは、実際上、動作の違いにあまり影響を与えないからである。これにより、ｎ型ソース層を形成するためのマスクの位置は、ゲート電極１１を形成するトレンチの位置に一部が重なる程度の精度があればよい。

次に、本発明のさらに別の実施形態について図５、図６を参照して説明する。図５は、本発明のさらに別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図である。図６は、図５中に示すＸ−Ｘａ位置およびＹ−Ｙａ位置における矢視方向の模式的な断面図である。図５、図６において、すでに説明した部位と同一の部位には同一符号を付してあり、その部分の説明は省略する。なお、図５は、図１（ａ）に対応する図示であり、図１（ｂ）に対応する図示は自明なので省略する。

この実施形態は、エミッタ電極と接触する領域Ａにおけるｎ型ソース層１３Ｂの構造に特徴があり、図６（ａ）に示すように、領域Ａに接触する上面は比較的ｎ型不純物濃度の低いｎ型ソース層１３ｂの領域とされており、それ以外は図６（ａ）、同（ｂ）に示すように比較的ｎ型不純物濃度の高いｎ型ソース層１３ａとなっている。ｎ型ソース層１３ｂの形成には、例えば、絶縁膜１９（図１（ｂ）、図３（ｅ）参照）をエッチングで形成後に、領域Ａに少量のｐ型不純物（例えばボロン）をイオン注入すればよい。

この実施形態のＩＧＢＴは、例えば負荷短絡で過大な電流が流れようとすると、ｎ型ソース層１３ｂが抵抗領域として顕著になり、ｎ型ソース層１３ａの電位が上がる。よってこのときのＩＧＢＴはソース層としての機能が不全となりオン状態が持続しなくなる。すなわち、短絡耐量をさらに増加させることができる。

次に、本発明のさらに別の実施形態について図７を参照して説明する。図７は、本発明のさらに別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す半導体領域の上面図である。図７において、すでに説明した部位と同一の部位には同一符号を付してあり、その部分の説明は省略する。図７は、図１（ａ）における上面に対応した図示である。

この実施形態は、ｎ型ソース層１３Ｃを、ゲート電極１１が延長する方向に対して角度θを持たせて形成したものである。このような斜角でｎ型ソース層１３Ｃを形成することでゲート電極１１の位置に対するｎ型ソース層１３Ｃの位置合わせは必要なくなる。また、エミッタ電極２０（図１（ｂ）参照）が接触する領域Ａの形成方向が上記各実施形態と同じくゲート電極１１が延長する方向と直交しているので、領域Ａとゲート電極１１との位置合わせ精度も必要ない。

領域Ａとｎ型ソース層１３Ｃとの位置合わせには多少考慮が必要であるが、例えば角度θを４５度以下とすれば、領域Ａの図示上下方向の設定余裕が大きくなり好ましい。角度θを４５度よりかなり小さく設定して、ゲート電極１１同士間に挟まれるひとつのｎ型ソース層１３Ｃあたり複数の領域Ａが設けられるようにしてもよい。

この実施形態のＩＧＢＴでも短絡耐量の改善は実現されている。領域Ａとｎ型ソース層１３Ｃとが重なる領域から、ゲート電極１１に対向のｐ型チャネル領域１４に形成されるチャネルまでの間に、ある程度の長さのｎ型ソース層１３Ｃが介在する構造だからである。また、ｎ型ソース層１３Ｃの間を詰めてこれらを多数形成することでチャネルの密度を増加させることも可能でありオン電圧の低減も実現可能である。

本発明の一実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図。本発明の別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図。図２に示したＩＧＢＴにおけるｎ型ソース層１３およびその周辺の形成過程を模式的に示す工程図。本発明のさらに別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図。本発明のさらに別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図。図５中に示すＸ−Ｘａ位置およびＹ−Ｙａ位置における矢視方向の模式的な断面図。本発明のさらに別の実施形態に係る電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す半導体領域の上面図。比較参照例としての電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図。別の比較参照例としての電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図。さらに別の比較参照例としての電力用半導体装置（ＩＧＢＴ）の構造を模式的に示す仮想切断斜視図。

符号の説明

１１…ゲート電極、１２…ゲート絶縁膜、１３，１３Ａ，１３Ｂ，１３Ｃ…ｎ型ソース層、１３ａ…ｎ型ソース層（ｎ型濃度高）、１３ｂ…ｎ型ソース層（ｎ型濃度低）、１４…ｐ型ベース層、１４ａ…ｐ型ベース層（ｐ型濃度低）、１４ｂ…ｐ型ベース層（ｐ型濃度高：ｐ型コンタクト層）、１５…ｎ型ベース層、１６…ｎ型バッファ層、１７…ｐ型エミッタ層、１８…コレクタ電極、１９…絶縁膜、２０…エミッタ電極、２１…ゲート電極用トレンチを形成するためのマスク、２２…ゲート電極用のトレンチ、Ａ…エミッタ電極と半導体領域とのコンタクト面。

Claims

半導体装置としてのバーティカルな方向である第１の方向に直交する第２の方向に延長する形状のゲート電極と、
前記ゲート電極を取り囲むゲート絶縁膜と、
前記ゲート絶縁膜の一部を介して前記ゲート電極に対向位置するｎ型ソース層と、
前記ｎ型ソース層に隣接し、かつ前記ゲート絶縁膜の別の一部を介して前記ゲート電極に対向位置するｐ型ベース層と、
前記ｐ型ベース層に隣接しかつ前記ｎ型ソース層に接することなく、前記ゲート絶縁膜のさらに別の一部を介して前記ゲート電極に対向位置するｎ型ベース層と、
前記第２の方向に直交したラテラル方向である第３の方向に延びるストライプ状の突出面領域を前記ｎ型ソース層および前記ｐ型ベース層に接するため有するひとつの電極領域と
を具備することを特徴とする電力用半導体装置。
前記ゲート電極が、トレンチゲート構造であることを特徴とする請求項１記載の電力用半導体装置。
前記ｎ型ソース層が、前記第２の方向に平行に延長形成されていることを特徴とする請求項１記載の電力用半導体装置。
前記ｎ型ソース層が、比較的ｎ型濃度の低い領域と比較的ｎ型濃度の高い領域とからなり、該比較的ｎ型濃度の低い領域が前記電極領域に接し、該比較的ｎ型濃度の高い領域は前記電極領域に接していないことを特徴とする請求項１記載の電力用半導体装置。
前記ｎ型ソース層が、前記第２の方向に対して４５度以下の角度をもってラテラル方向に延長形成されていることを特徴とする請求項１記載の電力用半導体装置。