JP6514519B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置に関し、例えば縦型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に好適に利用できるものである。
動作電圧が高く、大電流を流すことができる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、いわゆるパワートランジスタに代表されるパワーデバイスは、情報機器、家電、車載機器等の電源や、モータドライブ装置などに幅広く用いられている。このような用途のパワートランジスタには、オン抵抗の低減が求められている。
パワートランジスタとして、半導体基板に形成した溝、すなわちトレンチにＭＩＳ（Metal Insulator Semiconductor）構造が形成され、半導体基板の厚さ方向に電流が流れるトレンチゲート型の縦型ＭＩＳＦＥＴが知られている。また、スーパージャンクション構造を有するトレンチゲート型の縦型ＭＩＳＦＥＴを用いることで、オン抵抗を低減する技術がある。スーパージャンクション構造は、縦型ＭＩＳＦＥＴのドリフト層中にドリフト層とは逆の極性を有する柱状の半導体領域が形成された構造である。このような構造により、ソースとドレインとの間の耐圧が向上し、オン抵抗の低減と、ソースとドレインとの間の耐圧の向上と、のトレードオフを改善し得る。
特表２０１３−５０３４９１号公報（特許文献１）および特表２０１３−５０３４９２号公報（特許文献２）には、スーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタデバイスにおいて、第１型ドーパントの第１および第２のカラムと、第２型ドーパントのカラムとを有する技術が開示されている。
特表２０１３−５０３４９１号公報 特表２０１３−５０３４９２号公報
例えば電気自動車システムなどの電子システムに含まれるインバータにおいて、ハイサイドのＭＩＳＦＥＴとして、ローサイドのＭＩＳＦＥＴと同様に、ｎチャネル型のＭＩＳＦＥＴを用いる場合がある。このような場合、ハイサイドのｎチャネル型のＭＩＳＦＥＴをオン状態にするためには、ハイサイドのｎチャネル型のＭＩＳＦＥＴのゲート電位として、高い電位が必要となる。そのため、インバータの制御回路の内部に、ハイサイドのｎチャネル型のＭＩＳＦＥＴのゲート電位を電源電位よりも高くするためのチャージポンプが必要となり、インバータの制御回路が複雑になる。
一方、ハイサイドのＭＩＳＦＥＴとして、ｐチャネル型のＭＩＳＦＥＴを用いる場合には、チャージポンプが設けられなくてもよい。ところが、ｐチャネル型のＭＩＳＦＥＴは、ｎチャネル型のＭＩＳＦＥＴに比べて、オン抵抗が高い。そこで、ｐチャネル型のＭＩＳＦＥＴとして、オン抵抗を低減するために、スーパージャンクション構造を有するトレンチゲート型の縦型ＭＩＳＦＥＴを用いることが好ましい。
しかし、ｐチャネル型のトレンチゲート型としての縦型ＭＩＳＦＥＴにおけるスーパージャンクション構造を容易に形成することができず、オン抵抗を低減することができないので、ｐチャネル型のＭＩＳＦＥＴを備えた半導体装置の性能が低下する。そのため、ハイサイドのＭＩＳＦＥＴとして、ｐチャネル型のＭＩＳＦＥＴを用いることができず、インバータの制御回路を簡単にしつつオン抵抗を低減することが、できない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法において、ｐ型の半導体基板上にエピタキシャル成長したｎ型の半導体膜の第１領域にｐ型不純物をイオン注入し、ｎ型の半導体膜の第２領域であって、第１領域と隣接した第２領域にｐ型不純物をイオン注入しない。これにより、ｐ型不純物が導入された第１領域からなるｐ型の第１半導体領域、および、ｐ型不純物が導入されていない第２領域からなる第２半導体領域を形成する。
また、他の実施の形態によれば、半導体装置は、第１半導体領域および第２半導体領域を有する。第１半導体領域および第２半導体領域は、ｐ型の半導体基板上にエピタキシャル成長したｎ型の半導体膜の第１領域にｐ型不純物をイオン注入し、ｎ型の半導体膜の第２領域であって、第１領域と隣接した第２領域にｐ型不純物をイオン注入しないことにより、形成される。第１半導体領域は、ｐ型不純物が導入された第１領域からなり、第２半導体領域は、ｐ型不純物が導入されていない第２領域からなる。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。 比較例１の電子システムを示す回路図である。 実施の形態における半導体パッケージの一例を模式的に示す上面図である。 実施の形態における半導体パッケージの一例を模式的に示す断面図である。 実施の形態の半導体装置が形成されている半導体チップの平面図である。 実施の形態の半導体装置が形成されている半導体チップの平面図である。 実施の形態の半導体装置の要部断面図である。 実施の形態の半導体装置の要部断面図である。 実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 実施の形態の半導体装置の製造工程中における要部断面図である。 比較例２の半導体装置の要部断面図である。 比較例２の半導体装置の製造工程中における要部断面図である。 比較例２の半導体装置の製造工程中における要部断面図である。 比較例３の半導体装置の要部断面図である。 比較例３の半導体装置の製造工程中における要部断面図である。 比較例３の半導体装置の製造工程中における要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
また、以下の実施の形態では、半導体装置が、縦型ＭＩＳＦＥＴの一種である縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなる例を例示して説明する。しかし、半導体装置が、縦型ＭＯＳＦＥＴ以外の各種の縦型ＭＩＳＦＥＴからなるものであってもよい。
（実施の形態）
以下、図面を参照しながら実施の形態の半導体装置について詳細に説明する。
本実施の形態では、半導体装置は、スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴからなり、電気自動車システムなどの電子システムに用いられる。そこで、まず、本実施の形態の半導体装置が用いられる電子システムについて説明する。また、このような電子システムにおいて、スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴを用いることが好ましい理由について説明する。
＜半導体装置が用いられる電子システムについて＞
図１は、実施の形態の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。図２は、比較例１の電子システムを示す回路図である。
図１に示すように、本実施の形態の半導体装置が用いられる電子システムとしての電気自動車システムは、モータＭＯＴなどの負荷と、インバータＩＮＶと、電源ＢＡＴと、制御回路ＣＴＣ１と、制御回路ＣＴＣ２と、を有する。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。後述する図５〜図８を用いて説明する半導体装置としての半導体チップＣＨＰ１、または、後述する図３および図４を用いて説明する半導体装置としての半導体パッケージＰＫＧは、インバータＩＮＶの構成要素である。
図１に示す電気自動車システムにおいては、電源ＢＡＴが、リレーＲＹおよびコンバータＣＮＶを介して、インバータＩＮＶに接続され、電源ＢＡＴの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。電源ＢＡＴとインバータＩＮＶとの間にコンバータＣＮＶを介在させているため、電源ＢＡＴの直流電圧は、コンバータＣＮＶでモータ駆動に適した直流電圧に昇圧、すなわち変換されてから、インバータＩＮＶに供給される。リレーＲＹは、電源ＢＡＴとコンバータＣＮＶとの間に介在し、電源ＢＡＴとコンバータＣＮＶとの間が、接続状態となるか切断状態となるかを切り替える。
制御回路ＣＴＣ１は、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。リレーＲＹとコンバータＣＮＶは、制御回路ＣＴＣ１によって制御することができる。
インバータＩＮＶにはモータＭＯＴが接続され、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給された直流電圧、すなわち直流電力は、インバータＩＮＶで交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち交流電力によって駆動される。
図１に示す電気自動車システムにおいては、モータＭＯＴは、エンジンオイルもしくは燃料を供給するか、または、冷却液を循環させるための、ポンプＰＭＰを駆動させることができる。
インバータＩＮＶには、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によってインバータＩＮＶが制御される。すなわち、電源ＢＡＴからインバータＩＮＶに直流電圧、すなわち直流電力が供給され、制御回路ＣＴＣ２により制御されたインバータＩＮＶによって交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給され、モータＭＯＴを駆動することができる。
制御回路ＣＴＣ２も、制御回路ＣＴＣ１と同様に、例えばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。なお、説明の便宜上、制御回路ＣＴＣ２が制御回路ＣＴＣ１と別に設けられている例を示すが、制御回路ＣＴＣ２が制御回路ＣＴＣ１と一体的に設けられていてもよい。
図１に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、６つのＭＯＳＦＥＴ１０と、６つのダイオードＤＩと、を有する。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、４つのＭＯＳＦＥＴ１０と、４つのダイオードＤＩと、を有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位ＶＣＣ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図１に示す例では、ハイサイドのＭＯＳＦＥＴ１０として、３つのｐチャネル型のＭＯＳＦＥＴ１１が用いられ、ローサイドのＭＯＳＦＥＴとして、３つのｎチャネル型のＭＯＳＦＥＴ１２が用いられる。そして、本実施の形態では、ハイサイドのｐチャネル型のＭＯＳＦＥＴ１１として、半導体チップＣＨＰ１（後述する図５参照）に含まれるＭＯＳＦＥＴ１１（後述する図５参照）が用いられる。
図１に示す例では、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給される電源電位ＶＣＣとモータＭＯＴの入力電位との間、すなわちハイサイドに、ｐチャネル型のＭＯＳＦＥＴ１１とダイオードＤＩとが逆並列に接続されている。また、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相の各相において、モータＭＯＴの入力電位と接地電位ＧＮＤとの間、すなわちローサイドに、ｎチャネル型のＭＯＳＦＥＴ１２とダイオードＤＩとが逆並列に接続されている。そして、３つのｐチャネル型のＭＯＳＦＥＴ１１および３つのｎチャネル型のＭＯＳＦＥＴ１２からなる６つのＭＯＳＦＥＴ１０の各々のゲート電極には、制御回路ＣＴＣ２が接続されており、この制御回路ＣＴＣ２によって、６つのＭＯＳＦＥＴ１０の各々が制御されるようになっている。
各ＭＯＳＦＥＴ１０を流れる電流が制御回路ＣＴＣ２を用いて制御されることにより、モータＭＯＴが駆動され、回転する。すなわち、制御回路ＣＴＣ２を用いて各ＭＯＳＦＥＴ１０のオン／オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＭＯＳＦＥＴ１０をオン／オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＭＯＳＦＥＴ１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＭＯＳＦＥＴ１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＭＯＳＦＥＴ１０では、この逆方向電流を流す機能を有していないので、ＭＯＳＦＥＴ１０と逆並列にダイオードＤＩを設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
ここで、図２に比較例１として示すように、ハイサイドのＭＯＳＦＥＴ１０として、ローサイドのＭＯＳＦＥＴ１０と同様にｎチャネル型のＭＯＳＦＥＴ１２を用いる場合を考える。このような場合、ハイサイドのｎチャネル型のＭＯＳＦＥＴ１２をオン状態にするためには、ハイサイドのｎチャネル型のＭＯＳＦＥＴ１２のゲート電位として、ドレイン電位すなわち電源電位ＶＣＣよりも高い電位が必要となる。そのため、制御回路ＣＴＣ２の内部に、ハイサイドのｎチャネル型のＭＯＳＦＥＴのゲート電位を電源電位よりも高くするためのチャージポンプＣＨ１００が必要となり、制御回路ＣＴＣ２が複雑になる。
図２に示す比較例１では、チャージポンプＣＨ１００は、直流電源としての電源ＢＡＴ１００、抵抗ＲＥＳ１０１〜ＲＥＳ１０４、ダイオードＤＩ１０１およびＤＩ１０２、バイポーラトランジスタＢＰＴ１０１およびＢＰＴ１０２、コンデンサＣＰ１００、ならびに、ＭＯＳＦＥＴ１１２により構成されている。したがって、制御回路ＣＴＣ２が複雑になる。なお、図２では、ローサイドのｎチャネル型のＭＯＳＦＥＴ１２のゲートに抵抗ＲＥＳ１０５が接続されている。
また、チャージポンプＣＨ１００が設けられていると、チャージポンプＣＨ１００に起因する発振またはノイズ信号が発生するおそれがある。
なお、図２では、理解を簡単にするために、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３の３相のうちＵ相ＰＨ１のみの回路図を示す。
一方、ハイサイドのＭＯＳＦＥＴ１０として、ｐチャネル型のＭＯＳＦＥＴ１１を用いる場合には、図２に示すようなチャージポンプＣＨ１００が設けられなくてもよいので、制御回路ＣＴＣ２が簡単になり、チャージポンプＣＨ１００に起因する発振またはノイズ信号が発生することを防止または抑制することができる。
ところが、ｐチャネル型のＭＯＳＦＥＴ１１は、ｎチャネル型のＭＯＳＦＥＴ１２に比べて、オン抵抗が高い。一方、ｐチャネル型のＭＯＳＦＥＴ１１として、スーパージャンクション構造を有するトレンチゲート型の縦型ＭＯＳＦＥＴを用いることにより、ソースとドレインとの間の耐圧を確保しつつオン抵抗を低減することができる。そのため、インバータＩＮＶのハイサイドのＭＯＳＦＥＴ１１として、本実施の形態のスーパージャンクション構造を有するｐチャネル型のＭＯＳＦＥＴ１１を用いることにより、インバータＩＮＶの制御回路ＣＴＣ２が簡単になり、かつ、ｐチャネル型のＭＯＳＦＥＴ１１のオン抵抗を低減することができる。
したがって、例えば電気自動車システムにおいて、ポンプＰＭＰを駆動するモータＭＯＴを駆動する場合には、ハイサイドのＭＯＳＦＥＴ１０として、スーパージャンクション構造を有するトレンチゲート型の縦型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１１を用いることが好ましい。
＜半導体パッケージの構成について＞
次に、本実施の形態の半導体装置としての半導体チップをパッケージ化した半導体パッケージの構成について説明する。
図３は、実施の形態における半導体パッケージの一例を模式的に示す上面図である。図４は、実施の形態における半導体パッケージの一例を模式的に示す断面図である。図４は、図３のＡ−Ａ線に沿った断面図である。
図３および図４に示すように、半導体装置としての半導体パッケージＰＫＧは、半導体チップＣＨＰ１と、半導体チップＣＨＰ１を搭載するダイパッドＤＰと、導電体からなるリードＬＤと、ボンディングワイヤとしての導電性のワイヤＷＡと、これらを封止する封止樹脂ＭＲと、を有している。
封止樹脂ＭＲは、上面ＭＲａと、下面ＭＲｂと、側面ＭＲｃと、を有する。封止樹脂ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料からなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止樹脂ＭＲの材料として用いてもよい。
リードＬＤは、導電体からなり、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体パッケージＰＫＧは、少なくとも１つのリードＬＤを有しているが、図３および図４に示す場合は、半導体パッケージＰＫＧは、２つのリードＬＤ、すなわち、リードＬＤ１およびＬＤ２を有する。
各リードＬＤは、一部が封止樹脂ＭＲ内に封止され、他の部分が封止樹脂ＭＲの側面ＭＲｃから封止樹脂ＭＲの外部に突出し、封止樹脂ＭＲから露出している。封止樹脂ＭＲから露出した部分のリードＬＤ１は、半導体チップＣＨＰ１のゲート用パッドＰＤＧに電気的に接続された外部端子として機能する。また、封止樹脂ＭＲから露出した部分のリードＬＤ２は、半導体チップＣＨＰ１のソース用パッドＰＤＳに電気的に接続された外部端子として機能する。
なお、各リードＬＤの一部が封止樹脂ＭＲの側面ＭＲｃから突出した構造に限定されるものではなく、例えば、封止樹脂ＭＲの側面ＭＲｃから各リードＬＤがほとんど突出せず、かつ、封止樹脂ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＱＦＮ（Quad Flat Package）型の構成）などを採用することもできる。
また、図３および図４に示すように、各リードＬＤの露出した部分が平坦である構造に限定されるものではなく、例えば、各リードＬＤの露出した部分のうち端部近傍の下面が封止樹脂ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように折り曲げ加工されていてもよい。
封止樹脂ＭＲの下面ＭＲｂでは、ダイパッドＤＰの下面が露出されている。封止樹脂ＭＲの上面ＭＲａでは、ダイパッドＤＰは露出されていない。ダイパッドＤＰは、半導体チップＣＨＰ１を搭載するチップ搭載部である。また、ダイパッドＤＰの一部は、封止樹脂ＭＲの側面ＭＲｃから封止樹脂ＭＲ外に突出し、封止樹脂ＭＲから露出している。封止樹脂ＭＲから露出した部分のダイパッドＤＰは、半導体チップＣＨＰ１のドレイン電極ＤＥ１に電気的に接続された外部端子として機能する。
ダイパッドＤＰは導電体からなり、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。ダイパッドＤＰならびにリードＬＤ１およびＬＤ２が同じ材料、すなわち同じ金属材料で形成されていれば、より好ましく、これにより、半導体パッケージＰＫＧを製造しやすくなる。
ダイパッドＤＰの上面上には、半導体チップＣＨＰ１が搭載されている。ここで、半導体チップＣＨＰ１において、互いに反対側に位置する２つの主面のうち、ソース用パッドＰＤＳおよびゲート用パッドＰＤＧが形成されている側の主面を、半導体チップＣＨＰ１の表面と称する。また、半導体チップＣＨＰ１の表面とは反対側でかつドレイン電極ＤＥ１が形成されている側の主面を、半導体チップＣＨＰ１の裏面と称する。このとき、半導体チップＣＨＰ１の表面には、ソース用パッドＰＤＳおよびゲート用パッドＰＤＧが形成され、半導体チップＣＨＰ１の裏面には、裏面電極としてのドレイン電極ＤＥ１が形成されている。
半導体チップＣＨＰ１は、半導体チップＣＨＰ１の表面を上に向け、半導体チップＣＨＰ１の裏面をダイパッドＤＰの上面に向けた状態で、ダイパッドＤＰの上面上に搭載されている。すなわち、半導体チップＣＨＰ１は、半導体チップＣＨＰ１のドレイン電極ＤＥ１をダイパッドＤＰに向けた状態で、ダイパッドＤＰの上面上に搭載されている。半導体チップＣＨＰ１の裏面は、導電性の接着層ＢＤ１を介してダイパッドＤＰの上面に接着されて固定されている。このため、導電性の接着層ＢＤ１を介して、半導体チップＣＨＰ１のドレイン電極ＤＥ１がダイパッドＤＰに接合されて固定されるとともに、電気的に接続されている。接着層ＢＤ１は、導電性を有しており、例えば銀（Ａｇ）ペーストなどの導電性ペースト型の接着材、あるいは半田などからなる。半導体チップＣＨＰ１は、封止樹脂ＭＲ内に封止されており、封止樹脂ＭＲから露出されない。
半導体チップＣＨＰ１の動作時に発生した熱は、主に半導体チップＣＨＰ１の裏面からダイパッドＤＰを通じて外部に放熱することができる。このため、ダイパッドＤＰは、そこに搭載される半導体チップＣＨＰ１の面積よりも大きくすることが好ましく、これにより、放熱性を向上させることができる。
半導体チップＣＨＰ１のゲート用パッドＰＤＧとリードＬＤ１とが、導電性接続部材であるワイヤＷＡを介して電気的に接続されている。また、半導体チップＣＨＰ１のソース用パッドＰＤＳとリードＬＤ２とが、ワイヤＷＡを介して電気的に接続されている。
具体的には、封止樹脂ＭＲ内に封止された部分のリードＬＤ１にワイヤＷＡの一方の端部が接続され、そのワイヤＷＡの他方の端部は、ゲート用パッドＰＤＧに接続され、そのワイヤＷＡを介して、リードＬＤ１と半導体チップＣＨＰ１のゲート用パッドＰＤＧとが電気的に接続されている。また、封止樹脂ＭＲ内に封止された部分のリードＬＤ２に他のワイヤＷＡの一方の端部が接続され、そのワイヤＷＡの他方の端部は、ソース用パッドＰＤＳに接続されており、そのワイヤＷＡを介して、リードＬＤ２と半導体チップＣＨＰ１のソース用パッドＰＤＳとが電気的に接続されている。
ワイヤＷＡは、好ましくは金（Ａｕ）線または銅（Ｃｕ）線またはアルミニウム（Ａｌ）線などの金属線からなる。ワイヤＷＡは、封止樹脂ＭＲ内に封止されており、封止樹脂ＭＲから露出されない。
＜半導体装置＞
次に、本実施の形態の半導体装置について説明する。本実施の形態の半導体装置は、前述したように、スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴからなる。
図５および図６は、実施の形態の半導体装置が形成されている半導体チップの平面図である。図７および図８は、実施の形態の半導体装置の要部断面図である。図７は、図５および図６のＢ−Ｂ線に沿った断面図である。図８は、図７のうち二点鎖線で囲まれた領域ＡＲ３を拡大して示す。
なお、図５では、理解を簡単にするために、絶縁膜ＩＦ１（図７参照）を除去して透視した状態を示し、セル領域ＡＲ１、ソース用パッドＰＤＳおよびゲート用パッドＰＤＧの外周を二点鎖線により示している。また、図６では、理解を簡単にするために、ソース配線ＳＷ１、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１（図７および図８参照）を除去して透視した状態を示し、セル領域ＡＲ１および外周ゲート電極ＧＥ３の外周を二点鎖線により示している。
図５〜図８に示すように、本実施の形態の半導体装置は、半導体基板ＳＵＢを有する。半導体基板ＳＵＢは、一方の主面としての上面と、他方の主面としての、上面と反対側の下面と、を有する。また、半導体基板ＳＵＢは、上面の一部の領域としてのセル領域ＡＲ１と、上面の他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。
半導体基板ＳＵＢは、ｐ＋型ドレイン層１からなる。ｐ＋型ドレイン層１は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなり、導電型がｐ型の半導体からなる。すなわち、半導体基板ＳＵＢは、ｐ型の半導体基板である。ｐ＋型ドレイン層１におけるｐ型の不純物濃度は、後述するｐ−型ドリフト層２におけるｐ型の不純物濃度に比べて高濃度である。また、ｐ＋型ドレイン層１として、シリコン以外の各種のｐ型の半導体を用いることができる。
なお、本願明細書では、半導体の導電型がｐ型であるとは、正孔のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、正孔の濃度が電子の濃度よりも高く、正孔が主要な電荷担体であることを意味する。
図５〜図８に示すように、セル領域ＡＲ１には、ｐチャネル型のＭＯＳＦＥＴ１１が形成され、ｐチャネル型のＭＯＳＦＥＴ１１は、互いに並列に接続されたｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１３からなる。すなわち、セル領域ＡＲ１は、ｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１３が形成された領域である。セル領域ＡＲ１における半導体装置の構成は、後述する。
セル領域ＡＲ１には、ソース配線ＳＷ１が形成されている。ソース用パッドＰＤＳは、ソース配線ＳＷ１上に形成された絶縁膜ＩＦ１に形成された開口部ＯＰ１に露出した部分のソース配線ＳＷ１である。図７に示すように、ソース配線ＳＷ１は、ソース電極ＳＥ１を介して、ｐ＋型ソース層５と電気的に接続されている。ソース電極ＳＥ１およびソース配線ＳＷ１は、例えばアルミニウム（Ａｌ）からなる。
図５および図６に示すように、ゲート配線引き出し領域ＡＲ２には、外周ゲートトレンチＴＲ２、外周ゲート電極ＧＥ２およびＧＥ３が形成されている。
外周ゲート電極ＧＥ２は、外周ゲート絶縁膜ＧＩ２（図７参照）を介して外周ゲートトレンチＴＲ２を埋め込むように形成されている。外周ゲート電極ＧＥ２は、ゲートトレンチＴＲ１を埋め込むように形成された、ＭＯＳＦＥＴ１３のゲート電極ＧＥ１と電気的に接続されている。外周ゲート電極ＧＥ２は、ゲート電極ＧＥ１と同様に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で拡散されたポリシリコン膜などからなる。
外周ゲート電極ＧＥ３は、外周ゲート電極ＧＥ２と電気的に接続されている。ゲート用パッドＰＤＧは、外周ゲート電極ＧＥ３上に形成された絶縁膜ＩＦ１に形成された開口部ＯＰ２（図５参照）に露出した部分の外周ゲート電極ＧＥ３である。外周ゲート電極ＧＥ３は、例えばアルミニウム（Ａｌ）からなる。
＜セル領域における半導体装置の構成＞
以下、本実施の形態では、セル領域ＡＲ１における半導体装置の構成について説明する。
図７および図８に示すように、本実施の形態の半導体装置は、セル領域ＡＲ１において、ｐ−型ドリフト層２、ｎ−型半導体領域３、ｎ型ボディ層４、ｐ＋型ソース層５、ゲートトレンチＴＲ１、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を有する。ｐ−型ドリフト層２はｐ型の半導体領域であり、ｎ型ボディ層４は、ｎ型の半導体領域であり、ｐ＋型ソース層５はｐ型の半導体領域である。
なお、本願明細書では、半導体の導電型がｎ型であるとは、電子のみが電荷担体であるか、または、電子および正孔のいずれもが電荷担体であってもよいが、半導体中の電子の濃度が正孔の濃度よりも高く、電子が主要な電荷担体であることを意味する。
また、本実施の形態の半導体装置は、層間絶縁膜ＩＬ１、コンタクト溝ＣＴ１、ソース電極ＳＥ１、ソース配線ＳＷ１およびドレイン電極ＤＥ１を有する。
ｐ−型ドリフト層２、ｎ型ボディ層４、ｐ＋型ソース層５、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１により、ｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１３が形成されている。
ｐ−型ドリフト層２は、セル領域ＡＲ１において、ｐ＋型ドレイン層１上に形成されている。すなわち、ｐ−型ドリフト層２は、セル領域ＡＲ１において、ｐ＋型ドレイン層１からなる半導体基板ＳＵＢ上に形成されている。ｐ−型ドリフト層２は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体層である。ｐ−型ドリフト層２におけるｐ型の不純物濃度は、ｐ＋型ドレイン層１におけるｐ型の不純物濃度よりも小さい。なお、ｐ−型ドリフト層２として、シリコン以外の各種のｐ型の半導体を用いることができる。
ｎ−型半導体領域３は、セル領域ＡＲ１において、ｐ＋型ドレイン層１上にｐ−型ドリフト層２と隣接して形成されている。すなわち、ｎ−型半導体領域３は、セル領域ＡＲ１において、ｐ＋型ドレイン層１からなる半導体基板ＳＵＢ上に、ｐ−型ドリフト層２と隣接して形成されている。ｎ−型半導体領域３は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなり、導電型がｐ型と異なるｎ型の半導体層である。なお、ｎ−型半導体領域３として、シリコン以外の各種のｎ型の半導体を用いることができる。
ｐ−型ドリフト層２およびｎ−型半導体領域３は、半導体基板ＳＵＢ上にエピタキシャル成長したｎ型の半導体膜ＳＣＦの領域ＳＣＦ１にｐ型不純物をイオン注入し、半導体膜ＳＣＦの領域であって、領域ＳＣＦ１と隣接した領域ＳＣＦ２にｐ型不純物をイオン注入しないことにより、形成される。ｎ型の半導体膜ＳＣＦには、ｎ型不純物が導入されている。ｐ−型ドリフト層２は、ｐ型不純物が導入された領域ＳＣＦ１からなり、ｎ−型半導体領域３は、ｎ型不純物が導入され、かつ、ｐ型不純物が導入されていない領域ＳＣＦ２からなる。
これにより、ｐ−型ドリフト層２とｎ−型半導体領域３との界面からなるスーパージャンクション構造を、半導体膜ＳＣＦの上面から下面に達するように、容易に形成することができる。すなわち、ｐ−型ドリフト層２は、ｐ＋型ドレイン層１に接触し、ｎ−型半導体領域３の下面は、ｐ＋型ドレイン層１の上面と等しい高さに位置し、ｎ−型半導体領域３は、ｐ＋型ドレイン層１に接触している。
ｎ型ボディ層４は、セル領域ＡＲ１において、ｐ−型ドリフト層２上、および、ｎ−型半導体領域３上に形成されている。ｎ型ボディ層４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなる。すなわち、ｎ型ボディ層４には、ｎ型不純物が導入されている。なお、ｎ型ボディ層４として、シリコン以外の各種のｎ型の半導体を用いることができる。
好適には、ｎ型ボディ層４におけるｎ型の不純物濃度は、ｎ−型半導体領域３におけるｎ型の不純物濃度よりも大きい。これにより、ｎ型ボディ層４におけるｎ型の不純物濃度が、ｎ−型半導体領域３におけるｎ型の不純物濃度以下である場合に対して、ｎ−型半導体領域３におけるｎ型の不純物濃度を低くすることができ、ＭＯＳＦＥＴ１３の耐圧を向上させることができる。また、ｎ型ボディ層４におけるｎ型の不純物濃度が、ｎ−型半導体領域３におけるｎ型の不純物濃度以下である場合に対して、ｎ型ボディ層４におけるｎ型の不純物濃度を高くすることができ、ＭＯＳＦＥＴ１３の閾値電圧を幅広く調整することができる。
ｐ＋型ソース層５は、セル領域ＡＲ１において、ｎ型ボディ層４上に形成されている。すなわち、ｐ＋型ソース層５は、ｐ−型ドリフト層２上、および、ｎ−型半導体領域３上に、ｎ型ボディ層４を介して形成されている。ｐ＋型ソース層５は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体領域である。ｐ＋型ソース層５におけるｐ型の不純物濃度は、ｐ−型ドリフト層２におけるｐ型の不純物濃度よりも高い。なお、ｐ＋型ソース層５として、シリコン以外の各種のｐ型の半導体を用いることができる。
セル領域ＡＲ１において、ｐ＋型ソース層５、ｎ型ボディ層４およびｐ−型ドリフト層２には、溝部としてのゲートトレンチＴＲ１が複数個形成されている。複数のゲートトレンチＴＲ１の各々は、ｐ−型ドリフト層２の上方に位置する部分のｐ＋型ソース層５、および、ｐ−型ドリフト層２上に位置する部分のｎ型ボディ層４を貫通してｐ−型ドリフト層２の途中に達する。
図５〜図８に示すように、半導体基板ＳＵＢの上面内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板ＳＵＢの上面に垂直な方向、すなわち上下方向をＺ軸方向とする。このとき、好適には、ゲートトレンチＴＲ１は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置されている。また、ｐ−型ドリフト層２およびｎ−型半導体領域３は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に交互に配置されている。言い換えれば、ｎ−型半導体領域３は、ｐ−型ドリフト層２とは逆の極性を有する柱状の半導体領域である。
なお、本願明細書では、平面視においてとは、半導体基板ＳＵＢの上面に垂直な方向から視た場合を意味する。
セル領域ＡＲ１において、ゲート絶縁膜ＧＩ１は、ゲートトレンチＴＲ１の内壁に形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜などからなる。
図５〜図８に示す例では、ゲート絶縁膜ＧＩ１は、ゲートトレンチＴＲ１の内壁に形成されている。また、ｎ型ボディ層４およびｐ＋型ソース層５は、ゲート絶縁膜ＧＩ１と接触している。
セル領域ＡＲ１において、ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に、ゲートトレンチＴＲ１を埋め込むように形成されている。ゲート電極ＧＥ１は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で拡散されたポリシリコン膜などからなる。
セル領域ＡＲ１では、ゲート電極ＧＥ１およびｐ＋型ソース層５を覆うように、層間絶縁膜ＩＬ１が形成されている。ｐ＋型ソース層５は、ｎ型ボディ層４上に形成されているため、層間絶縁膜ＩＬ１は、ｎ型ボディ層４を覆うように形成されていることになる。層間絶縁膜ＩＬ１として、例えば酸化シリコン膜を用いることができる。
平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分の層間絶縁膜ＩＬ１およびｐ＋型ソース層５には、溝部としてのコンタクト溝ＣＴ１が形成されている。コンタクト溝ＣＴ１は、平面視において、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分の層間絶縁膜ＩＬ１およびｐ＋型ソース層５を貫通し、ｎ型ボディ層４の途中に達する。
好適には、コンタクト溝ＣＴ１は、ｎ−型半導体領域３の上方に位置する部分のｐ＋型ソース層５を貫通して、ｎ−型半導体領域３上に位置する部分のｎ型ボディ層４に達する。これにより、コンタクト溝ＣＴ１の内部に形成されるソース電極ＳＥ１を、互いに隣り合う２つのゲートトレンチＴＲ１の間に、確実に配置することができる。
ゲートトレンチＴＲ１が、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置されている場合には、好適には、コンタクト溝ＣＴ１は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて形成されている。
コンタクト溝ＣＴ１の内部、および、層間絶縁膜ＩＬ１上には、ソース電極ＳＥ１およびソース配線ＳＷ１が形成されている。ソース電極ＳＥ１は、コンタクト溝ＣＴ１の内部で、コンタクト溝ＣＴ１の内部を埋め込むように形成された電極である。ソース配線ＳＷ１は、コンタクト溝ＣＴ１の外部で、ソース電極ＳＥ１上、および、層間絶縁膜ＩＬ１上に形成された電極であり、ソース電極ＳＥ１と電気的に接続されている。ソース電極ＳＥ１は、互いに隣り合う２つのゲートトレンチＴＲ１の間に位置する部分のｎ型ボディ層４、および、ｐ＋型ソース層５に接触している。ソース配線ＳＷ１は、ソース電極ＳＥ１を介して、ＭＯＳＦＥＴ１３を構成するｎ型ボディ層４およびｐ＋型ソース層５と電気的に接続されている。
ソース電極ＳＥ１として、例えば窒化チタン（ＴｉＮ）膜またはチタンタングステン（ＴｉＷ）膜からなる導体膜を用いることができる。また、ソース配線ＳＷ１として、例えばアルミニウム（Ａｌ）膜からなる導体膜、または、アルミニウム膜からなる導体膜に例えばシリコン（Ｓｉ）または銅（Ｃｕ）が含有されたものを用いることができる。このようなソース電極ＳＥ１およびソース配線ＳＷ１を用いることにより、ｎ型ボディ層４およびｐ＋型ソース層５と、ソース電極ＳＥ１およびソース配線ＳＷ１とを、電気的に低抵抗で接続することができる。
ドレイン電極ＤＥ１は、ｐ＋型ドレイン層１の下面側に形成された電極である。ドレイン電極ＤＥ１は、ｐ＋型ドレイン層１からなる半導体基板ＳＵＢと電気的に接続されている。ドレイン電極ＤＥ１として、例えば銀（Ａｇ）または金（Ａｕ）等を主成分とした合金からなる導体膜を用いることができる。このような導体膜を用いることにより、ドレイン電極ＤＥ１とｐ＋型ドレイン層１とを、電気的に低抵抗で接続することができる。
前述したように、ｐ−型ドリフト層２、ｎ型ボディ層４、ｐ＋型ソース層５、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１により、ｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１３が形成される。また、ＭＯＳＦＥＴ１３は、ｐ−型ドリフト層２と隣接して形成されたｎ−型半導体領域３を有し、ｐ−型ドリフト層２とｎ−型半導体領域３とによりスーパージャンクション構造が形成される。すなわち本実施の形態の半導体装置は、スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴを備えた半導体装置である。
スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１３によれば、スーパージャンクション構造を有しない場合に対して、ｐ−型ドリフト層２におけるｐ型の不純物濃度を高くしてもソースとドレインとの間の耐圧を高めることができる。すなわち、ＭＯＳＦＥＴ１３の耐圧を確保しつつオン抵抗を低減することができる。
したがって、インバータＩＮＶのハイサイドのＭＯＳＦＥＴ１０（図１参照）として、本実施の形態のｐチャネル型のＭＯＳＦＥＴ１３からなるＭＯＳＦＥＴ１１を用いる場合には、インバータＩＮＶの制御回路ＣＴＣ２（図１参照）が簡単になり、かつ、ｐチャネル型のＭＯＳＦＥＴ１１のオン抵抗を低減することができる。すなわち、好適には、ＭＯＳＦＥＴ１３により、インバータＩＮＶ（図１参照）が形成される。
＜セル領域における半導体装置の製造方法＞
次に、本実施の形態のセル領域における半導体装置の製造方法について説明する。図９は、実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１０〜図２１は、実施の形態の半導体装置の製造工程中における要部断面図である。図１０〜図２１は、図８の断面図に対応している。
まず、図１０に示すように、半導体基板ＳＵＢを用意する（図９のステップＳ１）。半導体基板ＳＵＢは、一方の主面としての上面と、他方の主面としての下面とを有する。また、半導体基板ＳＵＢは、ｐ＋型ドレイン層１からなる。ｐ＋型ドレイン層１は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなり、導電型がｐ型の半導体からなる。すなわち、半導体基板ＳＵＢは、ｐ型の半導体基板である。ｐ＋型ドレイン層１におけるｐ型の不純物濃度は、後述するｐ＋型ドリフト層２におけるｐ型の不純物濃度に比べて高濃度である。ｐ＋型ドレイン層１におけるｐ型の不純物濃度を、例えば１×１０１６〜1×１０１８ｃｍ−３程度とすることができる。なお、ｐ＋型ドレイン層１として、シリコン以外の各種のｐ型の半導体を用いることができる。
半導体基板ＳＵＢは、前述した図７を用いて説明したように、上面の一部の領域としてのセル領域ＡＲ１と、上面の他の部分の領域としてのゲート配線引き出し領域ＡＲ２と、を有する。以下では、セル領域ＡＲ１およびゲート配線引き出し領域ＡＲ２を代表し、セル領域ＡＲ１における半導体装置の製造方法について説明する。したがって、図１０〜図２１は、セル領域ＡＲ１における半導体装置の製造工程中における要部断面図である。
次に、図１０に示すように、ｎ型の半導体膜ＳＣＦをエピタキシャル成長させる（図９のステップＳ２）。このステップＳ２では、半導体基板ＳＵＢの上面のセル領域ＡＲ１において、ｐ＋型ドレイン層１上に、すなわち半導体基板ＳＵＢの上面上に、ｎ型の半導体膜ＳＣＦをエピタキシャル成長させる。
具体的には、ｐ＋型ドレイン層１上に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体膜ＳＣＦを、例えばＣＶＤ（Chemical Vapor Deposition）法などによりエピタキシャル成長させることにより、形成することができる。また、ｎ型の半導体膜ＳＣＦにおけるｎ型の不純物濃度を、例えば５×１０１３〜５×１０１４ｃｍ−３程度とすることができる。また、ｎ型の半導体膜ＳＣＦの厚さを、例えば４０〜３００μｍ程度とすることができる。
次に、図１１に示すように、ｐ−型ドリフト層２およびｎ−型半導体領域３を形成する（図９のステップＳ３）。このステップＳ３では、ｎ型の半導体膜ＳＣＦの領域ＳＣＦ１にｐ型不純物をイオン注入し、ｎ型の半導体膜ＳＣＦの領域であって、領域ＳＣＦ１と隣接した領域ＳＣＦ２にｐ型不純物をイオン注入しない。これにより、ｐ型不純物が導入された領域ＳＣＦ１からなるｐ−型ドリフト層２、および、ｐ型不純物が導入されていない領域ＳＣＦ２からなるｎ−型半導体領域３を形成する。
ｐ−型ドリフト層２は、例えばホウ素（Ｂ）などのｐ型不純物が導入されたシリコン（Ｓｉ）からなり、導電型がｐ型の半導体領域からなる。ｎ−型半導体領域３は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入され、導電型がｎ型の半導体領域である。
具体的には、まず、領域ＳＣＦ１上および領域ＳＣＦ２上に、例えば酸化シリコン膜等の絶縁膜からなるマスク膜ＭＳＫを形成する。次に、マスク膜ＭＳＫ上にフォトレジストからなるレジスト膜を塗布し、塗布されたレジスト膜に対して露光および現像を行うことにより、領域ＳＣＦ１の上方に位置する部分のレジスト膜を除去し、領域ＳＣＦ２の上方に位置する部分のレジスト膜からなるレジストパターン（図示は省略）を形成する。次に、形成されたレジストパターンをマスクとしてドライエッチングを行うことにより、領域ＳＣＦ１上に位置する部分のマスク膜ＭＳＫを除去し、領域ＳＣＦ２上に位置する部分のマスク膜ＭＳＫからなるマスクパターンＭＳＰを形成する。すなわち、領域ＳＣＦ２をマスク膜ＭＳＫにより覆い、領域ＳＣＦ１をマスク膜ＭＳＫから露出させる。
次に、マスクパターンＭＳＰをマスクとして、ｎ型の半導体膜ＳＣＦの上層部に、例えばホウ素（Ｂ）などのｐ型の不純物イオンＩＭ１を例えばイオン注入法を用いて導入する。この際、マスク膜ＭＳＫから露出した領域ＳＣＦ１には、ｐ型の不純物イオンＩＭ１がイオン注入され、マスク膜ＭＳＫにより覆われた領域ＳＣＦ２には、ｐ型の不純物イオンＩＭ１がイオン注入されない。これにより、ｐ型不純物が導入された領域ＳＣＦ１からなるｐ−型ドリフト層２を形成する。また、ｎ型不純物が導入され、かつ、ｐ型不純物が導入されていない領域ＳＣＦ２からなるｎ−型半導体領域３を形成する。なお、図１１では図示は省略するが、その後、領域ＳＣＦ２を覆うマスク膜ＭＳＫは、除去される。
ホウ素（Ｂ）からなる不純物イオンＩＭ１を注入する際に、２段階で注入することができる。１段階目の注入条件として、注入エネルギーを１３００ｋｅＶとし、ドーズ量を１．４×１０１３ｃｍ−２とすることができる。また、２段階目の注入条件として、注入エネルギーを７５０ｋｅＶとし、ドーズ量を１．２×１０１３ｃｍ−２とすることができる。
ｐ−型ドリフト層２におけるｐ型の不純物濃度は、ｐ＋型ドレイン層１におけるｐ型の不純物濃度に比べて低濃度であり、例えば５×１０１３〜５×１０１４ｃｍ−３程度とすることができる。また、ｎ−型半導体領域３におけるｎ型の不純物濃度は、ｎ型の半導体膜ＳＣＦにおけるｎ型の不純物濃度と略等しく、例えば５×１０１３〜５×１０１４ｃｍ−３程度とすることができる。
また、例えばホウ素（Ｂ）などのｐ型の不純物イオンＩＭ１をイオン注入する際の不純物イオンＩＭ１の飛程、すなわち不純物イオンＩＭ１がｎ型の半導体膜ＳＣＦを浸透して停止する深さは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物イオンをイオン注入する際の不純物イオンの飛程よりも深い。そのため、ｐ−型ドリフト層２の下面は、ｐ＋型ドレイン層１の上面と等しい高さに位置し、ステップＳ３にて形成されたｐ−型ドリフト層２は、ｐ＋型ドレイン層１に接触している。一方、ｎ−型半導体領域３は、ｐ型不純物が導入されていない領域ＳＣＦ２からなるため、ｎ−型半導体領域３の下面は、ｐ＋型ドレイン層１の上面と等しい高さに位置し、ｎ−型半導体領域３は、ｐ＋型ドレイン層１に接触している。
したがって、ｐ−型ドリフト層２とｎ−型半導体領域３との界面からなるスーパージャンクション構造を、半導体膜ＳＣＦの上面から下面に達するように、容易に形成することができる。つまり、半導体膜ＳＣＦの下層部、すなわち半導体膜ＳＣＦのうちｐ＋型ドレイン層１と接触する部分にもスーパージャンクション構造を形成することができ、ｐ−型ドリフト層２とｎ−型半導体領域３との界面の面積を増加させることができる。
次に、図１２に示すように、ゲートトレンチＴＲ１を形成する（図９のステップＳ４）。このステップＳ４を形成する工程では、フォトリソグラフィ技術およびエッチング技術を用いることにより、セル領域ＡＲ１において、ｐ−型ドリフト層２の上面に、ゲートトレンチＴＲ１を形成する。ゲートトレンチＴＲ１は、ｐ−型ドリフト層２の上面から、ｐ−型ドリフト層２の途中の深さ位置に達する。言い換えれば、ゲートトレンチＴＲ１は、半導体膜ＳＣＦの上面からｐ−型ドリフト層２の途中の深さ位置に達するように、形成される。
具体的には、まず、ｐ−型ドリフト層２上に、例えば酸化シリコン膜等からなる絶縁膜（図示は省略）を形成する。次に、絶縁膜上にフォトレジストからなるレジスト膜を塗布し、塗布されたレジスト膜に対して露光および現像を行うことにより、レジストパターン（図示は省略）を形成する。次に、形成されたレジストパターンをマスクとしてドライエッチングを行うことにより、絶縁膜からなるパターン（図示は省略）を形成する。次に、絶縁膜からなるパターンをマスクとしてドライエッチングを行うことにより、ゲートトレンチＴＲ１を形成する。
好適には、ゲートトレンチＴＲ１は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置される。
次に、図１３および図１４に示すように、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を形成する（図９のステップＳ５）。
このステップＳ５では、まず、図１３に示すように、ゲート絶縁膜ＧＩ１を形成する。このゲート絶縁膜ＧＩ１を形成する工程では、ゲートトレンチＴＲ１の内部では、ゲートトレンチＴＲ１の内壁に、ゲート絶縁膜ＧＩ１を形成する。このとき、ゲートトレンチＴＲ１の外部では、ｐ−型ドリフト層２上、および、ｎ−型半導体領域３上に、ゲート絶縁膜ＧＩ１が形成される。
ゲート絶縁膜ＧＩ１として、例えば、酸化シリコン（ＳｉＯ）膜からなるゲート絶縁膜を、熱酸化法を用いて形成することができる。あるいは、ゲート絶縁膜ＧＩ１として、酸窒化シリコン（ＳｉＯＮ）膜、窒化シリコン（ＳｉＮ）膜、または、窒化シリコン膜の誘電率よりも高い誘電率を有する高誘電率膜からなるゲート絶縁膜を、例えばＣＶＤ法により形成することができる。
このステップＳ５では、次に、図１３および図１４に示すように、ゲート電極ＧＥ１を形成する。このゲート電極ＧＥ１を形成する工程では、ゲート絶縁膜ＧＩ１上に、ゲートトレンチＴＲ１を埋め込むように、ゲート電極ＧＥ１を形成する。
まず、ゲートトレンチＴＲ１の内部では、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたポリシリコン膜からなる導体膜ＣＦ１を、ゲート絶縁膜ＧＩ１上に、ゲートトレンチＴＲ１を埋め込むように、例えばＣＶＤ法を用いて形成する。このとき、ゲートトレンチＴＲ１の外部では、上記したｎ型不純物が導入されたポリシリコン膜からなる導体膜ＣＦ１が、例えばＣＶＤ法を用いて、ｐ−型ドリフト層２上、および、ｎ−型半導体領域３上に、ゲート絶縁膜ＧＩ１を介して形成される。
あるいは、ｎ型不純物が導入されていないポリシリコン膜からなる導体膜ＣＦ１を、ゲートトレンチＴＲ１の内部、ならびに、ｐ−型ドリフト層２上およびｎ−型半導体領域３上に形成した後、上記したｎ型不純物を、イオン注入法を用いてポリシリコン膜からなる導体膜ＣＦ１に導入することもできる。
このステップＳ５では、次に、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を用いてポリシリコン膜からなる導体膜ＣＦ１をパターニングする。このポリシリコン膜からなる導体膜ＣＦ１をパターニングする工程では、ｐ−型ドリフト層２上およびｎ−型半導体領域３上にゲート絶縁膜ＧＩ１を介して形成された導体膜ＣＦ１を例えばドライエッチングにより除去し、ゲートトレンチＴＲ１の内部にのみ導体膜ＣＦ１を残す。これにより、ゲートトレンチＴＲ１の内部に埋め込むように、導体膜ＣＦ１からなるゲート電極ＧＥ１を形成することができる。
なお、図１４に示す例では、ｐ−型ドリフト層２上およびｎ−型半導体領域３上に形成された部分のゲート絶縁膜ＧＩ１も、ポリシリコン膜からなる導体膜ＣＦ１とともに除去される。
次に、図１５に示すように、ｎ型ボディ層４を形成する（図９のステップＳ６）。このステップＳ６では、ｐ−型ドリフト層２の上層部、および、ｎ−型半導体領域３の上層部に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物を、例えばイオン注入法を用いてイオン注入する。これにより、ｐ−型ドリフト層２の上層部、および、ｎ−型半導体領域３の上層部に、ｎ型不純物が導入され、ゲート絶縁膜ＧＩ１と接触したｎ型ボディ層４を形成する。
前述したように、好適には、ステップＳ６にて形成されたｎ型ボディ層４におけるｎ型不純物の濃度は、ステップＳ３にて形成されたｎ−型半導体領域３におけるｎ型不純物の濃度よりも高い。ｎ型ボディ層４におけるｎ型の不純物濃度を、例えば５×１０１５〜1×１０１8ｃｍ−３程度とすることができる。
また、好適には、ｎ型ボディ層４の下面は、ゲートトレンチＴＲ１の底面よりも高くなるように、ｎ型ボディ層４を形成する。これにより、ゲートトレンチＴＲ１が、ｎ型ボディ層４を貫通してｐ−型ドリフト層２の途中に達するように、形成されたことになる。したがって、チャネル領域としてのｎ型ボディ層４の下端が、ゲート絶縁膜ＧＩ１を介してゲート電極ＧＥ１と確実に隣り合うように、ｎ型ボディ層４を配置することができる。
次に、図１６に示すように、ｐ＋型ソース層５を形成する（図９のステップＳ７）。このステップＳ７では、ｎ型ボディ層４の上層部に、例えばホウ素（Ｂ）などのｐ型不純物を、例えばイオン注入法を用いて導入する。これにより、ｎ型ボディ層４の上層部に、ゲート絶縁膜ＧＩ１と接触したｐ＋型ソース層５を形成する。ｐ＋型ソース層５におけるｐ型の不純物濃度を、例えば１×１０１８〜５×１０２０ｃｍ−３とすることができる。
このとき、ｐ−型ドリフト層２、ｎ型ボディ層４、ｐ＋型ソース層５、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１により、ｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴであるＭＯＳＦＥＴ１３が形成される。また、ＭＯＳＦＥＴ１３は、ｐ−型ドリフト層２と隣接して形成されたｎ−型半導体領域３を有し、ｐ−型ドリフト層２とｎ−型半導体領域３とによりスーパージャンクション構造が形成される。すなわち本実施の形態の半導体装置の製造方法は、スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法である。
スーパージャンクション構造を有するＭＯＳＦＥＴ１３によれば、スーパージャンクション構造を有しない場合に対して、ｐ−型ドリフト層２におけるｐ型の不純物濃度を高くしてもソースとドレインとの間の耐圧を高めることができる。すなわち、ＭＯＳＦＥＴ１３の耐圧を確保しつつオン抵抗を低減することができる。したがって、インバータのハイサイドのＭＯＳＦＥＴとして、本実施の形態の半導体装置を用いる場合には、前述した図１および図２を用いて説明したように、インバータＩＮＶ（図１参照）の制御回路ＣＴＣ２（図１参照）が簡単になり、かつ、ｐチャネル型のＭＯＳＦＥＴのオン抵抗を低減することができる。すなわち、好適には、ＭＯＳＦＥＴ１３により、インバータＩＮＶ（図１参照）が形成される。
なお、ゲートトレンチＴＲ１を形成する前に、ｎ型ボディ層４およびｐ＋型ソース層５を形成し、その後、ｐ＋型ソース層５およびｎ型ボディ層４を貫通してｐ−型ドリフト層２の途中の深さ位置に達するように、ゲートトレンチＴＲ１を形成してもよい。この場合も、ゲートトレンチＴＲ１は、半導体膜ＳＣＦの上面からｐ−型ドリフト層２の途中の深さ位置に達するように、形成されることになる。
また、ｎ型ボディ層４およびｐ＋型ソース層５は、ゲート絶縁膜ＧＩ１と接触している。これにより、チャネル領域としてのｎ型ボディ層４の上端が、ゲート絶縁膜ＧＩ１を介してゲート電極ＧＥ１と確実に隣り合うように、ｎ型ボディ層４を配置することができる。
次に、図１７および図１８に示すように、層間絶縁膜ＩＬ１を形成する（図９のステップＳ８）。
このステップＳ８では、まず、図１７に示すように、ｐ＋型ソース層５上、および、ゲート電極ＧＥ１上に、例えば酸化シリコン膜からなる絶縁膜ＩＬ１１を、例えばＣＶＤ法を用いて形成する。
このステップＳ８では、次に、図１８に示すように、絶縁膜ＩＬ１１上に、例えばＢＰＳＧ（Boron Phosphorus Silicon Glass）膜からなる絶縁膜ＩＬ１２を、例えばＣＶＤ法を用いて形成する。これにより、ｐ＋型ソース層５上に絶縁膜ＩＬ１１およびＩＬ１２からなる層間絶縁膜ＩＬ１が形成される。
次に、図１９に示すように、コンタクト溝ＣＴ１を形成する（図９のステップＳ９）。このステップＳ９では、フォトリソグラフィ技術およびエッチング技術を用いることにより、層間絶縁膜ＩＬ１およびｐ＋型ソース層５を貫通してｎ型ボディ層４の途中に達する溝部としてのコンタクト溝ＣＴ１を形成する。
具体的には、まず、層間絶縁膜ＩＬ１上にフォトレジストからなるレジスト膜を塗布し、塗布されたレジスト膜に対して露光および現像を行うことにより、レジストパターン（図示は省略）を形成する。次に、形成されたレジストパターンをマスクとしてドライエッチングを行うことにより、層間絶縁膜ＩＬ１およびｐ＋型ソース層５を貫通してｎ型ボディ層４の途中に達するコンタクト溝ＣＴ１が形成される。
好適には、コンタクト溝ＣＴ１は、平面視において、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に互いに間隔を空けて配置される。
また、好適には、ｎ−型半導体領域３の上方に位置する部分のｐ＋型ソース層５を貫通して、ｎ−型半導体領域３上に位置する部分のｎ型ボディ層４に達するコンタクト溝ＣＴ１を形成する。
なお、ｎ型ボディ層４を形成した後、ｐ＋型ソース層５を形成する前に、ｎ型ボディ層４の上面からｎ型ボディ層４の途中に達する開口部を形成してもよい。そして、平面視において、開口部とゲートトレンチＴＲ１との間に位置する部分のｎ型ボディ層４の上層部に、例えばホウ素（Ｂ）などのｐ型不純物をイオン注入法を用いて導入することにより、ｐ＋型ソース層５を形成してもよい。
次に、図２０および図２１に示すように、ソース電極ＳＥ１およびソース配線ＳＷ１を形成する（図９のステップＳ１０）。
このステップＳ１０では、まず、図２０に示すように、コンタクト溝ＣＴ１の内部では、コンタクト溝ＣＴ１の内部を埋め込むように、導体膜６を形成する。また、コンタクト溝ＣＴ１の外部では、層間絶縁膜ＩＬ１上に、導体膜６を形成する。導体膜６として、例えば窒化チタン（ＴｉＮ）膜またはチタンタングステン（ＴｉＷ）膜からなる導体膜を、例えばスパッタリング法または蒸着法を用いて形成することができる。導体膜６は、導体膜６上に形成される導体膜７の材料であるアルミニウム（Ａｌ）がシリコン（Ｓｉ）の内部へ拡散することを防止する、いわゆるバリア性を有する導体膜である。
このステップＳ１０では、次に、図２１に示すように、例えばエッチング技術またはＣＭＰ（Chemical Mechanical Polishing）法によりコンタクト溝ＣＴ１の外部に形成された部分の導体膜６を除去する。これにより、コンタクト溝ＣＴ１の内部に埋め込まれた導体膜６からなり、ｎ型ボディ層４およびｐ＋型ソース層５と接触したソース電極ＳＥ１が形成される。すなわち、コンタクト溝ＣＴ１を埋め込むようにソース電極ＳＥ１が形成される。
このステップＳ１０では、次に、図２１に示すように、コンタクト溝ＣＴ１の内部に埋め込まれたソース電極ＳＥ１上、および、層間絶縁膜ＩＬ１上に、導体膜７を形成する。導体膜７として、例えばアルミニウム（Ａｌ）膜からなる導体膜、または、アルミニウム膜からなる導体膜に例えばシリコン（Ｓｉ）または銅（Ｃｕ）が含有されたものを、例えばスパッタリング法または蒸着法を用いて形成することができる。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、導体膜７をパターニングする。これにより、導体膜７からなるソース配線ＳＷ１を形成する。
次に、図８に示すように、ドレイン電極ＤＥ１を形成する（図９のステップＳ１１）。このステップＳ１１では、ｐ＋型ドレイン層１からなる半導体基板ＳＵＢの下面に、ドレイン電極ＤＥ１として、例えば銀（Ａｇ）または金（Ａｕ）等を主成分とした合金からなる導体膜を、例えばスパッタリング法または蒸着法を用いて形成する。ドレイン電極ＤＥ１は、半導体基板ＳＵＢと電気的に接続される。
また、ソース配線ＳＷ１を形成した後、図７に示すように、ソース配線ＳＷ１を覆うように絶縁膜ＩＦ１を形成し、フォトリソグラフィ技術およびエッチング技術を用いて、ソース配線ＳＷ１のうちソース用パッドとなる部分上の絶縁膜ＩＦ１を除去して開口部ＯＰ１を形成する。これにより、図７および図８に示すように、ｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴを備えた半導体装置が形成される。
＜半導体膜の下層部におけるスーパージャンクション構造について＞
次に、半導体膜の下層部におけるスーパージャンクション構造について、比較例２の半導体装置の製造方法と対比しながら説明する。図２２は、比較例２の半導体装置の要部断面図である。図２３および図２４は、比較例２の半導体装置の製造工程中における要部断面図である。
図２２に示すように、比較例２の半導体装置では、ｐ−型ドリフト層２、ｎ型ボディ層４、ｐ＋型ソース層５、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１により、ｐチャネル型の縦型ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ１１３が形成される。また、ＭＯＳＦＥＴ１１３は、ｐ−型ドリフト層２と隣接して形成されたｎ−型半導体領域１０３を有し、ｐ−型ドリフト層２とｎ−型半導体領域１０３とによりスーパージャンクション構造が形成される。すなわち比較例２の半導体装置も、実施の形態と同様に、スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴを備えた半導体装置である。
一方、比較例２の半導体装置は、実施の形態の半導体装置と異なり、ｎ−型半導体領域１０３の下面は、ｐ＋型ドレイン層１の上面よりも上方に位置しており、ｎ−型半導体領域１０３は、ｐ＋型ドレイン層１に接触していない。そして、ｎ−型半導体領域１０３の下面とｐ＋型ドレイン層１の上面との間には、ｐ−型ドリフト層１０２が介在している。これは、以下に説明するように、比較例２の半導体装置の製造方法が、実施の形態の半導体装置の製造方法と異なることによる。
比較例２の半導体装置の製造工程では、実施の形態の半導体装置の製造工程のステップＳ１と同様の工程を行って、ｐ＋型ドレイン層１からなる半導体基板ＳＵＢを用意した後、図２３に示すように、ｐ＋型ドレイン層１上に、ｐ型の半導体膜ＳＣＦ１００をエピタキシャル成長させる。具体的には、ｐ＋型ドレイン層１上に、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体膜ＳＣＦ１００を、例えばＣＶＤ法などによりエピタキシャル成長させる。
次に、マスク膜ＭＳＫからなるマスクパターンＭＳＰ１００をマスクとして、ｐ型の半導体膜ＳＣＦ１００の上層部に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物イオンＩＭ１０１を例えばイオン注入法を用いて導入する。この際、ｐ型の半導体膜ＳＣＦ１００の領域であって、マスク膜ＭＳＫにより覆われた領域ＳＣＦ１０１には、ｎ型不純物がイオン注入されない。一方、ｐ型の半導体膜ＳＣＦ１００の領域であって、領域ＳＣＦ１０１と隣接した領域であり、かつ、マスク膜ＭＳＫから露出した領域ＳＣＦ１０２には、ｎ型の不純物イオンＩＭ１０１がイオン注入される。これにより、ｐ型不純物が導入され、かつ、ｎ型不純物が導入されていない領域ＳＣＦ１０１からなるｐ−型ドリフト層２を形成し、ｎ型不純物が導入された領域ＳＣＦ１０２からなるｎ−型半導体領域１０３を形成する。なお、その後の製造工程については、実施の形態の半導体装置の製造工程のステップＳ４〜ステップＳ１１と同様にすることができる。
すなわち、比較例２の半導体装置では、ｐ−型ドリフト層２およびｎ−型半導体領域１０３は、ｐ型の半導体膜ＳＣＦ１００の領域ＳＣＦ１０１にｎ型不純物をイオン注入せず、半導体膜ＳＣＦ１００の領域であって、領域ＳＣＦ１０１と隣接した領域ＳＣＦ１０２にｐ型不純物をイオン注入することにより、形成される。ｐ型の半導体膜ＳＣＦ１００には、ｐ型不純物が導入されている。ｐ−型ドリフト層２は、ｐ型不純物が導入され、かつ、ｎ型不純物が導入されていない領域ＳＣＦ１０１からなり、ｎ−型半導体領域１０３は、ｎ型不純物が導入された領域ＳＣＦ１０２からなる。
ところが、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物イオンＩＭ１０１をイオン注入する際の不純物イオンＩＭ１０１の飛程、すなわち不純物イオンＩＭ１０１がｐ型の半導体膜ＳＣＦ１００を浸透して停止する深さは、ホウ素（Ｂ）などのｐ型の不純物イオンをイオン注入する際の不純物イオンの飛程よりも浅い。そのため、ｎ−型半導体領域１０３の下面は、ｐ＋型ドレイン層１の上面よりも上方に位置し、ｎ−型半導体領域１０３は、ｐ＋型ドレイン層１に接触しない。そして、ｎ−型半導体領域１０３の下面とｐ＋型ドレイン層１の上面との間には、ｎ型不純物が導入されない領域ＳＣＦ１０２からなるｐ−型ドリフト層１０２が介在する。なお、ｐ−型ドリフト層２は、ｎ型不純物が導入されていない領域ＳＣＦ１０１からなるため、ｐ−型ドリフト層２の下面は、ｐ＋型ドレイン層１の上面と等しい高さに位置し、ｐ−型ドリフト層２は、ｐ＋型ドレイン層１に接触する。
したがって、ｐ−型ドリフト層２とｎ−型半導体領域１０３との界面からなるスーパージャンクション構造を、半導体膜ＳＣＦ１００の上面から下面に達するように形成することは、困難である。すなわち、半導体膜ＳＣＦ１００の下層部にはスーパージャンクション構造を形成することができず、ｐ−型ドリフト層２とｎ−型半導体領域１０３との界面の面積を増加させることができない。
このような比較例２の半導体装置では、ｐチャネル型の縦型ＭＯＳＦＥＴにおける耐圧を確保しつつオン抵抗を十分に低減することができず、半導体装置の性能が低下する。すなわち、ｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴでは、スーパージャンクション構造を容易に形成することができないため、耐圧を確保しつつオン抵抗を十分に低減することができず、半導体装置の性能が低下する。
＜エピタキシャル成長を行う工程の工程数について＞
次に、エピタキシャル成長を行う工程の工程数について、比較例３の半導体装置の製造方法と対比しながら説明する。図２５は、比較例３の半導体装置の要部断面図である。図２６および図２７は、比較例３の半導体装置の製造工程中における要部断面図である。
図２５に示すように、比較例３の半導体装置では、ｐ−型ドリフト層２０２、ｎ型ボディ層４、ｐ＋型ソース層５、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１により、ｐチャネル型の縦型ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ２１３が形成される。また、ＭＯＳＦＥＴ２１３は、ｐ−型ドリフト層２０２と側壁ＳＳ２０１を介して隣り合うｎ−型半導体領域２０３を有し、ｐ−型ドリフト層２０２とｎ−型半導体領域２０３とによりスーパージャンクション構造が形成される。すなわち比較例３の半導体装置も、実施の形態と同様に、スーパージャンクション構造を有するｐチャネル型のトレンチゲート型としての縦型ＭＯＳＦＥＴを備えた半導体装置である。
比較例３の半導体装置の製造工程では、実施の形態の半導体装置の製造工程のステップＳ１およびステップＳ２と同様の工程を行って、ｎ型の半導体膜ＳＣＦをエピタキシャル成長させた後、図２６に示すように、ｎ型の半導体膜ＳＣＦ上に、酸化シリコン膜からなる絶縁膜ＩＦ２１０を形成する。次に、図２６に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、ｎ型の半導体膜ＳＣＦからなり、柱状形状を有するｎ−型半導体領域２０３と、ｎ−型半導体領域２０３上の絶縁膜ＩＦ２１０からなるキャップＣＡ２１１を形成する。
次に、ｐ＋型ドレイン層１からなる半導体基板ＳＵＢ上に、ｎ−型半導体領域２０３およびキャップＣＡ２１１を覆うように絶縁膜ＩＦ２００を形成した後、異方性エッチングを行うことにより、図２６に示すように、ｎ−型半導体領域２０３の側面上に形成された部分の絶縁膜ＩＦ２００からなる側壁ＳＳ２０１を形成する。このとき、隣り合う２つのｎ−型半導体領域２０３の間に位置する部分のｐ＋型ドレイン層１の上面は、露出する。
次に、図２７に示すように、ｐ＋型ドレイン層１上に、ｎ−型半導体領域２０３、側壁ＳＳ２０１およびキャップＣＡ２１１を覆うように、ｐ型の半導体膜ＳＣＦ２００をエピタキシャル成長させる。ｐ型の半導体膜ＳＣＦ２００は、後の工程でｐ−型ドリフト層２０２となる半導体膜である。これにより、図１１を用いて説明した構造と類似した構造が得られる。なお、その後の製造工程については、実施の形態の半導体装置の製造工程と同様にすることができる。
このように、比較例３の半導体装置の製造工程では、半導体膜のエピタキシャル成長を行う工程数が２つである。そのため、半導体装置の製造工程における工程数が増加し、製造コストが増加するおそれがある。
さらに、比較例３の半導体装置の製造工程では、ｐ−型ドリフト層２０２とｎ−型半導体領域２０３を形成するために、絶縁膜ＩＦ２００を形成し、異方性エッチングする工程を行う必要がある。そのため、半導体装置の製造工程における工程数が増加し、製造コストが増加するおそれがある。また、比較例３では、絶縁膜ＩＦ２００からなる側壁ＳＳ２０１に欠陥が生成されやすく、生成された欠陥を介して側壁ＳＳ２０１を横切ってリーク電流が流れやすくなり、耐圧が低下するおそれがある。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態の半導体装置では、ｐ−型ドリフト層２およびｎ−型半導体領域３は、ｐ型の半導体基板ＳＵＢ上にエピタキシャル成長したｎ型の半導体膜ＳＣＦの領域ＳＣＦ１にｐ型不純物をイオン注入し、領域ＳＣＦ１と隣接した領域ＳＣＦ２にｐ型不純物をイオン注入しないことにより、形成される。ｐ−型ドリフト層２は、ｐ型不純物が導入された領域ＳＣＦ１からなり、ｎ−型半導体領域３は、ｐ型不純物が導入されていない領域ＳＣＦ２からなる。
すなわち、本実施の形態の半導体装置の製造方法では、ｐ型の半導体基板ＳＵＢ上にエピタキシャル成長したｎ型の半導体膜ＳＣＦの領域ＳＣＦ１にｐ型不純物をイオン注入し、ｎ型の半導体膜ＳＣＦの領域であって、領域ＳＣＦ１と隣接した領域ＳＣＦ２にｐ型不純物をイオン注入しない。これにより、ｐ型不純物が導入された領域ＳＣＦ１からなるｐ−型ドリフト層２、および、ｐ型不純物が導入されていない領域ＳＣＦ２からなるｎ−型半導体領域３を形成する。
例えばホウ素（Ｂ）などのｐ型の不純物イオンＩＭ１をイオン注入する際の不純物イオンＩＭ１の飛程、すなわち不純物イオンＩＭ１がｎ型の半導体膜ＳＣＦを浸透して停止する深さは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物イオンＩＭ１０１（図２４参照）をイオン注入する際の不純物イオンＩＭ１０１の飛程よりも深い。そのため、ｐ−型ドリフト層２の下面は、ｐ＋型ドレイン層１の上面と等しい高さに位置し、ｐ−型ドリフト層２は、ｐ＋型ドレイン層１に接触する。一方、ｎ−型半導体領域３は、ｐ型不純物が導入されていない領域ＳＣＦ２からなるため、ｎ−型半導体領域３の下面は、ｐ＋型ドレイン層１の上面と等しい高さに位置し、ｎ−型半導体領域３は、ｐ＋型ドレイン層１に接触する。
したがって、ｐ−型ドリフト層２とｎ−型半導体領域３との界面からなるスーパージャンクション構造を、半導体膜ＳＣＦの上面から下面に達するように、容易に形成することができる。すなわち、半導体膜ＳＣＦの下層部、すなわち半導体膜ＳＣＦのうちｐ＋型ドレイン層１と接触する部分にもスーパージャンクション構造を形成することができ、ｐ−型ドリフト層２とｎ−型半導体領域３との界面の面積を増加させることができる。
このようなスーパージャンクション構造を有する実施の形態の半導体装置では、比較例２の半導体装置に比べ、ｐチャネル型の縦型ＭＯＳＦＥＴにおける耐圧を確保しつつオン抵抗を十分低減することができ、半導体装置の性能を向上させることができる。例えば、インバータのハイサイドのＭＯＳＦＥＴとして、本実施の形態の半導体装置を用いる場合には、比較例２の半導体装置に比べ、インバータの制御回路が簡単になり、かつ、ｐチャネル型のＭＯＳＦＥＴのオン抵抗を低減することができる。
また、本実施の形態の半導体装置の製造工程では、半導体膜のエピタキシャル成長を行う工程数が１つである。そのため、本実施の形態の半導体装置の製造工程では、比較例３の半導体装置の製造工程に比べ、半導体装置の製造工程における工程数を低減することができ、製造コストを低減することができる。
さらに、本実施の形態の半導体装置の製造工程では、ｐ−型ドリフト層２とｎ−型半導体領域３を形成するために、絶縁膜ＩＦ２００（図２６参照）を形成し、異方性エッチングする工程を行う必要がない。この点においても、本実施の形態の半導体装置の製造工程では、比較例３の半導体装置の製造工程に比べ、半導体装置の製造工程における工程数を低減することができ、製造コストを低減することができる。また、本実施の形態では、比較例３に比べ、絶縁膜ＩＦ２００からなる側壁ＳＳ２０１（図２６参照）に生成された欠陥により耐圧が低下することを、防止または抑制することができる。
ｐ＋型ドレイン層１上にｎ型の半導体膜ＳＣＦをエピタキシャル成長させる場合、ｐ＋型ドレイン層１上にｐ型の半導体膜ＳＣＦ１００（図２４参照）をエピタキシャル成長させる場合に比べ、エピタキシャル成長後の熱処理などの際に、ｐ＋型ドレイン層１中の例えばホウ素などからなるｐ型不純物がｎ型の半導体膜ＳＣＦ中に拡散しやすい。そのため、ｐ＋型ドレイン層１上にｎ型の半導体膜ＳＣＦをエピタキシャル成長により形成する場合、ｐ型不純物がｐ＋型ドレイン層１からｎ型の半導体膜ＳＣＦ中に拡散することを防止または抑制するため、エピタキシャル成長後の熱処理などのプロセス条件が大きく制約される。したがって、ｐ＋型ドレイン層１上にｎ型の半導体膜ＳＣＦをエピタキシャル成長により形成し、形成されたｎ型の半導体膜ＳＣＦを残してＭＯＳＦＥＴの一部として用いることは、プロセス条件が大きく制約される点で、困難であった。
一方、本実施の形態では、ｎ型の半導体膜ＳＣＦのうち主要な部分である領域ＳＣＦ１にｐ型不純物を導入することにより、ｐ型不純物が導入された領域ＳＣＦ１からなるｐ−型ドリフト層２が形成される。そのため、ｎ型の半導体膜ＳＣＦのうち主要な部分である領域ＳＣＦ１は、ｎ型の半導体膜ＳＣＦとしては残らない。
また、本実施の形態では、ｎ型の半導体膜ＳＣＦのうち残された領域ＳＣＦ２からなるｎ−型半導体領域３が形成される。しかし、ｐ＋型ドレイン層１からｎ−型半導体領域３にｐ型不純物が少し拡散したとしても、ｐ−型ドリフト層２とｎ−型半導体領域３との界面に形成されるスーパージャンクション構造に与える影響は、それほど大きくない。
すなわち、本願発明者は、ｐ＋型ドレイン層１上のｎ型の半導体膜ＳＣＦのエピタキシャル成長という、従来困難なエピタキシャル成長を利用し、ｎ型の半導体膜ＳＣＦのうち、主要な部分以外の部分である領域ＳＣＦ２を残してｎ−型半導体領域３を形成することにより、良好なスーパージャンクション構造を形成できることを、初めて見い出した。
なお、比較例３の半導体装置の製造工程では、図２７を用いて説明したように、後の工程でｐ−型ドリフト層２０２となるｐ型の半導体膜ＳＣＦ２００をエピタキシャル成長させる際に、ｐ型不純物がｐ＋型ドレイン層１からｎ型の半導体膜ＳＣＦ中に拡散するおそれがある。したがって、ｐ型の半導体膜ＳＣＦ２００をエピタキシャル成長させる際のプロセス条件が大きく制約されるので、高品質なｐ型の半導体膜ＳＣＦ２００をエピタキシャル成長させることができない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ｐ＋型ドレイン層
２ ｐ−型ドリフト層
３ ｎ−型半導体領域
４ ｎ型ボディ層
５ ｐ＋型ソース層
６、７ 導体膜
１０〜１３ ＭＯＳＦＥＴ
ＡＲ１ セル領域
ＡＲ２ ゲート配線引き出し領域
ＡＲ３ 領域
ＢＡＴ 電源
ＢＤ１ 接着層
ＣＦ１ 導体膜
ＣＨＰ１ 半導体チップ
ＣＮＶ コンバータ
ＣＴ１ コンタクト溝
ＣＴＣ１、ＣＴＣ２ 制御回路
ＤＥ１ ドレイン電極
ＤＩ ダイオード
ＤＰ ダイパッド
ＧＥ１ ゲート電極
ＧＥ２、ＧＥ３ 外周ゲート電極
ＧＩ１ ゲート絶縁膜
ＧＩ２ 外周ゲート絶縁膜
ＧＮＤ 接地電位
ＩＦ１、ＩＬ１１、ＩＬ１２ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＭ１ 不純物イオン
ＩＮＶ インバータ
ＬＤ、ＬＤ１、ＬＤ２ リード
ＭＯＴ モータ
ＭＲ 封止樹脂
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ 側面
ＭＳＫ マスク膜
ＭＳＰ マスクパターン
ＯＰ１、ＯＰ２ 開口部
ＰＤＧ ゲート用パッド
ＰＤＳ ソース用パッド
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＫＧ 半導体パッケージ
ＰＭＰ ポンプ
ＲＹ リレー
ＳＣＦ 半導体膜
ＳＣＦ１、ＳＣＦ２ 領域
ＳＥ１ ソース電極
ＳＵＢ 半導体基板
ＳＷ１ ソース配線
ＴＲ１ ゲートトレンチ
ＴＲ２ 外周ゲートトレンチ
ＶＣＣ 電源電位
ＷＡ ワイヤ

Claims (9)

  1. （ａ）ｐ型の半導体基板を用意する工程、
    （ｂ）前記半導体基板上にｎ型の半導体膜をエピタキシャル成長させる工程、
    （ｃ）前記半導体膜の第１領域にｐ型の第１不純物をイオン注入し、前記半導体膜の第２領域であって、前記第１領域と隣接した前記第２領域に前記第１不純物をイオン注入しないことにより、前記第１不純物が導入された前記第１領域からなるｐ型の第１半導体領域、および、前記第１不純物が導入されていない前記第２領域からなるｎ型の第２半導体領域を形成する工程、
    （ｄ）前記半導体膜の上面から前記第１半導体領域の途中まで達する第１溝部を形成する工程、
    （ｅ）前記第１溝部の内壁にゲート絶縁膜を形成する工程、
    （ｆ）前記ゲート絶縁膜上に、前記第１溝部を埋め込むようにゲート電極を形成する工程、
    （ｇ）前記第１半導体領域の上層部、および、前記第２半導体領域の上層部に、ｎ型の第３半導体領域を形成する工程、
    （ｈ）前記第３半導体領域の上層部に、ｐ型の第４半導体領域を形成する工程、
    （ｉ）前記第３半導体領域および前記第４半導体領域と接触したソース電極を形成する工程、
    （ｊ）前記半導体基板と電気的に接続されたドレイン電極を形成する工程、
    を有し、
    前記第１半導体領域、前記第３半導体領域、前記第４半導体領域、前記ゲート絶縁膜および前記ゲート電極により、トランジスタが形成され、
    前記（ｂ）工程では、ｎ型の第２不純物が導入された前記半導体膜をエピタキシャル成長させ、
    前記（ｃ）工程では、前記第２不純物が導入され、かつ、前記第１不純物が導入されていない前記第２領域からなるｎ型の前記第２半導体領域を形成し、
    前記（ｇ）工程では、前記第１半導体領域の上層部、および、前記第２半導体領域の上層部に、ｎ型の第３不純物をイオン注入することにより、前記第３半導体領域を形成し、
    前記（ｇ）工程にて形成された前記第３半導体領域における前記第３不純物の濃度は、前記（ｃ）工程にて形成された前記第２半導体領域における前記第２不純物の濃度よりも高い、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程にて形成された前記第１半導体領域は、前記半導体基板と接触している、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記第２領域をマスク膜により覆い、前記第１領域を前記マスク膜から露出させる工程、
    （ｃ２）前記マスク膜から露出した前記第１領域に前記第１不純物をイオン注入し、前記マスク膜により覆われた前記第２領域に前記第１不純物をイオン注入しないことにより、前記第１半導体領域および前記第２半導体領域を形成する工程、
    （ｃ３）前記（ｃ２）工程の後、前記第２領域を覆う前記マスク膜を除去する工程、
    を含む、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程は、
    （ｉ１）前記第４半導体領域を貫通して前記第３半導体領域に達する第２溝部を形成する工程、
    （ｉ２）前記第２溝部を埋め込むように前記ソース電極を形成する工程、
    を含む、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板の第１主面上に前記半導体膜をエピタキシャル成長させ、
    前記（ｊ）工程では、前記半導体基板の前記第１主面と反対側の第２主面に前記ドレイン電極を形成する、半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、
    前記（ｉ１）工程では、前記第４半導体領域を貫通して、前記第２半導体領域上に位置する部分の前記第３半導体領域に達する前記第２溝部を形成する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記トランジスタによりインバータが形成される、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記第３半導体領域の下面は、前記第１溝部の底面よりも高い、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記第３半導体領域および前記第４半導体領域は、前記ゲート絶縁膜と接触している、半導体装置の製造方法。
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