JP3545590B2 - 半導体装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、電力制御用の半導体装置に係わり、特に、制御端子の容量の最適化により、安定性を向上し得る半導体装置に関する。
【0002】
【従来の技術】
一般に、電力制御用の半導体装置としては、MOS構造を有する制御端子(以下、ゲートという)により、大電力を制御可能なIGBT(Insulated Gate Bipolar Transistor)又はIEGT(Injection Enhanced Gate Bipolar Transistor)等が広く用いられている。
【0003】
図64はこの種のIGBTの構成を示す断面図である。このIGBTは、p型エミッタ層1にコレクタ電極2が形成されており、p型エミッタ層1におけるコレクタ電極2とは反対側の表面にはn型ベース層3が形成されている。n型ベース層3の表面にはp型ベース層4が選択的に拡散形成されている。各p型ベース層4の表面にはn型ソース層5が選択的に形成されている。
【0004】
一方のn型ソース層5からp型ベース層4及びn型ベース層3を介して他方のp型ベース層4及びn型ソース層5に至る領域上には、ゲート絶縁膜6を介して、ゲート電極7が設けられている。また、各p型ベース層4上及びn型ソース層5上には共通のエミッタ電極8が設けられている。
【0005】
このIGBTをターンオンさせるためには、エミッタ電極8側に対して正となる電圧(主電圧)をコレクタ電極2側に印加した状態において、エミッタ電極8に対して正である電圧をゲート電極7に印加する。これにより、n型ベース層3とn型ソース層5とに挟まれたp型ベース層4表面にn型チャネルが形成され、電子電流がn型ベース層3に流れ込む。一方、正孔電流がp型エミッタ層1からn型ベース層3に流れ込み、これによってn型ベース層3に導電変調が起こりIGBTがターンオンする。
【0006】
一方、ターンオフさせるには、エミッタ電極8に対して0または負である電圧をゲート電極7に印加する。これにより、n型チャネルが消失してn型ベース層3への電子注入がなくなり、やがてIGBTはターンオフする。この状態でも主電圧は印加されている。
【0007】
なお、実際に製品化されるIGBTは、このような個々の微細なIGBTがチップ内に集積されて製造される。すなわち、図64で述べたIGBTは、チップ内の全部のIGBTのうち、1つのゲート電極7の両端の2つのIGBTからなるセルと呼ばれる単位領域のものである。これら各セルのIGBTが互いに並列に集積形成され、チップ状のIGBTが形成される。
【0008】
しかしながら以上のようなIGBTの如き半導体装置は、チップ内又はセル内におけるオン電流(コレクタ電流)の不均一性やゲート電圧VG の不安定性などにより、電流制御が不可能となる恐れがあり、この場合、IGBT自体が破壊される可能性に発展する。
【0009】
なお、このようなゲート電圧VG の不安定性は、ゲート回路に混入したノイズ、あるいは各ゲート抵抗の特性のバラつきや各IGBTの僅かな不均一性などからなる攪乱要因により生じる。
【0010】
例えば、図65に示すように、オン状態の2つのIGBT1及びIGBT2において、一方のIGBT1のゲート抵抗300Ωに一瞬(約10nsec)だけ1Vのノイズが混入すると、図66に示すように、ゲート電圧VG が他方のIGBT2に偏り、図67に示すように、オン電流が他方のIGBT2にのみ流れる現象が生じる。
【0011】
また、この現象は一例に過ぎず、この他、ゲート電圧VG の振動やセル内での電流集中などの現象が起こる可能性がある。なお、いずれの現象にしてもIGBTが高電圧、高電流状態のときに発生すると、IGBTの破壊に至る可能性をもつため、半導体装置の信頼性を低下させている。
【0012】
一方、この種の半導体装置は、信頼性の向上を図るための短絡保護方式が知られている。図68は係る短絡保護方式を説明するための回路図であり、図69はこの半導体装置の外観を示す平面図である。
【0013】
この半導体装置は、主素子としての主IGBT素子M1と、電流検知用のセンスIGBT素子S1とが電気的に並列に接続され、同一チップ内に形成された構造を有する。但し、チップ内のデバイス領域の比は、センスIGBT素子S1を「1」としたとき、主IGBT素子M1が「100〜1000」の範囲内にある。
【0014】
ここで、主IGBT素子M1に流れる電流は、センスIGBT素子S1のエミッタに接続された抵抗Rsにおける電圧降下により、検知される。すなわち、短絡等に起因して大電流がセンスIGBT素子S1に流れると、抵抗Rsに電圧降下が生じる。この電圧は、図68に示すように、ゲート回路にコレクタが接続されたトランジスタTr1のベースに電流を流す。これにより、トランジスタTr1がオンし、主IGBT素子M1及びセンスIGBT素子S1のゲート電圧を低下させる。
【0015】
しかしながら、この短絡保護方式は以下のような問題がある。
ターンオン、ターンオフのように瞬時に動作モードが変化するとき、検知される電流は、IGBTチップ全体の電流に対応しない場合がある。このため、短絡時に、保護動作を生じない場合が多々ある。また、製造上のばらつきが大きいという問題がある。
【0016】
さらに、主IGBT素子M1と同一チップ内にセンスIGBT素子S1を設けるので、主IGBT素子M1の有効面積を狭くする問題がある。また、大電流の検知からゲート電圧の低下に至るまでのフィードバックループが長いので、保護の遅れや不安定な発振などが生じ易い。また、一旦、センスIGBTS1を形成すると、保護レベルの調整等が極めて困難である問題がある。さらに、半導体装置が、主IGBT素子M1のコレクタ、ゲート及びエミッタの3端子に加え、センスIGBT素子S1のエミッタを有する4端子構造になる問題がある。すなわち、半導体装置が複雑な構造になり、コストを増大させてしまう問題がある。
【0017】
次に、ターンオフ時の半導体装置の保護に関して述べる。
図70の(a)は主IGBT素子M1のターンオフ時に、主IGBT素子M1に印加される電圧VCEと、主IGBT素子M1を流れる電流ICEとの時間変化を示すタイムチャートである。図70の(b)は図70の(a)に示した電圧波形を微分したタイムチャートである。いずれの図も、MOSゲート回路に直列に接続されるゲート抵抗Rgが小のときを実線で示し、Rgが大のときを破線で示している。
【0018】
主IGBT素子M1に限らず、パワー素子は、高周波信号で駆動する場合、ターンオフ時の損失(電圧と電流の積を時間で積分したもの)を低減させる必要があるので、ターンオフ速度を速くするためにゲート抵抗Rgを小さくする必要がある。但し、Rgが小の波形は、図70の(b)に示すように、ターンオフ時間が短い分、dV/dtのピーク値が大きい。なお、目標の電圧VCEが一定のため、図70の(b)に示す2つの微分波形は、時間軸と形成する面積が互いに等しくなっている。
【0019】
さて、このようにゲートRgを小にして主IGBT素子M1に印加される電圧VCEの上昇率dV/dtを高くした場合、dV/dtのピーク値が一定値を超えると、dV/dtに比例して流れる変位電流により、主IGBT素子M1がターンオフに失敗して破壊される問題がある。
【0020】
一方、ゲート抵抗Rgを大にしてdV/dtによる破壊から主IGBT素子M1を保護すると、ターンオフ速度が遅くなり、ターンオフ損失が増えてスイッチングの高速化が困難となる問題がある。
【0021】
【発明が解決しようとする課題】
以上説明したように従来の半導体装置は、ゲート電圧のVG の不安定性などにより、電流制御が不可能となって素子自体が破壊される可能性がある。
【0022】
また、短絡保護に関しては、大電流の検知からゲート電圧の低下に至るまでのフィードバックループが長いので、保護の遅れや不安定な発振などが生じ易い問題がある。
【0024】
本発明は上記実情を考慮してなされたもので、高電圧、大電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上し得る半導体装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
本発明は、高コレクタ電圧時にゲートが負の微分容量(CG =dQG /dVG 、但しQG はゲートに蓄積されている電荷)をもつことがIGBTの破壊の主な原因の一つであるという、本発明者等により見出された知見に基づいてなされている。すなわち、本発明の骨子は、常にゲートの負の微分容量を無くすことにより、装置の安定性を向上させ、もって、装置を破壊から保護することにある。
【0027】
次に、本発明の基となる知見について説明する。
【0028】
本発明者等は、図44に示すように、1200V用高耐圧IGBT(東芝製、商品名GT25Q101、n型ベース層3の長さ=約100μm以上で、不純物濃度=5×1013cm−3以下)に関し、ゲート電荷Qcのゲート電圧VG 依存性(の傾き=ゲート容量)を種々のコレクタ電圧VCEについて実験により調べた。なお、ゲート電圧VG は、横軸で示す直流バイアスに約15V振幅の1パルスのサイン波が重畳されている。すなわち、測定では、測定中の素子の温度上昇を回避する観点から周知のC−V測定法が使えないため、1パルスのサイン波をゲートに与え、その間ゲートに流入する電荷を同時に計測し、オシロスコープの水平軸にゲート電圧、垂直軸に電荷量を入力することにより、図44の結果を得ている。なお、この時のサイン波の周波数は10〜20kHzである。
【0029】
図示するように、コレクタ電圧VCEが881Vのとき、ゲート電圧VG の上昇とともにゲート電荷QG が減少し、ゲートの負の微分容量が現れている。
【0030】
図45及び図46は図44の実験内容をシミュレーションした結果であり、同様の結果が得られている。すなわち、シミュレーション結果より算出したゲート容量においては、図46に示すように、高コレクタ電圧VCE時に、ゲートしきい値Vth以上で負の容量が現れている。
【0031】
この負の容量は、次の(M1)〜(M3)のメカニズムにより現れて(M4)の作用効果を引き起こす、と考えられる。
【0032】
(M1)高コレクタ電圧時に、p型エミッタ層1から注入された正孔がn型ベース層3中の高電界により加速されて、n型ベース層3とゲート絶縁膜6との界面に到達する。(M2)高コレクタ電圧時には、n型ベース層3の電位はゲート電圧VG よりも高いため、n型ベース層3の界面に正孔のチャネル(蓄積層)が形成される。(M3)この正孔のチャネルの正電荷により、ゲート電極7内に負の電荷が誘起され、ゲートの負容量が引き起こされる。
【0033】
(M4)このようなゲートの負の容量は、ゲート抵抗をゲート電極7に接続した時、負のC・R時定数により、ゲート電圧VG の不安定性を生じさせ、図66に示した如き、ゲート電圧VG の上昇又は下降を生じさせ、さらにはゲート電圧VG を振動させてゲート回路を制御不能にする可能性がある。
【0034】
このような負の容量は、以下に述べるように数式を用いても表現可能である。図47は上述した(M1)〜(M3)の現象をより詳しく示している。この図47は、図48に示す等価回路に置換可能である。但し、容量と各部電圧との関係は図49に示す等価回路となる。
【0035】
図48に示す等価回路より、p型ベース層4界面のnチャネルを通ってn型ベース層3に注入される電子電流Iは、次の(1)式で示される。
【0036】
=g n−ch(VGE−Vth n−ch)…(1)
但し、g n−chは相互コンダクタンスを示し、Vth n−chはnチャネルのしきい値電圧を示す。
【0037】
一方、p型エミッタ層1から注入されるホール電流Iは、IGBT(IEGT)のpnpトランジスタ部分の電流増幅率βを用い、次の(2)式のように示される。
【0038】
=βI …(2)
ホール電流Iは、全てn型ベース層3界面のpチャネルを通ってp型ベース層4に流れると考えると、次の(3)式で表すことができる。
【0039】
=g p−ch(Vpch −VGE−Vth p−ch)…(3)
このとき(1)式及び(3)式を夫々(2)式に代入すると、各部電圧の関係式が次の(4)式に示すように得られる。
【0040】
p−ch(Vpch −VGE−Vth p−ch)=βg n−ch(VGE−Vth n−ch)…(4)
一方、図49に示す等価回路より、ゲートに蓄えられる電荷ΔQは、次式で示される。ΔQ=CG−S ΔVGE+CG−p−chΔ(VGE−Vpch
なお、(4)式より、Δ(VGE−Vpch )=−β(g n−ch/g p−ch)ΔVGEとなるので、ゲート容量Cは、次の(5)式で示すことができる。
【0041】
=ΔQ/ΔVGE=CG−S −CG−p−ch・β・g n−ch/g p−ch…(5)
ここで、右辺の第2項は、負の値であり、これが負の容量を引き起こす。
【0042】
以上の負の(微分)容量に関する知見は、本発明者等の研究により始めて得られたものである。
【0043】
続いて、この知見に基づく本発明の骨子について詳しく説明する。
【0044】
図50及び図51は図46に示した負の容量を模式的に示した図である。ゲート容量Cは、n型ベース層3/ゲート絶縁膜6/ゲート電極7で構成される容量C2と、(n型ソース層5・p型ベース層4)/ゲート絶縁膜6/ゲート電極7で構成される容量C1との並列合成容量と考えられる。
【0045】
ここで、容量C1は、図52に示すように、ゲート電圧Vとは無関係にほぼ一定値をとる。容量C2は、図53に示すように、ゲート電圧Vに対して階段状に減少する。容量C2においては、図46から推測可能なように、正の容量C2と負の容量C2との比が約2:1である。
【0046】
本発明では、積極的にC1を増加させることにより、図54に示すように、容量C2を底上げし、C2による負の容量を打ち消している。具体的には、C1≧C2=(1/2)C2とする。すなわち、次の(6)式を満足するとき、ゲート容量Cが常に零又は正の値になり、負の値をもたない。
【0047】
【数1】
Figure 0003545590
【0048】
なお、(6)式は、例えばn型ベース層3を含むMOS構造の面積(容量C2に対応)と、n型ソース層5・p型ベース層4を含むMOS構造の面積(容量C1に対応)とを用いてマスクパターンを設計することにより、容易に実現可能である。また、(6)式の実現方法は、MOS構造の面積に限らず、MOS構造におけるゲート絶縁膜の厚さや材質(誘電率ε)を容量C1,C2に対応させて設計してもよい。さらに、(6)式は、本質的に等価な置換であれば、「MOS構造の面積」の如き別の表現、あるいは「容量C2の面積/ゲートの全面積=2/3以下」の如き別の関係式を用いて示してもよい。
【0049】
上の知見は、以下に示すように実験的にも確認され、かつn型ベース層3の長さの如き、素子設計上のパラメータとの関連性も確認されている。なお、ここにいうn型ベース層3の長さ(以下、Nベース長ともいう)は、p型エミッタ層1とp型ベース層4の底部との間のn型ベース層3の距離に相当する。
【0050】
図55は、実際に4つのIGBTを用い、n型ベース層3の長さとC1/(C2+ +C1)との関係を確認したグラフである。n型ベース層3の長さが100μmのとき、C1/(C2+ +C1)の値が0.33から0.2に(1/3から1/5)に低下している。
【0051】
これは、Nベース長が長くなるに従い、n型ベース層3中のキャリア蓄積量を多くする必要があるため、ゲート長LG を長くするという従来の考え方に起因している。すなわち、ゲート長LG を長くすることにより、電子のMOSチャネルからの注入を促進し、より低オン電圧を実現するという従来の設計方法から来ている。そのため、C2+ の値を増大させ、C1/(C2+ +C1)の値を小さくしている。その結果、C2− も大きくなり、負のゲート容量を生じさせ易い状況になっている。
【0052】
そこで、図55上に示す如き、C1/(C2+ +C1)=0.33のIGBT(Nベース長=約63μm;以下、IGBT素子Aという)と、C1/(C2+ +C1)=0.2のIGBT(Nベース長=100μm;以下、IGBT素子Bという)について、前述同様にノイズパルスにより、ゲートの不安定性を調べた。
【0053】
具体的には、図56に示すように、2つのIGBT素子A1,A2を並列接続し、一方のIGBT素子A2のゲートにノイズパルスを与え、ゲート電圧の挙動を観察する実験を行なった。また同様の実験を2つのIGBT素子B1,B2についても行なった。
【0054】
その結果、IGBT素子A1,A2を並列接続した場合には、ノイズパルスにより一時的なゲート電圧の変動はあるものの、直ぐにゲートバイアス電圧(ゲート信号で与えている電圧)に安定的に収束する。
【0055】
一方、IGBT素子B1,B2では、図57に示すように、ノイズパルスを与えた後、ゲート電圧VG1,VG2の振動が収束せず、逆に大きくなっている。しかも、IGBT素子B2にノイズパルスを与えたので、他方のIGBT素子B1のゲート電圧VG1も大きく振動し、並列素子B1,B2間で負の容量による不安定による発振が起こっている。
【0056】
この実験結果より、C1/(C2+ +C1)≧0.33では確実に不安定性は生ぜず、C1/(C2+ +C1)≦0.2では、発振,電流不均一等の不安定性を生じる。そのため、不安定性を考慮すると、C1/(C2+ +C1)の値は少なくとも、0.2(=1/5)より大きいことが必要で、0.33(=1/3)以上であることが望ましい。
【0057】
また、Nベース長が100μm以上の素子では、従来の設計方法に従えば、C1/(C2+ +C1)が0.2程度に下がるので、本発明は特にNベース長が100μm以上の素子で有効である。
【0058】
Nベース長が300μm以上の素子では、C1/(C2+ +C1)の値が(1/10)=0.1程度と、0.2を下回るので、Nベース長が300μm以上の素子では少なくとも値を1/5=0.2まで引き上げることが不安定性の改善のために有効である。
【0059】
以上はプレーナ型素子に関しての説明であるが、トレンチ型素子の場合にも同様の負のゲート容量を生じることを発明者等の研究により確認した。但し、トレンチ型素子では、C2+ :C2− の比がプレーナ型素子とは若干異なっている。
【0060】
図58はゲートのとばし無しのトレンチ型IEGT素子の構成を示す図であり、図59はゲートのとばし有りのトレンチ型IEGT素子の構成を示す図であって、図60はこれら2種類のIEGT素子に関し、ゲート容量におけるゲート電圧依存性の計算結果を示す図である。なお、本明細書中、「とばし」の語は、n型ソース層5の省略を意味している。
【0061】
すなわち、とばし無しのIEGT素子TAは、図58に示すようにプレーナ型のゲート絶縁膜6及びゲート電極7に代えて、n型ソース層5の表面にはp型ベース層4を介してn型ベース層3に達する深さまで溝(トレンチ)が掘られている。溝内は、n型ベース層3とn型ソース層5とに挟まれたp型ベース層4側面に設けられたゲート絶縁膜6tに囲まれて埋込み型のゲート電極7tが配置されている。このゲート電極7tは、図示しないゲート端子に接続されている。
【0062】
一方、とばし有りのIEGT素子TBは、図59に示すように、図58に示す構成とは異なり、n型ソース層5を有するp型ベース層4と、n型ソース層5の省略されたp型ベース層4とが溝間で交互に配置されている。
【0063】
ここで、とばし無しのIEGT素子TAは、図60に示すように、ゲート容量が負の値になる部分が若干ある。また、とばし有りのIEGT素子TBでは、大きな負のゲート容量CG が生じている。
【0064】
この種のトレンチ型素子の場合、ゲート容量Cの変化が複雑であるが、C2+ :C2− の比は概ね、とばし無しの構成で、C2+ :C2− =5:1であり、とばし有りの構成で、C2+ :C2− =4:1となっている。
【0065】
このため、とばし無しの構成では、C1/(C2+ +C1)の値を1/6以上とすることが好ましい。同様に、とばし有りの構成では、C1/(C2+ +C1)の値を1/5以上とすることが好ましい。
【0066】
なお、図60中、ゲート電圧が4.5V付近に負のピークが生じるが、この負のピークは、コレクタ電流が小さい値の小電流領域に生じるため、破壊の影響が少ないので、考慮しない。
【0067】
また、次に本発明者らの研究による半導体装置の制御方法について説明する。この制御方法は、主に短絡時の保護に関係する。
【0068】
本発明者らの研究により、図61及び図62(a)〜(b)に示すように、IGBTが短絡状態になると、通常動作に比べ、ゲートに蓄積される電荷が減少する知見が得られた。すなわち、ゲートに蓄積される電荷が通常動作よりも減少した状態を短絡状態として検知する。また、短絡状態を検知したとき、ゲート電圧を低下させることにより、IGBTを短絡から保護できる。
【0069】
図63はこの知見に基づき試作された保護回路のブロック図である。主IGBT素子M1のゲート回路に直列に電荷検出回路(charge counter)CCが接続される。
【0070】
一方、ゲート回路とアースとの間にはトランジスタTr1が接続されている。
【0071】
ここで、差動アンプAM1は、ゲート電圧を参照しつつ、電荷検出回路CCに検出されたゲートの電荷量について所定値(図61に示すprohibited area )以下か否かを判定する。差動アンプAM1は、電荷量が所定値以下のとき、トランジスタTr1にベース電流を与えてTr1をオン状態に制御し、ゲート電圧を低下させる。
【0072】
なお、ゲートの電荷量の検知方式としては、任意の回路による電圧又は電流の検知などが適宜使用可能となっている。
【0073】
またさらに、dV/dtの検出に関する半導体装置の制御方法についても説明する。この半導体装置は、主スイッチング素子に電気的に並列にdV/dtの検出素子を有し、この検出素子の検出結果に基づいてゲート抵抗の抵抗値を制御するものである。
【0074】
これにより、主スイッチング素子が破壊しない範囲でターンオフを速くできるので、オフ損失を低減でき、素子特性を向上できる。
【0075】
さて、上述した本発明に関する知見及び骨子に基づいて、具体的には以下のような解決手段が実現される。
【0076】
請求項1に対応する発明は、第1導電型ベース層と、この第1導電型ベース層の表面に形成された第2導電型エミッタ層と、この第2導電型エミッタ層に形成されたコレクタ電極と、前記第1導電型ベース層における前記第2導電型エミッタ層とは反対側の表面に形成された第2導電型ベース層と、この第2導電型ベース層の表面に形成された第1導電型ソース層と、この第1導電型ソース層と前記第2導電型ベース層とに形成されたエミッタ電極と、前記第1導電型ソース層の表面から前記第2導電型ベース層を貫通して前記第1導電型ベース層の途中の深さまで形成されたトレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極とを備え、前記コレクタ電極と前記エミッタ電極との間に電圧が印加されたとき、ゲート電圧の動作範囲内において、ゲートの容量は、常に正値又は零値であることを特徴とする半導体装置である。
【0078】
また、請求項2に対応する発明は、請求項1に対応する発明において、ゲート容量が常に正値又は零値である条件は、ゲート電極ゲート絶縁膜第1導電型ベース層で構成される容量のうち正の容量をC2 とし、第1導電型ソース層、第2導電型ベース層、ゲート絶縁膜及びゲート電極で構成される容量をC1としたとき、C1/(C2 +C1)の値が1/6以上であることを特徴とする半導体装置。
【0079】
さらに、請求項に対応する発明は、請求項2に対応する発明において、第2導電型ベース層の底部から第2導電型エミッタ層までの第1導電型ベース層の長さは100μm以上であることを半導体装置である。
また、請求項に対応する発明は、請求項1に対応する発明において、ゲート電極とエミッタ電極との間に接続された容量をさらに具備する半導体装置である。
【0087】
(作用)
従って、請求項1に対応する発明は以上のような手段を講じたことにより、コレクタ電極とエミッタ電極との間に電圧が印加されたとき、ゲート電極からみた容量が常に正値又は零値であるので、高コレクタ電圧時のゲートの負の微分容量を無くしたことにより、高電圧、高電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上させることができる。
【0089】
さらに、請求項に対応する発明は、ゲート容量が常に正値又は零値である条件を、ゲート電極、ゲート絶縁膜、第1導電型ベース層で構成される容量のうち正の容量をC2 とし、第1導電型ソース層、第2導電型ベース層、ゲート絶縁膜及びゲート電極で構成される容量をC1としたとき、C1/(C2 +C1)の値を1/6以上としたので、請求項1に対応する作用を容易且つ確実に奏することができる。
【0090】
また、請求項に対応する発明は、第2導電型ベース層の底部から第2導電型エミッタ層までの第1導電型ベース層の長さを100μm以上としたので、請求項に対応する作用を例えばコレクタ電圧1200V程度以上の高耐圧の半導体装置に実現させることができる。
【0091】
さらに、請求項に対応する発明は、ゲート電極とエミッタ電極の間に容量を接続することにより、ゲートの負の容量の発生を阻止できる。
【0096】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【0097】
(第1の実施形態)
図1は、第1の実施形態に係るIGBTの構成を示す平面図であり、図2は図1のIIA−IIA線及びII B− II 線矢視断面図であって、図64と同一部分については同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ述べる。なお、以下の各実施形態についても同様にして重複した説明を省略する。
【0098】
すなわち、本実施形態に係る半導体装置は、ゲートの負の容量を無くした構成により、ゲート電圧の安定化を図るものであって、図1及び図2に示すように、p型ベース層4が部分的にゲート絶縁膜6の全幅にわたってn型ベース層3上に形成されている。このため、n型ベース層3とゲート絶縁膜6とが接する界面部分の面積が従来よりも小さくされた構成となっている。
【0099】
具体的には、ゲート電極7とゲート絶縁膜6界面の面積SG (いわゆる、ゲート電極7の面積)と、ゲート絶縁膜6を介してゲート電極7とn型ベース層3とが重なり合う部分の面積SNBとの比が次の(7)式で規定された構成となっている。
【0100】
【数2】
Figure 0003545590
【0101】
なお、この(7)式は前述した(6)式と等価な関係を示している。すなわち、(7)式は、(6)式における容量C1が全ゲート容量の1/3以上との規定を逆方向から述べたものであり、容量C2に対応する面積SNBを全ゲート容量に対応する面積の2/3以下と規定したものである。
【0102】
また、テラスゲート等、ゲート絶縁膜6の厚さtoxが部分的に異なる場合は、次の(8)式を満たすように、IGBTが設計される。
【0103】
【数3】
Figure 0003545590
【0104】
次に、このようなIGBTの動作について説明する。
【0105】
前述同様にIGBTがターンオンする際に、高コレクタ電圧時には、p型エミッタ層1から注入された正孔がn型ベース層3中の高電界により加速されて、n型ベース層3とゲート絶縁膜6との界面に到達する。
【0106】
高コレクタ電圧時には、n型ベース層3の電位はゲート電圧よりも高いため、n型ベース層3の界面に正孔のチャネル(蓄積層)が形成される。
【0107】
この正孔のチャネルの正電荷により、IIA−IIA断面に沿ってゲート電極7内に負電荷が誘起される。
【0108】
しかしながら、このIGBTは、従来とは異なり、II B− II 断面に示す部分で、p型ベース層4中のゲート絶縁膜6との界面にnチャネルが生成され、このnチャネルによりゲート電極7中の負電荷が打ち消されてゲート電極7に正電荷が誘起され、負の容量が生じない。また、高コレクタ電圧時に正孔がエミッタ電極8に排出されるために、さらに負の容量を生じにくくしている。よって、ゲート電圧の安定を確保することができる。
【0109】
上述したように第1の実施形態によれば、コレクタ電極1とエミッタ電極8との間に電圧が印加されたとき、ゲート電極7からみた容量が常に正値又は零値であるので、高コレクタ電圧時のゲートの負の微分容量を無くしたことにより、高電圧、高電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上させることができる。
【0110】
また、コレクタ電極1とエミッタ電極8との間の電流がしゃ断状態のとき、ゲート電極7からみた容量の最小値を当該容量の最高値の1/3以上とするため、ゲート絶縁膜6のうちのn型ベース層3に接する部分の面積SNBをゲート電極7の全面積SG の2/3以下に制限したので、前述した作用効果を容易且つ確実に奏することができる。
【0111】
また、n型ベース層3の長さを100μm以上としたので、前述した作用効果を1200V以上の高耐圧のIGBTに実現させることができる。
【0112】
(第2の実施形態)
次に、本発明の第2の実施形態に係るIGBTについて説明する。
【0113】
図3はこのIGBTの構成を示す平面図である。本実施形態は、第1の実施形態の変形構成であり、p型ベース層4の平面形状を変形させたものであって、具体的には図66に示すように、部分的にゲート絶縁膜の全幅にわたってn型ベース層3上に形成されるp型ベース層4を梯子形の平面形状としている。
【0114】
以上のような構成としても、第1の実施形態と同様の効果を得ることができ、また、p型ベース層4のパターンが図1に示す構成よりも均一的に形成されるので、より一層ゲート電圧の安定性の向上を期待することができる。
【0115】
(第3の実施形態)
次に、本発明の第3の実施形態に係るIGBTについて説明する。
【0116】
図4はこのIGBTの構成を示す断面図である。本実施形態は、第1の実施形態の変形構成であり、p型ベース層4の変形構成であって、具体的には図4に示すように、ゲート電極7の中央部直下のn型ベース層3表面に選択的にp型層10が形成されている。
【0117】
ここで、p型層10は、図示しないが、エミッタ電極8直下の各p型ベース層4に接続されている。
【0118】
このような構成により、p型層10の電位はエミッタ電位に固定される。このため、高コレクタ電圧時でも、p型層10の表面は低電圧に保持される。
【0119】
ここで、ゲート電圧が正であると、p型層10の表面に反転層が形成されることにより、第1の実施形態と同様に、ゲート電圧を正に保持することができる。
【0120】
なお、本構造は、特に2kV以上の高耐圧のIGBTに有効である。例えば高耐圧IGBTの場合、オン状態において、キャリアの蓄積と低オン抵抗化とを図るため、ゲート幅Lを例えば60μm以上にすることが好ましい。この場合、p型層は、ゲート幅Lの1/3以上の幅(例えば20μm幅)とすればよい。
【0121】
本構造によれば、ゲート幅Lが広いためにp型層10とp型ベース層4との一体化が可能になり、低オン抵抗化をも併せて実現することができる。
【0122】
(第4の実施形態)
次に、本発明の第4の実施形態に係る半導体装置について説明する。
【0123】
図5はこの半導体装置の構成を示す斜視断面図であり、図6はこの半導体装置の構成を示す平面図であり、図7は図6のVII A−VII A線及びVII B− VII 線矢視断面図である。
【0124】
本実施形態は、第1の実施形態の変形構成であり、n型ベース層3中におけるゲート絶縁膜6との界面の正孔を積極的に排出させる構成であって、具体的には図5乃至図7に示すように、n型ベース層3の表面にp型層11を選択形成したIGBT領域と、このp型層11をソースとしたpチャネルMOSFET領域とが1チップ内に設けられている。
【0125】
ここで、pチャネルMOSFETは、IGBT領域のp型層11がn型ベース層3表面で長手方向に延長されてなるp型ソース層11sと、IGBTのp型ベース層4がn型ベース層3表面で長手方向に延長されてなるp型ドレイン層4dと、IGBTのエミッタ電極8がp型ベース層4上及びn型ソース層5上で長手方向に延長されてp型ドレイン層4d上に選択的に形成されたエミッタ電極8eとを備えている。
【0126】
また、pチャネルMOSFETは、p型ドレイン層4dの一部上、p型ソース層11sの一部上及びこれら両層4d,11s間のn型ベース層3上にゲート絶縁膜6を介してゲート電極12が形成されている。なお、このゲート電極12は、エミッタ電極8eに電気的に接続されており、IGBTのゲート電極7とは電気的に絶縁されている。
【0127】
また、p型ソース層11s上には、その長手方向に沿ってフローティング電極13が形成されている。フローティング電極13は、pチャネルMOSFET領域からIGBT領域にかけてp型層11s,11の電位を均一化させるためのものであり、IGBT及びpチャネルMOSFETにおける各電極7,8,8e,12とは絶縁され、電位的に浮いた状態となっている。
【0128】
次に、このような半導体装置の動作を説明する。
【0129】
前述同様にIGBTがターンオンする際に、コレクタ電圧の印加時には、p型エミッタ層1から注入された正孔がn型ベース層3中の高電界により加速されて、n型ベース層3とゲート絶縁膜6との界面に到達する。このとき、IGBTのp型層11は電位的に浮いており、n型ベース層3とゲート絶縁膜6との界面におけるキャリア蓄積を阻止しない。そのため、本実施形態では、オン電圧の上昇はおこらない。
【0130】
ここで、高コレクタ電圧の印加時には、n型ベース層3の電位はゲート電圧よりも高いため、n型ベース層3の界面に正孔のチャネル(pチャネル)が形成される。
【0131】
すなわち、高コレクタ電圧時には、このpチャネルにより、pチャネルMOSFETのp型ソース層11sとp型ドレイン層4dとが短絡される一方、p型層11及びp型ソース層11sの電位が数V上昇する。
【0132】
これにより、pチャネルMOSFETにおいては、IGBTのp型層11からの正孔電流がp型ソース層11s及びpチャネルを介してp型ドレイン層4dに流れ、p型ソース層11sの電位がpチャネルMOSFETのVth(例えば4V程度)に固定される。
【0133】
従って、IGBTのn型ベース層3表面の正孔をもp型層11から排出できるので、負のゲート容量を発生させず、ゲート電圧の安定性を向上させることができる。この際、Cの容量は後述する(11)式に従う。
【0134】
(第5の実施形態)
次に、本発明の第5の実施形態に係るIGBTについて説明する。
【0135】
図8はこのIGBTの構成を示す断面図であり、図64とは異なる部分について述べる。本実施形態は、容量C1を増加させる(6)式の方法とは異なり、結果的にエミッタ電位を用いてゲートの負の容量を阻止する構成であり、具体的には図8に示すように、ゲート絶縁膜6及びゲート電極7を介してn型ベース層3に対向したゲート電極7上の絶縁膜14uの厚さが、ゲート電極7上の絶縁膜14の他の部分よりも薄く形成された構造となっている。なお、各IGBTのエミッタ電極8は、ゲート電極7上の絶縁膜14,14u上を通って互いに接続されている。
【0136】
このような構造により、エミッタ電極8の負電位が絶縁膜14uの薄い層を介してゲート電極7に正電荷を誘起させ、結果的にゲートの負の容量を阻止することができるので、第1及び第2の実施形態と同様の効果を実効動作領域を減らさずに実現することができる。
【0137】
(第6の実施形態)
次に、本発明の第6の実施形態に係るIGBTパッケージについて説明する。図9はこのIGBTパッケージの構成を示す回路図である。このIGBTパッケージ21は、本発明に係るIGBTをパッケージ化のときの容量設計により実現した構成であり、IGBTのパッケージ内のゲートG・エミッタE間に容量Cが接続されている。
【0138】
これにより、容量C1を増加させ、ゲートの負の容量の発生を阻止することができる。
【0139】
なお、図10に示すように、図9に示す構成に加え、IGBTパッケージ22内のゲートG・エミッタE間において、容量Cに直列に抵抗Rを接続してもよい。このような構成としても、容量C1の増加による前述した効果に加え、抵抗Rが配線インダクタンスによる振動を防止するため、一層安定性を向上させることができる。
【0140】
(第7の実施形態)
次に、本発明の第7の実施形態に係るIGBTパッケージについて説明する。図11はIGBTパッケージの構成を示す回路図である。このIGBTパッケージ23は、2つのIGBT(領域又はチップ)の両ゲート電極間に容量Cと抵抗Rと直列接続された構成である。なお、IGBTパッケージ23の各ゲート電極Gは、個別にゲート抵抗RG1,RG2を介して図示しないゲートバイアス回路に接続可能となっている。
【0141】
ここで、ゲートG間に挿入された容量Cは、IGBT本来のC2、C1に対し、次の(9)式を満たす値である。
【0142】
【数4】
Figure 0003545590
【0143】
(9)式は、ゲートG間に挿入される容量Cが、第6の実施形態の1/2倍であることを示している。これは、図66に示したように、2つのIGBTのゲート電圧VG が上下対称に動くので、挿入した容量Cによるゲート電圧VG への影響は、ゲート・エミッタ間に容量を挿入した時の2倍の効果となるからである。
【0144】
このような構成により、IGBTを並列接続した場合の電流不均一を阻止することができる。
【0145】
なお同様に、図12に示すように、IGBTパッケージ24内は、3つのIGBTを並列接続し、各ゲート電極G間を個別に容量C,抵抗Rの直列回路で互いに接続した構成としてもよい。
【0146】
この3並列の場合には、容量Cは次の(10)式のように示される。
【0147】
【数5】
Figure 0003545590
【0148】
また、4つ以上のIGBTを並列させてなるIGBTパッケージも同様に、第6の実施形態の容量Cに比べて(1/IGBT個数)倍の値をもつ容量C(及び抵抗R)を各ゲート間に接続すればよい。
【0149】
但し、スター形に各IGBT間に容量Cを挿入する場合には、容量Cは、IGBTの個数によらず、次の(11)式を満たす値となる。
【0150】
【数6】
Figure 0003545590
【0151】
(第8の実施形態)
次に、本発明の第8の実施形態に係るIEGTについて説明する。
【0152】
図13はこのIEGTの構成を示す平面図であり、図14は図13のXIV A−XIV A線矢視断面図及びXIV B− XIV 線矢視断面図である。本実施形態は、第1及び第2の実施形態をトレンチ型素子に適用した変形例であり、具体的には図13及び図14に示すようにプレーナ型のゲート絶縁膜6及びゲート電極7に代えて、n型ソース層5の表面にはp型ベース層4を介してn型ベース層3に達する深さまで溝(トレンチ)が掘られている。
【0153】
溝内は、n型ベース層3とn型ソース層5とに挟まれたp型ベース層4側面に設けられたゲート絶縁膜6tに囲まれて埋込み型のゲート電極7tが配置されている。このゲート電極7tは、図示しないゲート端子に接続されている。
【0154】
また、各溝間において、2つのn型ソース層5が各溝表面に個別に接するように形成されたp型ベース層4は、n型ベース層3の表面に選択的に形成されている。すなわち、各溝間においては、図14のXIV B− XIV 間に示す如き各n型ソース層5及びp型ベース層4を有するIEGT領域と、図14のXIV A−XIVA間に示す如き各n型ソース層5及びp型ベース層4を持たない素子無効領域とが交互に形成されている。
【0155】
ここで、素子無効領域では、IEGT領域におけるp型エミッタ層1の深さに比べ、p型エミッタ層1が深く形成されている。
【0156】
以上のように、部分的にp型エミッタ層1を深く形成した構成により、部分的にn型ベース層3中の高電界を打消してp型エミッタ層1から注入される正孔の加速の度合を低減し、n型ベース層3とゲート絶縁膜6tとの界面に到達する正孔の量を低減して反転層を生じさせないので、負の容量を打消すことができる。
【0157】
なお、この部分的にp型エミッタ層1を深くした構成は、ゲート端子に接続されるがn型ソース層5及びp型ベース層4に接してない無効なゲート電極7tに適用しても、負の容量を打ち消すことができる。
【0158】
(第9の実施形態)
次に、本発明の第9の実施形態に係るIEGTについて説明する。
【0159】
図15はこのIEGTの構成を示す断面図であり、図58とは異なる部分について述べる。本実施形態は、n型ベース層3の高電界の影響を小さくして負の容量を阻止する構成であって、具体的には図15に示すように、通常2つであるn型ソース層5の個数を各ゲート間毎に1つとし、且つ各ゲート間の距離WGを小さくした構成である。なお、この第9乃至第12の実施形態は、個々には述べないが、図13とは異なり、n型ソース層5及びp型ベース層4は表面のストライプ方向に沿っては一定の構成となっている。
【0160】
また、各ゲート間の距離WGは、例えば3〜4μm程度に設計されている。
【0161】
以上のような各ゲート間の距離WGを3〜4μm程度に小さくした構成により、電子の注入量を増やすことができるので、n型ベース層3中の高電界の影響を小さくでき、もって、負のゲート容量を阻止することができる。
【0162】
また、n型ソース層5を各ゲート間毎に1つとした構成により、容易且つ確実に、各ゲート間の距離WGを3〜4μm程度に小さくすることができる。
【0163】
(第10の実施形態)
次に、第10の実施形態に係るIEGTについて説明する。
【0164】
図16はこのIEGTの構成を示す断面図であり、図59とは異なる部分について述べる。本実施形態は、とばし領域のゲート電極における負電荷の排出を図るものであり、具体的には図16に示すように、n型ソース層5をもたないp型ベース層4間に配置された無効なゲート電極7tが、ゲート端子との接続に代えて、エミッタ端子に接続された構成となっている。
【0165】
以上のような構成により、ゲート電極7tをエミッタに対して一定電位に固定するので、とばし領域のゲート電極7tに生じる負電荷を排出させ、もって、ゲート電極7tにおける負電荷の影響を阻止することができる。
【0166】
(第11の実施形態)
次に、第11の実施形態に係るIEGTについて説明する。
【0167】
図17はこのIEGTの構成を示す断面図であり、図59とは異なる部分について述べる。本実施形態は、負のゲート容量の減少を図るため、とばし領域と、IEGT領域とをグループ化したものであって、具体的には図17に示すように、2つのとばし(n型ソース層5の無い)領域と、2つのIEGT領域とが交互に配置されている。なお、とばし領域と、IEGT領域との個数の比は、2:2(=1:1)となっている。
【0168】
また、とばし領域内の埋込み型のゲート電極7tは、エミッタ端子に接続されている。一方、図中にGで示されるゲート電極7tは、通常通り、ゲート端子 (図示せず)に接続されており、以下同様とする。
【0169】
以上のようなIEGTは、図59に示す構成のとばしの個数比(1:1)と同一のとばしの個数比にもかかわらず、図59に示す構成とは異なり、とばし領域のゲート電極7tがエミッタに対して一定電位に固定されるので、前述同様に、負のゲート容量を抑制することができる。
【0170】
また、無効なゲートは、使用するゲート電極とは電位的に分離してアース又は固定電位に接続することにより、ゲート電位に接続した場合に比べ、特性が向上する。すなわち、ゲート容量が減るので、零電位に落とすときのスイッチング速度が向上される。また、余分な容量がないことにより、素子動作が安定するので、信頼性を向上できる。具体的には、SOA(safety operating area )を広げることができる。
【0171】
なお、変形例としては、図18に示すように、とばし領域及びIEGT領域を夫々m個づつグループ化すると、(n−1)個の無効なゲートをエミッタに対して一定電位に固定することができる。
【0172】
なお、本実施形態では、とばし領域とIEGT領域との個数が互いに同数である場合についてのみ説明したが、これに限らず、とばし領域とIEGT領域とが互いに異なる場合の個数比に対しても同様に実施できる。また、1個のとばし領域に対するIEGT領域の個数比は、1〜4個の範囲内にあることが高耐圧や大電流等の素子特性上からも好ましい。また、これは個数比であるため、実際にはm個のとばし領域と、m〜4m個のIEGT領域とが交互に配置可能なことを示している。
【0173】
(第12の実施形態)
次に、第12の実施形態に係るIEGTについて説明する。
【0174】
図19はこのIEGTの構成を示す断面図である。本実施形態は、第11の実施形態の変形構成であり、トレンチ酸 化膜界面での界面再結合により消滅するキャリア数を少なくし、n型ベース層3中の蓄積キャリア量の増加を図るものであって、具体的には図19に示すように、例えば3つのとばし領域中の2つのゲート電極とエミッタ端子との間に、エミッタ端子を正電位側とし、ゲート電極を負電位側として直流電源30を挿入した構成となっている。
【0175】
以上のような構成により、とばし領域のゲート電極7tにおけるゲート絶縁膜6tとのn型ベース層3とのトレンチ酸化膜界面には、反転層(inversion layer )あるいは界面蓄積層(accumulation layer)が形成され、界面での電子濃度nと、界面での正孔濃度pとは互いにいずれかが他に比べて非常に多数となる関係をもつ(n《p又はn》p)。
【0176】
ここで、一般に高注入状態で、酸化膜界面で消滅するキャリアは、(1cm、1秒当り)Us=s(p)/(p+n)で表せる。但し、sは界面再結合速度である。
【0177】
このとき、界面で再結合するキャリアは、図20に示すように、p=nで最大となる。これは例えばゲート電極7tとエミッタ端子とが同電位である場合にp=約nとなる。
【0178】
しかしながら、本実施形態のIEGTは、とばし領域中のゲート電極7tに電圧が印加され、ゲート絶縁膜6tとn型ベース層3との界面がn《p、又はn》pの状態となっているので、トレンチ酸化膜界面での再結合量を低減させ、n型ベース層3中の蓄積キャリアを増大でき、もって、負のゲート容量を低減させることができる。
【0179】
なお、とばし領域中のゲート電極7tに印加する電圧は0.5V程度よりも小さい電圧でも有効である。このため、電圧の印加に代えて、高濃度にドープしたポリシリコンゲートにより、ゲートにビルトイン電圧を生じさせる構成としても、外部から電圧を印加することなく、同等の作用効果を得ることができる。
【0180】
(第13の実施形態)
第13〜第19の実施形態は短絡状態からの素子の保護に関する。
【0181】
図21及び図22は、第13の実施形態に係る半導体装置の短絡保護システムを示す回路図である。この短絡保護システムは、図63に示した構成と同様に短絡時の半導体装置の保護を図るものである。
【0182】
概略的には、この短絡保護システムは、ゲート容量CG(通常動作で10nF)を持つ主IGBT素子(型番:GT25Q101)M1のゲートとそのゲート駆動回路(gate driver) Gd1との間に、C12、R4及びR5を有する電圧ブリッジ回路と、この電圧ブリッジ回路に接続された差動アンプ(型番:LF356)AM1と、差動アンプAM1から出力を受けてゲート・アース間を導通状態にするトランジスタTr1(型番:MPSA56)とを備えた短絡保護回路SCPが挿入されている。
【0183】
ここで、電圧ブリッジ回路は、差動アンプAM1の反転入力端子に主IGBT素子M1のゲート電荷に対応する電圧を供給し、非反転入力端子にゲート電荷が図23に示す禁止領域(prohibited area )内にあるか否かを判定するための基準電圧を供給する機能をもっている。この電圧ブリッジ回路は、R4(RRef )又はR4に接続された電源Vref の調整により、図23に示すように、ゲート電荷の禁止領域をダイナミックに変更可能となっている。
【0184】
差動アンプAM1は、主IGBT素子M1のゲートに蓄積されたゲート電荷をC12の両端の電圧から検知し、検知結果が禁止領域に入るか否かをCG、C12、R4及びR5からなる電圧ブリッジ回路により検知し、ゲート電荷が禁止領域内にあるとき、出力をトランジスタTr1のベースに与える機能を有する。
【0185】
なお、ゲートとゲート駆動回路との間の抵抗R1は、ゲート容量CGとキャパシタC12との間の不要な振動を除去する機能を有し、短い配線長のときにはより小さい値への変更あるいは省略が可能である。
【0186】
次に、このような半導体装置の短絡保護システムの動作を述べる。
通常時、主IGBT素子M1は、その動作範囲内で電流がオン/オフされている。このとき、差動アンプAM1は、主IGBT素子M1のゲート電荷をC12の両端の電圧から検知し、検知結果が禁止領域の外にあることを電圧ブリッジ回路により検知している。
【0187】
一方、短絡時、主IGBT素子M1は大電流が流れると共に、ゲート電荷が図23内の禁止領域に入る。
【0188】
差動アンプAM1は、ゲート電荷が禁止領域に入ったことを検知し、出力をトランジスタTr1のベースに与える。トランジスタTr1は、ベース入力により、オン状態となり、抵抗R8及びダイオードDなどを介してゲートとアースとを導通させ、ゲート電圧を低下させる。
【0189】
ゲート電圧の低下により、主IGBT素子M1がオフ状態となると共に、ゲート電荷が禁止領域から脱して通常動作領域に入り、主IGBT素子M1が保護される。
【0190】
ここで例えば、図24に示すように、本実施形態の短絡保護回路SCPが無い場合、短絡時に約200Aの電流が主IGBT素子M1に流れる。一方、本実施形態のように短絡保護回路SCPを挿入すると、主IGBT素子M1に流れる電流値が抑制される。また、Vref の変更により、保護動作を開始する電流値を任意に設定することができる。
【0191】
上述したように本実施形態によれば、電圧ブリッジ回路にてゲート電荷を検出し、差動アンプAM1がゲート電荷が禁止領域にあるか否かを検知し、禁止状態のとき、トランジスタTr1がゲート電圧を低下させてゲート電荷を通常動作領域に入れて主IGBT素子M1を破壊から保護することができる。
【0192】
また、本実施形態の短絡保護回路SCPは、図22に示したように、ゲート駆動回路Gd1と主IGBT素子M1のゲートとの間に挿入するだけで、主IGBT素子M1に短絡保護機能を付加することができる。このため、既設のIGBT、又はIGBTを用いた装置に容易に適用できる。すなわち、センスIGBT素子S1を内蔵していないIGBTチップでも短絡保護機能を付加することができる。また、短絡保護回路は、IC化などによりゲート駆動回路に内蔵できるため、コストをほとんど上昇させずに実現できる。
【0193】
短絡保護回路は、小さい面積で実現でき、ゲート電荷の検知からゲート電圧の低下に至るまでのフィードバックループを短縮できるので、従来とは異なり、保護の遅れや不安定な発振を解消することができる。
【0194】
Vref 等の調整によって保護レベルを電気的に制御できる。このため、主IGBTの温度や動作モードなどの状況に応じ、短絡保護方法をプログラミングすることができる。
【0195】
(第14の実施形態)
図25は、第14の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【0196】
本実施形態は、第13の実施形態を改良した変形例である。すなわち、第13の実施形態は、ゲート電荷をゲート回路に直列に挿入したキャパシタC12の両端の電圧で検知している。しかし、この第13の実施形態では、キャパシタC12の電圧分担によってゲート電圧が変化するため、主IGBT素子M1がオン状態のとき(ゲートに正電圧が印加されるとき)、ゲート駆動回路Gd1が与えた電圧より若干低い電圧が主IGBT素子M1のゲートに印加されてしまう。
【0197】
一方、本実施形態は、ゲートに蓄積された電荷を、ゲート駆動回路Gd1の電源配線を流れる電流に基づいて、検出している。
【0198】
図示するように、ゲート駆動回路Gd1の入力抵抗は非常に高いので、ゲートに流れ込む電荷は、次式に示すように、ゲート駆動回路Gd1に流入する電流I1と流出する電流I2との差を積分して得られる。
【0199】
QG=∫(I1−I2)dt
以下、前述同様に、図示しない差動アンプにより、ゲート電荷が禁止領域に入るか否かを検知し、ゲート電荷が禁止領域に入るとき、ゲート電圧を低下させて主IGBT素子M1を短絡から保護する。
【0200】
上述したように本実施形態によれば、第13の実施形態の効果に加え、ゲート駆動回路からゲートに印加される電圧を低減させずに、ゲート電荷を検知して短絡保護動作を実現することができる。
【0201】
(第15の実施形態)
図26は、第15の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【0202】
本実施形態は、第14の実施形態の変形である。具体的には本実施形態は、図26及び次式に示すように、抵抗Rccでの電圧降下により、ゲート駆動回路Gd1における流入電流I1と流出電流I2とを検知し、さらに両電流I1,I2の差を積分して、ゲートに流れ込む電荷QGを検知する。
【0203】
QG=∫−(V1−V2)/Rcc dt
但し、I1=V1/Rcc、 I2=V2/Rcc
このような構成としても、第14の実施形態と同様の効果を得ることができる。
【0204】
なお、本実施形態は、図27に示すように変形できる。すなわち、図27に示すように、両電流I1,I2の差を抵抗Raにより取り出し、積分回路によって次式に示すように、ゲートに蓄積された電荷QCを検知してもよい。
【0205】
QG=2・R1・C・V3/Rcc
このように変形しても同様の効果を得ることができる。
【0206】
(第16の実施形態)
図28は第16の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【0207】
本実施形態は、第14又は第15の実施形態の変形である。具体的には本実施形態は、図28に示すように、カレントミラー回路を通して電流を検出し、この電流をキャパシタCに流し込むことにより、次式に示すように、ゲートに流れ込む電荷QGがキャパシタCの両端の電圧差V4に基づいて検知する。
【0208】
QG=C・V4・r
但し、r;mirror current factor
このような構成としても、第15又は第16の実施形態と同様の効果を得ることができる。また、本実施形態においては、カレントミラー回路のミラー側トランジスタTr13,Tr14のチップ上の実効面積を入力側トランジスタTr11,Tr12のそれよりも小さくすると、回路の消費電力が低減されるため、有利である。この実効面積の比率は、ミラー側トランジスタTr13,Tr14を1としたとき、入力側トランジスタTr11,Tr12を5〜1000の範囲内にすることが望ましい。
【0209】
(第17の実施形態)
図29は、第17の実施形態に係る半導体装置の短絡保護システムにおけるゲート駆動回路及びゲート電荷の検出方法を示す回路図である。
【0210】
本実施形態は、第16の実施形態にて図28に示した構成が、図29に示すように、ゲート駆動回路Gd1をも含めて具体化されている。
【0211】
図29において、入力端子INの電位に連動するTr11〜Tr14がゲート駆動回路Gd1に対応し、ゲート駆動回路Gd1のTr13,Tr14を流れる電流を取出すためのTr15〜Tr18がカレントミラー回路に対応する。但し、説明の便宜上、図面中ではこれらの複合回路を符号Gd1で示す。
【0212】
ゲート駆動回路Gd1は駆動出力端子OUTから電流を出力する。カレントミラー回路は取出し端子OUTREFから電流を出力する。なお、駆動出力端子OUTに流れる電流と取出し端子OUTREFに流れる電流とは、ミラートランジスタの実効面積の比率に比例し、取出し端子OUTREFの電圧とは無関係である。
【0213】
本実施形態は、以上のような具体的な構成により、第16の実施形態と同様の効果を容易且つ確実に得ることができる。
【0214】
(第18の実施形態)
図30は、第18の実施形態に係る半導体装置の短絡保護システムを示す回路図であり、破線部分には図29に示した回路が挿入される。
【0215】
本実施形態は、第17の実施形態を、図21と同様の電圧ブリッジ回路を用いた回路に適用させた構成となっている。このような構成としても、第13及び第17の実施形態と同様の効果を得ることができる。
【0216】
また、本実施形態は、図31又は図32に示すように変形できる。図31又は図32に示す変形例は、短絡保護用のトランジスタTr1がゲート駆動回路Gd1の入力側に配置され、このトランジスタTr1に差動アンプAM1の出力を与える回路である。
【0217】
これらの変形例は、ゲート駆動回路Gd1の高抵抗入力部分にてトランジスタTr1(例えばMPSA56)がアースとの導通動作を実行するので、短絡保護時にもゲート駆動回路Gd1に大電流が流れず、ゲート駆動回路Gd1に電気的な損失や発熱を生じる可能性が少ないという利点をもっている。
【0218】
また、トランジスタTr1は、ゲート駆動回路Gd1の高抵抗入力部分の信号をアースに導通可能であればよいので、ゲート駆動回路Gd1の出力側に設ける場合に比べて小形化できる。なお、図32に示す変形例は、図31に示す構成に比べ、エミッタ電位が安定するため、動作の安定化を図ることができる。
【0219】
(第19の実施形態)
図33は、第19の実施形態に係る半導体装置の短絡保護システムの構成を示すブロック図である。
【0220】
この実施形態は、第13〜第18の実施形態の変形例であり、具体的には図33に示すように、PWM(pulse width modulation)コントローラ31、デジタル論理回路32、アナログゲート駆動回路33及び主IGBT素子M1が順次接続されている。
【0221】
ここで、PWMコントローラ31は、デジタル論理回路32から受ける動作状態に基づいて、ゲート信号及びIGBT制御データをデジタル論理回路32に与えるものである。
【0222】
デジタル論理回路32は、PWMコントローラ31から受けるゲート信号をゲート波形制御部32aを通してアナログゲート駆動回路33に与えるものであり、また、アナログゲート駆動回路33から受ける検知結果に基づいて短絡保護を開始するか否かを判定し、判定結果をアナログゲート駆動回路33の監督回路(supervisor)33aに与える機能をもっている。
【0223】
また、デジタル論理回路32は、省略可能であるが、他の短絡保護システムとの間で互いに動作状態を通信する機能32bをもっている。
【0224】
アナログゲート駆動回路33は、デジタル論理回路32から受けるゲート信号に基づいて、主IGBT素子M1のゲートに駆動信号を与えるものであり、また、主IGBT素子M1のゲート電荷、ゲート電圧、コレクタ電圧Vc、コレクタ電流Ic、温度Tjなどの検知結果をデジタル論理回路32に与えると共に、デジタル論理回路32から受ける判定結果に基づいて駆動信号を制御する監督回路33aを備えている。
【0225】
以上のような構成としても、第13〜第18の実施形態と同様の効果を得ることができる。また、主IGBT素子M1の温度や動作モードなどの状況に応じ、短絡保護方法を容易且つ確実にプログラミングすることができる。
【0226】
(第20の実施形態)
第20〜第24の実施形態はターンオフ時のdV/dtの上昇からの素子の保護に関する。
【0227】
図34は、第20の実施形態に係る半導体装置の構成を示す断面図である。図示するように、p+ 型エミッタ層41の一方の表面にはコレクタ電極42が形成されている。p+ 型エミッタ層41の他方の表面には、n型バッファ層43及びn− 型ベース層44が順次形成されている。
【0228】
n− 型ベース層44の表面には、選択的にp型ベース層45が形成されている。p型ベース層45表面には選択的にn+ 型ソース層46が形成されている。n+ 型ソース層46の表面には、選択的にトレンチ47がp型ベース層45を貫通してn− 型ベース層44の途中の深さまで形成されている。
【0229】
トレンチ47内にはゲート絶縁膜48を介してゲート電極49が埋込形成されている。n+ 型ソース層46の一部及びp型ベース層45上にはエミッタ電極50が形成されている。
【0230】
なお、エミッタ電極50からゲート電極49を含んでコレクタ電極42に至る破線部分は、主IGBT素子M1として機能するため、本明細書中、素子部M1aと呼ばれる。
【0231】
一方、素子部M1aから離れたn− 型ベース層44上には選択的に絶縁膜51を介してセンス電極52が形成される。
センス電極52は、抵抗53を介してエミッタ電極50に接続される一方、ゲート制御部60にも接続される。なお、コレクタ電極42から絶縁膜51及びセンス電極52を含んで抵抗53に至る破線部分は、dV/dtを検出する機能をもつので、本明細書中、dV/dt検出部Dt1と呼ばれる。
【0232】
ゲート制御部60は、センス電極52の電位に対応してゲート電極49とゲート駆動回路(図示せず)との間のゲート抵抗Rgの値を制御する機能と、エミッタ電極50の電位との対応をとる基板電位固定機能とを有するものである。
【0233】
ゲート制御部60は、ここでは図35及び図36に示す如きノーマリオン型pチャネルMOSFETが適用される。このpチャネルMOSFETは、通常時にはオン状態でチャネル抵抗が固定値であり、ターンオフ時に制御端子69の電位がdV/dtに応じて上昇してしきい値電圧に近くなると、チャネル抵抗が大となる特性を有する。
【0234】
詳しくはゲート制御部60は、p型基板61の表面に選択的に形成されたn型ウェル層62と、n型ウェル層62内に選択的に形成されたp+ 型ドレイン層63及びp+ 型ソース層64と、両p+ 型層63,64間に形成されたp− 型層65とを半導体層として備えている。
【0235】
p+ 型ドレイン層63には、ゲート駆動回路(図示せず)に接続される入力端子66が形成されている。p+ 型ソース層64には、素子部M1aのゲート電極49に接続される出力端子67が形成されている。p− 型層65上には絶縁膜68を介して制御端子69が形成され、この制御端子69がdV/dt検出部Dt1のセンス電極52に接続されている。また、n型ウェル層62及びp型基板61の上には電位固定端子70が形成され、この電位固定端子70が素子部M1aのエミッタ電極50に接続されている。
【0236】
次に、このような半導体装置の動作を説明する。
素子部M1aがターンオフするとき、流れる変位電流(基板中の空乏層、基板上の絶縁膜51及びセンス電極52からなる容量成分と、dV/dtとの積)が抵抗53を通ってエミッタ電極50に流れる。これと同時に、センス電極52の電位が上昇してゲート制御部60の制御端子69に制御信号を与える。
【0237】
図37の(a)(b)は前述した図70の(a)(b)と同じ図である。
【0238】
図37の(c)は、dV/dtの変化(Rgが小のとき)に追従して、センス電極52の電位Vsが変化する波形を示している。Vsの値がゲート制御部60のしきい値電圧Vaを超えると、ゲート制御部60が動作し、図37の(d)に示すように、入力端子66と出力端子67との間の抵抗成分Rgを増加させる。
【0239】
その結果、図37の(e)の実線で示すように、dV/dtのピーク値が抑制され、素子部M1aが破壊から保護される。なお、本実施形態は、従来の最初からRgを大としてdV/dtのピーク値を抑制した場合に比べ、ターンオフが速いのでオフ損失を低減できる。
【0240】
上述したように本実施形態によれば、通常のオン状態時にはゲート抵抗Rgを小とし、ターンオフ時にはゲート抵抗Rgを大とするので、素子部M1a(主IGBT)のターンオフ時に高いdV/dtによる破壊を阻止しつつ、ターンオフを高速化し、オフ損失を低減させることができる。
【0241】
また、本実施形態は、dV/dt検出部Dt1と素子部M1aとを同一基板に形成した場合について説明したが、これに限らず、両者を別体として設けても、本発明を同様に実施して同様の効果を得ることができる。
【0242】
(第21の実施形態)
図38は、第21の実施形態に係る半導体装置に適用される素子部の構成を示す断面図である。本実施形態は、図34に示したトレンチ構造のゲートに代えて、プレーナ構造のIGBTが適用されている。すなわち、トレンチ47が省略され、絶縁膜71がn− 型ベース層44、p型ベース層45及びn+ 型ソース層46上に形成され、ゲート電極72が絶縁層71上に形成されている。
【0243】
以上のような構成としても、第20の実施形態と同様の効果を得ることができる。なお、図34及び図38では、IGBTを素子部M1aとして用いた場合を説明したが、これに限らず、本発明は、縦型のMOSゲート駆動パワー半導体素子の全てが素子部M1aに適用できる。
【0244】
この種の縦型のMOSゲート駆動パワー半導体素子としては、例えばトレンチ型のMOSFET又はプレーナ型のMOSFETがある。
【0245】
トレンチ型のMOSFETは、図39に示すように、図34に示したp+ 型エミッタ層41及びn型バッファ層43に代えて、n+ 型ドレイン層73が形成されている。
【0246】
同様にプレーナ型のMOSFETは、図40に示すように、図38に示したp+ 型エミッタ層41及びn型バッファ層43に代えて、n+ 型ドレイン層73が形成されている。
【0247】
なお、このようにIGBTとMOSFETでは、コレクタ(MOSFETではドレイン)側の構造が異なるが、dV/dt検出部Dt1のコレクタ側を素子部M1aと同じ構造で作ることにより、本発明を前述同様に実施できる。
【0248】
(第22の実施形態)
図41は、第22の実施形態に係る半導体装置に適用されるdV/dt検出部の構成を示す断面図である。本実施形態は、図34に示したn− 型ベース層44上の絶縁膜51及びセンス電極52に代え、図41に示すように、接合終端部のp型リサーフ層74上に絶縁膜75及びセンス電極76が形成されている。
【0249】
以上のような構成により、第20の実施形態の効果に加え、素子部M1aの有効面積を増加できる。
【0250】
(第23の実施形態)
図42は、第23の実施形態に係る半導体装置に適用されるdV/dt検出部の構成を示す断面図である。本実施形態は、図34に示した素子部M1aのトレンチ構造をdV/dt検出部Dt1に適用させたものである。すなわち、n− 型ベース層44上の絶縁層51及びセンス電極52に代えて、図42に示すように、n− 型ベース層44に形成されたトレンチ47a内に絶縁層48aを介してセンス電極49aが埋込形成されている。
【0251】
以上のような構成により、素子部M1aとdV/dt検出部Dt1との両者のトレンチ構造を同時に形成できるので、第20の実施形態の効果に加え、半導体装置の製造工程の数を減少できる。
【0252】
(第24の実施形態)
図43は、第24の実施形態に係る半導体装置に適用されるdV/dt検出部の構成を示す断面図である。本実施形態は、図41及び図42に示した構成を互いに組合わせたものである。すなわち、図34に示したn− 型ベース層44上の絶縁層51及びセンス電極52に代えて、図43に示すように、接合終端部のp型リサーフ層74内にトレンチ47aが形成され、トレンチ47a内に絶縁層48aを介してセンス電極49aが埋込形成されている。
【0253】
以上のような構成により、第20の実施形態の効果に加え、第22及び第23の実施形態の効果を同時に得ることができる。
【0254】
なお、第20〜第24の実施形態に示した素子部M1aとdv/dt検出部Dt1との構成は、夫々任意に組合せて実施することができる。
【0255】
また、本発明は、主スイッチング素子がIGBT又はMOSFETである場合を例に挙げて説明したが、これに限らず、MCT(CMOS Controlled Thyristor)やIGTT等のデバイスにも種々変形して実施できる。
【0256】
その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施できる。
【0257】
【発明の効果】
以上説明したように本発明によれば、高電圧、大電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上できる半導体装置及びその制御方法を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るIGBTの構成を示す平面図
【図2】図1のIIA−IIA線及びIIB−IIB線矢視断面図
【図3】本発明の第2の実施形態に係るIGBTの構成を示す平面図
【図4】本発明の第3の実施形態に係るIGBTの構成を示す平面図
【図5】本発明の第4の実施形態に係る半導体装置の構成を示す斜視断面図
【図6】同実施形態における半導体装置の構成を示す平面図
【図7】図6のVII A−VII A線及びVII B−VII B線矢視断面図
【図8】本発明の第5の実施形態に係る半導体装置の構成を示す断面図
【図9】本発明の第6の実施形態に係るIGBTパッケージの構成を示す回路図
【図10】同実施形態におけるIGBTパッケージの変形構成を示す回路図
【図11】本発明の第7の実施形態に係るIGBTパッケージの構成を示す回路図
【図12】同実施形態におけるIGBTパッケージの変形構成を示す回路図
【図13】本発明の第8の実施形態に係るIEGTの構成を示す平面図
【図14】図13のXIV A−XIV A線矢視断面図及び41B−41B線矢視断面図
【図15】本発明の第9の実施形態に係るIEGTの構成を示す断面図
【図16】10の実施形態に係るIEGTの構成を示す断面図
【図17】11の実施形態に係るIEGTの構成を示す断面図
【図18】同実施形態におけるIEGTの変形構成を示す断面図
【図19】12の実施形態に係るIEGTの構成を示す断面図
【図20】同実施形態における動作を説明するための再結合キャリア数のキャリア比依存性を示す図
【図21】13の実施形態に係る半導体装置の短絡保護システムを示す回路図
【図22】同実施形態における半導体装置の短絡保護システムを示す回路図
【図23】同実施形態における設定調整並びに禁止領域を説明するための図
【図24】同実施形態における電流の抑制効果を示す図
【図25】14の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図26】15の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図27】同実施形態の変形構成を示す回路図
【図28】16の実施形態に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図29】17の実施形態に係る半導体装置の短絡保護システムにおけるゲート駆動回路及びゲート電荷の検出方法を示す回路図
【図30】18の実施形態に係る半導体装置の短絡保護システムを示す回路図
【図31】同実施形態の変形構成を示す回路図
【図32】同実施形態の変形構成を示す回路図
【図33】19の実施形態に係る半導体装置の短絡保護システムの構成を示すブロック図
【図34】20の実施形態に係る半導体装置の構成を示す断面図
【図35】同実施形態におけるゲート制御部の構成を示す回路記号図
【図36】同実施形態におけるゲート制御部の構成を示す断面図
【図37】同実施形態の動作を説明するためのタイムチャート
【図38】21の実施形態に係る半導体装置に適用される素子部の構成を示す断面図
【図39】同実施形態における素子部の変形構成を示す断面図
【図40】同実施形態における素子部の変形構成を示す断面図
【図41】22の実施形態に係る半導体装置に適用されるdV/dt検出部の構成を示す断面図
【図42】23の実施形態に係る半導体装置に適用されるdV/dt検出部の構成を示す断面図
【図43】24の実施形態に係る半導体装置に適用されるdV/dt検出部の構成を示す断面図
【図44】本発明の基となる知見を説明するための実験結果を示す図
【図45】同知見を説明するためのシミュレーション結果を示す図
【図46】同知見を説明するためのシミュレーション結果を示す図
【図47】同知見を説明するための模式図
【図48】同知見を説明するための等価回路図
【図49】同知見を説明するための等価回路図
【図50】本発明の骨子を説明するためのIGBTの断面図
【図51】同骨子を説明するための従来のゲート容量−ゲート電圧特性を示す図
【図52】同骨子を説明するための容量C1−ゲート電圧特性を示す図
【図53】同骨子を説明するための容量C2−ゲート電圧特性を示す図
【図54】同骨子を説明するための本発明に係るゲート容量−ゲート電圧特性を示す図
【図55】本発明の基となる知見を確認した実験結果を示す図
【図56】同実験に適用された回路を示す回路図
【図57】同実験におけるノイズパルス混入後のゲート電圧の挙動を示す図
【図58】本発明の基となる知見が確認されたゲートのとばし無しのトレンチ型IEGT素子の構成を示す図
【図59】本発明の基となる知見が確認されたゲートのとばし有りのトレンチ型IEGT素子の構成を示す図
【図60】同知見が確認された2種類のIEGT素子におけるゲート容量のゲート電圧依存性を示す図
【図61】本発明に係る短絡保護に関する知見を説明するための図
【図62】同知見を説明するための図
【図63】同知見に基づいた保護回路のブロック図
【図64】従来のIGBTの構成を示す断面図
【図65】従来の課題を説明するためのIGBTの模式図
【図66】従来のノイズ混入時のゲート電圧の挙動を示す図
【図67】従来のノイズ混入時のコレクタ電圧及びコレクタ電流の挙動を示す図
【図68】従来の半導体装置の短絡保護方式を説明するための回路図
【図69】従来の半導体装置の外観を示す平面図
【図70】従来のターンオフ時の保護を説明するためのタイムチャート
【符号の説明】
1,41…p型エミッタ層、2,42…コレクタ電極、3,44…n型ベース層、4,45…p型ベース層、4d…p型ドレイン層、5,46…n型ソース層、6,6t,48…ゲート絶縁膜、7,7t,12,49…ゲート電極、8,8e,50…エミッタ電極、10,11…p型層、11s…p型ソース層、フローティング電極、14,14u…絶縁膜、21〜24…IGBTパッケージ、30…直流電源、31…PWMコントローラ、32…デジタル論理回路、32a…ゲート波形制御部、32b…通信機能、33…アナログゲート駆動回路、33a…監督回路、43…バッファ層、47a…トレンチ、48a…絶縁膜、49a,52,76…センス電極、51…絶縁膜、60…ゲート制御部、61…p型基板、62…n型ウェル層、63…p+型ドレイン層、64…p+型ソース層、65…p−型層、66…入力端子、67…出力端子、51,68,71,75…絶縁膜、69…制御端子、70…電位固定端子、73…n+型ドレイン層、74…p型リサーフ層、SNB、S…面積、R,RG1,RG2,RG,Rg,R1〜R9、Rcc,Ra,53…抵抗、C,C1,C2,CG.C11〜C13…容量、Q…電荷、Gd1…ゲート駆動回路、AM1…差動アンプ、Tr1,Tr11〜Tr18…トランジスタ、SCP…短絡保護回路、M1…主IGBT素子、S1…センスIGBT素子、I1,I2…電流、M1a…素子部、Dt1…dV/dt検出部。

Claims (4)

  1. 第1導電型ベース層と、
    この第1導電型ベース層の表面に形成された第2導電型エミッタ層と、
    この第2導電型エミッタ層に形成されたコレクタ電極と、
    前記第1導電型ベース層における前記第2導電型エミッタ層とは反対側の表面に形成された第2導電型ベース層と、
    この第2導電型ベース層の表面に形成された第1導電型ソース層と、
    この第1導電型ソース層と前記第2導電型ベース層とに形成されたエミッタ電極と、
    前記第1導電型ソース層の表面から前記第2導電型ベース層を貫通して前記第1導電型ベース層の途中の深さまで形成されたトレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極とを備え、
    前記コレクタ電極と前記エミッタ電極との間に電圧が印加されたとき、ゲート電圧の動作範囲内において、ゲートの容量は、常に正値又は零値であることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    ゲート容量が常に正値又は零値である条件は、前記ゲート電極前記ゲート絶縁膜前記第1導電型ベース層で構成される容量のうち正の容量をC2 とし、前記第1導電型ソース層、前記第2導電型ベース層、前記ゲート絶縁膜及び前記ゲート電極で構成される容量をC1としたとき、C1/(C2 +C1)の値が1/6以上であることを特徴とする半導体装置。
  3. 請求項2に記載の半導体装置において、
    前記第2導電型ベース層の底部から前記第2導電型エミッタ層までの前記第1導電型ベース層の長さは100μm以上であることを特徴とする半導体装置。
  4. 請求項1に記載の半導体装置において、
    前記ゲート電極とエミッタ電極との間に接続された容量をさらに具備することを特徴とする半導体装置。
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