JP3531613B2 - トレンチゲート型半導体装置及びその製造方法 - Google Patents
トレンチゲート型半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、シリコンウェハに
トレンチゲートを形成するトレンチゲート型半導体装置
及びその製造方法に関する。
トレンチゲートを形成するトレンチゲート型半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来、トレンチ内にゲート電極が配置さ
れるＭＯＳＦＥＴやＩＧＢＴ等などの絶縁ゲート型の半
導体デバイスの製造には、基板面の面方位が（１０
０）、かつオリエンテーションフラットの面方位が（１
１０）であるシリコン基板が用いられていた。
れるＭＯＳＦＥＴやＩＧＢＴ等などの絶縁ゲート型の半
導体デバイスの製造には、基板面の面方位が（１０
０）、かつオリエンテーションフラットの面方位が（１
１０）であるシリコン基板が用いられていた。
【０００３】このような場合、通常、トレンチゲートが
埋め込まれるトレンチは、オリエンテーションフラット
に対して平行または垂直方向の側壁を持つように形成さ
れるため、その側壁面が（１１０）面となるが、（１１
０）面での移動度が（１００）面に比べて低いことか
ら、（１１０）面にチャネルを形成するとチャネル抵抗
が高くなって素子の低オン抵抗化に不利となる。
埋め込まれるトレンチは、オリエンテーションフラット
に対して平行または垂直方向の側壁を持つように形成さ
れるため、その側壁面が（１１０）面となるが、（１１
０）面での移動度が（１００）面に比べて低いことか
ら、（１１０）面にチャネルを形成するとチャネル抵抗
が高くなって素子の低オン抵抗化に不利となる。
【０００４】このため、特開平２−４６７１６号公報に
示されるように、面方位が（１００）、かつオリエンテ
ーションフラットの面方位が（１００）であるシリコン
基板を用い、トレンチゲートが埋め込まれるトレンチの
側壁面を移動度の高い（１００）面にして、チャネル抵
抗を低減し、素子の低オン抵抗化を図っている。
示されるように、面方位が（１００）、かつオリエンテ
ーションフラットの面方位が（１００）であるシリコン
基板を用い、トレンチゲートが埋め込まれるトレンチの
側壁面を移動度の高い（１００）面にして、チャネル抵
抗を低減し、素子の低オン抵抗化を図っている。
【０００５】
【発明が解決しようとする課題】シリコンを熱酸化して
シリコン酸化膜を成長させる際には、酸化膜の成長速度
に面方位依存性があることが一般に知られている。この
面方位依存性は図７のように表される。この図から分か
るように、（１００）面は上述したように移動度が高く
なる反面、酸化速度が最も遅くなる。逆に、（１１１）
面や（１１０）面は、（１００）面に比べて移動度が低
い反面、酸化速度が速くなる。
シリコン酸化膜を成長させる際には、酸化膜の成長速度
に面方位依存性があることが一般に知られている。この
面方位依存性は図７のように表される。この図から分か
るように、（１００）面は上述したように移動度が高く
なる反面、酸化速度が最も遅くなる。逆に、（１１１）
面や（１１０）面は、（１００）面に比べて移動度が低
い反面、酸化速度が速くなる。
【０００６】従って、上記した特開平２−４６７１６号
公報で示された面方位を成すトレンチ、チャネルが形成
される側壁および底部のすべてが（１００）面となるこ
とから、トレンチ内の各面での移動度は高く、各面に形
成される酸化膜の成長速度は同じとなる。
公報で示された面方位を成すトレンチ、チャネルが形成
される側壁および底部のすべてが（１００）面となるこ
とから、トレンチ内の各面での移動度は高く、各面に形
成される酸化膜の成長速度は同じとなる。
【０００７】一方、トレンチ内に形成されるゲート酸化
膜の耐圧は、通常チャネルとして使用する側壁よりも底
部が高くなる方が耐圧設計の観点から好ましい。これ
は、底部においてゲート酸化膜の耐圧を向上させようと
すると、チャネルとして使用する側壁におけるゲート酸
化膜厚が大きくなって素子のオン抵抗を増大させてしま
うためである。
膜の耐圧は、通常チャネルとして使用する側壁よりも底
部が高くなる方が耐圧設計の観点から好ましい。これ
は、底部においてゲート酸化膜の耐圧を向上させようと
すると、チャネルとして使用する側壁におけるゲート酸
化膜厚が大きくなって素子のオン抵抗を増大させてしま
うためである。
【０００８】この観点について考えると、上記公報に示
されるような面方位を設定すれば、酸化膜の成長速度の
面方位依存性から、チャネルとして使用する側壁と底部
のゲート酸化膜厚が等しくなって耐圧も高くなるため、
耐圧設計上好ましい形態になると言える。
されるような面方位を設定すれば、酸化膜の成長速度の
面方位依存性から、チャネルとして使用する側壁と底部
のゲート酸化膜厚が等しくなって耐圧も高くなるため、
耐圧設計上好ましい形態になると言える。
【０００９】しかしながら、トレンチのアスペクト比を
高くするような場合、例えばトレンチ深さを１５μｍ以
上とする場合には、熱酸化時にトレンチ底部まで十分に
酸化ガスが供給されず、図８（ａ）に示すゲート酸化膜
５０の断面図のようにトレンチ５１の入口近傍の厚み
ａ′より底部側での厚みｂ′が薄くなり、底面における
厚みｃ′が結局最も薄くなってしまう。特に、上記公報
で提案されているＭＯＳトランジスタのように、基板の
深さ方向をチャネル長とする素子の場合、低オン抵抗化
を狙ってトレンチゲートの深さを深く、例えば１５μｍ
以上に設定することから、トレンチゲート底部における
ゲート酸化膜の薄膜化が顕著となる。
高くするような場合、例えばトレンチ深さを１５μｍ以
上とする場合には、熱酸化時にトレンチ底部まで十分に
酸化ガスが供給されず、図８（ａ）に示すゲート酸化膜
５０の断面図のようにトレンチ５１の入口近傍の厚み
ａ′より底部側での厚みｂ′が薄くなり、底面における
厚みｃ′が結局最も薄くなってしまう。特に、上記公報
で提案されているＭＯＳトランジスタのように、基板の
深さ方向をチャネル長とする素子の場合、低オン抵抗化
を狙ってトレンチゲートの深さを深く、例えば１５μｍ
以上に設定することから、トレンチゲート底部における
ゲート酸化膜の薄膜化が顕著となる。
【００１０】なお、上述したように基板面の面方位が
（１００）、かつオリエンテーションフラットの面方位
が（１１０）であるシリコン基板においてトレンチゲー
トを形成する場合には、図８（ｂ）に示すゲート酸化膜
５０の断面図に表されるように、トレンチ５１の底面が
成長速度の遅い（１００）面になるため、この場合にも
耐圧設計上好ましくない形態となる。
（１００）、かつオリエンテーションフラットの面方位
が（１１０）であるシリコン基板においてトレンチゲー
トを形成する場合には、図８（ｂ）に示すゲート酸化膜
５０の断面図に表されるように、トレンチ５１の底面が
成長速度の遅い（１００）面になるため、この場合にも
耐圧設計上好ましくない形態となる。
【００１１】本発明は上記点に鑑みて、チャネルとして
使用する側壁よりも底部の方がゲート酸化膜の耐圧を高
くしたトレンチゲート型半導体装置及びその製造方法を
提供することを目的とする。
使用する側壁よりも底部の方がゲート酸化膜の耐圧を高
くしたトレンチゲート型半導体装置及びその製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、主表面（１ａ）及び該
主表面の反対面となる裏面（１ｂ）を有し、半導体層
（３〜５）が形成されたシリコン基板（１）と、半導体
層に形成され、少なくとも２組の相対する側壁を有する
ように構成された第１のトレンチ（６）と、第１のトレ
ンチ内壁を熱酸化することによって形成されたゲート酸
化膜（７）と、ゲート酸化膜上において、第１のトレン
チ内を埋め込むように形成されたゲート電極（８）とを
有し、第１のトレンチの少なくとも２組の側壁のうちの
一方にチャネルを形成するように構成された第１のトレ
ンチゲート型の半導体装置において、シリコン基板の主
表面の面方位が（１１０）面を成し、チャネルが形成さ
れる第１のトレンチの側壁が（１００）面で構成されて
いることを特徴とする。
め、請求項１に記載の発明では、主表面（１ａ）及び該
主表面の反対面となる裏面（１ｂ）を有し、半導体層
（３〜５）が形成されたシリコン基板（１）と、半導体
層に形成され、少なくとも２組の相対する側壁を有する
ように構成された第１のトレンチ（６）と、第１のトレ
ンチ内壁を熱酸化することによって形成されたゲート酸
化膜（７）と、ゲート酸化膜上において、第１のトレン
チ内を埋め込むように形成されたゲート電極（８）とを
有し、第１のトレンチの少なくとも２組の側壁のうちの
一方にチャネルを形成するように構成された第１のトレ
ンチゲート型の半導体装置において、シリコン基板の主
表面の面方位が（１１０）面を成し、チャネルが形成さ
れる第１のトレンチの側壁が（１００）面で構成されて
いることを特徴とする。
【００１３】このような構成とすれば、第１のトレンチ
のうちチャネルが形成される部分となる面方位（１０
０）の側壁よりも、その他の側壁や底面の方がゲート酸
化膜の膜厚が厚くなる。このため、高い移動度のチャネ
ルを形成できると共に、ゲート酸化膜の部分的な薄膜化
による耐圧低下も防止することができる。
のうちチャネルが形成される部分となる面方位（１０
０）の側壁よりも、その他の側壁や底面の方がゲート酸
化膜の膜厚が厚くなる。このため、高い移動度のチャネ
ルを形成できると共に、ゲート酸化膜の部分的な薄膜化
による耐圧低下も防止することができる。
【００１４】トレンチのうちチャネルが形成される側壁
とは異なる側壁の面方位は、例えば請求項２に示すよう
に（１１０）面とされる。このような面方位であれば、
チャネルが形成される部分となる面方位（１００）より
もゲート酸化膜の成長速度を大きくすることができる。
この場合、請求項３に示すように、シリコン基板に面方
位が（１００）または（１１０）のオリエンテーション
フラットを形成することで、オリエンテーションフラッ
トの面方位がトレンチの側壁の面方位と垂直又は平行と
なるため、トレンチ形成時のマスク合わせを容易に行う
ことができる。
とは異なる側壁の面方位は、例えば請求項２に示すよう
に（１１０）面とされる。このような面方位であれば、
チャネルが形成される部分となる面方位（１００）より
もゲート酸化膜の成長速度を大きくすることができる。
この場合、請求項３に示すように、シリコン基板に面方
位が（１００）または（１１０）のオリエンテーション
フラットを形成することで、オリエンテーションフラッ
トの面方位がトレンチの側壁の面方位と垂直又は平行と
なるため、トレンチ形成時のマスク合わせを容易に行う
ことができる。
【００１５】また、トレンチのうちチャネルが形成され
る側壁とは異なる側壁の面方位は、例えば請求項４に示
すように（１１１）面とされる。このような面方位であ
っても請求項２と同様の効果を得ることができる。さら
にこの場合、請求項５に示すように、第１のトレンチを
３組の相対する側壁で構成し、そのうちの１組を（１０
０）面で構成し、残りの２組を（１１１）面するように
してもよい。このようにトレンチを略六角形状にすれ
ば、トレンチの各角部が鈍角になるため、各角部での電
界集中を防止することができる。
る側壁とは異なる側壁の面方位は、例えば請求項４に示
すように（１１１）面とされる。このような面方位であ
っても請求項２と同様の効果を得ることができる。さら
にこの場合、請求項５に示すように、第１のトレンチを
３組の相対する側壁で構成し、そのうちの１組を（１０
０）面で構成し、残りの２組を（１１１）面するように
してもよい。このようにトレンチを略六角形状にすれ
ば、トレンチの各角部が鈍角になるため、各角部での電
界集中を防止することができる。
【００１６】そして、これらの場合においても、請求項
６に示すように。シリコン基板に面方位が（１００）、
（１１１）、（１１０）、（１１２）いずれかのオリエ
ンテーションフラットを形成することで、請求項３と同
様の効果を得ることができる。
６に示すように。シリコン基板に面方位が（１００）、
（１１１）、（１１０）、（１１２）いずれかのオリエ
ンテーションフラットを形成することで、請求項３と同
様の効果を得ることができる。
【００１７】なお、請求項１ないし６に記載の発明は、
第１のトレンチが高アスペクト比とされるような場合、
例えば、請求項７に示すように第１のトレンチの深さが
１５μｍ以上とされるような場合に適用すると好適であ
る。
第１のトレンチが高アスペクト比とされるような場合、
例えば、請求項７に示すように第１のトレンチの深さが
１５μｍ以上とされるような場合に適用すると好適であ
る。
【００１８】請求項８に記載の発明では、半導体層は、
シリコン基板に形成した第２のトレンチ（２）内にエピ
タキシャル成長させた第１導電型のドリフト領域
（３）、第２導電型のベース領域（４）および第１導電
型のソース領域（５）とを有して構成され、第１のトレ
ンチは、少なくともドリフト領域とソース領域との間に
配置されたベース領域のうち、シリコン基板の厚み方向
がチャネル幅方向となるように、ソース領域からベース
領域を貫通してドリフト領域に達するように形成されて
いることを特徴としている。このように、チャネル幅方
向がシリコン基板の厚み方向とされるようなトレンチゲ
ート型半導体装置に本発明を提供することができる。
シリコン基板に形成した第２のトレンチ（２）内にエピ
タキシャル成長させた第１導電型のドリフト領域
（３）、第２導電型のベース領域（４）および第１導電
型のソース領域（５）とを有して構成され、第１のトレ
ンチは、少なくともドリフト領域とソース領域との間に
配置されたベース領域のうち、シリコン基板の厚み方向
がチャネル幅方向となるように、ソース領域からベース
領域を貫通してドリフト領域に達するように形成されて
いることを特徴としている。このように、チャネル幅方
向がシリコン基板の厚み方向とされるようなトレンチゲ
ート型半導体装置に本発明を提供することができる。
【００１９】請求項９に記載の発明では、シリコン基板
（１）として、基板面方位が（１１０）を成すものを用
意する工程と、シリコン基板に対し、少なくとも２組の
相対する側壁のうちの１組の面方位を（１００）として
第１のトレンチ（６）を形成する工程と、第１のトレン
チの内壁を熱酸化することでゲート酸化膜（７）を形成
する工程とを有していることを特徴としている。
（１）として、基板面方位が（１１０）を成すものを用
意する工程と、シリコン基板に対し、少なくとも２組の
相対する側壁のうちの１組の面方位を（１００）として
第１のトレンチ（６）を形成する工程と、第１のトレン
チの内壁を熱酸化することでゲート酸化膜（７）を形成
する工程とを有していることを特徴としている。
【００２０】このように、シリコン基板の基板面方位を
（１１０）にすると共に、第１のトレンチのうちチャネ
ルが形成される部分の面方位を（１００）とすれば、ト
レンチのうちチャネルが形成される部分の側壁よりも、
その他の側壁や底面の方がゲート酸化膜の膜厚が厚くな
る。このため、高い移動度のチャネルを形成できると共
に、ゲート酸化膜の部分的な薄膜化による耐圧低下も防
止することができる。
（１１０）にすると共に、第１のトレンチのうちチャネ
ルが形成される部分の面方位を（１００）とすれば、ト
レンチのうちチャネルが形成される部分の側壁よりも、
その他の側壁や底面の方がゲート酸化膜の膜厚が厚くな
る。このため、高い移動度のチャネルを形成できると共
に、ゲート酸化膜の部分的な薄膜化による耐圧低下も防
止することができる。
【００２１】例えば、請求項１０や請求項１１に示すよ
うに、トレンチのうちチャネルが形成される側壁とは異
なる側壁の面方位を（１１０）面や（１１１）面とする
ことができる。これらの面方位とすれば、チャネルが形
成される部分となる面方位（１００）よりもゲート酸化
膜の成長速度を大きくすることができる。
うに、トレンチのうちチャネルが形成される側壁とは異
なる側壁の面方位を（１１０）面や（１１１）面とする
ことができる。これらの面方位とすれば、チャネルが形
成される部分となる面方位（１００）よりもゲート酸化
膜の成長速度を大きくすることができる。
【００２２】請求項１３に記載の発明では、シリコン基
板に第２のトレンチ（２）を形成する工程と、第２のト
レンチ内に第１導電型のドリフト領域（３）、第２導電
型のベース領域（４）、および第１導電型のソース領域
（５）を順にエピタキシャル成長させることで、該第２
のトレンチを埋め戻し、ドリフト領域、ベース領域およ
びソース領域によって半導体層を形成する工程と、少な
くともドリフト領域とソース領域との間に配置されたベ
ース領域のうち、シリコン基板の深さ方向がチャネル幅
方向となるように、ソース領域からベース領域を貫通し
てドリフト領域に達するように第１のトレンチを形成す
る工程とを有していることを特徴としている。
板に第２のトレンチ（２）を形成する工程と、第２のト
レンチ内に第１導電型のドリフト領域（３）、第２導電
型のベース領域（４）、および第１導電型のソース領域
（５）を順にエピタキシャル成長させることで、該第２
のトレンチを埋め戻し、ドリフト領域、ベース領域およ
びソース領域によって半導体層を形成する工程と、少な
くともドリフト領域とソース領域との間に配置されたベ
ース領域のうち、シリコン基板の深さ方向がチャネル幅
方向となるように、ソース領域からベース領域を貫通し
てドリフト領域に達するように第１のトレンチを形成す
る工程とを有していることを特徴としている。
【００２３】このように製造されるトレンチゲート型半
導体装置、つまりチャネル幅方向がシリコン基板の厚み
方向とされるようなトレンチゲート型半導体装置に本発
明を提供することができる。
導体装置、つまりチャネル幅方向がシリコン基板の厚み
方向とされるようなトレンチゲート型半導体装置に本発
明を提供することができる。
【００２４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２５】
【発明の実施の形態】（第１実施形態）本発明の一実施
形態が適用されて形成されたトレンチゲート型のパワー
ＭＯＳＦＥＴの上面図を図１に示し、図１に示す一点鎖
線部における断面構成を図２に示す。これらの図に基づ
いて本実施形態におけるパワーＭＯＳＦＥＴの製造方法
を説明する。
形態が適用されて形成されたトレンチゲート型のパワー
ＭＯＳＦＥＴの上面図を図１に示し、図１に示す一点鎖
線部における断面構成を図２に示す。これらの図に基づ
いて本実施形態におけるパワーＭＯＳＦＥＴの製造方法
を説明する。
【００２６】本実施形態に示す半導体装置としてのパワ
ーＭＯＳＦＥＴは、基板面方位が（１１０）を成し、
（１１０）面のオリエンテーションフラットが備えられ
たシリコン基板１に形成されている。以下、このｎ+型
のシリコン基板１をｎ+型基板といい、このｎ+型基板の
一面側を主表面１ａ、その反対面を裏面１ｂという。
ーＭＯＳＦＥＴは、基板面方位が（１１０）を成し、
（１１０）面のオリエンテーションフラットが備えられ
たシリコン基板１に形成されている。以下、このｎ+型
のシリコン基板１をｎ+型基板といい、このｎ+型基板の
一面側を主表面１ａ、その反対面を裏面１ｂという。
【００２７】パワーＭＯＳＦＥＴは、図２中の矢印で示
すＸ方向がｎ+型基板１の厚み方向（主表面１ａ及び裏
面１ｂに対して垂直な方向）に対応しており、Ｙ方向及
びＺ方向がｎ+型基板１の主表面１ａ及び裏面１ｂと平
行な方向に対応している。なお、図のＸ方向、Ｙ方向、
Ｚ方向はそれぞれが互いに垂直を成している。
すＸ方向がｎ+型基板１の厚み方向（主表面１ａ及び裏
面１ｂに対して垂直な方向）に対応しており、Ｙ方向及
びＺ方向がｎ+型基板１の主表面１ａ及び裏面１ｂと平
行な方向に対応している。なお、図のＸ方向、Ｙ方向、
Ｚ方向はそれぞれが互いに垂直を成している。
【００２８】ｎ+型基板１の主表面１ａから所定深さま
でトレンチ２が形成されており、このトレンチ内にｎ-
型ドリフト層３が埋め込まれている。また、ｎ-型ドリ
フト層３内の所定領域には、ｎ+型基板１の主表面１ａ
から所定深さまでｐ型ベース領域（ｐ型ウェル領域）４
が形成されている。このｐ型ベース領域４の深さは例え
ば１５μｍ以上とされるが、若干ｎ-型ドリフト層３よ
りも浅くされている。
でトレンチ２が形成されており、このトレンチ内にｎ-
型ドリフト層３が埋め込まれている。また、ｎ-型ドリ
フト層３内の所定領域には、ｎ+型基板１の主表面１ａ
から所定深さまでｐ型ベース領域（ｐ型ウェル領域）４
が形成されている。このｐ型ベース領域４の深さは例え
ば１５μｍ以上とされるが、若干ｎ-型ドリフト層３よ
りも浅くされている。
【００２９】また、ｐ型ベース領域４内において、ｎ+
型基板１の主表面１ａからｐ型ベース領域４よりも接合
深さが浅い位置までｎ+型ソース領域５が形成されてい
る。このｎ+型ソース領域５の深さは１５μｍ以上とさ
れるが、若干ｐ型ベース領域４よりも浅くされている。
型基板１の主表面１ａからｐ型ベース領域４よりも接合
深さが浅い位置までｎ+型ソース領域５が形成されてい
る。このｎ+型ソース領域５の深さは１５μｍ以上とさ
れるが、若干ｐ型ベース領域４よりも浅くされている。
【００３０】さらに、ｎ+型基板１の主表面１ａから垂
直に、つまりＸ方向に略平行にトレンチ６が掘られてい
る。このトレンチ６は、上面から見ると略長方形状を成
しており、２組の相対する側壁の一方の組が（１００）
面、もう一方の組が（１１０）面を成し、底面が（１１
０）面を成している。そして、このトレンチ６は、ｎ +
型基板１の主表面１ａと平行をなすＹ方向及びトレンチ
５の深さ方向と平行をなすＸ方向の両方向において、ｎ
+型ソース領域５からｐ型ベース領域４を貫通するよう
に形成されている。
直に、つまりＸ方向に略平行にトレンチ６が掘られてい
る。このトレンチ６は、上面から見ると略長方形状を成
しており、２組の相対する側壁の一方の組が（１００）
面、もう一方の組が（１１０）面を成し、底面が（１１
０）面を成している。そして、このトレンチ６は、ｎ +
型基板１の主表面１ａと平行をなすＹ方向及びトレンチ
５の深さ方向と平行をなすＸ方向の両方向において、ｎ
+型ソース領域５からｐ型ベース領域４を貫通するよう
に形成されている。
【００３１】また、トレンチ６の表面には熱酸化により
ゲート酸化膜７が形成されている。図３（ａ）、（ｂ）
は、それぞれ図１のＡ−Ａ断面及びＢ−Ｂ断面を示して
おり、トレンチ６の側壁および底面におけるゲート酸化
膜７の厚みを詳細に示したものである。これらの図に示
されるように、ゲート酸化膜７は、（１１０）面を成し
たトレンチ側壁およびトレンチ底面上に形成された部分
の厚みｂが（１００）面を成したトレンチ側壁上に形成
された部分の厚みａよりも厚く構成されている。このゲ
ート酸化膜７上にはゲート電極８が形成されており、ゲ
ート酸化膜７及びゲート電極８によってトレンチ６の内
部が埋め込まれた構成となっている。なお、これらのゲ
ート電極構造は、図１及び図２においては２つしか表わ
されていないが、実際には図２中Ｚ方向に複数個形成さ
れている。
ゲート酸化膜７が形成されている。図３（ａ）、（ｂ）
は、それぞれ図１のＡ−Ａ断面及びＢ−Ｂ断面を示して
おり、トレンチ６の側壁および底面におけるゲート酸化
膜７の厚みを詳細に示したものである。これらの図に示
されるように、ゲート酸化膜７は、（１１０）面を成し
たトレンチ側壁およびトレンチ底面上に形成された部分
の厚みｂが（１００）面を成したトレンチ側壁上に形成
された部分の厚みａよりも厚く構成されている。このゲ
ート酸化膜７上にはゲート電極８が形成されており、ゲ
ート酸化膜７及びゲート電極８によってトレンチ６の内
部が埋め込まれた構成となっている。なお、これらのゲ
ート電極構造は、図１及び図２においては２つしか表わ
されていないが、実際には図２中Ｚ方向に複数個形成さ
れている。
【００３２】そして、ｎ+型基板１の主表面１ａ側に、
ゲート電極に接続されるゲート配線やｎ+型ソース領域
５およびｐ型ベース領域４に接続されるソース電極が形
成され、裏面１ｂ側に、ドレイン領域となるｎ+型基板
１に接続されるドレイン電極が形成されている。このよ
うにして本実施形態におけるパワーＭＯＳＦＥＴが構成
されている。
ゲート電極に接続されるゲート配線やｎ+型ソース領域
５およびｐ型ベース領域４に接続されるソース電極が形
成され、裏面１ｂ側に、ドレイン領域となるｎ+型基板
１に接続されるドレイン電極が形成されている。このよ
うにして本実施形態におけるパワーＭＯＳＦＥＴが構成
されている。
【００３３】このような構成のパワーＭＯＳＦＥＴは、
ゲート電極８に所望の電圧が印加されると、ｐ型ベース
領域４のうちゲート酸化膜７に接する部分、つまりｐ型
ベース領域４のうちトレンチ６の側壁を構成する部分に
チャネルが形成され、このチャネルおよびｎ-型ドリフ
ト層３を介してｎ+型ソース領域４とドレイン領域（ｎ +
型基板１）との間で電流を流すようになっている。
ゲート電極８に所望の電圧が印加されると、ｐ型ベース
領域４のうちゲート酸化膜７に接する部分、つまりｐ型
ベース領域４のうちトレンチ６の側壁を構成する部分に
チャネルが形成され、このチャネルおよびｎ-型ドリフ
ト層３を介してｎ+型ソース領域４とドレイン領域（ｎ +
型基板１）との間で電流を流すようになっている。
【００３４】このとき、本実施形態ではトレンチ６の側
壁のうちチャネルが形成される部分の面方位を（１０
０）としているため、高い移動度を確保することができ
る。このため、パワーＭＯＳＦＥＴのオン抵抗の低減を
図ることが可能となる。
壁のうちチャネルが形成される部分の面方位を（１０
０）としているため、高い移動度を確保することができ
る。このため、パワーＭＯＳＦＥＴのオン抵抗の低減を
図ることが可能となる。
【００３５】また、ゲート酸化膜７は、（１００）面を
成すトレンチ側壁上に形成された部分が（１１０）面を
成すトレンチ側壁及びトレンチ底面上に形成された部分
よりも薄くなるように構成してあり、チャネル形成に使
用される部分よりも薄くなる箇所が存在しないように構
成されている。このため、ゲート酸化膜７の部分的な薄
膜化による耐圧低下も防止することができる。
成すトレンチ側壁上に形成された部分が（１１０）面を
成すトレンチ側壁及びトレンチ底面上に形成された部分
よりも薄くなるように構成してあり、チャネル形成に使
用される部分よりも薄くなる箇所が存在しないように構
成されている。このため、ゲート酸化膜７の部分的な薄
膜化による耐圧低下も防止することができる。
【００３６】従って、上記構成のパワーＭＯＳＦＥＴと
することで、パワーＭＯＳＦＥＴの低オン抵抗化と高耐
圧とを両立することが可能となる。
することで、パワーＭＯＳＦＥＴの低オン抵抗化と高耐
圧とを両立することが可能となる。
【００３７】続いて、本実施形態に示すパワーＭＯＳＦ
ＥＴの製造方法の一例を説明する。まず、基板面方位が
（１１０）を成し、（１１０）面のオリエンテーション
フラットが備えられたｎ+型基板１を用意する。そし
て、ｎ+型基板１に対してトレンチ２を形成したのち、
ｎ+型基板１の主表面１ａ側に形成したトレンチ２内が
埋め込まれるようにｎ-型ドリフト層３となるｎ-型層、
ｐ型ベース領域４となるｐ型層およびｎ+型ソース領域
５となるｎ+型層を順にエピタキシャル成長させる。
ＥＴの製造方法の一例を説明する。まず、基板面方位が
（１１０）を成し、（１１０）面のオリエンテーション
フラットが備えられたｎ+型基板１を用意する。そし
て、ｎ+型基板１に対してトレンチ２を形成したのち、
ｎ+型基板１の主表面１ａ側に形成したトレンチ２内が
埋め込まれるようにｎ-型ドリフト層３となるｎ-型層、
ｐ型ベース領域４となるｐ型層およびｎ+型ソース領域
５となるｎ+型層を順にエピタキシャル成長させる。
【００３８】その後、ｎ+型基板１の主表面１ａが露出
するまでｎ-型層、ｐ型層およびｎ+型層をエッチバック
したのち、主表面１ａ側からＴＭＡＨによるウェットエ
ッチングによりトレンチ６を形成する。具体的には、２
組の相対するトレンチ側壁の一方の組が（１００）面、
もう一方の組が（１１０）面を成すようにマスク合わせ
してトレンチ６の形成を行う。これにより、トレンチ６
は、側壁が主表面１ａに対して垂直を成すように形成さ
れ、側壁が上記面方位を成し、底面が主表面１ａと同じ
（１１０）面を成すように形成される。
するまでｎ-型層、ｐ型層およびｎ+型層をエッチバック
したのち、主表面１ａ側からＴＭＡＨによるウェットエ
ッチングによりトレンチ６を形成する。具体的には、２
組の相対するトレンチ側壁の一方の組が（１００）面、
もう一方の組が（１１０）面を成すようにマスク合わせ
してトレンチ６の形成を行う。これにより、トレンチ６
は、側壁が主表面１ａに対して垂直を成すように形成さ
れ、側壁が上記面方位を成し、底面が主表面１ａと同じ
（１１０）面を成すように形成される。
【００３９】なお、このトレンチ６の形成工程において
は、ｎ+型基板１に形成されたオリエンテーションフラ
ットが（１１０）面を成していることから、この部分に
対して垂直もしくは平行を成すようにマスク合わせをす
ればよいため、マスク合わせを容易に行うことができ
る。
は、ｎ+型基板１に形成されたオリエンテーションフラ
ットが（１１０）面を成していることから、この部分に
対して垂直もしくは平行を成すようにマスク合わせをす
ればよいため、マスク合わせを容易に行うことができ
る。
【００４０】続いて、熱酸化によりトレンチ６内にゲー
ト酸化膜７を形成する。このとき、トレンチ６のうちチ
ャネルが形成される部分となる側壁の面方位が（１０
０）とされ、その他の側壁及び底面の面方位が（１１
０）とされているため、図３（ａ）、（ｂ）に示される
ように、チャネルが形成される部分となる側壁よりもそ
の他の側壁及び底面の方がゲート酸化膜７の成長速度が
早くなり厚く形成される。またこのときにもトレンチ６
が高アスペクト比になるとトレンチ底面まで酸化ガスの
供給が十分に成されなくなると言えるが、酸化ガスの供
給量が少なくても元々の酸化膜成長速度の面方位依存性
から、十分にチャネルが形成される部分となる側壁より
もその他の側壁及び底面の方が形成されるゲート酸化膜
７の厚さが厚くなる。
ト酸化膜７を形成する。このとき、トレンチ６のうちチ
ャネルが形成される部分となる側壁の面方位が（１０
０）とされ、その他の側壁及び底面の面方位が（１１
０）とされているため、図３（ａ）、（ｂ）に示される
ように、チャネルが形成される部分となる側壁よりもそ
の他の側壁及び底面の方がゲート酸化膜７の成長速度が
早くなり厚く形成される。またこのときにもトレンチ６
が高アスペクト比になるとトレンチ底面まで酸化ガスの
供給が十分に成されなくなると言えるが、酸化ガスの供
給量が少なくても元々の酸化膜成長速度の面方位依存性
から、十分にチャネルが形成される部分となる側壁より
もその他の側壁及び底面の方が形成されるゲート酸化膜
７の厚さが厚くなる。
【００４１】この後、ゲート酸化膜７の上にポリシリコ
ン層を成膜したのち、ポリシリコン層をパターニングす
ることでゲート電極８を形成し、さらに、主表面１ａ側
にソース電極を形成すると共に、裏面１ｂ側にドレイン
電極を形成することで、パワーＭＯＳＦＥＴが製造され
る。
ン層を成膜したのち、ポリシリコン層をパターニングす
ることでゲート電極８を形成し、さらに、主表面１ａ側
にソース電極を形成すると共に、裏面１ｂ側にドレイン
電極を形成することで、パワーＭＯＳＦＥＴが製造され
る。
【００４２】以上説明したように、基板面方位が（１１
０）を成すｎ+型基板１を用意し、トレンチ６のうちチ
ャネルが形成される側壁が（１００）面にすると共に、
他の側壁が（１１０）面となるようにすることで、ゲー
ト酸化膜７の膜厚を上記関係とすることができる。
０）を成すｎ+型基板１を用意し、トレンチ６のうちチ
ャネルが形成される側壁が（１００）面にすると共に、
他の側壁が（１１０）面となるようにすることで、ゲー
ト酸化膜７の膜厚を上記関係とすることができる。
【００４３】このため、チャネルの高い移動度を確保で
きると共に、ゲート酸化膜７の部分的な薄膜化による耐
圧低下も防止することができる。これにより、パワーＭ
ＯＳＦＥＴの低オン抵抗化と高耐圧とを両立することが
可能となる。
きると共に、ゲート酸化膜７の部分的な薄膜化による耐
圧低下も防止することができる。これにより、パワーＭ
ＯＳＦＥＴの低オン抵抗化と高耐圧とを両立することが
可能となる。
【００４４】（第２実施形態）本実施形態におけるパワ
ーＭＯＳＦＥＴの上面図を図４に示し、図４のＣ−Ｃ断
面およびＤ−Ｄ断面を図５（ａ）、（ｂ）のそれぞれに
示す。なお、本実施形態においては、ｎ+型基板１に形
成したオリエンテーションフラットの面方位およびトレ
ンチ６のレイアウト構成のみが第１実施形態と異なり、
パワーＭＯＳＦＥＴの基本構成は同様であるため、第１
実施形態と異なる部分についてのみ説明する。
ーＭＯＳＦＥＴの上面図を図４に示し、図４のＣ−Ｃ断
面およびＤ−Ｄ断面を図５（ａ）、（ｂ）のそれぞれに
示す。なお、本実施形態においては、ｎ+型基板１に形
成したオリエンテーションフラットの面方位およびトレ
ンチ６のレイアウト構成のみが第１実施形態と異なり、
パワーＭＯＳＦＥＴの基本構成は同様であるため、第１
実施形態と異なる部分についてのみ説明する。
【００４５】上記第１実施形態では、オリエンテーショ
ンフラットの面方位を（１１０）としているが、本実施
形態ではオリエンテーションフラットの面方位を（１１
１）としている。ただし、ｎ+型基板１の基板面方位に
関しては、第１実施形態と同様（１１０）面としてい
る。そして、第１実施形態では、トレンチ６の側壁が
（１００）面と（１１０）面を成すようにしてトレンチ
６の上面形状が略長方形となるようにしているが、本実
施形態では、トレンチ６の側壁が（１００）面と（１１
１）面を成すようにしてトレンチ６の上面形状が略平行
四辺形となるようにしている。そして、トレンチ６のう
ち（１００）面となる側壁にチャネルが形成される構成
としている。
ンフラットの面方位を（１１０）としているが、本実施
形態ではオリエンテーションフラットの面方位を（１１
１）としている。ただし、ｎ+型基板１の基板面方位に
関しては、第１実施形態と同様（１１０）面としてい
る。そして、第１実施形態では、トレンチ６の側壁が
（１００）面と（１１０）面を成すようにしてトレンチ
６の上面形状が略長方形となるようにしているが、本実
施形態では、トレンチ６の側壁が（１００）面と（１１
１）面を成すようにしてトレンチ６の上面形状が略平行
四辺形となるようにしている。そして、トレンチ６のう
ち（１００）面となる側壁にチャネルが形成される構成
としている。
【００４６】このようにトレンチ６を形成した場合、ト
レンチ６の内壁に形成されるゲート酸化膜７の成長速度
は、トレンチ６のうちチャネルが形成される側壁よりも
その他の側壁及び底面の方が早くなる。このため、図５
（ａ）、（ｂ）に示されるように、ゲート酸化膜７は、
トレンチ６のうち（１００）面となる側壁上の厚みａよ
りも、（１１０）面となる底面上の厚みｂや（１１１）
面となる側壁上の厚みｃの方が十分に厚くなる。
レンチ６の内壁に形成されるゲート酸化膜７の成長速度
は、トレンチ６のうちチャネルが形成される側壁よりも
その他の側壁及び底面の方が早くなる。このため、図５
（ａ）、（ｂ）に示されるように、ゲート酸化膜７は、
トレンチ６のうち（１００）面となる側壁上の厚みａよ
りも、（１１０）面となる底面上の厚みｂや（１１１）
面となる側壁上の厚みｃの方が十分に厚くなる。
【００４７】従って、このようにトレンチ６の側壁が
（１００）面と（１１１）面となるようにしても、第１
実施形態と同様にチャネルの高い移動度を確保できると
共に、ゲート酸化膜７の部分的な薄膜化による耐圧低下
も防止することができる。これにより、パワーＭＯＳＦ
ＥＴの低オン抵抗化と高耐圧とを両立することが可能と
なる。
（１００）面と（１１１）面となるようにしても、第１
実施形態と同様にチャネルの高い移動度を確保できると
共に、ゲート酸化膜７の部分的な薄膜化による耐圧低下
も防止することができる。これにより、パワーＭＯＳＦ
ＥＴの低オン抵抗化と高耐圧とを両立することが可能と
なる。
【００４８】また、オリエンテーションフラットを（１
１１）面とすることで、トレンチ６のマスク合わせの際
にオリエンテーションフラットを基準とすれば良いた
め、容易にマスク合わせを行うことができる。
１１）面とすることで、トレンチ６のマスク合わせの際
にオリエンテーションフラットを基準とすれば良いた
め、容易にマスク合わせを行うことができる。
【００４９】（第３実施形態）本実施形態におけるパワ
ーＭＯＳＦＥＴの上面図を図６に示す。本実施形態は、
トレンチ６のレイアウト構成のみを第２実施形態と異な
らせたものである。
ーＭＯＳＦＥＴの上面図を図６に示す。本実施形態は、
トレンチ６のレイアウト構成のみを第２実施形態と異な
らせたものである。
【００５０】上記第２実施形態では、トレンチ６の側壁
を（１００）面と（１１１）面とし、トレンチ６の上面
形状が略平行四辺形となるようにしているが、本実施形
態では、上面形状が六角形となるようにし、３組の相対
する側壁のうち１組を（１００）面、残り２組を（１１
１）面としている。
を（１００）面と（１１１）面とし、トレンチ６の上面
形状が略平行四辺形となるようにしているが、本実施形
態では、上面形状が六角形となるようにし、３組の相対
する側壁のうち１組を（１００）面、残り２組を（１１
１）面としている。
【００５１】このような構成とした場合においてもゲー
ト酸化膜７の膜厚の関係は第２実施形態と同様である
が、第２実施形態に示した略平行四辺形を成すトレンチ
６の鋭角部分が図５中に示すような鈍角となる。このた
め、トレンチ６を鋭角にした場合に発生しうる電界集中
を防止することも可能となる。これにより、よりゲート
酸化膜７の耐圧低下を防止することができる。
ト酸化膜７の膜厚の関係は第２実施形態と同様である
が、第２実施形態に示した略平行四辺形を成すトレンチ
６の鋭角部分が図５中に示すような鈍角となる。このた
め、トレンチ６を鋭角にした場合に発生しうる電界集中
を防止することも可能となる。これにより、よりゲート
酸化膜７の耐圧低下を防止することができる。
【００５２】（他の実施形態）上記第１ないし第３実施
形態では、ｎ+型基板１の基板面方位とトレンチ６のう
ちチャネルが形成される側壁の面方位以外の構成につい
ても具体的に説明してあるが、少なくともｎ+型基板１
の基板面方位とトレンチ６のうちチャネルが形成される
側壁の面方位が上記関係となっていれば、パワーＭＯＳ
ＦＥＴの低オン抵抗化と高耐圧とを両立することが可能
となる。
形態では、ｎ+型基板１の基板面方位とトレンチ６のう
ちチャネルが形成される側壁の面方位以外の構成につい
ても具体的に説明してあるが、少なくともｎ+型基板１
の基板面方位とトレンチ６のうちチャネルが形成される
側壁の面方位が上記関係となっていれば、パワーＭＯＳ
ＦＥＴの低オン抵抗化と高耐圧とを両立することが可能
となる。
【００５３】また、上記各実施形態では、トレンチゲー
ト型の半導体装置としてチャネルが深さ方向に形成され
るパワーＭＯＳＦＥＴを例に挙げて説明したが、図１の
ｎ+型基板１をｐ+型に変更することで構成されるＩＧＢ
Ｔ、溝ゲートの縦型パワーＭＯＳＦＥＴやＩＧＢＴ等に
適用することも可能である。
ト型の半導体装置としてチャネルが深さ方向に形成され
るパワーＭＯＳＦＥＴを例に挙げて説明したが、図１の
ｎ+型基板１をｐ+型に変更することで構成されるＩＧＢ
Ｔ、溝ゲートの縦型パワーＭＯＳＦＥＴやＩＧＢＴ等に
適用することも可能である。
【００５４】また、上記第２、第３実施形態では、オリ
エンテーションフラットの面方位を（１１１）としてい
るが、トレンチ６の各辺に対して平行もしくは垂直にな
る面方位であれば、どのような面方位であっても良い。
具体的には、（１１１）の他に、（１００）、（１１
０）、（１１２）を選択することができる。
エンテーションフラットの面方位を（１１１）としてい
るが、トレンチ６の各辺に対して平行もしくは垂直にな
る面方位であれば、どのような面方位であっても良い。
具体的には、（１１１）の他に、（１００）、（１１
０）、（１１２）を選択することができる。
【図１】本発明の第１実施形態におけるパワーＭＯＳＦ
ＥＴの上面図である。
ＥＴの上面図である。
【図２】図１に示すパワーＭＯＳＦＥＴの断面構成を示
す図である。
す図である。
【図３】図１に示すパワーＭＯＳＦＥＴのゲート酸化膜
７の断面構成を示す図であり、（ａ）は図１のＡ−Ａ断
面図、（ｂ）は図１のＢ−Ｂ断面図である。
７の断面構成を示す図であり、（ａ）は図１のＡ−Ａ断
面図、（ｂ）は図１のＢ−Ｂ断面図である。
【図４】本発明の第２実施形態におけるパワーＭＯＳＦ
ＥＴの上面図である。
ＥＴの上面図である。
【図５】図４に示すパワーＭＯＳＦＥＴのゲート酸化膜
７の断面構成を示す図である。
７の断面構成を示す図である。
【図６】本発明の第３実施形態におけるパワーＭＯＳＦ
ＥＴの上面図である。
ＥＴの上面図である。
【図７】熱酸化膜の成長速度の面方位依存性を示す特性
図である。
図である。
【図８】従来のトレンチ構造で形成したときのゲート酸
化膜５０の断面構成を示す図である。
化膜５０の断面構成を示す図である。
１…ｎ+型基板、３…ｎ-型ドリフト層、４…ｐ型ベース
領域、５…ｎ+型ソース領域、６…トレンチ、７…ゲー
ト酸化膜、８…ゲート電極。
領域、５…ｎ+型ソース領域、６…トレンチ、７…ゲー
ト酸化膜、８…ゲート電極。
フロントページの続き
(72)発明者 森下 敏之
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(56)参考文献 特開 平10−154809（ＪＰ，Ａ)
特開 平９−213951（ＪＰ，Ａ)
特開 平７−326755（ＪＰ，Ａ)
特開 平９−97912（ＪＰ，Ａ)
特開2001−119023（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78 652
Claims (13)
- 【請求項１】 主表面（１ａ）及び該主表面の反対面と
なる裏面（１ｂ）を有し、前記半導体層（３〜５）が形
成されたシリコン基板（１）と、 前記半導体層に形成され、少なくとも２組の相対する側
壁を有するように構成された第１のトレンチ（６）と、 前記第１のトレンチ内壁を熱酸化することによって形成
されたゲート酸化膜（７）と、 前記ゲート酸化膜上において、前記第１のトレンチ内を
埋め込むように形成されたゲート電極（８）とを有し、 前記第１のトレンチの少なくとも２組の側壁のうちの一
方にチャネルを形成するように構成された第１のトレン
チゲート型の半導体装置において、 前記シリコン基板の前記主表面の面方位が（１１０）面
を成し、前記チャネルが形成される前記第１のトレンチ
の側壁が（１００）面で構成されていることを特徴とす
るトレンチゲート型半導体装置。 - 【請求項２】 前記第１のトレンチの少なくとも２組の
側壁のうち、前記チャネルが形成される側とは異なる側
は（１１０）面で構成されていることを特徴とする請求
項１に記載のトレンチゲート型半導体装置。 - 【請求項３】 前記シリコン基板にはオリエンテーショ
ンフラットが形成され、該オリエンテーションフラット
の面方位が（１００）または（１１０）とされているこ
と特徴とする請求項１又は２に記載のトレンチゲート型
半導体装置。 - 【請求項４】 前記第１のトレンチの少なくとも２組の
側壁のうち、前記チャネルが形成される側とは異なる側
は（１１１）面で構成されていることを特徴とする請求
項１に記載のトレンチゲート型半導体装置。 - 【請求項５】 前記第１のトレンチは、３組の相対する
側壁を有して構成され、そのうちの１組が（１００）面
で構成され、残りの２組が（１１１）面で構成されてい
ることを特徴とする請求項４に記載のトレンチゲート型
半導体装置。 - 【請求項６】 前記シリコン基板にはオリエンテーショ
ンフラットが形成され、該オリエンテーションフラット
の面方位が（１００）、（１１１）、（１１０）、（１
１２）のいずれかとされていること特徴とする請求項４
又は５に記載のトレンチゲート型半導体装置。 - 【請求項７】 前記第１のトレンチの深さが１５μｍ以
上となっていることを特徴とする請求項１ないし６のい
ずれか１つに記載のトレンチゲート型半導体装置。 - 【請求項８】 前記半導体層は、前記シリコン基板に形
成した第２のトレンチ（２）内にエピタキシャル成長さ
せた第１導電型のドリフト領域（３）、第２導電型のベ
ース領域（４）および第１導電型のソース領域（５）と
を有して構成され、 前記第１のトレンチは、少なくとも前記ドリフト領域と
前記ソース領域との間に配置された前記ベース領域のう
ち、前記シリコン基板の深さ方向がチャネル幅方向とな
るように、前記ソース領域から前記ベース領域を貫通し
て前記ドリフト領域に達するように形成されていること
を特徴とする請求項１ないし７のいずれか１つに記載の
トレンチゲート型半導体装置。 - 【請求項９】 主表面（１ａ）及び該主表面の反対面と
なる裏面（１ｂ）を有し、前記半導体層（３〜５）が形
成されたシリコン基板（１）と、 前記半導体層に形成され、少なくとも２組の相対する側
壁を有するように構成された第１のトレンチ（６）と、 前記第１のトレンチ内壁に形成されたゲート酸化膜
（７）と、 前記ゲート酸化膜上において、前記第１のトレンチ内を
埋め込むように形成されたゲート電極（８）とを有し、 前記第１のトレンチの少なくとも２組の側壁のうちの一
方にチャネルを形成するように構成された第１のトレン
チゲート型の半導体装置の製造方法において、 前記シリコン基板として、基板面方位が（１１０）を成
すものを用意する工程と、 前記シリコン基板に対し、少なくとも２組の相対する側
壁のうちの１組の面方位を（１００）として前記第１の
トレンチ（６）を形成する工程と、 前記第１のトレンチの内壁を熱酸化することでゲート酸
化膜（７）を形成する工程とを有していることを特徴と
するトレンチゲート型半導体装置の製造方法。 - 【請求項１０】 前記第１のトレンチを形成する工程で
は、前記前記第１のトレンチの少なくとも２組の側壁の
うち、前記チャネルが形成される側とは異なる側を（１
１０）面とすることを特徴とする請求項９に記載のトレ
ンチゲート型半導体装置の製造方法。 - 【請求項１１】 前記第１のトレンチを形成する工程で
は、前記前記第１のトレンチの少なくとも２組の側壁の
うち、前記チャネルが形成される側とは異なる側を（１
１１）面とすることを特徴とする請求項９に記載のトレ
ンチゲート型半導体装置の製造方法。 - 【請求項１２】 前記第１のトレンチを形成する工程で
は、３組の相対する側壁を有して前記第１のトレンチを
形成し、そのうちの１組を（１００）面で構成し、残り
の２組を（１１１）面で構成することを特徴とする請求
項９に記載のトレンチゲート型半導体装置の製造方法。 - 【請求項１３】 シリコン基板に第２のトレンチ（２）
を形成する工程と、 前記第２のトレンチ内に第１導電型のドリフト領域
（３）、第２導電型のベース領域（４）、および第１導
電型のソース領域（５）を順にエピタキシャル成長させ
ることで、該第２のトレンチを埋め戻し、前記ドリフト
領域、ベース領域およびソース領域によって前記半導体
層を形成する工程と、 少なくとも前記ドリフト領域と前記ソース領域との間に
配置された前記ベース領域のうち、前記シリコン基板の
深さ方向がチャネル幅方向となるように、前記ソース領
域から前記ベース領域を貫通して前記ドリフト領域に達
するように前記第１のトレンチを形成する工程と、を有
していることを特徴とする請求項９ないし１２のいずれ
か１つに記載のトレンチゲート型半導体装置の製造方
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