JPS6292361A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS6292361A JPS6292361A JP60232253A JP23225385A JPS6292361A JP S6292361 A JPS6292361 A JP S6292361A JP 60232253 A JP60232253 A JP 60232253A JP 23225385 A JP23225385 A JP 23225385A JP S6292361 A JPS6292361 A JP S6292361A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置に関し、特にＣ（相補型）Ｍ
ＯＳトランジスタに係わる。
ＯＳトランジスタに係わる。
周知の如く、微細なＭＯＳトランジスタでは速度飽和現
象が起り、微細化しても例えばスケーリング則から期待
される程度の高性能が期待できない。従って、同じプロ
セスを用いても多くの電流量が得られる方法が非常に望
まれている。一方、今までＮＭＯＳプロセスからの伝統
でＣＭＯＳプロセスも（１００）面方位をもったシリコ
ン基板表面をもとに構築されていた。この理由としては
、シリコン基板−シリコン酸化膜との界面単位が少ない
こと、及び電子の移動度が高く多くの電流を得ることが
できることが挙げられる。
象が起り、微細化しても例えばスケーリング則から期待
される程度の高性能が期待できない。従って、同じプロ
セスを用いても多くの電流量が得られる方法が非常に望
まれている。一方、今までＮＭＯＳプロセスからの伝統
でＣＭＯＳプロセスも（１００）面方位をもったシリコ
ン基板表面をもとに構築されていた。この理由としては
、シリコン基板−シリコン酸化膜との界面単位が少ない
こと、及び電子の移動度が高く多くの電流を得ることが
できることが挙げられる。
しかしながら、従来技術によれば、以下に示す問題点を
有する。
有する。
■ＮＭＯＳトランジスタでは、実効チャネル長が１．０
譚以下になると、第２図に示す如く、速度飽和現象が著
しくなり、この飽和速度の面方位依存性が小さいことか
ら、電流量の面方位による差がなくなる。なお、第２図
において、縦軸は単位実効チャネル幅当たりの五極間電
流比（Ｉｏｎ／Ｗｅｆｆ ｒａ ｔ ｉｏ、但しく１０
０）＝１））、横軸は実効チャネル長である。
譚以下になると、第２図に示す如く、速度飽和現象が著
しくなり、この飽和速度の面方位依存性が小さいことか
ら、電流量の面方位による差がなくなる。なお、第２図
において、縦軸は単位実効チャネル幅当たりの五極間電
流比（Ｉｏｎ／Ｗｅｆｆ ｒａ ｔ ｉｏ、但しく１０
０）＝１））、横軸は実効チャネル長である。
■一方、ＰＭＯＳトランジスタでは、ホールの速度飽和
が比較的起りにくい。従って、実効チャネル長が１．０
譚以下になっても、第３図に示す如くホールの移動度の
差による電流量の面方位依存性が存在し、有効質量の差
で説明されるように（１００）面での電流６が一番小さ
い。
が比較的起りにくい。従って、実効チャネル長が１．０
譚以下になっても、第３図に示す如くホールの移動度の
差による電流量の面方位依存性が存在し、有効質量の差
で説明されるように（１００）面での電流６が一番小さ
い。
本発明は上記事情に鑑みてなされたもので、従来と比べ
多くの電流量が得られる相補型半導体装置を提供するこ
とを目的とする。
多くの電流量が得られる相補型半導体装置を提供するこ
とを目的とする。
本発明者は、第２図及び第３図の特性図にもとずいて、
以下の点を究明した。
以下の点を究明した。
■ＮＭＯ８ｔＮＭＯＳトランジスタネル長が１．０ｐ以
下になった場合、０ＭＯ８Ｉ−ランジスタは（１００）
曲以外の面上に形成した方がＮＭＯＳトランジスタの電
流量は（１００）面並に高く、ＰＭＯ８１〜ランジスタ
は＜１００）面よりはるかに高い電流量が得られるため
、全体としての電流量が著しく増加する。
下になった場合、０ＭＯ８Ｉ−ランジスタは（１００）
曲以外の面上に形成した方がＮＭＯＳトランジスタの電
流量は（１００）面並に高く、ＰＭＯ８１〜ランジスタ
は＜１００）面よりはるかに高い電流量が得られるため
、全体としての電流量が著しく増加する。
■従来、（１００）面を用いたもう１つの太きな利点で
ある界面単位の少ないということは、現在の進んだ酸化
技術による界面単位の数そのものの低下と、微細化が進
んでゲート容１（Ｃｏｘ）が増大することによって界面
準位Ｎｓｓのしきい値に与える影響（ΔＶｔ ＝ＱＮＳ
Ｓ／Ｃ０Ｘ）が小さくなったことを考えられると、次第
に利点としての価値がなくなりつつある。
ある界面単位の少ないということは、現在の進んだ酸化
技術による界面単位の数そのものの低下と、微細化が進
んでゲート容１（Ｃｏｘ）が増大することによって界面
準位Ｎｓｓのしきい値に与える影響（ΔＶｔ ＝ＱＮＳ
Ｓ／Ｃ０Ｘ）が小さくなったことを考えられると、次第
に利点としての価値がなくなりつつある。
以上より、本発明者は、従来通り（１００）面を使って
ＮＭＯ８ｔ−ランジスタの実効チャネル長が１．０．ｉ
ｎ以下のＣＭＳｔ−ランジスタを形成すると、電流量が
多くとれずむしろ（１００）曲以外特に（１１０）面を
用いた方が良いことを究明した。
ＮＭＯ８ｔ−ランジスタの実効チャネル長が１．０．ｉ
ｎ以下のＣＭＳｔ−ランジスタを形成すると、電流量が
多くとれずむしろ（１００）曲以外特に（１１０）面を
用いた方が良いことを究明した。
即ち、本発明は、結晶方位が（１００）以外の表面を有
する単結晶シリコン基板と、この基板表面に設けられた
チャネル長が１．０譚以下のＮチャネル型のＭＯＳ ト
ランジスタと、前記基板表面に設けられたＰチャネル型
のＭＯＳトランジスタとを具備し、電流量の向上を図っ
たことを骨子とする。
する単結晶シリコン基板と、この基板表面に設けられた
チャネル長が１．０譚以下のＮチャネル型のＭＯＳ ト
ランジスタと、前記基板表面に設けられたＰチャネル型
のＭＯＳトランジスタとを具備し、電流量の向上を図っ
たことを骨子とする。
以下、本発明の一実施例に係るＣＭＯＳトランジスタを
製造工程順に第１図（ａ）〜（Ｃ）を参照して説明する
。
製造工程順に第１図（ａ）〜（Ｃ）を参照して説明する
。
（１）まず、（１１０）を表面として持つ比抵抗２Ω・
ｃｕｔのＮ型のシリコン基板１にピーク濃度２×１０１
６ｃｍ′２で接合深さ３ｐｎのＰウェル２を形成した。
ｃｕｔのＮ型のシリコン基板１にピーク濃度２×１０１
６ｃｍ′２で接合深さ３ｐｎのＰウェル２を形成した。
つづいて、選択酸化法により、前記基板１の表面にフィ
ールド酸化ＩＩ ３を所定の方法により形成したく第１
図（ａ）図示）。
ールド酸化ＩＩ ３を所定の方法により形成したく第１
図（ａ）図示）。
（２）次に、前記基板１及びＰウェル２の表面に厚さ２
００人のゲート酸化膜４を形成した。つづいて、リソグ
ラフィー技術によりＮチャネル領域をレジスト（図示せ
ず）で覆い、Ｐチャネル領域にパンチスルー防止のため
のイオン注入即ちリンを加″ａ電圧２８０ＫｅＶ、ドー
ズ暴６Ｘ１０１２ｃＩＩ’の条件下でイオン注入し、更
にしきい値合せのためのイオン注入即ちボロンイオンを
加速電圧３５ＫｅＶ、ドーズｆｆ１５Ｘ１０１２ａ４の
条件でイオン注入した。次いで、レジストを除去し、リ
ソグラフィー技術によりＰチャネル領域をレジストで覆
い、Ｎチャネル領域にパンチスルー防止のためのイオン
注入即ちボロンイオンを加速電圧８０ＫｅＶ、ドーズ量
６Ｘ１０１２ｃｍ４の条件でイオン注入し、ひきつづき
しきい値合せのためのイオン注入即ちボロンを加速電圧
３５ＫｅＶ、ドーズ量ｌＸ１０１２ｃｒＩｉ−’の条件
でイオン注入した。更に、レジストを除去し、全面に厚
さ４０００人の多結晶シリコン層を（図示せず）をＣＶ
Ｄ法により堆積した。この後、この多結晶シリコン層に
９００℃で３０分間ＰＯＣβ３中でリンを拡散し、パタ
ーニングして多結晶シリコンからなるゲート電極５を形
成した。ひきつづき、Ｎチャネル領域をレジストで覆い
、セルファラインでＰチャネル領域にＢＦ２＋イオンを
加速電圧５０ＫｅＶ、ドーズ量５Ｘ １０” ｃＩＲ−
２の条件でイオン注入した。更に、レジストを除去した
後、Ｐチャネル領域をレジストで覆い、Ｎチャネル領域
にＡｓ＋イオンを加速電圧５０ＫｅＶ、ドーズ１５Ｘ
１０” ’ ｃｔｔｔ′２の条件でイオン注入したこの
後、レジストを除去し、９００℃、Ｎ２で３０分間アニ
ールし、活性化してＰウェル２にＮ′″型のソース・ド
レイン領域６．７を形成するとともに、基板１にＰ＋型
のソース・ドレイン領域８．９を形成した（第１図（ｂ
）図示）。
００人のゲート酸化膜４を形成した。つづいて、リソグ
ラフィー技術によりＮチャネル領域をレジスト（図示せ
ず）で覆い、Ｐチャネル領域にパンチスルー防止のため
のイオン注入即ちリンを加″ａ電圧２８０ＫｅＶ、ドー
ズ暴６Ｘ１０１２ｃＩＩ’の条件下でイオン注入し、更
にしきい値合せのためのイオン注入即ちボロンイオンを
加速電圧３５ＫｅＶ、ドーズｆｆ１５Ｘ１０１２ａ４の
条件でイオン注入した。次いで、レジストを除去し、リ
ソグラフィー技術によりＰチャネル領域をレジストで覆
い、Ｎチャネル領域にパンチスルー防止のためのイオン
注入即ちボロンイオンを加速電圧８０ＫｅＶ、ドーズ量
６Ｘ１０１２ｃｍ４の条件でイオン注入し、ひきつづき
しきい値合せのためのイオン注入即ちボロンを加速電圧
３５ＫｅＶ、ドーズ量ｌＸ１０１２ｃｒＩｉ−’の条件
でイオン注入した。更に、レジストを除去し、全面に厚
さ４０００人の多結晶シリコン層を（図示せず）をＣＶ
Ｄ法により堆積した。この後、この多結晶シリコン層に
９００℃で３０分間ＰＯＣβ３中でリンを拡散し、パタ
ーニングして多結晶シリコンからなるゲート電極５を形
成した。ひきつづき、Ｎチャネル領域をレジストで覆い
、セルファラインでＰチャネル領域にＢＦ２＋イオンを
加速電圧５０ＫｅＶ、ドーズ量５Ｘ １０” ｃＩＲ−
２の条件でイオン注入した。更に、レジストを除去した
後、Ｐチャネル領域をレジストで覆い、Ｎチャネル領域
にＡｓ＋イオンを加速電圧５０ＫｅＶ、ドーズ１５Ｘ
１０” ’ ｃｔｔｔ′２の条件でイオン注入したこの
後、レジストを除去し、９００℃、Ｎ２で３０分間アニ
ールし、活性化してＰウェル２にＮ′″型のソース・ド
レイン領域６．７を形成するとともに、基板１にＰ＋型
のソース・ドレイン領域８．９を形成した（第１図（ｂ
）図示）。
（３）次に、全面にＣＶＤ法により層間絶縁膜としての
厚さ５０００人のＳｉＯ２膜１ｏ全１ｏした。つづいて
、前記ソース・ドレイン領域６〜９上の５ｉ０２膜１０
を選択的に開口し、コンタクトホール１１・・・を形成
した。次いで、全面に厚さ８０００人のへ２層（図示せ
ず）をスパッタ法により堆積した後、パターニングして
Ａｆｆｉ配線１２・・・を形成した。更に、パッシベー
ション膜としテノ厚さ１２００ＯＡ（ＤＰＳＧＢＩ；Ａ
３をＣＶＤ法により堆積しＣＭＯＳトランジスタを製造
した（第１図（ｃ）図示）。
厚さ５０００人のＳｉＯ２膜１ｏ全１ｏした。つづいて
、前記ソース・ドレイン領域６〜９上の５ｉ０２膜１０
を選択的に開口し、コンタクトホール１１・・・を形成
した。次いで、全面に厚さ８０００人のへ２層（図示せ
ず）をスパッタ法により堆積した後、パターニングして
Ａｆｆｉ配線１２・・・を形成した。更に、パッシベー
ション膜としテノ厚さ１２００ＯＡ（ＤＰＳＧＢＩ；Ａ
３をＣＶＤ法により堆積しＣＭＯＳトランジスタを製造
した（第１図（ｃ）図示）。
本発明に係るＣＭＯ８＋−ランジスタは、第１図（Ｃ）
に示す如く、結晶方位（１１０）を表面としてもつＮ型
の単結晶シリコン基板１にＰウェル２を設け、このＰウ
ェル２表面にＮ＋型のソース・ドレイン領域６．７及び
ゲート電極５等からなるＮチャネル型ＭＯＳトランジス
タを設け、更に前記基板１表面にＰ＋型のソース・ドレ
イン領域８．９及びゲート電極５等からなるＰチャネル
ＭＯＳトランジスタを設けた構造となっている。従って
、本発明によれば、速度飽和によってＮチ１アネルＭＯ
Ｓトランジスタの電流量を（１００）面と同等にし、か
つ著しい速度飽和の生じないＰチャネルＭＯＳトランジ
スタの電流量を（１００）面以上にして全体としての電
流量を従来よりも多くできる。
に示す如く、結晶方位（１１０）を表面としてもつＮ型
の単結晶シリコン基板１にＰウェル２を設け、このＰウ
ェル２表面にＮ＋型のソース・ドレイン領域６．７及び
ゲート電極５等からなるＮチャネル型ＭＯＳトランジス
タを設け、更に前記基板１表面にＰ＋型のソース・ドレ
イン領域８．９及びゲート電極５等からなるＰチャネル
ＭＯＳトランジスタを設けた構造となっている。従って
、本発明によれば、速度飽和によってＮチ１アネルＭＯ
Ｓトランジスタの電流量を（１００）面と同等にし、か
つ著しい速度飽和の生じないＰチャネルＭＯＳトランジ
スタの電流量を（１００）面以上にして全体としての電
流量を従来よりも多くできる。
なお、上記実施例では、シリコン基板の表面の結晶方位
が（１１０）である場合について述べたが、これに限定
されるものではない。例えば、（２１１）、（３２２）
等でもよい。
が（１１０）である場合について述べたが、これに限定
されるものではない。例えば、（２１１）、（３２２）
等でもよい。
以上詳述した如く本発明によれば、従来と比べ多くの電
流量を得られる微細な相補型半導体装置を提供できる。
流量を得られる微細な相補型半導体装置を提供できる。
第１図（ａ）〜（Ｃ）は本発明の一実施例に係るＣＭＯ
Ｓトランジスタを製造工程順に示す断面図、第２図は従
来のＮＭＯＳトランジスタにおける単位実効チャネル幅
当りの方接電流比と実効チャネル比との関係を示す特性
図、第３図は従来のＰＭＯＳトランジスタにおける単位
実効チャネル幅当りの方接間電流比と実効チャネル長と
の関係を示ず特性図である。 １・・・Ｎ型の単結晶シリコン基板、２・・・Ｐウェル
、３・・・フィールド酸化膜、４・・・ゲート酸化膜、
５・・・ゲート電極、６．８・・・ソース領域、７．９
・・・ドレイン領域、１０・・・Ｓ！０２膜（層間絶縁
膜）、１１・・・コンタクトホール、１２・・・Ａβ配
線、１３・・・ＰＳＧ膜（パッシベーション膜）。 出願人代理人 弁理士 鈴江武彦 第１図 弔３凶
Ｓトランジスタを製造工程順に示す断面図、第２図は従
来のＮＭＯＳトランジスタにおける単位実効チャネル幅
当りの方接電流比と実効チャネル比との関係を示す特性
図、第３図は従来のＰＭＯＳトランジスタにおける単位
実効チャネル幅当りの方接間電流比と実効チャネル長と
の関係を示ず特性図である。 １・・・Ｎ型の単結晶シリコン基板、２・・・Ｐウェル
、３・・・フィールド酸化膜、４・・・ゲート酸化膜、
５・・・ゲート電極、６．８・・・ソース領域、７．９
・・・ドレイン領域、１０・・・Ｓ！０２膜（層間絶縁
膜）、１１・・・コンタクトホール、１２・・・Ａβ配
線、１３・・・ＰＳＧ膜（パッシベーション膜）。 出願人代理人 弁理士 鈴江武彦 第１図 弔３凶
Claims (2)
- （１）結晶方位が（１００）以外の表面を有する単結晶
シリコン基板と、この基板表面に設けられた実効チャネ
ル長が１．０μｍ以下のＮチャネル型ＭＯＳトランジス
タと、前記基板表面に設けられたＰチャネル型ＭＯＳト
ランジスタとを具備することを特徴とする相補型半導体
装置。 - （２）単結晶シリコン基板の表面の結晶方位が（１１０
）であることを特徴とする特許請求の範囲第１項記載の
相補型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232253A JPS6292361A (ja) | 1985-10-17 | 1985-10-17 | 相補型半導体装置 |
| US06/884,962 US4857986A (en) | 1985-10-17 | 1986-07-14 | Short channel CMOS on 110 crystal plane |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232253A JPS6292361A (ja) | 1985-10-17 | 1985-10-17 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292361A true JPS6292361A (ja) | 1987-04-27 |
Family
ID=16936374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60232253A Pending JPS6292361A (ja) | 1985-10-17 | 1985-10-17 | 相補型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4857986A (ja) |
| JP (1) | JPS6292361A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911383B2 (en) | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
| US7148559B2 (en) | 2003-06-20 | 2006-12-12 | International Business Machines Corporation | Substrate engineering for optimum CMOS device performance |
| JP2007027677A (ja) * | 2005-06-17 | 2007-02-01 | Tohoku Univ | 半導体装置 |
| US7329923B2 (en) | 2003-06-17 | 2008-02-12 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US20080070335A1 (en) * | 1998-09-04 | 2008-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of Fabricating A Semiconductor Device |
Families Citing this family (54)
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