CN106158652A - Mosfet器件的制作方法 - Google Patents
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Abstract
本发明提供一种MOSFET器件的制作方法，包括：在基底中形成深槽，所述基底包括自下而上依次包括第一导电类型的衬底、第一导电类型的第一结构层、第二导电类型的第二结构层；在所述深槽的侧壁形成氧化层；在所述深槽中形成第二导电类型的第三结构层，所述第三结构层的顶部低于所述基底的顶部；在所述深槽中且在所述第三结构层上形成深槽栅极。根据本发明的MOSFET器件的制作方法，不仅能够减小MOSFET器件的体积，还能够降低MOSFET器件的生产成本。
Description
技术领域
本发明涉及半导体技术，尤其涉及一种MOSFET器件的制作方法。
背景技术
在MOSFET(金属氧化物半导体场效应晶体管，Metal OxideSemiconductor Field Effect Transistor,MOSFET)器件中，一般通过减小器件的导通电阻来减小功率损耗。
而由于击穿电压与导通电阻成反比关系，所以当导通电阻减小时，会对击穿电压产生不利的影响。为了解决这一问题，现有技术中引入了超结功率MOSFET，其包括位于超结型功率MOSFET的有源区以下、交替形成的P型区和N型区。超结型功率MOSFET中交替的P型区和N型区在理想状态下，应该处于电荷平衡状态，从而P型区和N型区在反向电压条件下相互耗尽，耐击穿性较好。
现有的MOSFET器件中，深槽栅极设置在两个P型柱形成的P型区之间，即设置在N型柱形成的N型区的上方，而各深槽栅极之间需要间隔一定的距离且深槽栅极之间还具有浅槽栅极，这样就导致MOSFET器件整体的体积较大，MOSFET器件的微型化有待提高。
发明内容
本发明提供一种MOSFET器件的制作方法，以尽量解决现有技术中MOSFET器件的体积较大的问题。
本发明提供一种MOSFET器件的制作方法，包括：
在基底中形成深槽，所述基底包括自下而上依次包括第一导电类型的衬底、第一导电类型的第一结构层、第二导电类型的第二结构层；
在所述深槽的侧壁形成氧化层；
在所述深槽中形成第二导电类型的第三结构层，所述第三结构层的顶部低于所述基底的顶部；
在所述深槽中且在所述第三结构层上形成深槽栅极。
如上所述的MOSFET器件的制作方法，可选地，在所述深槽中形成第二导电类型的第三结构层之后，且在所述深槽中且在所述第三结构层上形成深槽栅极之前，还包括：
在所述第三结构层上形成隔离层。
如上所述的MOSFET器件的制作方法，可选地，在所述基底中形成深槽包括：
在所述基底上形成掩膜层；
以所述掩膜层为掩膜，对所述基底进行刻蚀直至露出所述衬底，形成所述深槽。
如上所述的MOSFET器件的制作方法，可选地，所述在所述深槽的侧壁形成氧化层包括：
对所述深槽进行热氧化，在所述深槽的侧壁和底部形成氧化层；
采用刻蚀方式，去除所述底部的氧化层。
如上所述的MOSFET器件的制作方法，可选地，在所述深槽中形成第二导电类型的第三结构层包括：
采用外延方式，在所述深槽内形成第二导电类型的外延层；
对所述外延层进行回刻，以使所述外延层的顶部低于所述基底的顶部。
如上所述的MOSFET器件的制作方法，可选地，所述在所述深槽中且在所述第三结构层上形成深槽栅极包括：
在所述隔离层上沉积深槽栅极材料层，并对所述深槽栅极材料层进行回刻，形成深槽栅极，所述深槽栅极的顶部与所述基底的顶部齐平。
如上所述的MOSFET器件的制作方法，可选地，在所述深槽中且在所述第三结构层上形成深槽栅极之后，还包括：
在所述基底上且在两个所述深槽栅极之间形成浅槽，并对所述浅槽进行离子注入。
如上所述的MOSFET器件的制作方法，可选地，在对所述浅槽进行离子注入之后，还包括：
在所述浅槽中形成金属层。
由上述技术方案可知，本发明提供的MOSFET器件的制作方法，通过将深槽栅极放在深槽中，能够减小深槽之间的宽度，进而减小整个MOSFET器件的体积，有利于MOSFET器件的微型化。而且本实施例的MOSFET器件的制作方法，采用一次光刻便可完成深槽栅极的制作，工艺流程简单，成本较低。此外，后续在形成浅槽栅极也采用一次光刻，降低了整体MOSFET器件的生产成本。
附图说明
图1为根据本发明一实施例的MOSFET器件的制作方法的流程示意图；
图2A-图2J为根据本发明另一实施例的MOSFET器件的制作方法的各个步骤的结构示意图。
具体实施方式
实施例一
本实施例提供一种MOSFET器件的制作方法，如图1所示，为根据本实施例的MOSFET器件的制作方法的流程示意图。本实施例的MOSFET器件的制作方法包括：
步骤101，在基底中形成深槽，基底包括自下而上依次形成的第一导电类型的衬底、第一导电类型的第一结构层、第二导电类型的第二结构层。
本实施例中，形成深槽的方式可以是离子刻蚀方式。例如，先在基底上形成掩膜层，并以掩膜层为掩膜，对基底进行刻蚀直至露出衬底，形成深槽。形成掩膜层时，可以采用沉积以及光刻工艺。后续再对该掩膜层进行去除即可。
需指出的是，该深槽的可以伸入衬底中，即露出衬底之后，可以继续对衬底进行刻蚀，以使深槽的高度比第一结构层和第二结构层的厚度之和还要大。这样，后续在深槽中形成膜层时，可以减小深槽中的膜层与基底的接触电阻。
步骤102，在深槽的侧壁形成氧化层。
具体可以采用沉积或热氧化方式在深槽的侧壁形成氧化层。采用热氧化的方式具体可以如下：
对深槽进行热氧化，在深槽的侧壁和底部形成氧化层；
采用刻蚀方式，去除底部的氧化层。
步骤103，在深槽中形成第二导电类型的第三结构层，第三结构层的顶部低于基底的顶部。
具体可以采用沉积或外延方式使第三结构层填充在深槽中。例如，采用外延方式，在深槽内形成第二导电类型的外延层，对外延层进行回刻，以使外延层的顶部低于基底的顶部。该第三结构层具体为柱形。
步骤104，在深槽中且在第三结构层上形成深槽栅极。
深槽栅极的顶部可以与基底的顶部齐平。形成深槽栅极的方式可以采用沉积的方式。需指出得是，在形成深槽栅极之前，可以先在第三结构层上形成隔离层，该隔离层可以是栅氧化层，进而在隔离层上形成深槽栅极。该隔离层用于隔离深槽栅极和第三结构层，以避免两者之间相互影响。
在步骤104之后，还可以包括如下步骤：
在基底上且在两个深槽栅极之间形成浅槽，并对浅槽进行离子注入，并在浅槽中形成金属层。
形成浅槽时，可以采用光刻工艺以及刻蚀工艺，该浅槽可以作为金属层和基底的隔离阻挡层。该金属层即为浅槽栅极。掩膜层可以在形成金属层之前去除。
本实施例中，通过将深槽栅极放在深槽中，能够减小深槽之间的宽度，进而减小整个MOSFET器件的体积，有利于MOSFET器件的微型化。而且本实施例的MOSFET器件的制作方法，采用一次光刻便可完成深槽栅极的制作，工艺流程简单，成本较低。此外，后续在形成浅槽栅极也采用一次光刻，即形成深槽栅极和浅槽栅极的过程中采用了两次光刻，降低了整体MOSFET器件的生产成本。
实施例二
本实施例对上述实施例的MOSFET器件的制作方法做进一步补充说明。如图2A-2J所示，为根据本实施例的MOSFET器件的制作方法的各个步骤的结构示意图。
如图2A所示，在基底201上形成第一氧化层202。
本实施例的基底201包括自下而上依次形成的N型衬底2011、N型外延层2012和P型外延层2013。需指出的是，本实施例仅以示例性方式示出基底201，基底201所示出的内容能够通过将N型掺杂物和材料替换为相应的P型掺杂物和材料，反之亦然。
基底201的形成方式可以是先形成N型衬底2011，再在N型衬底2011上通过外延工艺形成N型外延层2012，然后通过外延工艺在N型外延层2012上形成P型外延层2013。基底201的形成过程中无需采用光刻工艺。
第一氧化层202的形成方式可以是沉积或者热氧化，具体可以根据实际需要实施相应的工艺，本实施例中不作限定。
如图2B所示，对第一氧化层202进行光刻工艺，以形成掩膜层203，并以该掩膜层203为掩膜，对基底201进行刻蚀直至露出衬底2011，形成深槽204。
本实施例中，深槽204的高度大于N型外延层2012和P型外延层2013的厚度之和，即深槽204的底部位于N型衬底2011中。
如图2C所示，对深槽204进行热氧化，在深槽204的侧壁和底部形成第二氧化层205。
由于掩膜层203也存在，因此在掩膜层203的侧壁也可以形成第二氧化层205。
如图2D所示，对第二氧化层205进行回刻，去除深槽204的底部的第二氧化层205。
去除深槽204的底部的第二氧化层205之后，在深槽的侧壁留下剩余的第二氧化层205。
如图2E所示，采用外延方式，在深槽204内形成P型外延层206。
形成P型外延层206时，可以如图2E所示，在深槽204内且在掩膜层203的上表面形成P型外延层206，以避免P型外延层206厚度不够的情况。
如图2F所示，对P型外延层206进行回刻，以使P型外延层206的顶部低于基底201的顶部。
回刻工艺属于现有技术，在此不再赘述。本实施例中，采用回刻工艺，使P型外延层206的顶部低于基底201的顶部，以预留出空间用于容纳接下来制作的深槽栅极。
如图2G所示，对P型外延层206进行氧化，在P型外延层206的表面形成第三氧化层207。
该第三氧化层207即为隔离层，用于隔离P型外延层206和接下来制作的深槽栅极。P型外延层206即P型柱。
如图2H所示，在第三氧化层207上沉积多晶硅材料，并对多晶硅材料进行回刻，形成深槽栅极208。
本实施例中，由于进行到该步骤时仍未去除掩膜层203，因此，对多晶硅材料进行回刻时，该多晶硅材料的顶部与掩膜层203的顶部齐平，即深槽栅极208的顶部与掩膜层203的顶部齐平，后续再进行使深槽栅极208的顶部与基底201的顶部齐平的工艺。
需指出的是，若在该步骤之前，掩膜层203已经被去除，则该步骤的深槽栅极208的顶部直接与基底201的顶部齐平。
如图2I所示，在基底201上且在两个深槽栅极208之间形成浅槽209，并对浅槽209进行P+离子注入，形成P型离子注入区210。
如图2J所示，去除掩膜层203，并进行离子注入形成源区211，并进行形成介质层213，以及在浅槽209内形成金属层212作为浅槽栅极。
该掩膜层203的去除方式可以采用离子刻蚀方式或者机械抛光方式，具体可以根据实际需要设定，在此不做限定。
需指出的是，去除掩膜层203的操作可以在进行离子注入形成源区211之前任何步骤进行，本实施例仅以示例性方式示出去除掩膜层203的步骤。
具体地，在形成源区211之后，可以先在去除掩膜层203的基底201的表面形成介质层213，并进行光刻，露出浅槽209。接着在浅槽209中通过沉积、刻蚀工艺形成金属层212，具体属于现有技术，在此不再赘述。
通过本实施例的MOSFET器件的制作方法，通过将深槽栅极208放在深槽204中，能够减小深槽204之间的宽度，进而减小整个MOSFET器件的体积，有利于MOSFET器件的微型化。而且本实施例的MOSFET器件的制作方法，采用两次光刻便可完成深槽栅极208和浅槽栅极212的制作，工艺流程简单，成本较低。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (8)
1.一种MOSFET器件的制作方法，其特征在于，包括：
在基底中形成深槽，所述基底包括自下而上依次形成的第一导电类型的衬底、第一导电类型的第一结构层、第二导电类型的第二结构层；
在所述深槽的侧壁形成氧化层；
在所述深槽中形成第二导电类型的第三结构层，所述第三结构层的顶部低于所述基底的顶部；
在所述深槽中且在所述第三结构层上形成深槽栅极。
2.根据权利要求1所述的MOSFET器件的制作方法，其特征在于，在所述深槽中形成第二导电类型的第三结构层之后，且在所述深槽中且在所述第三结构层上形成深槽栅极之前，还包括：
在所述第三结构层上形成隔离层。
3.根据权利要求2所述的MOSFET器件的制作方法，其特征在于，在所述基底中形成深槽包括：
在所述基底上形成掩膜层；
以所述掩膜层为掩膜，对所述基底进行刻蚀直至露出所述衬底，形成所述深槽。
4.根据权利要求3所述的MOSFET器件的制作方法，其特征在于，所述在所述深槽的侧壁形成氧化层包括：
对所述深槽进行热氧化，在所述深槽的侧壁和底部形成氧化层；
采用刻蚀方式，去除所述底部的氧化层。
5.根据权利要求3或4所述的MOSFET器件的制作方法，其特征在于，在所述深槽中形成第二导电类型的第三结构层包括：
采用外延方式，在所述深槽内形成第二导电类型的外延层；
对所述外延层进行回刻，以使所述外延层的顶部低于所述基底的顶部。
6.根据权利要求5所述的MOSFET器件的制作方法，其特征在于，所述在所述深槽中且在所述第三结构层上形成深槽栅极包括：
在所述隔离层上沉积深槽栅极材料层，并对所述深槽栅极材料层进行回刻，形成深槽栅极，所述深槽栅极的顶部与所述基底的顶部齐平。
7.根据权利要求1所述的MOSFET器件的制作方法，其特征在于，在所述深槽中且在所述第三结构层上形成深槽栅极之后，还包括：
在所述基底上且在两个所述深槽栅极之间形成浅槽，并对所述浅槽进行离子注入。
8.根据权利要求7所述的MOSFET器件的制作方法，其特征在于，在对所述浅槽进行离子注入之后，还包括：
在所述浅槽中形成金属层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161123 |
|
| RJ01 | Rejection of invention patent application after publication |