JP5222466B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、トレンチゲート構造を有するパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびその製造に適用して有効な技術に関するものである。
特開２０００−１９６０７５号公報（特許文献１）または特開２０００−２７７５３１号公報（特許文献２）には、トレンチゲート電極を半導体基板の表面よりも突出させ、ソースオフセットを防止する技術が開示されている。
特開２００２−２４６５９６号公報（特許文献３）には、セルフアライン構造でセルピッチを縮小したパワーＭＩＳＦＥＴの製造方法が開示されている。具体的には、半導体基板から突出したトレンチゲート電極の側壁に形成されたサイドウォールを利用してソース領域およびボディコンタクト領域を形成する技術が開示されている。
特開２００５−５４３８号公報（特許文献４）には、半導体基板より突出したトレンチゲート電極の側壁に形成されているサイドウォールを利用して、ゲート電極の表面、ソース領域およびボディコンタクト領域を自己整合でシリサイド化する技術が開示されている。
特許第２６４７８８４号（特許文献５）には、トレンチの底部に形成する酸化膜をトレンチの内壁よりも厚く形成する技術が開示されている。
特開２０００−１９６０７５号公報 特開２０００−２７７５３１号公報 特開２００２−２４６５９６号公報 特開２００５−５４３８号公報 特許第２６４７８８４号
パワーＭＩＳＦＥＴの高性能化を図る有効な手段の１つとして、デバイス構造のシュリンクが進められてきている。しかし、デバイス構造のシュリンクを進めるにあたっては、フォトリソグラフィ技術に律速される点が多く、副作用を抑制してデバイス構造の微細化を実現することが困難となっている現状がある。
例えば、特許文献１あるいは特許文献２に記載された技術では、ゲート電極とソース領域に接続するコンタクトホールとの合わせ余裕が必要な構成のため、セルの集積度を向上させることは難しい。特許文献３に記載された技術では、ソース領域に接続するソース配線と半導体基板から突出しているゲート電極とを絶縁するために、ゲート電極上に絶縁膜を残して加工する必要がある。しかし、特許文献３に記載された構造では、ゲート電極上に安定した膜厚の絶縁膜を形成することができず、ゲート耐圧不良が表面化する問題点が存在する。また、特許文献４に記載されている技術では、製造技術としてフォトリソグラフィ技術によりパターンを形成する手法を多用している。例えば、ゲート電極の突出部分の形成、ソース領域およびボディコンタクト領域の形成やコンタクトホールの形成などをフォトリソグラフィ技術によって実施している。この場合、フォトリソグラフィ技術の合わせ精度の問題でデバイス構造の微細化にかなりの制約があり、デバイス構造の微細化に限界があると推測される。このため、特許文献４に記載されている技術ではサリサイド工程を実施しているが、このサリサイド工程が有効になるまでデバイス構造の微細化を進めるのは困難である。このように従来技術では、デバイス構造を微細化するにあたって問題点が存在することがわかる。
仮に、デバイス構造を半導体基板の平面方向（横方向）に微細化することが実現できたとしても、トレンチゲート電極の断面積が小さくなることによるゲート抵抗の増大や半導体基板の厚さ方向（縦方向）のシュリンクの実現などに関連した副作用が存在する。
本発明の目的は、フォトリソグラフィ技術によって制約を受けずにデバイス構造を微細化することが可能で、かつ、微細化がもたらす副作用を抑制できるパワーＭＩＳＦＥＴおよびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は、（ａ）第１導電型の半導体基板の主面上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜をパターニングして開口部を形成する工程と、（ｃ）前記開口部を形成した前記第１絶縁膜をマスクにして前記半導体基板にゲートトレンチを形成する工程とを備える。そして、（ｄ）前記ゲートトレンチにゲート絶縁膜を形成する工程と、（ｅ）前記ゲートトレンチ内を含む前記第１絶縁膜上にポリシリコン膜を形成する工程と、（ｆ）前記第１絶縁膜上に形成されている前記ポリシリコン膜を除去する一方、前記第１絶縁膜の前記開口部および前記ゲートトレンチ内に前記ポリシリコン膜を残すことにより、ゲート電極を形成する工程とを備える。さらに、（ｇ）前記第１絶縁膜の一部を除去することにより、前記ゲート電極の一部を前記半導体基板から突き出す工程と、（ｈ）前記半導体基板内に不純物を導入することにより前記ゲート電極の隣接領域に前記第１導電型のソース領域を形成する工程と、（ｉ）前記半導体基板上に第２絶縁膜を形成する工程とを備える。そして、（ｊ）前記第２絶縁膜を異方性エッチングすることにより前記半導体基板から突き出た前記ゲート電極の側壁にサイドウォールを形成する工程と、（ｋ）隣接する前記ゲート電極に形成されている前記サイドウォール間において前記半導体基板の一部を除去することにより、前記ソース領域の深さよりも深いボディ用トレンチを形成する工程とを備える。さらに、（ｌ）前記半導体基板に不純物を導入することにより前記ボディ用トレンチの底部に第２導電型のボディコンタクト領域となる第１半導体領域を形成する工程と、（ｍ）前記ゲート電極、前記ソース領域および前記第１半導体領域に第１金属シリサイド膜を形成する工程とを備える。ここで、前記（ｋ）工程は、前記ゲート電極に自己整合して前記ボディ用トレンチを形成することを特徴とする。
また、本発明による半導体装置の製造方法は、（ａ）第１導電型の半導体基板の主面上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜をパターニングして開口部を形成する工程と、（ｃ）前記開口部を形成した前記第１絶縁膜をマスクにして前記半導体基板にゲートトレンチを形成する工程とを備える。そして、（ｄ）前記ゲートトレンチにゲート絶縁膜を形成する工程と、（ｅ）前記ゲートトレンチ内を含む前記第１絶縁膜上にポリシリコン膜を形成する工程と、（ｆ）前記第１絶縁膜上に形成されている前記ポリシリコン膜を除去する一方、前記第１絶縁膜の前記開口部および前記ゲートトレンチ内に前記ポリシリコン膜を残すことにより、ゲート電極を形成する工程とを備える。さらに、（ｇ）前記第１絶縁膜の一部を除去することにより、前記ゲート電極の一部を前記半導体基板から突き出す工程と、（ｈ）前記半導体基板内に不純物を導入することにより前記ゲート電極の隣接領域に前記第１導電型の第１ソース領域を形成する工程と、（ｉ）前記半導体基板上に第２絶縁膜を形成する工程とを備える。そして、（ｊ）前記第２絶縁膜を異方性エッチングすることにより前記半導体基板から突き出た前記ゲート電極の側壁にサイドウォールを形成する工程と、（ｋ）前記半導体基板内に不純物を導入することにより前記第１ソース領域に隣接する領域に前記第１導電型の第２ソース領域を形成する工程とを備える。さらに、（ｌ）隣接する前記ゲート電極に形成されている前記サイドウォール間において前記半導体基板の一部を除去することにより、前記第２ソース領域の深さよりも深いボディ用トレンチを形成する工程と、（ｍ）前記半導体基板に不純物を導入することにより前記ボディ用トレンチの底部に第２導電型のボディコンタクト領域となる第１半導体領域を形成する工程とを備える。ここで、前記第１ソース領域は第２ソース領域よりも浅い領域に形成し、前記（ｌ）工程は、前記ゲート電極に自己整合して前記ボディ用トレンチを形成することを特徴とする。
また、本発明による半導体装置は、（ａ）第１導電型の半導体基板と、（ｂ）前記半導体基板の主面に形成されたゲートトレンチと、（ｃ）前記ゲートトレンチの内壁および底部に形成されたゲート絶縁膜とを備える。そして、（ｄ）前記ゲートトレンチに埋め込むように形成され、一部が半導体基板から突き出したゲート電極と、（ｅ）前記半導体基板から突き出した前記ゲート電極の側壁に形成されたサイドウォールと、（ｆ）前記ゲート電極に隣接するように形成され、前記第１導電型のソース領域とを備える。さらに、（ｇ）隣接する前記ゲート電極に形成されている前記サイドウォール間に、前記ゲート電極に自己整合して形成され、前記ソース領域の深さよりも深く形成されたボディ用トレンチと、（ｈ）前記ボディ用トレンチの底部に形成され、前記第１導電型とは異なる第２導電型の第１半導体領域とを備える。そして、（ｉ）前記半導体基板の主面と反対側の面に形成され、前記第１導電型のドレイン領域と、（ｊ）前記ゲート電極、前記ソース領域および前記第１半導体領域に形成された第１金属シリサイド膜とを備え、前記ソース領域と前記第１半導体領域とは前記第１金属シリサイド膜で電気的に接続されていることを特徴とする。
また、本発明による半導体装置は、（ａ）第１導電型の半導体基板と、（ｂ）前記半導体基板の主面に形成されたゲートトレンチと、（ｃ）前記ゲートトレンチの内壁および底部に形成されたゲート絶縁膜と、（ｄ）前記ゲートトレンチに埋め込むように形成され、一部が半導体基板から突き出したゲート電極とを備える。そして、（ｅ）前記ゲート電極に隣接するように形成され、前記第１導電型の第１ソース領域と、（ｆ）前記半導体基板から突き出した前記ゲート電極の側壁に形成されたサイドウォールと、（ｇ）前記第１ソース領域に隣接するように形成され、前記第１導電型の第２ソース領域とを備える。そして、（ｈ）隣接する前記ゲート電極に形成されている前記サイドウォール間に、前記ゲート電極に自己整合して形成され、前記第２ソース領域の深さよりも深く形成されたボディ用トレンチと、（ｉ）前記ボディ用トレンチの底部に形成され、前記第１導電型とは異なる第２導電型の第１半導体領域とを備える。さらに、（ｊ）前記半導体基板の主面と反対側の面に形成され、前記第１導電型のドレイン領域とを備え、前記第１ソース領域は前記第２ソース領域よりも浅い領域に形成されていることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
自己整合による製造工程を導入することで、フォトリソグラフィ技術によって制約を受けずにデバイス構造を微細化することができ、かつ、微細化がもたらす副作用を抑制することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、本実施の形態１における半導体装置が形成されている半導体チップの上面を示す平面図である。図１に示すように、半導体チップの中央部には、例えばアルミニウム配線からなるソースパッド１が形成されている。そして、このソースパッド１の周囲を囲むようにゲート配線２が形成され、このゲート配線２は、ゲートパッド３に接続されている。ゲートパッド３およびゲート配線２の外側には、半導体チップの周囲を囲むように、ガードリング４が形成されている。ゲート配線２、ゲートパッド３およびガードリング４も、例えば、アルミニウム配線から形成されている。ガードリング４は、表面保護などを目的として素子形成領域の周辺部に設けられたリング状の構造である。
図２は、図１のＡ−Ａ線に沿った領域を拡大した拡大略平面図である。図２は、図１に図示しているソースパッド１、ゲート配線２、ゲートパッド３およびガードリング４が形成されている表面層の下層に形成されている構造を図示している。すなわち、表面層の下層に層間絶縁膜を介して形成されている構造を平面的に示している。図２に示すように、半導体チップの外端部から図１のＡ−Ａ線に沿って、チップ最外周領域、ゲート配線引き出し領域、セル領域（不活性セル）およびセル領域（活性セル）が形成されている。
図２において、チップ最外周領域には、半導体領域が形成されており、この半導体領域上にプラグ３４が形成されている。このプラグ３４は、図１に示すガードリング４に接続されている。次に、ゲート配線引き出し領域には、絶縁膜２１が形成されており、この絶縁膜２１上にゲート引き出し電極２０が形成されている。そして、ゲート引き出し電極２０はプラグ３４を介して図１に示すゲート配線２に接続されている。また、ゲート引き出し電極２０の一部は、絶縁膜２１を貫通して半導体基板に達するゲートトレンチを埋め込むように形成され、このゲートトレンチがセル領域に延伸している。セル領域においては、ゲートトレンチが格子状に形成されており、このゲートトレンチにポリシリコン膜が埋め込まれ、ゲート電極１６を形成している。セル領域（不活性セル）には、格子状に形成されたゲート電極１６の間にソース領域２３は形成されていない。一方、セル領域（活性セル）においては、格子状に形成されたゲート電極１６の間にｎ型半導体領域であるソース領域２３が形成されている。セル領域（活性セル）に形成されているソース領域２３上にはプラグ３４が形成されており、このプラグ３４が図１に示すソースパッド１に接続されている。
図３は、図１のＡ−Ａ線で切断した断面を示す断面図である。図３のチップ最外周領域において、ｎ型の半導体基板（ｎ型エピタキシャル層も含む）１０の表面には、ｎ型半導体領域２３ａが形成され、このｎ型半導体領域２３ａに隣接するようにトレンチ２５ａが形成されている。そして、トレンチ２５ａの底部には、ｐ型半導体領域２６ａが形成されており、トレンチ２５ａの側面および底部を含む半導体基板１０の表面には、コバルトシリサイド膜２８が形成されている。さらに、トレンチ２５ａを形成した半導体基板１０上には、窒化シリコン膜２９が形成され、この窒化シリコン膜２９上に酸化シリコン膜３０が形成されている。窒化シリコン膜２９および酸化シリコン膜３０には、これらの膜を貫通してトレンチ２５ａの底部に形成されているｐ型半導体領域２６ａに達するプラグ３４が形成されている。このプラグ３４上にはガードリング４が形成されている。
次に、ゲート配線引き出し領域の構成について説明する。ゲート配線引き出し領域の半導体基板１０上には、例えば、酸化シリコン膜よりなる絶縁膜２１が形成されている。一方、ゲート配線引き出し領域の一部からセル領域（不活性セル）にわたる半導体基板１０内には、ｐ型半導体領域よりなるｐ型ウェル１８が形成されている。そして、ゲート配線引き出し領域内には、絶縁膜２１を貫通してｐ型ウェル１８に達するゲートトレンチ１３が形成されており、このゲートトレンチ１３の内壁には、例えば、酸化シリコン膜よりなるゲート絶縁膜１４が形成されている。さらに、ゲートトレンチ１３を埋め込み、絶縁膜２１上に延在するようにゲート引き出し電極２０が形成され、このゲート引き出し電極２０には、コバルトシリサイド膜２８が含まれている。ゲート引き出し電極２０上には、窒化シリコン膜２９が形成され、この窒化シリコン膜２９上に酸化シリコン膜３０が形成されている。窒化シリコン膜２９および酸化シリコン膜３０には、これらの膜を貫通してゲート引き出し電極２０に達するプラグ３４が形成されている。このプラグ３４上にはゲート配線２が形成されている。
続いて、セル領域（不活性セル）の構成について説明する。セル領域（不活性セル）の半導体基板１０内にはｐ型ウェル１８が形成されており、このｐ型ウェル１８内にボディ領域となるチャネル形成領域２２が形成されている。チャネル形成領域２２は、ｐ型半導体領域より構成される。そして、チャネル形成領域２２を貫くようにゲートトレンチ１３が形成され、このゲートトレンチ１３の内壁には、例えば、酸化シリコン膜よりなるゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上のゲートトレンチ１３内には、例えば、ポリシリコン膜が埋め込まれゲート電極１６が形成されている。このゲート電極１６は、大部分がゲートトレンチ１３に埋め込まれているが、一部はゲートトレンチ１３の上部から突出している。すなわち、ゲート電極１６は、ゲートトレンチ１３の内部と内部から半導体基板１０の上部に突出した部分を有している。そして、ゲート電極１６はポリシリコン膜から形成されているが、上部にコバルトシリサイド膜２８が形成されている。このゲート電極１６のうち半導体基板１０から突出した部分の側壁には、例えば、酸化シリコン膜よりなるサイドウォール２４が形成されている。サイドウォール２４に隣接する半導体基板１０には、ボディ用トレンチ２５が形成され、ボディ用トレンチ２５の底部には、ｐ型半導体領域よりなるボディコンタクト領域が形成されている。ボディ用トレンチ２５の表面には、コバルトシリサイド膜２８が形成されている。このようにゲート電極１６とボディ用トレンチ２５が形成された半導体基板１０上には、窒化シリコン膜２９が形成され、この窒化シリコン膜２９上に酸化シリコン膜３０が形成されている。窒化シリコン膜２９および酸化シリコン膜３０には、これらの膜を貫通してボディ用トレンチ２５の底部に形成されているボディコンタクト領域に達するプラグ３４が形成されている。このプラグ３４は、ソースパッド１に電気的に接続されている。
次に、セル領域（活性セル）の構成について説明する。セル領域（活性セル）の半導体基板１０内には、ボディ領域となるチャネル形成領域２２が形成されている。このチャネル形成領域２２はｐ型半導体領域から構成される。そして、チャネル形成領域２２を貫くようにゲートトレンチ１３が形成され、このゲートトレンチ１３の内壁には、例えば、酸化シリコン膜よりなるゲート絶縁膜が形成されている。ゲート絶縁膜１４上のゲートトレンチ１３内には、例えば、ポリシリコン膜が埋め込まれゲート電極１６が形成されている。このゲート電極１６は、大部分がゲートトレンチ１３に埋め込まれているが、一部は、ゲートトレンチ１３の上部から突出している。そして、ゲート電極１６は、ポリシリコン膜から形成されているが、上部にコバルトシリサイド膜が形成されている。このゲート電極１６のうち半導体基板１０から突出した部分の側壁には、例えば、酸化シリコン膜よりなるサイドウォール２４が形成されている。そして、サイドウォール２４下の半導体基板１０内にはｎ型半導体領域よりなるソース領域２３が形成されている。
ここで、デバイス構造を微細化して性能を向上させるためには、ソース領域をできるだけ浅い接合とする必要がある。しかし、ゲート電極が半導体基板の表面よりも下の領域にしか形成されない、いわゆるリセス構造では、エッチング量のばらつきによって、ソース領域に対してゲート電極を安定的に配置する事が難しくなる。もしも、ゲート電極がソース領域よりも下に位置したソースオフセット構造となった場合では、もはやＦＥＴとして機能しなくなるおそれがある。本来は、ゲート電極に正電圧を印加することで形成されるチャネルによってソース領域とドレイン領域は電気的に接続される。しかし、ソースオフセット構造となった場合では、ソース領域とドレイン領域は電気的に接続されにくくなり、パワーＭＩＳＦＥＴのオン抵抗は著しく増大してしまう。これに対して、本実施の形態１におけるパワーＭＩＳＦＥＴでは、ゲート電極１６の一部を半導体基板１０から突出させることにより、ソース領域２３に対してゲート電極１６を安定的に配置する事が可能であるため、ソースオフセット構造となる事を確実に防ぐ事ができる。
サイドウォール２４に隣接する半導体基板１０には、ボディ用トレンチ２５が形成され、ボディ用トレンチ２５の底部には、ｐ型半導体領域よりなるボディコンタクト領域が形成されている。ボディ用トレンチ２５の表面には、コバルトシリサイド膜２８が形成されている。すなわち、ボディ用トレンチ２５の側面から露出するソース領域２３およびボディ用トレンチ２５の底部に形成されているボディコンタクト領域２６には、コバルトシリサイド膜２８が形成されている。すなわち、ソース領域２３とボディコンタクト領域２６とは、コバルトシリサイド膜２８によって電気的に接続されている。このようにゲート電極１６とボディ用トレンチ２５が形成された半導体基板１０上には、窒化シリコン膜２９が形成され、この窒化シリコン膜２９上に酸化シリコン膜３０が形成されている。窒化シリコン膜２９および酸化シリコン膜３０には、これらの膜を貫通してボディ用トレンチ２５の底部に形成されているボディコンタクト領域に達するプラグ３４が形成されている。このプラグ３４は、ソースパッド１に電気的に接続されている。
本実施の形態１におけるパワーＭＩＳＦＥＴは上記のように構成されており、実際にパワーＭＩＳＦＥＴとして動作するのは、セル領域（活性セル）に形成されたパワーＭＩＳＦＥＴである。このパワーＭＩＳＦＥＴの動作について説明する。パワーＭＩＳＦＥＴにおいて、ｎ型の半導体基板１０に形成されているドレイン領域に正電圧を印加し、ソース領域２３を接地した状態にする。そして、ゲート電極１６を接地して動作していない状態からゲート電極１６に正電圧を印加する。ゲート電極１６に正電圧を印加すると、チャネル形成領域２２の中に存在する電子が、ゲート電極１６を構成するゲートトレンチ１３の側面に集まり、このゲートトレンチ１３の側面近傍のチャネル形成領域２２がｎ型半導体領域に反転する。この反転して形成されたｎ型半導体領域が電子の通り道であるチャネルとなる。このチャネルにより、ソース領域と半導体基板１０（ドレイン領域）が結ばれ、電子がソース領域からチャネルを通ってドレイン領域に流れる。すなわち、電流は電子の流れと逆であるため、電流はドレイン領域からチャネルを介してソース領域に流れる。このようにして、電流が半導体基板１０の厚さ方向（縦方向）に流れてパワーＭＩＳＦＥＴがオンする。続いて、ゲート電極１６に正電圧から接地あるいは負電圧を印加した状態にすると、ゲートトレンチ１３の側面に形成されているチャネルが消滅する。このため、ソース領域とドレイン領域とは電気的に接続されなくなり、パワーＭＩＳＦＥＴがオフする。この一連の動作を繰り返すことで、パワーＭＩＳＦＥＴがオン／オフ動作することになる。したがって、ゲート電極１６に印加する電圧を制御することにより、パワーＭＩＳＦＥＴをスイッチとして使用することができる。
ここで、通常のＭＩＳＦＥＴとパワーＭＩＳＦＥＴとの構成の相違点は、パワーＭＩＳＦＥＴでは、ソース領域となるｎ型半導体領域とボディコンタクト領域となるｐ型半導体領域が隣接して配置され、同一コンタクト（プラグ）によって電気的に接続されている点である。これは、ソース領域とボディコンタクト領域を同電位に保つために行われているものであり、パワーＭＩＳＦＥＴでは一般的な構成である。パワーＭＩＳＦＥＴにボディコンタクト領域が形成されている理由について図面を参照しながら説明する。
図４はゲートトレンチ構造を有するｎチャネル型パワーＭＩＳＦＥＴを示す模式図である。図４において、ドレイン領域としてｎ型の半導体基板（ｎ型エピタキシャル層も含む）１０が形成されており、この半導体基板１０上にボディ領域となるチャネル形成領域（ｐ型半導体領域）２２が形成されている。そして、チャネル形成領域２２の上部（表面）には、ソース領域（ｎ型半導体領域）２３が形成されている。ソース領域２３に隣接してゲートトレンチ構造のゲート電極１６とボディコンタクト領域（ｐ型半導体領域）２６が形成されている。このように形成されたパワーＭＩＳＦＥＴにおいて、パワーＭＩＳＦＥＴをターンオフさせると、ゲート電極１６に印加されるゲート電圧がしきい値電圧以下になる。すると、ゲート電極１６の側面に形成されているチャネルが消滅して電流経路が遮断されるため、ドレイン電流は流れなくなる。このとき、インダクタンス（Ｌ）を有する負荷に逆起電力が発生し、発生した逆起電力がパワーＭＩＳＦＥＴのドレイン領域に印加される。
したがって、ｎ型の半導体基板１０とチャネル形成領域（ｐ型半導体領域）２２の境界に形成されるｐｎ接合に逆バイアスの電圧が印加される。この逆バイアスの電圧がｐｎ接合の接合耐圧を超えるとアバランシェブレークダウンが起きて大量の電子正孔対が生成される。
一方、パワーＭＩＳＦＥＴは、ソース領域（ｎ型半導体領域）２３、チャネル形成領域（ｐ型半導体領域）２２および半導体基板１０（ｎ型半導体領域）によって寄生ｎｐｎバイポーラトランジスタが形成される。アバランシェブレークダウンした際に発生する電子はドレイン領域に注入され、正孔はチャネル形成領域２２を通ってソース領域２３の直下を経由してボディコンタクト領域２６に注入される。ここで、チャネル形成領域２２が寄生ｎｐｎバイポーラトランジスタのベース領域に相当し、ベース抵抗が大きい場合、寄生ｎｐｎバイポーラトランジスタがオンする。このような寄生ｎｐｎバイポーラトランジスタがオンしたセルでは、パワーＭＩＳＦＥＴのゲート電極１６で制御することができない大電流が流れて発熱する。このとき、発熱による温度上昇により半導体領域の電気抵抗が小さくなるために、さらに大きな電流が流れるという正帰還が起こる。この結果、大電流が局所的に流れてパワーＭＩＳＦＥＴの破壊が起こる。この現象がアバランシェ破壊である。
このようなアバランシェ破壊が起きないようにするためには、ベース抵抗を下げて寄生ｎｐｎバイポーラトランジスタがオンしないようにすることが必要である。このため、ベース領域となるチャネル形成領域２２にボディコンタクト領域２６を設けている。このボディコンタクト領域２６は、チャネル形成領域２２よりも高濃度にｐ型不純物が導入されており、ベース抵抗を小さくしている。さらに、ボディコンタクト領域２６をソース領域２３に隣接して配置する事により、ベース抵抗を低減している。また、ボディコンタクト領域２６をソース領域２３と電気的に接続することにより、ベース領域（ボディコンタクト領域２６）とエミッタ領域（ソース領域２３）に電位差ができるだけ発生しないようにして寄生ｎｐｎバイポーラトランジスタがオンしないようにしている。つまり、パワーＭＩＳＦＥＴにおいて、ボディ用トレンチを形成し、このボディ用トレンチの底部にボディコンタクト領域２６を形成するとともに、ボディコンタクト領域２６とソース領域２３とを電気的に接続する構成は、寄生ｎｐｎバイポーラトランジスタのオンを極力低減し、パワーＭＩＳＦＥＴのアバランシェ破壊を防止するために設けられているものである。
このように構成されたパワーＭＩＳＦＥＴで微細化を進めるには、パワーＭＩＳＦＥＴを構成する構成要素を縮小する必要がある。例えば、ボディ用トレンチは一般的にフォトリソグラフィ技術とエッチング技術を使用して形成する。この場合、フォトリソグラフィ技術に伴う合わせずれの問題は避けられず、ゲート電極１６とボディ用トレンチとのスペースにある程度の合わせ余裕を設定する必要があり、微細化する際に大きな制約を与える事となる。
ここで、本実施の形態１では、ボディ用トレンチをフォトリソグラフィ技術で形成せずに自己整合で形成している点に１つの特徴がある。この方法によれば、フォトリソグラフィ技術に律速されることなくボディ用トレンチの微細化を実現することができる。具体的には、以下に示すようにして自己整合でボディ用トレンチを形成している。図３に示すように、半導体基板１０の表面から突出しているゲート電極１６の側壁にはサイドウォール２４が形成されているが、このサイドウォール２４を利用するのである。すなわち、隣接するゲート電極１６の側壁に形成されているサイドウォール２４をマスクにして半導体基板１０をエッチングすることにより、ゲート電極１６に隣接した領域にボディ用トレンチ２５を形成することができる。この方法によれば、ゲート電極１６に自己整合でボディ用トレンチ２５を形成する事ができるため、フォトリソグラフィ技術で形成した場合に問題となる合わせずれの問題は生じることはない。そのため、ゲート電極１６とボディ用トレンチ２５とのスペースを狭める事が可能となり、フォトリソグラフィ技術の限界を超えて微細化する事ができる。
ボディ用トレンチ２５をフォトリソグラフィ技術ではなくゲート電極１６に整合して形成する場合の痕跡が本実施の形態１におけるパワーＭＩＳＦＥＴに存在する。この痕跡は、図３に示すように、ゲート電極１６の最上部の高さよりもサイドウォール２４の最上部の高さが高くなっている構成として顕在化する。すなわち、ボディ用トレンチ２５は半導体基板１０を構成するシリコンをエッチングすることにより形成される。このボディ用トレンチ２５をエッチングで形成する際、ポリシリコン膜より形成されているゲート電極１６が露出された状態で実施される。このため、ゲート電極１６の一部もエッチングされる。一方、サイドウォール２４は酸化シリコン膜より構成されているため、シリコンのエッチングの際、削られることはない。このことから、ゲート電極１６の最上部の高さよりもサイドウォール２４の最上部の高さが高くなっている構成が形成される。したがって、ゲート電極１６の最上部の高さよりもサイドウォール２４の最上部の高さが高くなっている構成を見れば、ボディ用トレンチ２５がゲート電極１６に自己整合して形成したものであることがわかる。
パワーＭＩＳＦＥＴを横方向に微細化するには、ボディ用トレンチ２５を微細化するとともにゲート電極１６も微細化する必要がある。しかし、ゲート電極１６を微細化すると、ゲート電極１６の幅が小さくなるため、ゲート電極１６のゲート抵抗が上昇する問題点が生じる。すなわち、パワーＭＩＳＦＥＴを横方向に微細化しようとすると、新たな副作用が生じる。
しかし、本実施の形態１では、ゲート電極１６をポリシリコン膜とこのポリシリコン膜上に形成されたコバルトシリサイド膜２８から形成するようにしている。コバルトシリサイド膜２８は、低抵抗な膜であるため、ゲート電極１６を微細化することによるゲート抵抗の増大を抑制することができる。このように本実施の形態１によれば、パワーＭＩＳＦＥＴの横方向の微細化に起因した副作用を抑制することができる。つまり、本実施の形態１によれば、ゲート抵抗が増大するという副作用を抑制しながらパワーＭＩＳＦＥＴの微細化を実現することができる。
さらに、ボディ用トレンチ２５の表面にもコバルトシリサイド膜２８を形成している。このため、ボディ用トレンチ２５の底部に形成されているボディコンタクト領域２６とボディ用トレンチ２５の側面から露出するソース領域２３とをコバルトシリサイド膜２８で電気的に接続することが可能となる。この点も本発明の１つの特徴である。ボディコンタクト領域２６はｐ型半導体領域であり、ソース領域２３はｎ型半導体領域である。したがって、ボディコンタクト領域２６とソース領域２３とを電気的に接続するには、プラグ３４にボディコンタクト領域２６とソース領域２３が接触するようにする必要がある。このため、プラグ３４の幅を広くする必要があり、プラグ３４とゲート電極１６との接触するおそれが大きくなる。しかし、本実施の形態１では、ボディコンタクト領域２６とソース領域２３とをコバルトシリサイド膜２８で電気的に接続しているため、プラグ３４がボディコンタクト領域２６とソース領域２３の両方に接触する必要はない。したがって、プラグ３４を微細化して幅を狭くしても問題ない。つまり、プラグ３４が例えば、ボディコンタクト領域２６だけに接続するように構成されても、ソース領域２３はコバルトシリサイド膜２８を介してボディコンタクト領域２６およびプラグ３４と電気的に接続することができるので支障はない。このことから、プラグ３４を微細化してプラグ３４とゲート電極１６の接触マージンを大きくとることができるので、パワーＭＩＳＦＥＴの信頼性を向上することができる。さらに、プラグ３４の位置ずれによってボディコンタクト領域２６とソース領域２３の両方に接続されなくても、コバルトシリサイド膜２８によってボディコンタクト領域２６とソース領域２３とを電気的に接続することができるので、プラグ３４の位置ずれに対するマージンも大きくすることができる。なお、ソース領域２３およびボディコンタクト領域２６に接触するようにコバルトシリサイド膜２８を形成しているので、ソース領域２３およびボディコンタクト領域２６を微細化しても電気抵抗の上昇を抑制できる利点もある。
また、本実施の形態１では、プラグ３４をＳＡＣ（self align contact）で形成することにより、プラグ３４とゲート電極１６と接触マージンを大きくすることができる点も特徴の１つである。これらの特徴については、製造工程で顕在化するため、パワーＭＩＳＦＥＴの製造方法で詳述する。
次に、本実施の形態１におけるパワーＭＩＳＦＥＴの製造方法について図面を参照しながら説明する。
図５に示すように、ｎ型不純物を導入した半導体基板１０上にエピタキシャル成長法を用いてｎ型エピタキシャル層を形成する。本実施の形態１では、ｎ型不純物を導入した半導体基板１０とｎ型エピタキシャル層を合わせて半導体基板１０というものとする。この半導体基板１０上に例えば熱酸化法を用いて絶縁膜（第１絶縁膜）１１を形成する。この絶縁膜１１は、例えば、酸化シリコン膜から形成される。
続いて、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより絶縁膜１１をパターニングして開口部１２を形成する。そして、図７に示すように、開口部１２を形成した絶縁膜１１をマスクにして半導体基板１０にゲートトレンチ１３を形成する。ゲートトレンチ１３は、例えば、ドライエッチングによって形成される。
次に、図８に示すように、ゲートトレンチ１３の内壁にゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば、酸化シリコン膜から形成され、例えば、熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜１４は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜１４を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜１４と半導体基板１０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜１４のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜１４に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１０側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１０をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１０の表面に酸化シリコン膜からなるゲート絶縁膜１４を形成した後、窒素を含む雰囲気中で半導体基板１０を熱処理し、ゲート絶縁膜１４と半導体基板１０との界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜１４は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜１４として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜１４の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜１４として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
次に、図９に示すように、絶縁膜１１上にポリシリコン膜１５を形成する。このとき、ポリシリコン膜１５がゲートトレンチ１３の内部を埋め込むように形成される。ポリシリコン膜１５には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が添加されており、例えば、ＣＶＤ法（Chemical Vapor Deposition）を使用して形成することができる。続いて、図１０に示すように、絶縁膜１１上に形成したポリシリコン膜１５をドライエッチングによる全面エッチバック、もしくは化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）により研磨して除去する。これにより、絶縁膜１１に設けられた開口部１２およびゲートトレンチ１３の内部にだけポリシリコン膜１５が残り、ゲート電極１６が形成される。
その後、図１１に示すように、レジスト膜１７を塗布した後、露光現像処理を施すことによりレジスト膜１７をパターニングする。パターニングは、ｐ型ウェル１８を形成する領域に開口部が形成されるように行なわれる。具体的には、ゲート配線引き出し領域の一部とセル領域（不活性セル）を開口するようにパターニングされる。そして、パターニングしたレジスト膜１７をマスクにしてホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、ｐ型ウェル１８を形成する。
次に、図１２に示すように、ゲート電極１６上を含む絶縁膜１１上にポリシリコン膜１９を形成する。このポリシリコン膜１９には、リンや砒素などのｎ型不純物が添加されており、例えば、ＣＶＤ法を使用して形成される。そして、図１３に示すように、フォトリソグラフィ技術およびエッチング技術によりポリシリコン膜１９をパターニングする。これにより、ゲート配線引き出し領域にゲート引き出し電極２０を形成することができる。さらに、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜１１をパターニングする。このパターニングで、セル領域（不活性セル）およびセル領域（活性セル）内に形成されている絶縁膜１１が除去される。このため、ゲート電極１６の一部が半導体基板１０から突出した形状となる。つまり、絶縁膜１１を除去する工程により一部が半導体基板１０から突出したゲート電極１６を形成することができる。一方、ゲート配線引き出し領域では、絶縁膜１１が残るようにパターニングされるので、ゲート引き出し電極２０の下層に絶縁膜２１が残存する。
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域（不活性セル）とセル領域（活性セル）の半導体基板１０内にボディ領域となるチャネル形成領域２２を形成する。このチャネル形成領域２２は、ホウ素などのｐ型不純物が導入されたｐ型半導体領域である。次に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用してセル領域（活性セル）にソース領域２３を形成する。ソース領域２３は、ゲート電極１６に隣接した領域に形成される。ソース領域２３には、砒素などのｎ型不純物が導入されており、ｎ型半導体領域となっている。なお、ソース領域２３を形成する工程で、チップ最外周領域にもｎ型半導体領域２３ａが形成される。
そして、図１７に示すように、半導体基板１０上に、例えば、ＣＶＤ法を使用して酸化シリコン膜（第２絶縁膜）を形成した後、形成した酸化シリコン膜を異方性ドライエッチングすることにより、ゲート電極１６の側壁にサイドウォール２４を形成する。ゲート電極１６の一部は半導体基板１０より突出した構造をしているため、この突出した部分の側壁にサイドウォール２４が形成される。
次に、図１８に示すように、サイドウォール２４をマスクにして、隣接するソース領域２３の深さよりも深いボディ用トレンチ２５を形成する。すなわち、隣接するゲート電極１６の側壁に形成されたサイドウォール２４間にゲート電極１６に自己整合したボディ用トレンチ２５を形成する。この点が本発明の特徴の１つである。このようにゲート電極１６に自己整合してボディ用トレンチ２５を形成することにより、フォトリソグラフィ技術を用いずにボディ用トレンチ２５を形成することができる。従来、ボディ用トレンチ２５は、レジスト膜をマスクとしたフォトリソグラフィ技術で形成されていた。この場合、フォトリソグラフィ技術による合わせ精度の問題があり、微細化することが困難であった。そこで、本実施の形態１では、フォトリソグラフィ技術を用いずにサイドウォール２４をマスクにしてボディ用トレンチ２５を形成している。すなわち、ボディ用トレンチ２５はシリコンよりなる半導体基板１０をエッチングすることにより形成されるが、サイドウォール２４は酸化シリコン膜より形成されているので、シリコンをエッチングする際のマスクとして利用できるのである。このように本実施の形態１によれば、フォトリソグラフィ技術を使用せずにボディ用トレンチ２５を形成しているので、合わせ精度の問題による制約がなくなり、単位セルの占有面積を縮小することが可能となる。
ここで、ボディ用トレンチ２５をフォトリソグラフィ技術ではなくゲート電極１６に整合して形成する場合の痕跡が本実施の形態１におけるパワーＭＩＳＦＥＴに存在する。この痕跡は、図１８に示すように、ゲート電極１６の最上部の高さよりもサイドウォール２４の最上部の高さが高くなっている構成として顕在化する。すなわち、ボディ用トレンチ２５は半導体基板１０を構成するシリコンをエッチングすることにより形成される。このボディ用トレンチ２５をエッチングで形成する際、ポリシリコン膜より形成されているゲート電極１６も露出された状態で実施される。このため、ゲート電極１６の一部もエッチングされる。一方、サイドウォール２４は酸化シリコン膜より構成されているため、シリコンのエッチングの際、削られることはない。このことから、ゲート電極１６の最上部の高さよりもサイドウォール２４の最上部の高さが高くなっている構成が形成される。したがって、ゲート電極１６の最上部の高さよりもサイドウォール２４の最上部の高さが高くなっている構成を見れば、ボディ用トレンチ２５がゲート電極１６に自己整合して形成したものであることがわかる。
なお、セル領域（不活性セル）とセル領域（活性セル）にボディ用トレンチ２５を形成する工程で、チップ最外周領域にもトレンチ２５ａが形成される。
続いて、図１９に示すように、半導体基板１０の主面（素子形成面）の全面にフッ化ホウ素などのｐ型不純物を導入することにより、ボディ用トレンチ２５の底部にボディコンタクト領域（第１半導体領域）２６を形成する。なお、チップ最外周領域にもｐ型半導体領域２６ａが形成される。ボディコンタクト領域２６は、ｐ型半導体領域であり、チャネル形成領域２２よりも高濃度にｐ型不純物が導入されている。このボディコンタクト領域２６は、フォトリソグラフィ技術を使用せずに半導体基板１０の全面にｐ型不純物を導入することにより形成されている。このとき、ゲート電極１６の側壁に存在するサイドウォール２４がイオン注入に対するマスクとなるため、ゲート電極１６に自己整合でボディコンタクト領域２６を形成する事ができる。ここで、ボディ用トレンチを形成せず、ボディコンタクト領域２６をフォトリソグラフィ技術で形成した場合は、例えば、位置合わせずれに起因してボディコンタクト領域２６がゲート電極１６に近すぎたり、逆に遠すぎたりする状況が発生する。この場合、パワーＭＩＳＦＥＴは均一なデバイス動作ができなくなるおそれがある。
しかし、本実施の形態１のように半導体基板１０の全面にｐ型不純物を導入する方法では、位置合わせずれが生じなく、ゲート電極１６に整合してボディコンタクト領域２６を形成することができる。特に、高いアバランシェ耐量を要求されるような製品に用いられる場合は、チャネル形成領域２２と同じ導電型であるｐ型不純物を、さらに追加でイオン注入し、必要とされるデバイス特性に合わせて最適な濃度に調整してもよい。
ここで、半導体基板１０の全面にｐ型不純物をイオン注入しているため、ｐ型不純物はゲート電極１６およびゲート引き出し電極２０の上部にも打ち込まれる。ゲート電極１６およびゲート引き出し電極２０は、高濃度にｎ型不純物が添加されたポリシリコン膜から形成されているため、ここに逆の導電型であるｐ型不純物が高濃度で打ち込まれるとゲート抵抗が増大する可能性がある。この点がデバイス特性上問題となるレベルに達する場合は、図２０に示すように、ゲート電極１６およびゲート引き出し電極２０上にレジスト膜２７を形成した状態でイオン注入を行なってもよい。
次に、半導体基板１０の主面の全面に、例えば、スパッタリング法を使用することにより、コバルト膜を形成する。その後、図２１に示すように、半導体基板１０に熱処理を加えることにより、ゲート電極１６、ゲート引き出し電極２０およびボディ用トレンチ２５の表面にコバルトシリサイド膜（第１金属シリサイド膜）２８を形成する。すなわち、ゲート電極１６、ゲート引き出し電極２０およびボディ用トレンチ２５の表面では、シリコンとコバルト膜が直接接触しているので、熱処理によりシリコンとコバルト膜が反応してコバルトシリサイド膜２８が形成される。このようにゲート電極１６上にコバルトシリサイド膜２８を形成することができるため、微細化に伴うゲートトレンチ１３の縮小化によって、ゲート電極１６のゲート抵抗が増大してしまうことを抑制できる。つまり、微細化によってゲート電極１６が形成されているゲートトレンチ１３の幅も小さくなる。すると、ポリシリコン膜より形成されているゲート電極１６のゲート抵抗が増大するおそれがある。しかし、本実施の形態１によれば、ゲート電極１６の表面に低抵抗のコバルトシリサイド膜２８を形成しているので、微細化によってゲートトレンチ１３の幅が狭くなっても、ゲート抵抗の増大を抑制することができる。つまり、微細化によって生ずるゲート抵抗の増大という副作用を解消することができる。
また、本実施の形態１では、ゲート電極１６に自己整合してボディ用トレンチ２５が形成されている。そして、このボディ用トレンチ２５の側面にソース領域２３が露出しており、ボディ用トレンチ２５の底部にボディコンタクト領域２６が形成されている。したがって、ボディ用トレンチ２５の表面には、ソース領域２３とボディコンタクト領域２６が露出しているため、両方の領域をボディ用トレンチ２５の表面に形成されているコバルトシリサイド膜２８で確実に接続することができる。なお、本実施の形態１では、コバルトシリサイド膜２８を形成する例について説明したが、コバルトシリサイド膜２８に代えて、チタンシリサイド膜やニッケルシリサイド膜を形成するようにしてもよい。
次に、図２２に示すように、半導体基板上に窒化シリコン膜（第１層間絶縁膜）２９を形成する。窒化シリコン膜２９は、例えば、ＣＶＤ法を用いて形成することができる。そして、図２３に示すように、窒化シリコン膜２９上に酸化シリコン膜（第２層間絶縁膜）３０を形成する。酸化シリコン膜３０は、例えば、ＣＶＤ法を用いて形成することができる。その後、酸化シリコン膜３０の表面を例えばＣＭＰ法で研磨することにより平坦化する。
続いて、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜３０に孔３１を形成する。この酸化シリコン膜３０のエッチングの際、酸化シリコン膜３０の下層に形成されている窒化シリコン膜２９はエッチングされない。このため、窒化シリコン膜２９は、酸化シリコン膜３０に孔３１を形成する際のエッチングストッパとして機能する。
次に、図２５に示すように、エッチング技術を使用することにより、孔３１の底面に露出する窒化シリコン膜２９をエッチングする。これにより、半導体基板１０の表面に達するコンタクトホール３２を形成することができる。窒化シリコン膜２９をエッチングする際、酸化シリコン膜よりなるサイドウォール２４はエッチングされない。すなわち、酸化シリコン膜よりなるサイドウォール２４は、窒化シリコン膜２９をエッチングする際のエッチングストッパとして機能する。これにより、サイドウォール２４が削れてコンタクトホール３２とゲート電極１６が接触してしまうことを防止できる。つまり、層間絶縁膜を酸化シリコン膜３０と窒化シリコン膜２９から形成し、順次エッチングすることにより、コンタクトホール３２をゲート電極１６に整合して形成することができる。このため、コンタクトホール３２とゲート電極１６との接触を防止することができる。この技術が、いわゆるＳＡＣである。
例えば、層間絶縁膜を酸化シリコン膜だけから形成する場合、この酸化シリコン膜にエッチングでコンタクトホールを形成することになる。このとき、サイドウォールも酸化シリコン膜で形成されているため、コンタクトホールを形成する際、位置ずれを起こすとサイドウォールまでエッチングされてしまう。すると、ゲート電極とコンタクトホールが接触するおそれが高まることになる。これに対し、上述したＳＡＣ技術によれば、窒化シリコン膜２９をエッチングする際、酸化シリコン膜よりなるサイドウォール２４はエッチングされないことになる。このため、コンタクトホール３２の形成位置がずれたとしてもサイドウォール２４がエッチングストッパとして機能するので、ゲート電極１６とコンタクトホール３２との接触を防止することができる。
続いて、図２６に示すように、コンタクトホール３２の底面および内壁を含む酸化シリコン膜３０上にチタン／窒化チタン膜３３ａを形成する。チタン／窒化チタン膜３３ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜３３ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホール３２を埋め込むように、半導体基板１０の主面の全面にタングステン膜３３ｂを形成する。このタングステン膜３３ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜３０上に形成された不要なチタン／窒化チタン膜３３ａおよびタングステン膜３３ｂを除去することにより、プラグ３４を形成することができる。
その後、図３に示すように、酸化シリコン膜３０およびプラグ３４上にアルミニウム膜を形成する。このアルミニウム膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜のパターニングを行い、ソースパッド１、ゲート配線２およびガードリング４を形成する。なお、図３では、図示されていないが、ゲートパッドも形成される。このようにして、本実施の形態１におけるパワーＭＩＳＦＥＴを形成することができる。
次に、図２７は、プラグ３４と半導体基板１０が接触している様子を示す拡大図である。図２７に示すように、隣接するゲート電極１６間にプラグ３４が形成されている。このプラグ３４は、上述したＳＡＣ技術を使用することにより形成されているので、プラグ３４を形成する際、サイドウォール２４がエッチングされることはなく、ゲート電極１６に自己整合してプラグ３４が形成されている。このようにＳＡＣ技術によれば、プラグ３４の幅がサイドウォール２４に接触する程度の幅を有する場合であっても、サイドウォール２４が削られることなく、ゲート電極１６とプラグ３４との接触を防止できる。つまり、オーバーサイズのマスクを用いてコンタクトホール３２のエッチングが可能となるだけでなく、フォトリソグラフィ技術での合わせ精度による制約を緩和できる。これにより、単位セルの占有面積を縮小することが容易となる。すなわち、プラグ３４の幅がサイドウォール２４に接触する程度までゲート電極１６間の距離を縮小することができる。このことから、プラグ３４のコンタクト抵抗を増大させずにセルの集積度を向上させることができる利点がある。
さらに、プラグ３４の形成にＳＡＣ技術を使用することは、ボディ用トレンチ２５をゲート電極１６に自己整合して形成することと、ボディ用トレンチ２５の表面にコバルトシリサイド膜２８を形成することとを一緒に実施することにより顕著な効果を奏する。つまり、プラグ３４の形成にＳＡＣ技術を使用することにより、ゲート電極１６に自己整合してプラグ３４が形成される。同様に、ボディ用トレンチ２５もゲート電極１６に自己整合して形成されている。したがって、ボディ用トレンチ２５の側面に露出しているソース領域２３とボディ用トレンチ２５の底部に形成されているボディコンタクト領域２６は自己整合的にプラグ３４に接続されることになる。このため、ソース領域２３およびボディコンタクト領域２６とプラグ３４とを確実に接続することが可能となる。さらに、ボディ用トレンチ２５の表面には、コバルトシリサイド膜２８が形成されており、このコバルトシリサイド膜２８を介してソース領域２３とボディコンタクト領域２６が電気的に接続されている。例えば、プラグ３４が合わせずれを起こしてボディ用トレンチ２５に露出しているソース領域２３とボディコンタクト領域２６のどちらか一方にしかプラグ３４が接続されない場合でも、コバルトシリサイド膜２８にプラグ３４が接続されるので、プラグ３４とソース領域２３およびボディコンタクト領域２６とを電気的に接続することができる。また、プラグ３４はコバルトシリサイド膜２８と接続されるので、コンタクト抵抗を低減することができ、オン抵抗を低減することができる。
ここで、比較のためにプラグ３４をＳＡＣ技術で形成するが、ボディコンタクト領域２６をフォトリソグラフィ技術で形成する場合の例を図２８に示す。図２８において、プラグ３４は、ゲート電極１６に自己整合して形成されている。一方、ボディコンタクト領域２６はフォトリソグラフィ技術で形成されているため、位置ずれが生じているとする。このとき、ボディコンタクト領域２６に両側に隣接して形成されているソース領域２３の一方が、サイドウォール２４の直下に形成されてしまい、半導体基板１０の表面から露出していない状態になることが起こり得る。すると、たとえプラグ３４をゲート電極１６に自己整合して形成しても、サイドウォール２４の直下にしか形成されていないソース領域２３とは電気的に接続することができない事態が生じる。
これに対し、本実施の形態１では、ボディ用トレンチ２５をゲート電極１６に自己整合して形成しており、かつ、ボディ用トレンチ２５の表面にコバルトシリサイド膜２８を形成しているので、比較した構成のようにソース領域２３がプラグ３４と電気的に接続されないようになることはない。このようにプラグ３４の形成にＳＡＣ技術を使用するとともに、ボディ用トレンチ２５をゲート電極１６に自己整合で形成し、かつ、ボディ用トレンチ２５の表面にコバルトシリサイド膜２８を形成することにより、フォトリソグラフィ技術に律速されずにパワーＭＩＳＦＥＴの信頼性を向上することができる。特に、プラグ３４をＳＡＣで形成し、ボディ用トレンチ２５をゲート電極１６に自己整合で形成するようにしたので、対称性の高いパワーＭＩＳＦＥＴを実現することができる。このため、デバイス動作が均一となり、アバランシェ破壊などに対する耐量を向上することができる。
さらに、別の効果について説明する。図２９は、プラグ３４の幅が隣接するサイドウォール２４間の幅よりも狭い幅を有する場合を示す断面図である。この場合、プラグ３４の幅によってはボディコンタクト領域２６とソース領域２３の両方にプラグ３４が接続されないことが起こり得る。図２９では、プラグ３４がボディコンタクト領域２６にだけ接続されている場合を示している。このような場合であっても、ボディコンタクト領域２６とソース領域２３とは、ボディ用トレンチ２５の表面に形成されているコバルトシリサイド膜２８で接続されている。したがって、プラグ３４が直接ソース領域２３と接続されていなくても、コバルトシリサイド膜２８を介してプラグ３４とソース領域２３は間接的に接続されることになる。このことから、本実施の形態１によれば、直接ソース領域２３にプラグ３４が接続されていなくても問題ないことがわかる。
また、ソース領域２３およびボディコンタクト領域２６にコバルトシリサイド膜２８が形成されているので、それぞれの領域の抵抗を低減できる効果も得られる。
以上のように、本実施の形態１における特徴の１つは、プラグ３４の形成にＳＡＣ技術を使用するとともに、ボディ用トレンチ２５をゲート電極１６に自己整合で形成し、かつ、ゲート電極１６およびボディ用トレンチ２５の表面にコバルトシリサイド膜２８を形成する点にある。このような構成が望ましいが、プラグ３４の形成にＳＡＣ技術を使用するだけでも本実施の形態１における効果の一部を得ることができる。また、ボディ用トレンチ２５をゲート電極１６に自己整合で形成し、かつ、ゲート電極１６およびボディ用トレンチ２５の表面にコバルトシリサイド膜２８を形成する技術だけでも本実施の形態１における効果の一部を得ることができる。
（実施の形態２）
本実施の形態２では、ソース領域を浅いソースエクステンション領域と深いソース拡散領域から形成する例について説明する。まず、本実施の形態２におけるパワーＭＩＳＦＥＴの製造方法について図面を参照しながら説明する。
図５から図１５までの工程は、前記実施の形態１と同様である。続いて、図３０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域（活性セル）のゲート電極１６に隣接して形成位置が浅いソースエクステンション領域（第１ソース領域）３５を形成する。ソースエクステンション領域３５は、ｎ型不純物が導入された半導体領域である。
次に、図３１に示すように、半導体基板１０の主面の全面に酸化シリコン膜を形成した後、異方性ドライエッチングによりゲート電極１６の側壁にサイドウォール２４を形成する。そして、図３２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォール２４に隣接して形成位置が深いソース拡散領域（第２ソース領域）３６を形成する。ソース拡散領域３６は、ｎ型不純物が導入された半導体領域である。その後の工程は前記実施の形態１と同様であり、最終的に図３３に示すパワーＭＩＳＦＥＴを形成することができる。
図３３に示すように、ゲート電極１６に隣接した領域にソースエクステンション領域３５が形成され、このソースエクステンション領域３５の隣接した外側にソース拡散領域３６が形成されている。そして、ゲート電極１６に自己整合してボディ用トレンチ２５が形成されているが、このボディ用トレンチ２５の側面には、ソース拡散領域３６が露出している。露出しているソース拡散領域３６には、コバルトシリサイド膜２８が直接接触している。ここで、ボディ用トレンチ２５の側面に露出している領域は、浅いソースエクステンション領域３５ではなく深いソース拡散領域３６となっているので、コバルトシリサイドとソース拡散領域３６との接触面積を充分に確保できるようになっている。したがって、ソース拡散領域の抵抗を低減することができる。
さらに、本実施の形態２では、ゲート電極１６の上部が半導体基板１０から突出した構造となっているため、ゲート電極１６に隣接した領域に浅いソースエクステンション領域３５を形成してもソースオフセットとなることを防止できている。
次に、本実施の形態２におけるパワーＭＩＳＦＥＴのようにソース領域を浅いソースエクステンション領域３５と深いソース拡散領域３６より構成する利点について図面を参照しながら説明する。
図３４は、前記実施の形態１のように１つのソース領域２３から構成されるパワーＭＩＳＦＥＴを示す断面図である。一方、図３５は、本実施の形態２のようにソース領域がソースエクステンション領域３５とソース拡散領域３６から構成されるパワーＭＩＳＦＥＴを示す断面図である。図３４において、ソース領域２３とドレイン領域（半導体基板１０）との間のチャネル長はａである。これに対し、図３５において、ゲート電極１６の側壁に形成されるチャネルのチャネル長はｂである。つまり、ソースエクステンション領域３５とドレイン領域との間のチャネル長はｂである。ここで、図３５に示すソースエクステンション領域３５の深さは、図３４に示すソース領域２３の深さよりも浅い。このため、図３５に示すチャネル長ｂは、図３４に示すチャネル長ａよりも長くなる。したがって、図３５に示すパワーＭＩＳＦＥＴの方が図３４に示すパワーＭＩＳＦＥＴよりもパンチスルーが起きにくくなる。すなわち、浅い領域に位置するソースエクステンション領域３５を形成することによってパンチスルー耐性を向上させることができる。言い換えれば、図３５に示すソースエクステンション領域３５を設けた構造において、パンチスルー耐性を図３４に示す構造と同等でよい場合には、ゲートトレンチ１３の長さを短くすることができる。すなわち、ソースエクステンション領域３５を設けた構造では、パワーＭＩＳＦＥＴの縦方向の縮小化（シュリンク）を図ることができる。このため、パワーＭＩＳＦＥＴのオン抵抗の低減を図ることができる。以上のように、本実施の形態２によれば、前記実施の形態１と同様に横方向の縮小化（シュリンク）を図ることができるとともに、縦方向の縮小化（シュリンク）を図ることができる利点がある。
次に、ソースエクステンション領域３５およびソース拡散領域３６を形成するイオン注入法のバリエーションについて説明する。ソースエクステンション領域３５およびソース拡散領域３６を形成するイオン打ち込み工程では、通常用いられる半導体基板に垂直な方向からのイオン注入方法に限らず、半導体基板の表面に対して斜め方向からのイオン注入方法を用いてもよい。また、イオン種は、砒素（Ａｓ）とリン（Ｐ）に限らず、アンチモン（Ｓｂ）でもよい。斜め方向からのイオン注入法において、イオンの注入量（ドーズ量）は、例えば、１×１０１４〜５×１０１５程度であり、できるだけ高ドーズ量であることが望ましい。斜め方向からのイオン注入方法は、総ドーズ量を等分割し、一分割量注入する毎に半導体基板を回転させるステップ注入法や、一定速度で半導体基板を回転しつつイオン注入する回転注入法などにより実施される。角度としては、０度よりも大きく４５度以下の範囲で行なう。角度は、半導体基板の主面に対して垂直方向からの角度を示している。このように斜め方向からイオン注入する方法は、垂直方向からイオン注入する場合に比べて以下に示すような利点がある。
ソースエクステンション領域３５のような極浅接合をイオン注入法で形成する場合、イオン注入時のチャネリングによる不純物イオンの広がりによって、浅い接合をばらつきなく実現することが困難となる。しかし、斜め方向からイオンを注入する方法では、このチャネリングを抑制することができるので、ソースエクステンション領域３５の深さのばらつきを低減できる。
また、ソースエクステンション領域３５のような極浅接合を実現するために、ＲＴＡ（Rapid Thermal Anneal）などの低熱負荷アニールをイオン注入後に適用してソースエクステンション領域３５をかなり浅く形成する場合には、デバイス構造の特徴上、図３６に示すようにソースオフセットの構造となる可能性がある。図３６は、垂直方向からイオン注入を行なう場合を示している。図３６に示すように、ゲート電極１６の側壁には、微小なサイドウォール３７が形成されているので、垂直方向からイオン注入を行なった場合には、ゲート電極１６とソースエクステンション領域３５の間に間隔ができてしまうおそれがある（ソースオフセット）。つまり、垂直方向からイオンを注入する場合、ゲート電極１６に接触する領域上にはサイドウォール３７があるため、ゲート電極１６に接触する領域には、イオンが注入されない。さらに極浅接合を実現するために低熱負荷アニールで熱処理を実施しているので、不純物拡散もそれほど生じない。すなわち、イオン注入後の熱処理によって不純物拡散が生じるが、本実施の形態２では、低熱負荷アニールで熱処理を実施しているので、不純物がゲート電極１６の接触領域まで広がらない。このような理由からソースオフセットが生じるおそれがある。ソースオフセットが生じるとオン抵抗が大きくなる問題点が発生する。
そこで、図３７に示すように、イオン注入を斜め方向から行なうことが考えられる。イオン注入を斜め方向から行なうことにより、ゲート電極１６の側壁に形成されているサイドウォール３７の下部に回りこむようにイオンが注入される。このため、ゲート電極１６に接触する領域にもソースエクステンション領域３５が形成され、熱処理を増加させずにソースオフセットを抑制することができる利点がある。
さらに、ソース拡散領域３６も斜め方向からイオン注入することができる。このときの利点について説明する。図３８はソース拡散領域３６を垂直方向からのイオン注入で形成した場合の断面図である。図３８に示すように、ゲート電極１６の側壁にはサイドウォール２４が形成されており、このサイドウォール２４に整合してソース拡散領域３６が形成されている。このソース拡散領域３６は、サイドウォール２４を形成した後に形成されるため、サイドウォール２４直下には形成されていないが、イオン注入後の熱処理によりサイドウォール２４下に拡散する。このときの熱処理によりサイドウォール２４の内側にａだけ入り込む。
これに対し、図３９は、ソース拡散領域３６を斜め方向からのイオン注入で形成した場合の断面図である。この場合、イオン注入を斜め方向から行なっているので、イオン注入の時点でサイドウォール２４直下にもソース拡散領域３６が形成される。したがって、垂直な方向からイオン注入する図３８に比べて少ない熱処理によってサイドウォール２４下のａまで不純物を拡散させることができる。すなわち、斜め方向からイオン注入する場合には、少ない熱処理量で、ソース拡散領域３６をゲート電極１６側に近づけることができ、ソース抵抗の増加を抑制できる。
このように本実施の形態２によれば、縦方向のデバイス構造を縮小化することが可能となるとともに半導体基板に与える熱処理量を低減することができる効果が得られる。半導体基板に加える熱処理量を低減できるので、ｎ型の半導体基板として、高濃度に砒素を導入した半導体基板に代えて高濃度にリンを導入した半導体基板を使用することが容易となる。高濃度にリンを導入した半導体基板を使用するための問題点として、リンの拡散係数が砒素と比較して約１桁大きいということがある。このため、製造工程（プロセス）の熱処理量（サーマルバジェット）を低減できない場合は、熱処理に起因する半導体基板からのリンの拡散が大きくなってしまうため、ソース領域とドレイン領域との間の耐圧を確保するためにはｎ型エピタキシャル層を厚くする必要があり、オン抵抗を犠牲にせざるを得ない。
しかし、高濃度にリンを導入した半導体基板を使用すると以下の理由から利点がある。例えば、リンは、砒素やアンチモンに比べてシリコンに対する固溶度が高いため、低抵抗にする事ができるという性質を有している特徴がある。このことから、デバイスのオン抵抗を低減できる利点がある。そこで、本実施の形態２では、熱処理量を低減してリンの拡散を抑制することができるので、ソース領域・ドレイン領域間の耐圧を確保しつつ、上述した利点を有するリンを導入した半導体基板を使用することが容易化される。
（実施の形態３）
本実施の形態３では、パワーＭＩＳＦＥＴとショットキーバリアダイオードを同一の半導体チップに形成する技術に本発明を適用する例について説明する。
図４０は、パワーＭＩＳＦＥＴを用いた一般的な同期整流方式のＤＣ／ＤＣコンバータの回路図であり、図４１は、図４０に示すメインスイッチ用パワーＭＩＳＦＥＴＱ１および同期整流用パワーＭＩＳＦＥＴＱ２のタイミングチャートである。図４０において、Ｑ１は、メインスイッチ用パワーＭＩＳＦＥＴ、Ｑ２は同期整流用パワーＭＩＳＦＥＴ、ＢＤ１およびＢＤ２はボディダイオード、ＳＢＤはショットキーバリアダイオードである。また、Ｌはインダクタンスであり、Ｃは容量素子である。ボディダイオードＢＤ１およびボディダイオードＢＤ２は、それぞれメインスイッチ用パワーＭＩＳＦＥＴＱ１あるいは同期整流用パワーＭＩＳＦＥＴＱ２に内蔵され、それぞれ並列に接続されている。ショットキーバリアダイオードＳＢＤは、同期整流用パワーＭＩＳＦＥＴＱ２に対して並列に接続されている。
メインスイッチ用パワーＭＩＳＦＥＴＱ１はスイッチング素子として機能し、同期整流用パワーＭＩＳＦＥＴＱ２は、同期整流用の素子として機能する。図４０および図４１に示すように、メインスイッチ用パワーＭＩＳＦＥＴＱ１がオンすると図４０に示すように、入力電圧Ｖｉｎ側からメインスイッチ用パワーＭＩＳＦＥＴＱ１を通りインダクタンスＬおよび容量素子Ｃ側へ電流が流れる（Ａの期間に流れる電流）。そして、メインスイッチ用パワーＭＩＳＦＥＴＱ１がオフして同期整流用パワーＭＩＳＦＥＴＱ２がオンすると、インダクタンスＬによって電流減少を起こさせないような方向に電流を流そうとするので、図４０に示すように、同期整流用パワーＭＩＳＦＥＴＱ２からインダクタンスＬおよび容量素子Ｃ側へ電流が流れる（Ｂの期間に流れる電流）。このような動作を繰り返すことにより、入力電圧から、所定の電圧が出力される。
ＤＣ／ＤＣコンバータは、例えば、パーソナルコンピュータ（ＰＣ）に使用される。パーソナルコンピュータに内蔵されるＣＰＵの動作電圧は、低電圧化・大電流化の方向をたどり、特にノートＰＣ用の電源の場合、小型化が重要視されることから、動作周波数も高周波動作となる。このように、低電圧化・大電流化および高周波化が進むと、メインスイッチ用パワーＭＩＳＦＥＴのスイッチングパルス幅を非常に狭くしてオン／オフ動作する必要がある。逆に、同期整流用パワーＭＩＳＦＥＴは１周期の９０％程度がオン時間となる。このような使用方法により、メインスイッチ用パワーＭＩＳＦＥＴでは、低スイッチング損失であることが必要とされる一方、同期整流用パワーＭＩＳＦＥＴでは、低オン抵抗であることが必要となる。
図４０に示す同期整流方式のＤＣ／ＤＣコンバータでは、メインスイッチ用パワーＭＩＳＦＥＴＱ１と同期整流用パワーＭＩＳＦＥＴＱ２とを交互にオン／オフ動作させる必要があるが、メインスイッチ用パワーＭＩＳＦＥＴＱ１と同期整流用パワーＭＩＳＦＥＴＱ２の同時オンによる貫通電流を防ぐため、図４１に示すように両方をともにオフさせるデッドタイムと呼ばれる期間が設定されており、そのときの電流は、図４０に示すＢの期間に流れる電流方向に流れる。すなわち、この期間は、同期整流用パワーＭＩＳＦＥＴＱ２に内蔵されているボディダイオードＢＤ２に流れるため、順方向電圧降下（ＶＦ）は約０．８Ｖと大きくなってしまう。そこで、ボディダイオードＢＤ２の順方向電圧降下（ＶＦ）より小さいショットキーバリアダイオードＳＢＤを同期整流用パワーＭＩＳＦＥＴＱ２に対して並列に接続することで、回路損失を低減している。つまり、ショットキーバリアダイオードＳＢＤの順方向電圧降下（ＶＦ）が小さいことを利用してデッドタイム中の回路損失を低減している。
したがって、回路損失を低減させる観点から、ショットキーバリアダイオードの使用が必要である。そこで、パワーＭＩＳＦＥＴが形成された半導体チップと、ショットキーバリアダイオードを形成した半導体チップとを１つの封止体で封止した半導体装置がある。この半導体装置では、パワーＭＩＳＦＥＴとショットキーバリアダイオードとの電気的な接続をボンディングワイヤで行なっているため、寄生インダクタンスが増加し、ＤＣ／ＤＣコンバータの回路効率が悪化する。つまり、パワーＭＩＳＦＥＴとショットキーバリアダイオードの間には、配線などの寄生インダクタンスが存在するために、パワーＭＩＳＦＥＴがオフした後は、一旦ボディダイオードに電流が流れ、遅れてショットキーバリアダイオードへ転流する。この寄生インダクタンスが大きいと転流速度を遅くするだけでなく、ノイズやリップルを発生させる原因となる。
そこで、寄生インダクタンスを低減するためにパワーＭＩＳＦＥＴを形成した半導体チップ内にショットキーバリアダイオードを内蔵させる技術がある。この技術よれば、パワーＭＩＳＦＥＴとショットキーバリアダイオードとの接続配線を少なくすることができるので、寄生インダクタンスを低減できる。この結果、パワーＭＩＳＦＥＴのボディダイオードに流れる電流時間を制御することができ、ＰＷＭ（Pulse Width Modulation）制御されているＤＣ／ＤＣコンバータにおいて、デッドタイム期間の回路損失を大幅に低減できる。このような理由から、１つの半導体チップにパワーＭＩＳＦＥＴとショットキーバリアダイオードを混載している。
図４２は、パワーＭＩＳＦＥＴとショットキーバリアダイオードとを内蔵した半導体チップの上面を示す平面図である。この図４２は前記実施の形態１の図１とほぼ同様の構成をしている。異なる点は、半導体チップの中央部にショットキーバリアダイオードが形成されているＳＢＤ接合部が設けられている点である。このＳＢＤ接合部にもソースパッド１が設けられている。
図４３は、図４２のＢ−Ｂ線に沿った領域を拡大した拡大略平面図である。図４３は、図４２に図示しているソースパッド１、ゲート配線２、ゲートパッド３およびガードリング４が形成されている表面層の下層に形成されている構造を図示している。すなわち、表面層の下層に層間絶縁膜を介して形成されている構造を平面的に示している。この構造も前記実施の形態１とほぼ同様の構成をしている。異なる点は、中央部にＳＢＤ接合部が設けられている点である。
図４４は、図４２のＢ−Ｂ線で切断した断面を示す断面図である。図４４に示す構造も前記実施の形態１とほぼ同様である。例えば、パワーＭＩＳＦＥＴの構成は同様であり、半導体チップの中央部にショットキーバリアダイオードが形成されているＳＢＤ接合部が設けられている点が異なる。このＳＢＤ接合部の構成について説明する。ＳＢＤ接合部において、ｎ型の半導体基板１０Ｓ上には、低濃度にｎ型不純物が導入されたｎ型半導体領域１０Ｅが形成されている。このｎ型半導体領域１０Ｅはショットキーバリアダイオードのカソード領域となるために、パワーＭＩＳＦＥＴが形成されているｎ型半導体領域４１よりも不純物濃度が低濃度となっている。このｎ型半導体領域１０Ｅ上の表面には、接合部用溝２５ｂが形成されており、この接合部用溝２５ｂの表面にコバルトシリサイド膜２８が形成されている。したがって、コバルトシリサイド膜２８とｎ型半導体領域１０Ｅが直接接触している領域でショットキー接合が形成されている。つまり、ｎ型半導体領域１０Ｅをカソード領域とし、コバルトシリサイド膜２８をアノード領域とするショットキーバリアダイオオードが形成されている。そして、コバルトシリサイド膜２８上には、窒化シリコン膜２９が形成され、この窒化シリコン膜２９上に酸化シリコン膜３０が形成されている。窒化シリコン膜２９および酸化シリコン膜３０には、これらの膜を貫通してコバルトシリサイド膜２８に達するプラグ３４が形成されている。このプラグ３４上にはソースパッド１が形成されている。
本実施の形態３における半導体装置は上記のように構成されており、以下に、パワーＭＩＳＦＥＴとショットキーバリアダイオードとを混載した半導体装置の製造方法について図面を参照しながら説明する。
図４５に示すように、ｎ型不純物を導入した半導体基板１０Ｓ上にエピタキシャル成長法を用いてｎ型半導体領域１０Ｅを形成する。エピタキシャル成長法で形成されるｎ型半導体領域１０Ｅは、前記実施の形態１におけるｎ型エピタキシャル層に比べて低濃度にｎ型不純物が導入されている。本実施の形態３では、このｎ型半導体領域１０Ｅを用いてショットキーバリアダイオードを形成するので、ショットキーバリアダイオードのカソードとなるように低濃度にリンなどのｎ型不純物が導入されている。次に、ｎ型半導体領域１０Ｅ上に例えば熱酸化法を用いて絶縁膜（第１絶縁膜）１１を形成する。この絶縁膜１１は、例えば、酸化シリコン膜から形成される。
続いて、図４６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより絶縁膜１１をパターニングして開口部１２を形成する。そして、図４７に示すように、開口部１２を形成した絶縁膜１１をマスクにして半導体基板１０Ｓにゲートトレンチ１３を形成する。ゲートトレンチ１３は、例えば、ドライエッチングによって形成される。
次に、図４８に示すように、ゲートトレンチ１３の内壁にゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば、酸化シリコン膜から形成され、例えば、熱酸化法を使用して形成することができる。
続いて、図４９に示すように、絶縁膜１１上にポリシリコン膜１５を形成する。このとき、ポリシリコン膜１５がゲートトレンチ１３の内部を埋め込むように形成される。ポリシリコン膜１５には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が添加されており、例えば、ＣＶＤ法（Chemical Vapor Deposition）を使用して形成することができる。続いて、図５０に示すように、絶縁膜１１上に形成したポリシリコン膜１５を化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）により研磨して除去する。これにより、絶縁膜１１に設けられた開口部１２およびゲートトレンチ１３の内部にだけポリシリコン膜１５が残り、ゲート電極１６が形成される。
次に、図５１に示すように、半導体基板１０Ｓ上にレジスト膜４０を、例えば、スピン塗布法で塗布する。そして、露光・現像処理を行なうことによりパターニングする。このときのパターニングは、ショットキーバリアダイオードを形成する領域を覆い、パワーＭＩＳＦＥＴのセル領域を開口するように行なわれる。そして、パターニングしたレジスト膜４０をマスクにしたイオン注入法により、パワーＭＩＳＦＥＴのセル領域にｎ型不純物を導入してｎ型半導体領域４１を形成する。このｎ型半導体領域４１は、ｎ型半導体領域１０Ｅよりも高濃度にｎ型不純物が導入されている。このｎ型半導体領域４１は以下に示す理由により形成される。つまり、本実施の形態３では、ショットキーバリアダイオードを形成するため、ｎ型半導体領域１０Ｅの不純物濃度を薄くしている。このｎ型半導体領域１０Ｅは、ショットキーバリアダイオード形成領域だけでなく、パワーＭＩＳＦＥＴのセル領域にも形成されている。この不純物濃度の薄いｎ型半導体領域１０ＥをパワーＭＩＳＦＥＴのドレイン領域としてそのまま使用すると、濃度が薄いためにオン抵抗が増大することが考えられる。そこで、本実施の形態３では、パワーＭＩＳＦＥＴのセル領域にｎ型半導体領域１０Ｅよりも不純物濃度の濃いｎ型半導体領域４１を形成している。このように不純物濃度の濃いｎ型半導体領域４１をパワーＭＩＳＦＥＴのドレイン領域として使用することで、オン抵抗を低減することができる。すなわち、ｎ型半導体領域１０Ｅとｎ型半導体領域４１を形成することにより、本実施の形態３では、ショットキーバリアダイオードのカソードを形成することができる一方で、オン抵抗を低減できるパワーＭＩＳＦＥＴのドレイン領域を形成することができる。
続いて、図５２に示すように、レジスト膜１７を塗布した後、露光現像処理を施すことによりレジスト膜１７をパターニングする。パターニングは、ｐ型ウェル１８を形成する領域に開口部が形成されるように行なわれる。具体的には、ゲート配線引き出し領域の一部とセル領域（不活性セル）を開口するようにパターニングされる。そして、パターニングしたレジスト膜１７をマスクにしてホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、ｐ型ウェル１８を形成する。
次に、図５３に示すように、ゲート電極１６上を含む絶縁膜１１上にポリシリコン膜１９を形成する。このポリシリコン膜１９には、リンや砒素などのｎ型不純物が添加されており、例えば、ＣＶＤ法を使用して形成される。そして、図５４に示すように、フォトリソグラフィ技術およびエッチング技術によりポリシリコン膜１９をパターニングする。これにより、ゲート配線引き出し領域にゲート引き出し電極２０を形成することができる。さらに、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜１１をパターニングする。このパターニングで、セル領域（不活性セル）およびセル領域（活性セル）内に形成されている絶縁膜１１が除去される。このため、ゲート電極１６の一部が半導体基板１０Ｓから突出した形状となる。つまり、絶縁膜１１を除去する工程により一部が半導体基板１０Ｓから突出したゲート電極１６を形成することができる。一方、ゲート配線引き出し領域では、絶縁膜１１が残るようにパターニングされるので、ゲート引き出し電極２０の下層に絶縁膜２１が残存する。
続いて、図５５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域（不活性セル）とセル領域（活性セル）の半導体基板１０Ｓ内にボディ領域となるチャネル形成領域２２を形成する。このチャネル形成領域２２は、ホウ素などのｐ型不純物が導入されたｐ型半導体領域である。そして、フォトリソグラフィ技術およびイオン注入法を使用してセル領域（活性セル）にソース領域２３を形成する。ソース領域２３は、ゲート電極１６に隣接した領域に形成される。ソース領域２３には、砒素などのｎ型不純物が導入されており、ｎ型半導体領域となっている。
そして、図５６に示すように、半導体基板１０Ｓ上に、例えば、ＣＶＤ法を使用して酸化シリコン膜（第２絶縁膜）を形成した後、形成した酸化シリコン膜を異方性ドライエッチングすることにより、ゲート電極１６の側壁にサイドウォール２４を形成する。ゲート電極１６の一部は半導体基板１０Ｓより突出した構造をしているため、この突出した部分の側壁にサイドウォール２４が形成される。
次に、図５７に示すように、サイドウォール２４をマスクにして、隣接するソース領域２３の深さよりも深いボディ用トレンチ２５を形成する。すなわち、隣接するゲート電極１６の側壁に形成されたサイドウォール２４間にゲート電極１６に自己整合したボディ用トレンチ２５を形成する。このように本実施の形態３によれば、フォトリソグラフィ技術を使用せずにボディ用トレンチ２５を形成しているので、合わせ精度の問題による制約がなくなり、単位セルの占有面積を縮小することが可能となる。
ここで、ゲート電極１６に自己整合してボディ用トレンチ２５を形成したが、この工程と同一工程で、ＳＢＤ接合部に接合部用溝２５ｂを形成する。この接合部用溝２５ｂもサイドウォール２４に自己整合して形成される。接合部用溝２５ｂの幅はボディ用トレンチ２５よりも広いが、深さは同程度で形成される。この接合部用溝２５ｂの表面には、後述するように、ショットキーバリアダイオードのショットキー接合が形成される。しかし、ショットキーバリアダイオードのショットキー接合を形成する領域に接合部用溝２５ｂを形成する必要はないとも考えられる。すなわち、接合部用溝２５ｂを形成しない半導体基板１０Ｓ（ｎ型半導体領域１０Ｅ）の表面（平面領域）に接合部を形成してもよいと考えられる。ところが、これまでの製造工程において、半導体基板１０Ｓには様々な熱処理が実施されている。このような熱処理の中でも特に絶縁膜１１を形成する際に、ｎ型半導体領域１０Ｅに導入されているリンがｎ型半導体領域１０Ｅの表面に偏析する。したがって、ｎ型半導体領域１０Ｅの表面にショットキー接合を形成すると、偏析したリンにより不純物濃度が高くなっているために、ショットキーバリアダイオードの耐圧が低下する。そこで、本実施の形態３では、ｎ型半導体領域１０Ｅの表面に接合部用溝２５ｂを形成している。このように接合部用溝２５ｂを形成することにより、ｎ型半導体領域１０Ｅの表面に偏析したリンを除去することができる。つまり、接合部用溝２５ｂの表面にショットキー接合を形成することにより、偏析したリンの影響を受けることを防止できる。このため、ショットキーバリアダイオードの高耐圧化を図ることができる。
次に、図５８に示すように、半導体基板１０Ｓ上にレジスト膜４２を塗布した後、露光・現像処理を施すことにより、レジスト膜４２をパターニングする。パターニングは、ＳＢＤ接合部だけを覆いその他の領域を露出するように行なわれる。そして、パターニングしたレジスト膜４２をマスクにして、半導体基板１０Ｓの主面（素子形成面）の全面にフッ化ホウ素などのｐ型不純物を導入する。これにより、ボディ用トレンチ２５の底部にボディコンタクト領域（第１半導体領域）２６を形成する。ボディコンタクト領域２６は、ｐ型半導体領域であり、チャネル形成領域２２よりも高濃度にｐ型不純物が導入されている。このボディコンタクト領域２６は、フォトリソグラフィ技術を使用せずに半導体基板１０Ｓの全面にｐ型不純物を導入することにより形成されている。このため、フォトリソグラフィ技術の合わせ精度の問題に制約されずに形成することができる。
この工程では、ショットキー接合部をレジスト膜４２で覆い、接合部用溝２５ｂの表面には、ｐ型不純物が導入されないように保護している。これは、接合部用溝２５ｂの表面に、ｐ型不純物が導入されてｐｎ接合が形成される事を防ぐためである。
次に、図５９に示すように、半導体基板１０Ｓの主面の全面に、例えば、スパッタリング法を使用することにより、コバルト膜を形成する。その後、半導体基板１０Ｓに熱処理を加えることにより、ゲート電極１６、ゲート引き出し電極２０、ボディ用トレンチ２５および接合部用溝２５ｂの表面にコバルトシリサイド膜（第１金属シリサイド膜）２８を形成する。すなわち、ゲート電極１６、ゲート引き出し電極２０、ボディ用トレンチ２５および接合部用溝２５ｂの表面では、シリコンとコバルト膜が直接接触しているので、熱処理によりシリコンとコバルト膜が反応してコバルトシリサイド膜２８が形成される。このようにゲート電極１６上にコバルトシリサイド膜２８を形成することができるため、微細化に伴うゲートトレンチ１３の縮小化によって、ゲート電極１６のゲート抵抗が増大してしまうことを抑制できる。
この工程において、接合部用溝２５ｂの表面にショットキー接合が形成され、ショットキーバリアダイオードが形成される。すなわち、ｎ型半導体領域１０Ｅをカソード領域にし、コバルトシリサイド膜２８をアノード領域としたショットキーバリアダイオードが形成される。ここで、本実施の形態３では、パワーＭＩＳＦＥＴのゲート電極１６、ゲート引き出し電極２０およびボディ用トレンチ２５にコバルトシリサイド膜２８を形成すると同時に、接合部用溝２５ｂの表面にコバルトシリサイド膜（第２金属シリサイド膜）を形成している。これにより、１つのシリサイド工程で、前記実施の形態１と同様のパワーＭＩＳＦＥＴを形成できるとともに、ショットキーバリアダイオードを形成することができる。
その後の工程は、前記実施の形態１と同様である。以上のようにして１つの半導体チップ上にパワーＭＩＳＦＥＴとショットキーバリアダイオードを形成した半導体装置を製造することができる。
本実施の形態３の特徴をまとめると以下のようになる。すなわち、基本となる前記実施の形態１における半導体装置の製造方法と異なる点は、第１に低濃度のｎ型半導体領域１０Ｅを形成している点にある。これは、ショットキーバリアダイオードを製造するために必要となる。次に、第２点は、パワーＭＩＳＦＥＴのセル領域にｎ型半導体領域１０Ｅよりも高濃度に不純物が導入されたｎ型半導体領域４１を形成している点である。この点は、パワーＭＩＳＦＥＴのオン抵抗を下げるために必要なものである。さらに、第３点は、ＳＢＤ接合部に形成される接合部用溝２５ｂ上にレジスト膜４２を形成した状態で、パワーＭＩＳＦＥＴのボディコンタクト領域２６を形成している点である。この点は、接合部用溝２５ｂの表面に形成するショットキー接合にｐ型不純物が導入されないようにするために必要なものである。以上の点を追加することにより、本実施の形態３によれば、パワーＭＩＳＦＥＴのオン抵抗を低減させながら、コバルトシリサイド膜２８とｎ型半導体領域１０Ｅのショットキー接合で形成されるショットキーダイオードを１つの半導体チップに内蔵することができる。また、接合部用溝２５ｂの表面にショットキー接合を形成しているため、熱処理工程でｎ型半導体領域１０Ｅの表面に偏析したリンの影響を排除することができる。このため、ショットキーバリアダイオードの耐圧を向上することができる。
（実施の形態４）
本実施の形態４は、パワーＭＩＳＦＥＴのゲート電極とドレイン領域間の帰還容量を低減できる半導体装置について説明する。
ゲートトレンチ構造を有するパワーＭＩＳＦＥＴの帰還容量は、ゲート電極１６のチャネル形成領域２２から飛び出た部分とドレイン領域（半導体基板１０）間の容量に相当する。前記実施の形態１のように構成することによりパワーＭＩＳＦＥＴを微細化して集積度を向上することができるが、パワーＭＩＳＦＥＴの微細化を進めると、セル密度が増加するために、単位面積あたりの帰還容量が増加する副作用が生じる。帰還容量が増加すると、パワーＭＩＳＦＥＴのスイッチング損失が増大し、システムの効率が悪化してしまう。そこで、本実施の形態４は、前記実施の形態１の構成をとりながら、さらに、ゲート電極とドレイン領域間の帰還容量を低減できる構成について説明する。
図６０は、本実施の形態４におけるパワーＭＩＳＦＥＴの断面を示した断面図である。図６０において、ほとんどの構成は前記実施の形態１と同様である。異なる点は、ゲートトレンチ１３の底部に形成する酸化シリコン膜４６の膜厚を、ゲートトレンチ１３の側面に形成されているゲート絶縁膜１４の膜厚よりも厚く形成している点にある。このように構成することにより、ゲート電極１６とドレイン領域（半導体基板１０）の間の距離を遠ざけることができるので、帰還容量を低減することができる。このため、本実施の形態４におけるパワーＭＩＳＦＥＴを前記実施の形態３で説明したＤＣ／ＤＣコンバータのメインスイッチ用パワーＭＩＳＦＥＴに適用した場合は、スイッチング損失を低減することができる。一方、同期整流用パワーＭＩＳＦＥＴに適用した場合は、（帰還容量（ゲート・ドレイン間容量）／入力容量（ゲート・ソース間容量））が大きくなると発現するセルフターンオン現象を抑制する事ができる。このように、ゲートトレンチ１３の底部に形成する絶縁膜４６の膜厚を厚膜化することで、ＤＣ／ＤＣコンバータの効率を改善することができる。
次に、本実施の形態４におけるパワーＭＩＳＦＥＴの製造方法について図面を参照しながら説明する。
図６１に示すように、ｎ型不純物を導入した半導体基板１０上にエピタキシャル成長法を用いてｎ型エピタキシャル層を形成する。本実施の形態４では、ｎ型不純物を導入した半導体基板１０とｎ型エピタキシャル層を合わせて半導体基板１０というものとする。この半導体基板１０上に例えば熱酸化法を用いて絶縁膜（第１絶縁膜）１１を形成する。この絶縁膜１１は、例えば、酸化シリコン膜から形成される。
続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより絶縁膜１１をパターニングして開口部１２を形成する。そして、開口部１２を形成した絶縁膜１１をマスクにして半導体基板１０にゲートトレンチ１３を形成する。ゲートトレンチ１３は、例えば、ドライエッチングによって形成される。
次に、図６２に示すように、ゲートトレンチ１３を形成した半導体基板１０上に酸化シリコン膜４５を形成する。この酸化シリコン膜４５を形成する方法として、高密度プラズマＣＶＤ法（High Density Plasma Chemical Vapor Deposition;ＨＤＰ−ＣＶＤ）によって形成する点に本発明の特徴の１つがある。高密度プラズマＣＶＤ法とは、チャンバ内に導入した原料ガスを高周波電界・磁界を用いてプラズマ化したものを使用することにより膜の形成を行なう方法である。高密度プラズマの発生方法として具体的には、誘導結合プラズマ法（ＩＣＰ；Induction Coupled Plasma）や電子サイクロトロン共鳴法（ＥＣＲ；Electron Cyclotron Resonance）などがある。誘導結合プラズマ法とは、化学気相成長などで用いられる高密度プラズマの一種を用いた膜の形成方法であり、チャンバ内に導入されたガスを誘導結合した高周波コイルで励起して発生させたプラズマを用いて膜の形成を行なう方法である。電子サイクロトロン共鳴法とは、以下に示すものである。電子は磁界中でローレンツ力を受けると、磁界と垂直な平面内を周回するサイクロトロン運動を行なう。このとき、電子の運動平面内で周回周波数に一致した電界を与えると、サイクロトロン運動と電界とのエネルギー共鳴が起こり、電界エネルギーが電子に吸収される。この現象を利用して各種ガスをプラズマ化し、膜の形成を行なう方法が電子サイクロトロン共鳴法である。
このような高密度プラズマＣＶＤ法では、膜に対してスパッタエッチング現象が生じると共に膜の堆積が進むという特徴がある。したがって、ゲートトレンチ１３を高密度プラズマＣＶＤ法で埋め込む場合、ゲートトレンチ１３の底部に膜厚の厚い酸化シリコン膜４５が形成され、ゲートトレンチ１３の側面に薄い酸化シリコン膜４５が形成される。このため、図６２に示すように、ゲートトレンチ１３の底部に膜厚の厚い酸化シリコン膜４５を形成することができる。
その後、図６３に示すように、ウェットエッチングする。このウェットエッチングのエッチング量は、側面の酸化シリコン膜４５が完全に除去される程度のエッチング量とする。このとき、ゲートトレンチ１３の底部には、側面よりも厚い膜厚の酸化シリコン膜４６が形成されているため、残存する。このように高密度プラズマＣＶＤ法の特性を利用して簡便な工程でゲートトレンチ１３の底部に厚い膜厚の酸化シリコン膜４６を形成することができる。
続いて、前記実施の形態１の図８に示すようにしてゲートトレンチ１３の側面にゲート絶縁膜を形成する。その後の工程は、前記実施の形態１と同様である。このようにして本実施の形態４におけるパワーＭＩＳＦＥＴを形成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、トレンチゲート構造のパワーＭＩＳＦＥＴについて説明したが、本発明は、例えば、トレンチゲート構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用することができる。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
本発明の実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置の平面構造の一部を示す平面図である。 図１のＡ−Ａ線で切断した断面を示す断面図である。 ゲートトレンチ構造を有するｎチャネル型パワーＭＩＳＦＥＴを示す模式図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 パワーＭＩＳＦＥＴにおいて、プラグと半導体基板が接触している様子を示す拡大図である。 プラグをＳＡＣ技術で形成するが、ボディコンタクト領域をフォトリソグラフィ技術で形成する場合の例を示す図である。 プラグの幅が隣接するサイドウォール間の幅よりも狭い幅を有する場合を示す図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 垂直方向からソースエクステンション領域にイオン注入する場合を示す図である。 斜め方向からソースエクステンション領域にイオン注入する場合を示す図である。 垂直方向からソース拡散領域にイオン注入する場合を示す図である。 斜め方向からソース拡散領域にイオン注入する場合を示す図である。 同期整流方式のＤＣ／ＤＣコンバータの回路図である。 メインスイッチ用パワーＭＩＳＦＥＴおよび同期整流用パワーＭＩＳＦＥＴのタイミングチャートである。 実施の形態３における半導体装置を示す平面図である。 実施の形態３における半導体装置の平面構造の一部を示す平面図である。 図４２のＢ−Ｂ線で切断した断面を示す断面図である。 実施の形態３における半導体装置の製造工程を示す断面図である。 図４５に続く半導体装置の製造工程を示す断面図である。 図４６に続く半導体装置の製造工程を示す断面図である。 図４７に続く半導体装置の製造工程を示す断面図である。 図４８に続く半導体装置の製造工程を示す断面図である。 図４９に続く半導体装置の製造工程を示す断面図である。 図５０に続く半導体装置の製造工程を示す断面図である。 図５１に続く半導体装置の製造工程を示す断面図である。 図５２に続く半導体装置の製造工程を示す断面図である。 図５３に続く半導体装置の製造工程を示す断面図である。 図５４に続く半導体装置の製造工程を示す断面図である。 図５５に続く半導体装置の製造工程を示す断面図である。 図５６に続く半導体装置の製造工程を示す断面図である。 図５７に続く半導体装置の製造工程を示す断面図である。 図５８に続く半導体装置の製造工程を示す断面図である。 実施の形態４における半導体装置を示す断面図である。 実施の形態４における半導体装置の製造工程を示す断面図である。 図６１に続く半導体装置の製造工程を示す断面図である。 図６２に続く半導体装置の製造工程を示す断面図である。
符号の説明
１ ソースパッド
２ ゲート配線
３ ゲートパッド
４ ガードリング
１０ 半導体基板
１０Ｓ 半導体基板
１０Ｅ ｎ型半導体領域
１１ 絶縁膜
１２ 開口部
１３ ゲートトレンチ
１４ ゲート絶縁膜
１５ ポリシリコン膜
１６ ゲート電極
１７ レジスト膜
１８ ｐ型ウェル
１９ ポリシリコン膜
２０ ゲート引き出し電極
２１ 絶縁膜
２２ チャネル形成領域
２３ ソース領域
２３ａ ｎ型半導体領域
２４ サイドウォール
２５ ボディ用トレンチ
２５ａ トレンチ
２５ｂ 接合部用溝
２６ ボディコンタクト領域
２６ａ ｐ型半導体領域
２７ レジスト膜
２８ コバルトシリサイド膜
２９ 窒化シリコン膜
３０ 酸化シリコン膜
３１ 孔
３２ コンタクトホール
３３ａ チタン／窒化チタン膜
３３ｂ タングステン膜
３４ プラグ
３５ ソースエクステンション領域
３６ ソース拡散領域
３７ サイドウォール
４０ レジスト膜
４１ ｎ型半導体領域
４２ レジスト膜
４５ 酸化シリコン膜
４６ 酸化シリコン膜
Ｑ１ メインスイッチ用パワーＭＩＳＦＥＴ
Ｑ２ 同期整流用パワーＭＩＳＦＥＴ
ＢＤ１ ボディダイオード
ＢＤ２ ボディダイオード
ＳＢＤ ショットキーバリアダイオード
Ｌ インダクタンス
Ｃ 容量素子

Claims (8)

  1. （ａ）第１導電型の半導体基板の主面上に第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜をパターニングして開口部を形成する工程と、
    （ｃ）前記開口部を形成した前記第１絶縁膜をマスクにして前記半導体基板にゲートトレンチを形成する工程と、
    （ｄ）前記ゲートトレンチにゲート絶縁膜を形成する工程と、
    （ｅ）前記ゲートトレンチ内を含む前記第１絶縁膜上にポリシリコン膜を形成する工程と、
    （ｆ）前記第１絶縁膜上に形成されている前記ポリシリコン膜を除去する一方、前記第１絶縁膜の前記開口部および前記ゲートトレンチ内に前記ポリシリコン膜を残すことにより、ゲート電極を形成する工程と、
    （ｇ）前記第１絶縁膜の一部を除去することにより、前記ゲート電極の一部を前記半導体基板から突き出す工程と、
    （ｈ）前記半導体基板内に不純物を導入することにより前記ゲート電極の隣接領域に前記第１導電型のソース領域を形成する工程と、
    （ｉ）前記半導体基板上に第２絶縁膜を形成する工程と、
    （ｊ）前記第２絶縁膜を異方性エッチングすることにより前記半導体基板から突き出た前記ゲート電極の側壁にサイドウォールを形成する工程と、
    （ｋ）隣接する前記ゲート電極に形成されている前記サイドウォール間において前記半導体基板の一部を除去することにより、前記ソース領域の深さよりも深いボディ用トレンチを形成する工程と、
    （ｌ）前記半導体基板に不純物を導入することにより前記ボディ用トレンチの底部に第２導電型のボディコンタクト領域となる第１半導体領域を形成する工程と、
    （ｍ）前記ゲート電極、前記ソース領域および前記第１半導体領域に第１金属シリサイド膜を形成する工程と、
    （ｎ）前記半導体基板のショットキーバリアダイオード形成領域にショットキーバリアダイオードの接合部用溝を形成する工程と、を備え、
    前記（ｋ）工程は、前記ゲート電極に自己整合して前記ボディ用トレンチを形成しており、
    前記（ｍ）工程は、前記接合部用溝にも前記第１金属シリサイド膜を形成することにより、前記接合部用溝の底部に前記ショットキーバリアダイオードの接合部を形成しており、
    前記（ｎ）工程は、前記（ｋ）工程で形成する前記ボディ用トレンチと同一工程で、前記ショットキーバリアダイオードの前記接合部用溝を形成することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、さらに、
    （ｏ）前記半導体基板上に第２層間絶縁膜のエッチングの際、エッチングストッパ膜となる第１層間絶縁膜を形成する工程と、
    （ｐ）前記第１層間絶縁膜上に前記第２層間絶縁膜を形成する工程と、
    （ｑ）前記第２層間絶縁膜をエッチングすることにより孔を形成する工程と、
    （ｒ）前記孔の底部に露出した前記第１層間絶縁膜をエッチングすることにより、前記第１層間絶縁膜および前記第２層間絶縁膜を貫通するコンタクトホールを、隣接する前記ゲート電極間に形成されている前記サイドウォールの間に形成する工程とを備え、
    前記第１層間絶縁膜をエッチングする際、前記サイドウォールがエッチングストッパとして機能することを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法であって、
    前記第１層間絶縁膜は窒化シリコン膜から形成し、前記第２層間絶縁膜および前記サイドウォールは酸化シリコン膜から形成することを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法であって、
    前記第１金属シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法であって、
    前記（ｌ）工程は、前記接合部用溝を形成した領域をマスクした状態で実施することを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法であって、
    前記（ｌ）工程は、マスクを使用せずに前記半導体基板の主面の全面に不純物を導入することを特徴とする半導体装置の製造方法。
  7. （ａ）第１導電型の半導体基板と、
    （ｂ）前記半導体基板の主面に形成されたゲートトレンチと、
    （ｃ）前記ゲートトレンチの内壁および底部に形成されたゲート絶縁膜と、
    （ｄ）前記ゲートトレンチに埋め込むように形成され、一部が前記半導体基板から突き出したゲート電極と、
    （ｅ）前記半導体基板から突き出した前記ゲート電極の側壁に形成されたサイドウォールと、
    （ｆ）前記ゲート電極に隣接するように形成され、前記第１導電型のソース領域と、
    （ｇ）隣接する前記ゲート電極に形成されている前記サイドウォール間に、前記ゲート電極に自己整合して形成され、前記ソース領域の深さよりも深く形成されたボディ用トレンチと、
    （ｈ）前記ボディ用トレンチの底部に形成され、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    （ｉ）前記半導体基板の主面と反対側の面に形成され、前記第１導電型のドレイン領域と、
    （ｊ）前記ゲート電極、前記ソース領域および前記第１半導体領域に形成された第１金属シリサイド膜とを備え、
    前記ソース領域と前記第１半導体領域とは前記第１金属シリサイド膜で電気的に接続されており、
    前記半導体基板上には、さらに、ショットキーバリアダイオードが形成されており、
    前記ショットキーバリアダイオードは、前記半導体基板上に形成された接合部用溝を有し、
    前記接合部用溝には第２金属シリサイド膜が形成されていることにより、前記接合部用溝の底部に前記ショットキーバリアダイオードの接合部が形成されており、
    前記第２金属シリサイド膜と前記第１金属シリサイド膜とは同一の膜であることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置であって、
    前記ゲート電極の最上部の高さよりも前記サイドウォールの最上部の高さが高いことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5222466B2 (ja) 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
JP2010028029A (ja) 2008-07-24 2010-02-04 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2010045123A (ja) * 2008-08-11 2010-02-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5331497B2 (ja) * 2008-11-27 2013-10-30 株式会社東芝 半導体装置およびその製造方法
US8169088B2 (en) * 2009-07-02 2012-05-01 Monolithic Power Systems, Inc. Power converter integrated circuit floor plan and package
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
KR101096976B1 (ko) * 2009-12-09 2011-12-20 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
WO2012055119A1 (zh) * 2010-10-29 2012-05-03 上海韦尔半导体股份有限公司 一种沟槽式mosfet的侧墙结构及其制造方法
JP2012169551A (ja) * 2011-02-16 2012-09-06 Mitsubishi Electric Corp トレンチゲート型半導体装置
JP5639926B2 (ja) * 2011-02-28 2014-12-10 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
US8518811B2 (en) 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
WO2013076890A1 (ja) * 2011-11-21 2013-05-30 パナソニック株式会社 半導体装置及びその製造方法
JP5881100B2 (ja) * 2011-12-22 2016-03-09 エスアイアイ・セミコンダクタ株式会社 半導体装置の製造方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
JP2013201266A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 電力用半導体装置
JP5893471B2 (ja) * 2012-03-30 2016-03-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
MY180765A (en) * 2012-06-11 2020-12-08 Mimos Berhad Fabrication method of thick bottom oxide in deep trench of metal oxide semiconductor field effect transistors
JP5830669B2 (ja) * 2013-05-29 2015-12-09 パナソニックＩｐマネジメント株式会社 半導体装置
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN103928508B (zh) * 2014-04-29 2016-09-21 东南大学 一种低噪声低损耗绝缘栅双极型晶体管
JP6021032B2 (ja) 2014-05-28 2016-11-02 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
JP6324838B2 (ja) * 2014-08-04 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2016028943A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Electronic circuit
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
US10418452B2 (en) 2015-12-10 2019-09-17 Infineon Technologies Austria Ag Semiconductor device with different gate trenches
DE102015121497B4 (de) * 2015-12-10 2022-01-27 Infineon Technologies Austria Ag Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
JP6602700B2 (ja) * 2016-03-14 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置
US20170373142A1 (en) * 2016-06-23 2017-12-28 Littelfuse, Inc. Semiconductor device having side-diffused trench plug
CN106340537A (zh) * 2016-11-04 2017-01-18 无锡新洁能股份有限公司 高集成度的低压沟槽栅dmos器件及制造方法
JP6970632B2 (ja) * 2018-03-16 2021-11-24 株式会社東芝 半導体装置
JP7284797B2 (ja) * 2018-03-16 2023-05-31 株式会社東芝 半導体装置
DE102018120432B4 (de) 2018-08-22 2023-03-30 Infineon Technologies Dresden GmbH & Co. KG Leistungshalbleitervorrichtung mit zulässig verifizierbarem p-Kontakt und Verfahren
DE102018120433B4 (de) * 2018-08-22 2023-08-17 Infineon Technologies Ag Leistungshalbleiterbauelement mit selbstjustiertem Source-Gebiet, sowie entsprechendes Verfahren
JP7450330B2 (ja) * 2018-09-27 2024-03-15 富士電機株式会社 半導体素子及び半導体装置
CN111243952B (zh) * 2020-01-19 2021-06-15 珠海格力电器股份有限公司 一种igbt的制作方法
JP7561723B2 (ja) 2021-10-21 2024-10-04 三菱電機株式会社 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2647884B2 (ja) 1988-01-27 1997-08-27 株式会社日立製作所 半導体装置の製造方法
JPH08186254A (ja) * 1994-12-28 1996-07-16 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置およびその製造方法
US5877528A (en) * 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
JP2000196075A (ja) * 1998-12-25 2000-07-14 Hitachi Ltd 半導体装置及びその製造方法
US6706604B2 (en) * 1999-03-25 2004-03-16 Hitachi, Ltd. Method of manufacturing a trench MOS gate device
JP3933811B2 (ja) 1999-03-25 2007-06-20 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3337012B2 (ja) * 1999-09-08 2002-10-21 日本電気株式会社 半導体装置およびその製造方法
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
GB0113143D0 (en) * 2001-05-29 2001-07-25 Koninl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP2003163219A (ja) * 2001-11-28 2003-06-06 Hitachi Ltd 半導体装置の製造方法
JP4004843B2 (ja) * 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
JP2004111663A (ja) * 2002-09-19 2004-04-08 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2004179277A (ja) * 2002-11-26 2004-06-24 New Japan Radio Co Ltd 半導体装置の製造方法
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP3906184B2 (ja) * 2003-06-11 2007-04-18 株式会社東芝 半導体装置およびその製造方法
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2005191247A (ja) * 2003-12-25 2005-07-14 Nec Electronics Corp 半導体基板及びそれを用いた半導体装置
US7141860B2 (en) * 2004-06-23 2006-11-28 Freescale Semiconductor, Inc. LDMOS transistor
JP2006120894A (ja) * 2004-10-22 2006-05-11 Toshiba Corp 半導体装置
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8022482B2 (en) * 2006-02-14 2011-09-20 Alpha & Omega Semiconductor, Ltd Device configuration of asymmetrical DMOSFET with schottky barrier source
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
JP5222466B2 (ja) 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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