JP5091487B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関するものであり、特に、トレンチゲート型ＭＯＳＦＥＴの半導体装置の製造方法の技術分野に関するものである。
電力制御用の半導体装置として、パワーＭＯＳＦＥＴ（Ｆｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳ型トランジスタが用いられている。これらの半導体装置においては、スイッチングオペレーション時の電力損失の低減や、低容量特性が要求される。これらの要求に応えるものとして、特許文献１に開示されているようなトレンチゲート構造がある。
このようなトレンチゲート構造のＭＯＳ型トランジスタを備えた半導体チップを実際に製造する場合には、トレンチゲートの他、終端埋込絶縁層やトレンチコンタクトを形成する必要があり、これらを形成するためにフォトリソグラフィを１０回前後行う必要があり、時間と費用を要しコストアップの原因となっていた。
特開２００３−９２４０５号公報
本発明は、トレンチゲート型ＭＯＳＦＥＴを有する半導体チップにおいて、フォトリソグラフィを行う回数を削減し、製造工程を簡略化した構成の半導体装置の製造方法を提供するものである。
また、本発明の一態様に係る半導体装置の製造方法は、半導体層の同一の面に、第１のトレンチと、前記第１のトレンチよりも幅の広い第２のトレンチと、前記第２のトレンチよりも幅の広い第３のトレンチを同時に形成する工程と、前記半導体層上の表面に酸化膜を形成する工程と、前記酸化膜が形成された前記半導体層上にゲート電極となる導電性材料を成膜することにより、前記第２のトレンチ及び前記第３のトレンチを埋没させることなく、前記第１のトレンチを前記導電性材料により埋没させる工程と、前記第１のトレンチ内に前記導電性材料を残したまま、前記第２のトレンチ及び前記第３のトレンチ内に成膜された前記導電性材料をエッチング除去する工程と、前記酸化膜が形成された前記半導体層上に埋込絶縁層となる絶縁材料を成膜することにより、前記第３のトレンチを埋没させることなく、前記第２のトレンチを前記絶縁材料により埋没させる工程と、前記第２のトレンチ内に前記絶縁材料を残したまま、前記第３のトレンチ内に成膜された前記絶縁材料及び前記酸化膜をエッチング除去する工程と、前記半導体層上に電極膜となる金属材料を成膜することにより、少なくとも前記第３のトレンチ内の表面を前記金属材料により覆う工程と、を備えたことを特徴とする。
本発明によれば、トレンチゲート型ＭＯＳＦＥＴを有する半導体チップにおいて、フォトリソグラフィを行う回数を削減し、製造工程を簡略化することができるため、半導体装置のコストを削減させることができる。
本発明における一実施の形態を以下に記載する。
本実施の形態は、トレンチゲート型ＭＯＳＦＥＴチップであり、半導体基板上にトレンチゲート、終端埋込絶縁膜、トレンチコンタクトの３種類の異なる幅のトレンチを形成し製造するものである。
このトレンチゲート型ＭＯＳＦＥＴチップの製造方法について以下説明する。
図１に示すように、Ｎ＋型の半導体基板１１上にＮ−型のドリフト層１２を形成し、更に、前記ドリフト層１２の形成されている面より、イオン注入によりＢ（ボロン）を約３×１０１３〔／ｃｍ２〕注入したＰ型のベース層１３を形成し、更にその上に、イオン注入によりＡｓ（ひ素）を約５×１０１５〔／ｃｍ２〕注入したＰ型のソース層１４を形成する。
この後、ソース層１４上に、熱酸化及びＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により酸化シリコン層１５を形成し、１回目のフォトリソグラフィを行うことによりレジストパターンを形成する。具体的には、酸化シリコン層１５上に、フォトレジストを塗布した後、プリベークを行い、露光、現像を行うことにより、トレンチの形成される領域のみフォトレジストが除去されたレジストパターンを形成する。
次に、図２に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、レジストパターンの形成されていない領域の酸化シリコン層をエッチングし、マスクとなる酸化シリコン層１５を形成し、この後、フォトレジストをアッシング等により除去する。
次に、図３に示すように、ＲＩＥによりマスクとなる酸化シリコン層１５の形成されていない領域のソース層１４、ベース層１３、ドリフト層１２の一部についてエッチングを行った後、マスクとなる酸化シリコン層１５をフッ酸によるウエットエッチング等により除去する。これによりトレンチゲートとなる幅Ｗ１の第１のトレンチ３１、終端埋込絶縁層を形成するための幅Ｗ２の第２のトレンチ３２、トレンチコンタクトを形成するための幅Ｗ３の第３のトレンチ３３が形成される。
各々のトレンチの幅は、幅Ｗ２は幅Ｗ１よりも広く、幅Ｗ３は幅Ｗ２よりも広く形成されており、例えば、幅Ｗ１は０．４〔μｍ〕、幅Ｗ２は０．５〔μｍ〕、幅Ｗ３は０．７〔μｍ〕となるように形成されている。
次に、図４に示すように、熱酸化によりゲート絶縁層１６を形成する。これにより、各々のトレンチ内部を含む表面全体に酸化シリコンからなるゲート絶縁層１６が形成される。
次に、図５に示すように、ＣＶＤによりポリシリコン層１７を形成する。このＣＶＤによるポリシリコン層１７の成膜により、幅の狭い幅Ｗ１の第１のトレンチ３１内部は、すべてポリシリコン層１７により埋め込まれるが、幅の広い幅Ｗ２の第２のトレンチ３２及び、幅Ｗ３の第３のトレンチ３３は、トレンチ内部の表面にポリシリコン層１７が形成され、トレンチとしての構造は残したままの状態となる。
次に、図６に示すように、ゲート配線１８及びトレンチゲート電極１９を形成する。具体的には、２回目のフォトリソグラフィを上記と同様の方法により行うことにより、ポリシリコン等によるゲート配線１８が形成される領域のみレジストが形成されるレジストパターンを形成する。この後、レジストの形成されていない領域のポリシリコン層１７についてＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）によるエッチングを行う。このＣＤＥによるエッチングは等方性エッチングであり、ソース層１４上の酸化シリコン層１５を介した表面に形成されているポリシリコン層１７は完全に除去されるが、第１のトレンチ３１内のポリシリコン層１７の一部は残存し、トレンチゲート電極１９が形成される。なお、このＣＤＥによるエッチングにより第２のトレンチ３２、第３のトレンチ３３内に形成されたポリシリコン層１７はすべて除去される。
次に、図７に示すように、半導体基板１１のゲート絶縁層１６及びゲート配線１８が形成されている面に、ＣＶＤにより酸化シリコンからなる層間絶縁膜２０を形成する。このＣＶＤによる層間絶縁膜２０の成膜により、幅の狭い幅Ｗ２の第２のトレンチ３２は層間絶縁膜２０により埋め込まれるが、幅の広い幅Ｗ３の第３のトレンチ３３は、トレンチ内部の表面に層間絶縁膜２０が形成され、トレンチとしての構造は残したままの状態となる。尚、この層間絶縁膜２０は、膜が等方的に成長するＣＶＤにより成膜されるが、実際には層間絶縁膜２０は、第１のトレンチ３１、第３のトレンチ３３が形成される領域では、トレンチの形成される密度が高いため凹凸が多く比較的薄く形成されるが、第２のトレンチ３２が形成される領域では、トレンチの形成される密度が低いため凹凸が少なく比較的厚く形成される。
次に、図８に示すように、層間絶縁膜２０のエッチングを行う。具体的には、等方性エッチングであるフッ酸等によるウエットエッチングを行う。これにより、第１のトレンチ３１、第３のトレンチ３３が形成される領域では、比較的膜厚の薄い層間絶縁膜２０が形成されており、この領域のソース層１４上の層間絶縁膜２０及び酸化シリコン層１５は完全に除去される。同様に、この部分と略同一の膜厚が形成されている第３のトレンチ３３の内部の層間絶縁膜２０及び酸化シリコン層１５も除去される。一方、第２のトレンチ３２が形成される領域では、比較的膜厚の厚い層間絶縁膜２０が形成されており、この領域のソース層１４上の層間絶縁膜２０は完全に除去されることはなく一部残存し、酸化シリコン層１５も除去されることはない。また、第２のトレンチ３２内の層間絶縁膜２０は、第２のトレンチ３２の内部に埋め込まれるため、上記エッチングでは除去されず残存し、層間絶縁層２１が形成される。この層間絶縁層２１と酸化シリコン層１５により終端埋込絶縁層が形成される。尚、第１のトレンチ３１では、トレンチゲート電極１９の表面上に形成された層間絶縁膜２０は埋め込まれた状態で形成されるため、層間絶縁膜２０はすべて除去されることなく、一部残存し絶縁層２２が形成される。
次に、図９に示すように、Ｂ等のイオン注入により、第１のトレンチのドリフト層１２が露出している領域にＰ＋型のコンタクト層２３を形成する。具体的に、この工程においてイオン注入されるＢの濃度は、約１×１０１５〔／ｃｍ２〕である。尚、この工程においては、表面が露出しているソース層１４にもＢのイオンが注入されるが、ソース層１４は、前述のとおり高濃度のＮ＋型の半導体領域であるため、このＢのイオン注入により影響を受けることはない。
次に、図１０に示すように、メタルゲート電極２４、メタルソース電極２５を形成する。具体的には、半導体基板１１において、第３のトレンチ３３が形成されている面に、スパッタリングによりＡｌ（アルミニウム）膜を形成し、この後、３回目のフォトリソグラフィを上記と同様の方法により行うことにより、電極の形成される領域のみレジストが形成されるレジストパターンを形成する。この後、ＲＩＥによりレジストの形成されていない領域のＡｌ膜のエッチングを行い、その後レジストを除去する。これにより、メタルソース電極２４、メタルゲート電極２５が形成される。
次に、図１１に示すように、ポリイミド層２６を形成する。具体的には、メタルソース電極２４、メタルゲート電極２５の形成されている面にポリイミドを塗布した後、４回目のフォトリソグラフィを上記と同様の方法により行うことにより、メタルゲート電極２５の形成されている領域のポリイミドが残存するようにレジストパターンを形成する。この後、レジストの形成されていない領域のポリイミドについて溶剤等によるウエットエッチングを行い、その後レジストを除去する。これにより、ポリイミド層２６が形成される。この後、半導体基板１１のポリイミド層２６を形成した面の反対面において、金属材料をスパッタリング等することによりドレイン電極２７を形成する。
以上の工程により、本実施の形態におけるトレンチゲート型ＭＯＳＦＥＴチップが作製される。本実施の形態における製造方法では、フォトリソグラフィの行われる回数は４回であり、従来の半分、或いはそれ以下の回数でトレンチゲート型ＭＯＳＦＥＴチップを製造することが可能となり、製造コストを削減することができる。
このトレンチゲート型ＭＯＳＦＥＴチップは、前述のとおり、半導体基板１１に形成されたトレンチゲートを形成するための幅Ｗ１の第１のトレンチ３１、終端埋込絶縁層を形成するための幅Ｗ２の第２のトレンチ３２、トレンチコンタクトを形成するための幅Ｗ３の第３のトレンチ３３が形成されたものである。第１のトレンチ３１内部の表面に、ゲート絶縁層１６が形成され、この中にポリシリコンを埋め込むことによりトレンチゲート電極１９が形成される。また、第２のトレンチ３２内には、ゲート絶縁層１６と埋め込まれた層間絶縁層２１からなる終端埋込絶縁層が形成される。また、第３のトレンチ３３内には、トレンチコンタクトとなるメタルソース電極２４が形成される。このように、本実施の形態におけるトレンチゲート型ＭＯＳＦＥＴチップは、各々のトレンチ内に異なる材料が埋め込まれ形成されている。
本実施の形態における成膜による埋め込みは、幅の広いトレンチにおいては、トレンチが埋め込まれることなくトレンチ内部の表面に膜が形成され、トレンチとしての構造を残しているのに対し、幅の狭いトレンチにおいては、トレンチが完全に埋め込まれるまで膜を堆積させるものである。このためには、幅の狭いトレンチの幅と幅の広いトレンチの幅の関係が重要である。発明者の経験に基づくならば、幅の狭いトレンチの幅を１とした場合に、幅の広いトレンチの幅は、１．２以上であれば、幅の狭いトレンチは膜材料により完全に埋め込むことができ、幅の広いトレンチでは、トレンチ内部に膜が形成されるものの膜材料により埋め込まれることはなく、トレンチとしての構造を残すことが可能である。尚、製造される半導体装置が大型化を避けるため幅の狭いトレンチの幅を１とした場合に、幅の広いトレンチの幅は、２．０以下であることが好ましい。
この後、幅の広いトレンチに形成された膜を除去し、幅の狭いトレンチに形成された膜の一部が残存するようなエッチングを行う。これらの工程を繰り返し行うことにより、フォトリソグラフィによりレジストパターンの形成を行う工程数を減少させることができ、製造される半導体装置のコストを削減させることができる。
尚、トレンチの埋め込みの成膜には、短時間でトレンチの埋め込みを行うことが可能な等方的に膜成長するＣＶＤ等が好ましいが、これ以外の成膜方法であってもよい。また、堆積した膜のエッチングには、幅の狭いトレンチに埋め込まれた膜材料が除去されることなく、幅の広いトレンチに形成された膜材料を除去するために、ＣＤＥやウエットエッチングのような等方的なエッチング方法が好ましいが、これ以外のエッチング方法であってもよい。
以上、実施の形態において本発明における半導体装置の製造方法について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
１１・・・半導体基板、１２・・・ドリフト層、１３・・・ベース層、１４・・・ソース層、１６・・・ゲート絶縁層、１８・・・ゲート配線、１９・・・トレンチゲート電極、２２・・・絶縁層、２３・・・コンタクト層、２４・・・メタルソース電極、２５・・・メタルゲート電極、２６・・・ポリイミド層、２７・・・ドレイン電極、３１・・・第１のトレンチ、３２・・・第２のトレンチ、３３・・・第３のトレンチ、Ｗ１・・・第１のトレンチの幅、Ｗ２・・・第２のトレンチの幅、Ｗ３・・・第３のトレンチの幅
Claims (3)
- 半導体層の同一の面に、第１のトレンチと、前記第１のトレンチよりも幅の広い第２のトレンチと、前記第２のトレンチよりも幅の広い第３のトレンチを同時に形成する工程と、
前記半導体層上の表面に酸化膜を形成する工程と、
前記酸化膜が形成された前記半導体層上にゲート電極となる導電性材料を成膜することにより、前記第２のトレンチ及び前記第３のトレンチを埋没させることなく、前記第１のトレンチを前記導電性材料により埋没させる工程と、
前記第１のトレンチ内に前記導電性材料を残したまま、前記第２のトレンチ及び前記第３のトレンチ内に成膜された前記導電性材料をエッチング除去する工程と、
前記酸化膜が形成された前記半導体層上に埋込絶縁層となる絶縁材料を成膜することにより、前記第３のトレンチを埋没させることなく、前記第２のトレンチを前記絶縁材料により埋没させる工程と、
前記第２のトレンチ内に前記絶縁材料を残したまま、前記第３のトレンチ内に成膜された前記絶縁材料及び前記酸化膜をエッチング除去する工程と、
前記半導体層上に電極膜となる金属材料を成膜することにより、少なくとも前記第３のトレンチ内の表面を前記金属材料により覆う工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記エッチングは、等方性エッチングであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記エッチングは、ウエットエッチング、または、ケミカルドライエッチングであることを特徴とする請求項１に記載の半導体装置の製造方法。
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