JP4735224B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界集中を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。

この問題に着目したトレンチゲート型半導体装置として，例えば特許文献１に示すような絶縁ゲート型半導体装置がある。この絶縁ゲート型半導体装置は，図１０に示すように，Ｎ⁺ ソース領域３１と，Ｎ⁺ ドレイン領域１１と，Ｐ^- ボディ領域４１と，Ｎ^- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰー ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ⁺ ソース領域３１およびＰー ボディ領域４１と対面している。さらに，Ｎ^- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。

この絶縁ゲート型半導体装置９００は，Ｎ^- ドリフト領域１２内にＰフローティング領域５１が設けられている（以下，このような構造を「フローティング構造」とする）ことにより，次のような特性を有する。

すなわち，ドレイン−ソース間（以下，「ＤＳ間」とする）に電圧を印加すると，Ｎ^- ドリフト領域１２中，Ｐ^- ボディ領域４１との間のＰＮ接合箇所から空乏層が広がる。そして，その空乏層がＰフローティング領域５１にまで到達することで，Ｐフローティング領域５１がパンチスルー状態となって電位が固定される。さらに，Ｐフローティング領域５１とのＰＮ接合箇所からも空乏層が広がるため，Ｐ^- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１とのＰＮ接合箇所も電界強度のピークとなる。すなわち，図１１に示すように，電界強度のピークを２箇所に形成でき，最大ピーク値を低減することができる。従って，高耐圧化が図られる。また，高耐圧であることから，Ｎ^- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。

なお，フローティング構造のメカニズムについては，例えば特許文献２に詳細が開示されている。
特開２００５−１４２２４３号公報 特開平９−１９１１０９号公報

しかしながら，図１０に示した半導体装置には，次のような問題があった。すなわち，さらなる高耐圧化を図るためには，通常，エピタキシャル層の濃度を調節して空乏層をより広がり易くすることが行われるが，空乏層が広がり易くなるほどエピタキシャル層の不純物濃度が低く，オン抵抗は高くなってしまう。そのため，低オン抵抗化との両立が図れない。

また，特許文献１や特許文献２に開示されているように複数階層のフローティング領域によって，電界強度のピークを３箇所以上にすることで高耐圧化を図ることができる。しかし，複数階層のフローティング領域を形成するには非常に多くの工程が必要となり，コストアップや生産性の悪化を招く。

また，フローティング構造を有する半導体装置では，Ｐフローティング領域５１の半径を大きくすることで高耐圧化を図ることも可能である。すなわち，半径が大きいＰフローティング領域５１を形成することにより，空乏層の厚さが大きくなり，高耐圧化を図ることができる。一方，Ｐフローティング領域５１のサイズが大きくなると，隣り合うＰフローティング領域５１，５１間の間隔が狭くなりオン抵抗が高くなる。そのため，トレンチ間のピッチを広くし，Ｐフローティング領域５１，５１間の間隔を確保する必要がある。つまり，高耐圧化を進めると微細化が困難になり，結果として微細化に逆行することからオン抵抗特性が悪くなる。そのため，低オン抵抗化との両立が図れない。

本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，フローティング構造を有する半導体装置であって，オン抵抗特性を維持しつつさらなる高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法を提供することにある。

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置であって，半導体基板の上面からボディ領域を貫通するトレンチ部と，そのトレンチ部の側壁に位置するゲート絶縁膜と，トレンチ部内に位置し，トレンチ部の底部に絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層上に位置し，ボディ領域とゲート絶縁膜を挟んで対面するゲート電極と，ゲート電極よりも下方に位置し，ドリフト領域に囲まれるとともにボディ領域から隔離され，第１導電型半導体であるフローティング領域とを有し，フローティング領域は，縦方向の幅が横方向の幅の１．５倍以上であり，ボディ領域から伸びる空乏層が当該フローティング領域と繋がることにより半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能な深さに位置することを特徴としている。

すなわち，本発明の絶縁ゲート型半導体装置は，トレンチゲート構造をなしているとともに，ドリフト領域中にボディ領域と非接触でありボディ領域と同一の導電型半導体領域であるフローティング領域が存在する，いわゆるフローティング構造をなしている。このフローティング領域は，ボディ領域から伸びる空乏層が当該フローティング領域と繋がることで，パンチスルー状態となって電位を固定することができる。つまり，電界強度の上昇を抑制することができる。そして，フローティング領域からさらに空乏層が伸びることで電界強度のピークが新たに形成される。このフローティング構造にて高耐圧化を図るためには，ボディ領域とフローティング領域との間に，ボディ領域から伸びる空乏層が十分に伸びきれるスペースを確保する必要がある。換言すると，このスペースが十分でなければ電界強度のピークが形成されない。そのため，フローティング領域は，半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能な深さに位置している。

そして，本発明の絶縁ゲート型半導体装置では，フローティング領域の断面が縦長の形状になっている。具体的には，縦方向の幅が横方向の幅の１．５倍以上になっている。このように縦長のフローティング領域を形成することで，フローティング領域側の電界強度の上昇を抑えつつ空乏層が伸び代が拡張される。すなわち，電界を保持する領域が拡張される。よって，一層の高耐圧化が図られる。

また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域と，ドリフト領域に囲まれるとともに前記ボディ領域から隔離され，第１導電型半導体であるフローティング領域と，半導体基板の上面からボディ領域を貫通し底部がフローティング領域内に位置するトレンチ部と，トレンチ部の側壁に位置するゲート絶縁膜と，トレンチ部内に位置し，トレンチ部の底部に絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層上に位置し，ボディ領域とゲート絶縁膜を挟んで対面するゲート電極とを有し，フローティング領域は，ボディ領域から伸びる空乏層が当該フローティング領域と繋がることにより半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能な深さに位置する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面にマスクパターンを形成するマスク形成工程と，マスクパターンを形成した後に，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部を形成した後に，第１加速電圧のイオン注入によりトレンチ部の底部に不純物を打ち込む第１イオン注入工程と，トレンチ部を形成した後に，第１加速電圧よりも低い第２加速電圧のイオン注入によりトレンチ部の底部に不純物を打ち込む第２イオン注入工程と，第１イオン注入工程および第２イオン注入工程にてイオン注入を行った後に，熱拡散処理を行って，縦方向の幅が横方向の幅の１．５倍以上となるフローティング領域を形成する熱拡散工程とを含むことを特徴としている。

すなわち，この製造方法は，トレンチ部を形成した後に，高加速電圧である第１加速電圧のイオン注入（第１イオン注入工程）によってトレンチ部の底部から深さの深い位置に不純物が打ち込まれる。詳細には，トレンチ部の底部からの深さがトレンチ部の溝幅よりも大きくなる位置まで不純物を打ち込める加速電圧条件でイオン注入を行う。具体的な第１加速電圧の条件は，不純物が打ち込まれる深さ等によって異なるが，概ね２００ｋｅＶ以上である。これにより，後の熱拡散処理により，不純物プロファイルの分布が縦方向に広い拡散領域，すなわち縦方向の幅が横方向の幅の１．５倍以上となる拡散領域が形成される。この拡散領域はトレンチ部の底部から打ち込まれた不純物によってなる領域であることから，トレンチ部の下方に位置しボディ領域と接しない。これにより，縦長のフローティング領域が形成される。

さらに，この製造方法は，トレンチ部を形成した後に，低加速電圧である第２加速電圧のイオン注入（第２イオン注入工程）によってトレンチ部の底部から深さの浅い位置に不純物が打ち込まれる。すなわち，高加速電圧のイオン注入（第１イオン注入工程）によって縦長の拡散領域（フローティング領域）は形成されるが，この拡散領域は上下の端部の濃度にむらがある。一方で，高耐圧化を図るためには，ドリフト領域とボディ領域との界面から伸びる空乏層が確実にフローティング領域に達する必要がある。そのため，フローティング領域の上端の位置が重要になる。そこで，低加速電圧条件のイオン注入を行うことにより，拡散領域（フローティング領域）の上端部分の濃度を補強し，拡散領域の上端を明確にする。これにより，確実に高耐圧化を図ることができる。

この製造方法では，複数回のエピタキシャル成長工程や複数回のトレンチ部のエッチング工程は必要としない。そのため，製造工程がシンプルである。また，１回の熱拡散処理によってフローティング領域を形成することから熱履歴も小さい。

また，この製造方法では，トレンチ部の底部からイオン注入を行うため，半導体基板の表面から直接深い位置に打ち込む場合と比較して，所望の場所に正確に不純物を打ち込むことができる。なお，半導体基板の表面から打ち込むことでフローティング領域を形成しようとすると，深さ方向の位置に正確に打ち込めないため，ボディ領域とフローティング領域とが繋がってしまうおそれがある。一方，トレンチ部の底部からイオン注入を行うことでそのような問題を回避することができる。

また，フローティング領域の横幅は，トレンチ部の溝幅によって決まることから，従来の形態（図１０参照）と変わらない。すなわち，本発明では，フローティング領域の横幅を変えずに縦幅を大きくしている。そのため，隣り合うフローティング領域間の間隔は従来と同等である。よって，オン抵抗特性は変わらない。

また，この製造方法の第１イオン注入工程では，不純物がマスクパターンを通過可能な加速電圧とするとよりよい。すなわち，マスクパターンを通過する加速電圧とすることで，トレンチ部の底部からに加え，半導体基板の表面からも深さが深い位置に不純物を打ち込むことができる。これにより，後の熱拡散処理によってフローティング領域とともにボディ領域も形成することができる。よって，工程数を削減することができる。

また，上記のように高加速電圧で半導体基板の表面から深さの深い位置に不純物を打ち込むことにより，深さの深い位置にボディ領域の濃度ピークを配置することができる。これにより，閾値電圧Ｖｔｈが安定する。すなわち，半導体基板の表面からの深さが深い方がゲート絶縁膜の厚さが安定している。そのため，結果として閾値電圧Ｖｔｈが安定する。なお，不純物の厚さ方向の位置は，レジストパターンの膜厚によって調節することができる。

また，本発明の別の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域と，半導体基板の上面からボディ領域を貫通するトレンチ部と，トレンチ部の側壁に位置するゲート絶縁膜と，トレンチ部内に位置し，トレンチ部の底部に絶縁物を堆積してなる堆積絶縁層と，トレンチ部内であって堆積絶縁層上に位置し，ボディ領域とゲート絶縁膜を挟んで対面するゲート電極と，ドリフト領域に囲まれるとともにボディ領域から隔離され，第１導電型半導体であるフローティング領域とを有し，フローティング領域は，ボディ領域から伸びる空乏層が当該フローティング領域と繋がることにより半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能な深さに位置する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面にマスクパターンを形成するマスク形成工程と，マスクパターンを形成した後に，半導体基板の上面からトレンチ部を形成する第１トレンチ部形成工程と，トレンチ部を形成した後に，そのトレンチ部の壁面上にマスク層を形成する側壁マスク層形成工程と，マスク層を形成した後に，トレンチ部を掘り下げて第２トレンチ部を形成する第２トレンチ部形成工程と，第２トレンチ部を形成した後に，その第２トレンチ部の側壁に斜めイオン注入により不純物を打ち込むイオン注入工程と，イオン注入工程にてイオン注入を行った後に，熱拡散処理を行って，縦方向の幅が横方向の幅の１．５倍以上となるフローティング領域を形成する熱拡散工程とを含むことを特徴としている。

すなわち，この製造方法では，上面側に位置するトレンチ部の側壁をマスク層によって被覆し，そのトレンチ部を掘り下げてシリコンが露出する第２トレンチ部を形成する。そして，それらのトレンチ部に対して斜めの方向からイオン注入（斜めイオン注入）を行う。これにより，上面側のトレンチ部には不純物が打ち込まれず，内部側の第２トレンチ部にのみ不純物が打ち込まれる。そして，後の熱拡散処理によって不純物を拡散させることで，拡散領域が第２トレンチ部を取り囲むように広がる。この拡散領域はトレンチ部の底部から打ち込まれた不純物によってなる領域であることから，トレンチ部の下方に位置しボディ領域と接しない。これにより，縦長のフローティング領域が形成される。

この製造方法では，１回のイオン注入によって縦長のフローティング領域を形成することができる。また，上面側に位置するトレンチ部は，マスク層によって保護されているため，その側壁に不純物が打ち込まれることはない。よって，素子特性（特にオン抵抗）は劣化しない。

なお，本発明は，斜め方向からイオン注入することで縦長の不純物領域を形成する技術（例えば，特開２００５−１９７２８７号公報）や，異なる加速電圧で縦長の不純物領域を形成する技術（例えば，特開２００３−６９０４０号公報）をそのまま転用したものではない。すなわち，これらの技術はスーパージャンクション構造を設けるためのものであり，縦長の拡散領域をボディ領域に繋げる必要がある。そのため，拡散領域をボディ領域から隔離することは考慮されていない。本発明は，トレンチ部の側壁にマスク層を形成したり，トレンチ部の底部からイオン注入を行う等，拡散領域をボディ領域から隔離する工夫がなされており，スーパージャンクション構造を対象とする従来の技術とは異なる。また，スーパージャンクション構造によっても高耐圧化を図ることができるが，スーパージャンクション構造ではホールの流出量が多いため，リカバリ特性が悪い。一方，本発明のフローティング構造は，リカバリ波形が緩やかであり，リカバリ特性に優れている。

本発明によれば，縦長のフローティング領域を形成することで電界を保持する領域を拡張している。よって，フローティング構造を有する半導体装置であって，オン抵抗特性を維持しつつさらなる高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法が実現されている。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。

半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ⁺ ソース領域３１が設けられている。一方，下面側にはＮ⁺ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。なお，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，８０Ｖ耐圧でおよそ７．０μｍ（そのうち，Ｐ^- ボディ領域４１の厚さは，およそ１．０μｍ）である。なお，耐圧に応じて寸法が異なるのは言うまでもない。

また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。ゲートトレンチ２１の深さはおよそ２．５μｍであり，Ｎ⁺ ソース領域３１およびＰ^- ボディ領域４１を貫通している。また，ゲートトレンチ２１の開口部の溝幅は，０．７μｍである。

また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に本形態の堆積絶縁層２３は，酸化シリコンの堆積によってなり，その膜厚はおよそ１．４μｍである。さらに，堆積絶縁層２３の上方には，ポリシリコンの堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ^- ボディ領域４１の下面よりも僅かに下方（０〜０．２μｍ）に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ⁺ ソース領域３１およびＰ^- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ⁺ ソース領域３１およびＰ^- ボディ領域４１から絶縁されている。

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ^- ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ ソース領域３１とＮ⁺ ドレイン領域１１との間の導通をコントロールしている。

さらに，半導体装置１００には，Ｎ^- ドリフト領域１２に囲まれ，Ｐ^- ボディ領域４１から隔離されたＰフローティング領域５１が形成されている。Ｐフローティング領域５１はゲートトレンチ２１の底面から不純物を注入することにより形成された領域であり，Ｐ^- ボディ領域４１とは分離されている。Ｐフローティング領域５１の作製手順については後述する。

このＰフローティング領域５１により，Ｐ^- ボディ領域４１から伸びる空乏層と繋がったときに，パンチスルー状態となって電位を固定することができる。これにより，Ｐ^- ボディ領域４１とＮ^- ドリフト領域１２との界面付近の電界強度の上昇が抑えられる。そして，Ｐフローティング領域５１からも空乏層が伸び，電界強度のピークが形成される。

つまり，Ｐフローティング領域５１により，半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能である。なお，電界強度のピークを確実に形成するためには，Ｐ^- ボディ領域４１とＰフローティング領域５１との間に，Ｐ^- ボディ領域４１から伸びる空乏層が十分に伸びきれるスペースを確保する必要がある。換言すると，このスペースが十分でなければ電界強度のピークが形成されない。具体的に本形態では，Ｐ^- ボディ領域４１とＰフローティング領域５１との間隔が１．５μｍになっている。

また，Ｐフローティング領域５１の断面は，縦横比が１：１．５となる略楕円形状となっている。具体的に本形態では，横幅が１．２μｍであり，縦幅が１．８μｍである。Ｐフローティング領域５１の断面形状を縦長の形状とすることで，図２に示すようにＮ^- ドリフト領域１２内に広がる空乏層の層厚を従来の形態（図１０参照）と比較して厚くすることができる。詳細には，電界強度の上昇を抑制しつつ電界の保持量（図２のグラフ中の網掛け領域に相当）を従来の形態（図１１のグラフ中の網掛け領域）と比較して大きくすることができる。よって，本形態の半導体装置１００は，従来の形態と比較して，高耐圧化である。

なお，隣り合うＰフローティング領域５１，５１間の間隔，およびゲートトレンチ２１の溝幅は従来の形態の半導体装置と同等であり，キャリアが移動できるスペースが十分にある。よって，ゲート電圧のスイッチオン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｎ^- ドリフト領域１２の濃度も従来の形態の半導体装置と同等である。よって，オン抵抗特性は劣化しない。また，ゲート電極２２とＰフローティング領域５１とが対面しない。そのため，素子特性には影響がない。

本形態の半導体デバイス１００は，シミュレーションを行ったところ，耐圧が８５Ｖでオン抵抗が４３ｍΩ・ｍｍ² であった。一方，従来の形態の半導体デバイス（図１０参照。Ｐフローティング領域５１の横幅が同一で断面が略円形のもの）では，耐圧が７０Ｖでオン抵抗が４０ｍΩ・ｍｍ² であった。この結果から，オン抵抗特性を維持しつつ高耐圧化が図られていることがわかる。

なお，Ｐフローティング領域５１のアスペクト比を高くし，それに伴ってＮ^- ドリフト領域１２の厚さを厚くすることにより，一層の高耐圧化を図ることができる。例えば，耐圧を１００Ｖとするには，シミュレーションの結果から横縦のアスペクト比を１：２とすればよい。

続いて，図１に示した半導体装置１００の製造プロセスについて，図３ないし図５を基に説明する。

まず，図３（Ａ）に示すように，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型シリコン層１２をエピタキシャル成長により形成する。このＮ^- 型シリコン層（エピタキシャル層）は，後述する工程によってＮ^- ドリフト領域１２，Ｐ^- ボディ領域４１，Ｎ⁺ ソース領域３１の各領域となる部分である。

次に，図３（Ｂ）に示すように，半導体基板上に酸化膜マスク９１を形成し，その酸化膜マスク９１上にレジスト９２を形成する。そして，ゲートトレンチ２１用のパターニングを行う。パターニング後はレジスト９２を除去する。酸化膜マスク９１の膜厚は，後述するイオン注入工程において高加速電圧条件でのイオン注入時にはボロンイオンを通過させ，低加速電圧条件でのイオン注入時にはボロンイオンをブロックすることができる厚さとする。

次に，図３（Ｃ）に示すように，ドライエッチングによりＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。ゲートトレンチ２１は，後述するイオン注入工程によって半導体基板内に打ち込まれるＰフローティング領域５１用のボロンを適切な位置に打ち込むことが可能な深さまで掘り下げられる。なお，ゲートトレンチ２１を形成した後，ドライエッチングによるダメージを除去することを目的として，ゲートトレンチ２１の側壁に対して犠牲酸化処理およびＣＤＥ（ケミカルドライエッチング）を行う。

次に，図３（Ｄ）に示すように，ゲートトレンチ２１の底面および酸化膜マスク９１上からイオン注入によってボロンを打ち込む。本イオン注入工程（１回目）では，ボロンがゲートトレンチ２１の底部から深い位置に打ち込まれるように加速電圧を設定する。具体的に本形態では，イオン加速電圧を３００ｋｅＶとし，ボロンのドーズ量を２．５×１０¹³／ｃｍ² とする。本イオン注入工程により，ゲートトレンチ２１の底部から深さがおよそ０．７μｍ〜０．８μｍの位置にボロンが打ち込まれる。なお，ゲートトレンチ２１の側壁にイオン注入されないように，イオン注入を行う前にあらかじめ３０ｎｍ程度の膜厚の熱酸化膜９３を設けておく。

本工程でのイオン注入は，前述したように高加速電圧で行われることから，ボロンが酸化膜マスク９１を通過する。そのため，半導体基板の表面からもボロンが導入される。そして，酸化膜マスク９１の膜厚を調節することで，ボロンの打ち込まれる深さを調節することができる。なお，本形態の酸化膜マスク９１は，本イオン注入工程によってシリコン表面から深さが約０．４μｍの位置までボロンが打ち込まれる厚さ（本形態では０．４μｍ）に設定される。

次に，図４（Ｅ）に示すように，ゲートトレンチ２１の底面および酸化膜マスク９１上から再度イオン注入によってボロンを打ち込む。本イオン注入工程（２回目）では，ボロンがゲートトレンチ２１の底部から浅い位置に打ち込まれるように加速電圧を設定する。具体的に本形態では，イオン加速電圧を６０ｋｅＶとし，ボロンのドーズ量を２．０×１０¹³／ｃｍ² とする。本イオン注入工程により，ゲートトレンチ２１の底部から深さがおよそ０．１μｍ〜０．２μｍの位置にボロンが打ち込まれる。

本工程により，ゲートトレンチ２１の底部の下方に，深さ方向の位置が異なる場所にボロンが打ち込まれる。一方，今回のイオン注入工程では，低加速電圧であるため，ボロンが酸化マスク９１を通過しない。

次に，図４（Ｆ）に示すように，ゲートトレンチ２１内にＣＶＤ法にて絶縁膜２３の埋め込みを行う。具体的に絶縁膜２３としては，例えばＴＥＯＳ（テトラエチルオルソシリケート）を原料として減圧ＣＶＤ法あるいはオゾンとＴＥＯＳとを原料としてＣＶＤ法によって形成されるシリコン酸化膜が該当する。これが堆積絶縁層２３となる。

次に，図４（Ｇ１，Ｇ２）に示すように，絶縁膜２３の焼きしめと，Ｐフローティング領域５１およびＰ^- ボディ領域４１の形成とを兼ねて熱拡散処理を行う。この熱拡散処理によってゲートトレンチ２１の底部から打ち込まれたボロンが拡散し，拡散領域５１１と拡散領域５１２とが形成される（Ｇ１）。具体的には，高加速電圧で打ち込まれたボロンによって不純物プロファイルの分布が縦方向に広い拡散領域５１１が形成される。また，低加速電圧で打ち込まれたボロンによってゲートトレンチ２１の底部を囲む拡散領域５１２が形成される。さらに，両拡散領域が一体となって縦長の楕円形のＰフローティング領域５１が形成される（Ｇ２）。さらに，Ｐフローティング領域５１の形成と同時に，１回目のイオン注入工程によって半導体基板の表面付近に打ち込まれたボロンも拡散し，Ｐ^- ボディ領域４１が形成される。

次に，図５（Ｈ）に示すように，ゲートトレンチ２１内が絶縁物で充填された半導体基板に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。エッチバック後は，ウェットエッチングを行いドライエッチングの際に生じたダメージ層を除去する。なお，エッチバックはウェットエッチングで行ってもよい。

次に，図５（Ｉ）に示すように，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化処理により酸化膜２４を形成する。これがゲート酸化膜２４となる。本形態では，酸化膜２４の膜厚を５０ｎｍ〜１００ｎｍとする。

次に，図５（Ｊ）に示すように，エッチバックにて確保したスペースにゲート材２２を堆積させる。具体的に本形態ではポリシリコンを堆積させ，これがゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。最後に，ゲート材２２等に対してエッチングを行い，その後にＮ⁺ ソース領域３１，ソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置１００が作製される。

なお，イオン注入は３回以上に分けて行ってもよい。すなわち，加速電圧条件を３段階に分けて行うことで，横縦のアスペクト比が大きいＰフローティング領域５１を容易に形成することができる。

以上詳細に説明したように第１の形態の半導体装置１００では，高加速電圧（第１加速電圧）のイオン注入によってゲートトレンチ２１の底部から深さの深い位置にボロンを打ち込むこととしている。これにより，後の熱拡散処理によって縦長の拡散領域５１１を形成することができる。すなわち，横縦のアスペクト比が高い（少なくとも１．５以上）拡散領域５１１が形成される。この拡散領域５１１が低加速電圧（第２加速電圧）のイオン注入によって形成される拡散領域５１２と一体となって縦長のＰフローティング領域５１をなしている。そのため，本形態の半導体装置１００は，Ｎ^- ドリフト領域１２内に広がる空乏層の層厚が従来の半導体装置（略円形のＰフローティング領域を有するもの）と比較して厚い。つまり，従来の半導体装置よりも電界の保持量が大きい（図２参照）。よって，従来の半導体装置と比較して一層の高耐圧化が図られている。

本形態の半導体装置１００の製造プロセスでは，複数回のエピタキシャル成長工程や複数回のトレンチ部のエッチング工程は必要としない。そのため，製造工程がシンプルである。また，加速電圧条件およびイオン注入工程の回数を調節することにより，Ｐフローティング領域５１の縦幅を容易に調節することができる。従って，フローティング構造を有する半導体装置であって，オン抵抗特性を維持しつつさらなる高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法が実現している。

また，本形態の製造方法では，ゲートトレンチ２１の底部からボロンを打ち込むため，半導体基板の内部の深い位置まで不純物を正確に打ち込むことができる。また，ボロンを正確に打ち込むことができることから，Ｐ^- ボディ領域４１とＰフローティング領域４１とを明確に分離することができる。

また，２回目の低加速電圧でボロンを打ち込むことで，Ｐフローティング領域５１の上端の位置を明確にすることができる。すなわち，高耐圧とするためには，Ｐ^- ボディ領域４１との界面から伸びる空乏層が確実にＰフローティング領域５１に達する必要がある。しかし，高加速電圧のイオン注入によってなる拡散領域５１１だけでは，上端部の濃度にむらがあり，上端の位置が明確にならない。そのため，Ｐ^- ボディ領域４１とＰフローティング領域５１との間隔が不明確になり，逆バイアスが加わったときにＰ^- ボディ領域４１とＮ^- ドリフト領域１２との界面から生じる空乏層がＰフローティング領域５１に繋がらないおそれがある。そこで，低加速電圧のイオン注入を行うことにより，Ｐフローティング領域５１の上端部分の濃度を補強し，上端の位置を明確にする。これにより，確実に高耐圧化を図ることができる。

また，本形態の製造方法では，１回目のイオン注入工程で酸化膜マスク９１を通過する加速電圧とすることで，ゲートトレンチ２１の底部からに加え，半導体基板の表面からも深さが深い位置にボロンを打ち込むことができる。これにより，Ｐフローティング領域５１とともにＰ^- ボディ領域４１も同時に形成することができる。よって，工程数を削減することができる。

また，高加速電圧で半導体基板の表面から深さの深い位置にボロンを打ち込むことにより，深さの深い位置にＰ^- ボディ領域４１の濃度ピークを配置することができる。これにより，閾値電圧Ｖｔｈが安定する。

［第２の形態］
第２の形態に係る絶縁ゲート型半導体装置２００（以下，「半導体装置２００」とする）は，図６の断面図に示す構造を有している。本形態の半導体装置２００は，第１の形態の半導体装置１００と同様に，縦長の形状のＰフローティング領域によって高耐圧化を図るものであるが，その構造および製造方法がことなる。

半導体装置２００では，第１の半導体装置１００と同様に，上面側から順に，Ｎ⁺ ソース領域３１，Ｐ^- ボディ領域４１，Ｎ^- ドリフト領域１２，Ｎ⁺ ドレイン領域１１が設けられている。

また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２６が形成されている。ゲートトレンチ２６は，半導体基板の表面側に位置し，溝幅が広い上段トレンチ２６１と，上段トレンチ２６１よりも僅かに溝幅が狭く，上段トレンチ２６１の底部に開口部を有する下段トレンチ２６２とによって構成され，全体として段状のトレンチをなしている。ゲートトレンチ２６の深さは全体でおよそ３μｍであり，そのうち上段トレンチ２６１の深さは２．３μｍである。つまり，上段トレンチ２６１は，Ｐ^- ボディ領域４１を貫通している。また，上段トレンチ２６１の溝幅はおよそ０．８μｍであり，下段トレンチ２６２の溝幅は上段トレンチ２６１の溝幅よりも０．２μｍほど狭い。

また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に本形態の堆積絶縁層２３では，ゲートトレンチ２１の上部からおよそ１．１μｍの高さの位置まで酸化シリコンを堆積させている。すなわち，下段トレンチ２６２は，酸化シリコンによって充填されている。

さらに，上段トレンチ２６１内であって堆積絶縁層２３の上方には，ポリシリコンの堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ^- ボディ領域４１の下面よりも僅かに下方（０〜０．２μｍ）に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ⁺ ソース領域３１およびＰ^- ボディ領域４１と対面している。

さらに，半導体装置２００には，Ｎ^- ドリフト領域１２に囲まれたＰフローティング領域５２が形成されている。Ｐフローティング領域５２は下段トレンチ２６２の側面および底面から不純物を注入することにより形成された領域であり，Ｐ^- ボディ領域４１とは分離されている。Ｐフローティング領域５２の作製手順については後述する。

このＰフローティング領域５２により，Ｐ^- ボディ領域４１から伸びる空乏層と繋がったときに，パンチスルー状態となって電位を固定することができる。これにより，Ｐ^- ボディ領域４１とＮ^- ドリフト領域１２との界面付近の電界強度の上昇が抑えられる。そして，Ｐフローティング領域５２からも空乏層が伸び，電界強度のピークが形成される。

つまり，Ｐフローティング領域５２は，半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能である。なお，電界強度のピークを確実に形成するためには，Ｐ^- ボディ領域４１とＰフローティング領域５２との間に，Ｐ^- ボディ領域４１から伸びる空乏層が十分に伸びきれるスペースを確保する必要がある。換言すると，このスペースが十分でなければ電界強度のピークが形成されない。具体的に本形態では，Ｐ^- ボディ領域４１とＰフローティング領域５２との間隔が１．５μｍになっている。

また，Ｐフローティング領域５２の断面は，第１の形態のＰフローティング領域５１と同様に，縦横比が１：１．５となる形状となっている。Ｐフローティング領域５２の断面形状を縦長の形状とすることで，図２に示したように。電界強度の高騰を抑制しつつ電界の保持領域を大きくすることができる。よって，本形態の半導体装置２００は，従来の形態の半導体装置と比較して，高耐圧化である。

続いて，図６に示した半導体装置２００の製造プロセスについて，図７ないし図９を基に説明する。

まず，図７（Ａ）に示すように，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型シリコン層をエピタキシャル成長により形成する。このＮ^- 型シリコン層（エピタキシャル層）は，後述する工程によってＮ^- ドリフト領域１２，Ｐ^- ボディ領域４１，Ｎ⁺ ソース領域３１の各領域となる部分である。本形態では，あらかじめイオン注入や熱拡散処理等によりＰ^- ボディ領域４１およびＮ⁺ ソース領域３１を形成しておく。なお，Ｎ⁺ ソース領域３１は，トレンチを形成した後に形成してもよい。

次に，図７（Ｂ）に示すように，半導体基板上に酸化膜マスク９１を形成し，その酸化膜マスク９１上にレジスト９２を形成する。そして，ゲートトレンチ２６のうちの上段トレンチ２６１用のパターニングを行う。パターニング後はレジスト９２を除去する。

次に，図７（Ｃ）に示すように，ドライエッチング（１回目）によりＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達する上段トレンチ２６１を形成する。

次に，図８（Ｄ）に示すように，ＣＶＤ法等によって上段トレンチ２６１の側壁に酸化膜によるサイドウォール２６３を形成する。すなわち，上段トレンチ２６１上に所定の膜厚の酸化膜を形成した後，ドライエッチングによって底部に位置する酸化膜を除去する。サイドウォール２６３の膜厚は，後述するイオン注入工程においてボロンをブロックすることができる厚さとする。具体的に本形態では，サイドウォール２６３の膜厚を０．１〜０．３μｍ程度とする。

次に，図８（Ｅ）に示すように，サイドウォール２６３をマスク材として，ドライエッチング（２回目）により上段トレンチ２６１を掘り下げる。これにより，溝幅が上段トレンチ２６２よりも僅かに狭い下段トレンチ２６２が形成される。すなわち，ゲートトレンチ２６が形成される。

次に，図８（Ｆ）に示すように，サイドウォール２６３をマスク材としてイオン注入によってボロンを打ち込む。本イオン注入工程では，ボロンをゲートトレンチ２６に対して斜めに注入する。すなわち，本イオン注入工程によって下段トレンチ２６２の側壁にボロンが打ち込まれるように設定する。このとき，上端トレンチ２６１の側壁には，サイドウォール２６３によってマスクされているため，ボロンは打ち込まれない。イオン注入後は表面の酸化マスク９１およびサイドウォール２６３を除去する。

次に，図８（Ｇ）に示すように，ゲートトレンチ２６に対してＣＶＤ法にて絶縁膜２３の埋め込みを行う。具体的に絶縁膜２３としては，例えばＴＥＯＳを原料として減圧ＣＶＤ法あるいはオゾンとＴＥＯＳとを原料としてＣＶＤ法によって形成されるシリコン酸化膜が該当する。これが堆積絶縁層２３となる。

次に，図９（Ｈ）に示すように，絶縁膜２３の焼きしめとＰフローティング領域５２の形成とを兼ねて熱拡散処理を行う。この熱拡散処理によって下段トレンチ２６２の底部および側壁に打ち込まれたボロンが拡散し，下段トレンチ２６２を囲むように縦長の略楕円形状のＰフローティング領域５２が形成される。

次に，図９（Ｉ）に示すように，ゲートトレンチ２６内が絶縁物で充填された半導体基板に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。エッチバック後は，ウェットエッチングを行いドライエッチングの際に生じたダメージ層を除去する。なお，エッチバックはウェットエッチングで行ってもよい。

次に，図９（Ｊ）に示すように，半導体基板の上面およびゲートトレンチ２６の壁面に熱酸化処理により酸化膜２４を形成する。これがゲート酸化膜２４となる。本形態では，酸化膜２４の膜厚を５０ｎｍ〜１００ｎｍとする。

次に，図９（Ｋ）に示すように，エッチバックにて確保したスペースにゲート材２２を堆積させる。具体的に本形態ではポリシリコンを堆積させ，これがゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２６内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。最後に，ゲート材２２等に対してエッチングを行い，その後にＮ⁺ ソース領域３１，ソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置２００が作製される。

なお，サイドウォール２６３は，イオン注入工程後に除去せず，そのままサイドウォール上に堆積絶縁層２３を形成してもよい。この場合，サイドウォール２６３の一部は，エッチバック工程によって堆積絶縁層２３とともに除去される。これにより，サイドウォール２６３の除去工程を省くことができる。よって，より工程が簡素化される。

また，サイドウォール２６３を熱酸化処理によって形成してもよい。これにより，イオン注入後にサイドウォール２６３を除去することで，１回目のドライエッチングによって生じた上段トレンチ２６１のダメージ層を確実に除去することができる。

以上詳細に説明したように第２の形態の半導体装置２００では，サイドウォール２６３を設け，さらにゲートトレンチ２６に対して斜めの方向からイオン注入を行うこととしている。これにより，下段トレンチ２６２の周囲にのみ不純物が打ち込まれる。そして，後の熱拡散処理によってＰ^- ボディ領域４１から分離された縦長のＰフローティング領域５２を形成することができる。本形態の半導体装置２００は，横縦のアスペクト比が高い（少なくとも１．５以上）のＰフローティング領域５２を有することで，従来の半導体装置よりも電界保持領域が大きい（図２参照）。よって，従来の半導体装置と比較して一層の高耐圧化が図られている。

本形態の半導体装置２００の製造プロセスでは，複数回のエピタキシャル成長工程や複数回のイオン注入工程は必要としない。そのため，製造工程がシンプルである。また，下段トレンチ２６２の深さを調節することにより，Ｐフローティング領域５２の縦幅を容易に調節することができる。従って，フローティング構造を有する半導体装置であって，オン抵抗特性を維持しつつさらなる高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法が実現している。

本形態の半導体装置２００の製造プロセスでは，１回のイオン注入によって縦長のＰフローティング領域５２を形成することができる。また，上面側に位置する上段トレンチ部２６１は，サイドウォール２６３によって保護されているため，その側壁に不純物が打ち込まれることはない。よって，素子特性は劣化しない。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。

第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第１の形態に係る絶縁ゲート型半導体装置の電界強度を示す図である。 図１に示した半導体装置の製造工程を示す図（その１）である。 図１に示した半導体装置の製造工程を示す図（その２）である。 図１に示した半導体装置の製造工程を示す図（その３）である。 第２の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 図６に示した半導体装置の製造工程を示す図（その１）である。 図６に示した半導体装置の製造工程を示す図（その２）である。 図６に示した半導体装置の製造工程を示す図（その３）である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の電界強度を示す図である。

符号の説明

１１ Ｎ⁺ ドレイン領域
１２ Ｎ^- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（トレンチ部）
２２ ゲート電極（ゲート電極）
２３ 堆積絶縁層（絶縁層）
２４ ゲート絶縁膜（ゲート絶縁膜）
２６ ゲートトレンチ
２６１ 上段トレンチ（トレンチ部）
２６２ 下段トレンチ（第２トレンチ部）
２６３ サイドウォール（マスク層）
３１ Ｎ⁺ ソース領域
４１ Ｐ^- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
５２ Ｐフローティング領域（フローティング領域）
９１ 酸化膜マスク
１００ 絶縁ゲート型半導体装置

Claims (8)

1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置において，
   半導体基板の上面から前記ボディ領域を貫通するトレンチ部と，
   前記トレンチ部の側壁に位置するゲート絶縁膜と，
   前記トレンチ部内に位置し，前記トレンチ部の底部に絶縁物を堆積してなる堆積絶縁層と，
   前記トレンチ部内であって前記堆積絶縁層上に位置し，前記ボディ領域と前記ゲート絶縁膜を挟んで対面するゲート電極と，
   前記ゲート電極よりも下方に位置し，前記ドリフト領域に囲まれるとともに前記ボディ領域から隔離され，第１導電型半導体であるフローティング領域とを有し，
   前記フローティング領域は，縦方向の幅が横方向の幅の１．５倍以上であり，前記ボディ領域から伸びる空乏層が当該フローティング領域と繋がることにより半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能な深さに位置することを特徴とする絶縁ゲート型半導体装置。
2. 請求項１に記載する絶縁ゲート型半導体装置において，
   前記トレンチ部の底部は，前記フローティング領域内に位置し，
   前記トレンチ部の内部のうち，前記トレンチ部の底部から前記ゲート電極の下端までの間は，絶縁層によって充填されていることを特徴とする絶縁ゲート型半導体装置。
3. 請求項１に記載する絶縁ゲート型半導体装置において，
   前記トレンチ部の底部に開口部が設けられ，底部および側壁部が前記フローティング領域内に位置する第２トレンチ部を有し，
   前記第２トレンチ部の底部から前記ゲート電極の下端までの間は，絶縁層によって充填されていることを特徴とする絶縁ゲート型半導体装置。
4. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域と，前記ドリフト領域に囲まれるとともに前記ボディ領域から隔離され，第１導電型半導体であるフローティング領域と，半導体基板の上面から前記ボディ領域を貫通し底部が前記フローティング領域内に位置するトレンチ部と，前記トレンチ部の側壁に位置するゲート絶縁膜と，前記トレンチ部内に位置し，前記トレンチ部の底部に絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部内であって前記堆積絶縁層上に位置し，前記ボディ領域と前記ゲート絶縁膜を挟んで対面するゲート電極とを有し，前記フローティング領域は，前記ボディ領域から伸びる空乏層が当該フローティング領域と繋がることにより半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能な深さに位置する絶縁ゲート型半導体装置の製造方法において，
   半導体基板の上面にマスクパターンを形成するマスク形成工程と，
   前記マスクパターンを形成した後に，半導体基板の上面から前記トレンチ部を形成するトレンチ部形成工程と，
   前記トレンチ部を形成した後に，第１加速電圧のイオン注入により前記トレンチ部の底部に不純物を打ち込む第１イオン注入工程と，
   前記トレンチ部を形成した後に，前記第１加速電圧よりも低い第２加速電圧のイオン注入により前記トレンチ部の底部に不純物を打ち込む第２イオン注入工程と，
   前記第１イオン注入工程および前記第２イオン注入工程にてイオン注入を行った後に，熱拡散処理を行って，縦方向の幅が横方向の幅の１．５倍以上となる前記フローティング領域を形成する熱拡散工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
5. 請求項４に記載する絶縁ゲート型半導体装置の製造方法において，
   前記第１加速電圧は，不純物が前記マスクパターンを通過可能な加速電圧であることを特徴とする絶縁ゲート型半導体装置の製造方法。
6. 請求項４または請求項５に記載する絶縁ゲート型半導体装置の製造方法において，
   前記第１加速電圧は，前記トレンチ部の底部からの深さが前記トレンチ部の溝幅よりも大きくなる位置まで不純物を打ち込める加速電圧であることを特徴とする絶縁ゲート型半導体装置の製造方法。
7. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域と，半導体基板の上面から前記ボディ領域を貫通するトレンチ部と，前記トレンチ部の側壁に位置するゲート絶縁膜と，前記トレンチ部内に位置し，前記トレンチ部の底部に絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部内であって前記堆積絶縁層上に位置し，前記ボディ領域と前記ゲート絶縁膜を挟んで対面するゲート電極と，前記ドリフト領域に囲まれるとともに前記ボディ領域から隔離され，第１導電型半導体であるフローティング領域とを有し，前記フローティング領域は，前記ボディ領域から伸びる空乏層が当該フローティング領域と繋がることにより半導体基板の厚さ方向に電界強度のピークを２箇所形成することが可能な深さに位置する絶縁ゲート型半導体装置の製造方法において，
   半導体基板の上面にマスクパターンを形成するマスク形成工程と，
   前記マスクパターンを形成した後に，半導体基板の上面から前記トレンチ部を形成する第１トレンチ部形成工程と，
   前記トレンチ部を形成した後に，そのトレンチ部の壁面上にマスク層を形成する側壁マスク層形成工程と，
   前記マスク層を形成した後に，前記トレンチ部を掘り下げて第２トレンチ部を形成する第２トレンチ部形成工程と，
   前記第２トレンチ部を形成した後に，その第２トレンチ部の側壁に斜めイオン注入により不純物を打ち込むイオン注入工程と，
   前記イオン注入工程にてイオン注入を行った後に，熱拡散処理を行って，縦方向の幅が横方向の幅の１．５倍以上となる前記フローティング領域を形成する熱拡散工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
8. 請求項７に記載する絶縁ゲート型半導体装置の製造方法において，
   前記イオン注入工程にてイオン注入を行った後に，前記マスク層を除去するマスク層除去工程と，
   前記マスク層を除去した後に，前記トレンチ部内および第２トレンチ部内に絶縁物を堆積する絶縁物堆積工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。

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