JP2002110978A - 電力用半導体素子 - Google Patents

電力用半導体素子

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JP2002110978A JP2000301999A JP2000301999A JP2002110978A JP 2002110978 A JP2002110978 A JP 2002110978A JP 2000301999 A JP2000301999 A JP 2000301999A JP 2000301999 A JP2000301999 A JP 2000301999A JP 2002110978 A JP2002110978 A JP 2002110978A
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semiconductor device
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trench
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英彰 二宮
Tomoki Inoue
智樹 井上
Shoichi Yamaguchi
正一 山口
Ichiro Omura
一郎 大村
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 ラッチアップ耐量を向上した電力用半導体素
子を提供すること。 【解決手段】 トレンチ型ＭＯＳゲート構造で、Ｎ型ソ
ース層をセルフアラインで形成する。これにより、Ｐ型
ベース層の拡散抵抗を小さくしてラッチアップ耐量を向
上すると共に素子の微細化を行ないオン電圧を低くし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電力用半導体素子に
係わり、特にトレンチ型MOSゲート構造を有する電力用
半導体素子に関する。
【０００２】
【従来の技術】図６に、従来のトレンチゲート構造を持
つ縦型ＩＧＢＴ（Insulated Gate Bipolar Transisto
r）の斜視図を示す。従来のトレンチ型ＩＧＢＴは、Ｎ
型ベース層１の表面にＰ型ベース層２を拡散形成し、そ
の表面に選択的にＮ型ソース層３を拡散形成する。その
後、ＭＯＳゲート用のトレンチ溝を形成し、ゲート絶縁
膜4-1で覆い、ゲート電極５を埋め込んだ後、絶縁膜６
を堆積して蓋をする。この後、コンタクト用の窓を開
け、最後にエミッタ電極７を表面に形成してＭＯＳゲー
ト構造が形成される。
【０００３】従来のトレンチ型ＭＯＳゲート構造では、
エミッタ電極７とＮ型ソース層３が接続されるように、
Ｎ型ソース層３がはしご状のパターンに形成されてい
る。この時、ＭＯＳチャネルを形成するＮ型ソース層３
の幅ｗは、マスク合わせのマージンを考慮して広く取る
必要があった。マスクの合わせずれが起こった場合、図
７に示すように、ＭＯＳチャネルがトレンチ溝の片側に
しか形成されず、ＭＯＳのチャネル幅が短くなりオン抵
抗が高くなる。
【０００４】マージンを取ってｗを長くした場合、図８
に示すように、Ｎ型ソース層３直下のＰ型ベース層２の
拡散抵抗Ｒが大きくなる。素子導通時の正孔電流はこの
拡散抵抗Ｒを通って流れるので、Ｒが大きいとＮ型ソー
ス層３直下の電位が持ち上がりラッチアップが起こり易
かった。また、素子の微細化も困難になるためオン電圧
の低減が困難であった。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来のトレンチ型ＩＧＢＴの製造プロセスでは、オン電
圧を低くするために、トレンチ溝形成とＮ型ソース層形
成のマスクを合わせるためのマージンが必要であるが、
マージンを取りすぎるとラッチアップ耐量が低くなり、
トレンチ溝の間隔を微細化してオン電圧を低くすること
も困難になるという問題があった。
【０００６】本発明はかかる事情に鑑みてなされたもの
であり、ラッチアップ耐量を高めた電力用半導体素子を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、請求項１の発明として、第１導電型ベー
ス層と、前記第１導電型ベース層の上に形成された第２
導電型ベース層と、前記第２導電型ベース層の表面から
前記第１導電型ベース層に達するトレンチ溝と、前記第
２導電型ベース層上で、前記トレンチ溝に沿って選択的
に形成された第１導電型ソース層と、前記トレンチ溝内
部にあって、前記第１導電型ベース層と前記第１導電型
ソース層とで挟まれた前記第２導電型ベース層上に、ゲ
ート絶縁膜を介して配設されたゲート電極と、前記第１
導電型ソース層及び前記第２導電型ベース層と電気的に
接続された第１の主電極とを具備し、前記第１導電型ソ
ース層をセルフアラインで前記トレンチ溝の側壁部分に
形成することを特徴とする電力用半導体素子を提供す
る。
【０００８】上記の請求項１における第１の主電極と第
１導電型ソース層の接続に関する具体的な定義が請求項
２の発明であり、前記第２導電型ベース層上に選択的に
形成された第１導電型コンタクト層によって、前記第１
導電型ソース層と前記第１の主電極が電気的に接続され
たことを特徴とする請求項１記載の電力用半導体素子を
提供する。
【０００９】上記の請求項１における第１導電型ソース
層の具体的な形成方法が請求項３の発明であり、前記ト
レンチ溝内で、前記ゲート電極の上に付いた前記ゲート
絶縁膜の上に、不純物をドープしたガラス層が堆積さ
れ、このガラス層からの拡散により前記第１導電型ソー
ス層が形成されたことを特徴とする請求項１記載の電力
用半導体素子を提供する。
【００１０】上記請求項１における第１の主電極と第１
導電型ソース層の接続に関する上記請求項２とは異なる
具体的な構成が請求項４であり、前記トレンチ溝内で、
前記ゲート電極の上に付いた前記ゲート絶縁膜の上に、
前記第１の主電極が形成され、前記第１の主電極と前記
第１導電型ソース層とがトレンチ溝側壁にて電気的に接
続されたことを特徴とする請求項１記載の電力用半導体
素子を提供する。
【００１１】上記の請求項１における第１導電型ソース
層の上記請求項３とは異なる具体的な形成方法が請求項
５の発明であり、前記第１導電型ソース層が、前記トレ
ンチ溝を掘るためのマスク材をマスクとして拡散形成さ
れたことを特徴とする請求項１記載の電力用半導体素子
を提供する。
【００１２】上記の請求項１におけるトレンチゲート構
造を用いた縦型ＩＧＢＴが請求項６の発明であり、前記
第２導電型ベース層と反対側の前記第１導電型ベース層
の表面に形成された第２導電型エミッタ層と、前記第２
導電型エミッタ層と電気的に接続された第２の主電極
と、を具備した請求項１記載の電力用半導体素子を提供
する。
【００１３】上記の請求項６における第１の主電極と第
１導電型ソース層の接続に関する具体的な定義が請求項
７の発明であり、前記第２導電型ベース層上に選択的に
形成された第１導電型コンタクト層によって、前記第１
導電型ソース層と前記第１の主電極が電気的に接続され
たことを特徴とする請求項６記載の電力用半導体素子を
提供する。
【００１４】上記の請求項６における第１導電型ソース
層の具体的な形成方法が請求項８の発明であり、前記ト
レンチ溝内で、前記ゲート電極の上に付いた前記ゲート
絶縁膜の上に、不純物をドープしたガラス層が堆積さ
れ、このガラス層からの拡散により前記第１導電型ソー
ス層が形成されたことを特徴とする請求項６記載の電力
用半導体素子を提供する。
【００１５】上記請求項６における第１の主電極と第１
導電型ソース層の接続に関する上記請求項７とは異なる
具体的な構成が請求項９であり、前記トレンチ溝内で、
前記ゲート電極の上に付いた前記ゲート絶縁膜の上に、
前記第１の主電極が形成され、前記第１の主電極と前記
第１導電型ソース層とがトレンチ溝側壁にて電気的に接
続されたことを特徴とする請求項６記載の電力用半導体
素子を提供する。
【００１６】上記の請求項６における第１導電型ソース
層の上記請求項８とは異なる具体的な形成方法が請求項
１０の発明であり、前記第１導電型ソース層が、前記ト
レンチ溝を掘るためのマスク材をマスクとして拡散形成
されたことを特徴とする請求項６記載の電力用半導体素
子を提供する。
【００１７】上記の請求項１におけるトレンチゲート構
造を用いた縦型ＭＯＳＦＥＴが請求項１１の発明であ
り、前記第２導電型ベース層と反対側の前記第１導電型
ベース層の表面に形成された第１導電型ドレイン層と、
前記第１導電型ドレイン層と電気的に接続された第２の
主電極と、を具備した請求項１記載の電力用半導体素子
を提供する。
【００１８】上記の請求項１１における第１の主電極と
第１導電型ソース層の接続に関する具体的な定義が請求
項１２の発明であり、前記第２導電型ベース層上に選択
的に形成された第１導電型コンタクト層によって、前記
第１導電型ソース層と前記第１の主電極が電気的に接続
されたことを特徴とする請求項１１記載の電力用半導体
素子を提供する。
【００１９】上記の請求項１１における第１導電型ソー
ス層の具体的な形成方法が請求項１３の発明であり、前
記トレンチ溝内で、前記ゲート電極の上に付いた前記ゲ
ート絶縁膜の上に、不純物をドープしたガラス層が堆積
され、このガラス層からの拡散により前記第１導電型ソ
ース層が形成されたことを特徴とする請求項１１記載の
電力用半導体素子を提供する。
【００２０】上記の請求項１１における第１の主電極と
第１導電型ソース層の接続に関する上記請求項１２とは
異なる具体的な構成が請求項１４であり、前記トレンチ
溝内で、前記ゲート電極の上に付いた前記ゲート絶縁膜
の上に、前記第１の主電極が形成され、前記第１の主電
極と前記第１導電型ソース層とがトレンチ溝側壁にて電
気的に接続されたことを特徴とする請求項１１記載の電
力用半導体素子を提供する。
【００２１】上記の請求項１１における第１導電型ソー
ス層の上記請求項１３とは異なる具体的な形成方法が請
求項１５の発明であり、前記第１導電型ソース層が、前
記トレンチ溝を掘るためのマスク材をマスクとして拡散
形成されたことを特徴とする請求項１１記載の電力用半
導体素子を提供する。
【００２２】上記の請求項１におけるトレンチゲート構
造を用いた横型ＩＧＢＴが請求項１６の発明であり、前
記第２導電型ベース層と同じ側の前記第１導電型ベース
層の表面に選択的に形成された第２導電型エミッタ層
と、前記第２導電型エミッタ層と電気的に接続された第
２の主電極と、を具備した請求項１記載の電力用半導体
素子を提供する。
【００２３】上記の請求項１６における第１の主電極と
第１導電型ソース層の接続に関する具体的な定義が請求
項１７の発明であり、前記第２導電型ベース層上に選択
的に形成された第１導電型コンタクト層によって、前記
第１導電型ソース層と前記第１の主電極が電気的に接続
されたことを特徴とする請求項１６記載の電力用半導体
素子を提供する。
【００２４】上記の請求項１６における第１導電型ソー
ス層の具体的な形成方法が請求項１８の発明であり、前
記トレンチ溝内で、前記ゲート電極の上に付いた前記ゲ
ート絶縁膜の上に、不純物をドープしたガラス層が堆積
され、このガラス層からの拡散により前記第１導電型ソ
ース層が形成されたことを特徴とする請求項１６記載の
電力用半導体素子を提供する。
【００２５】上記請求項１６における第１の主電極と第
１導電型ソース層の接続に関する上記請求項１７とは異
なる具体的な構成が請求項１９であり、前記トレンチ溝
内で、前記ゲート電極の上に付いた前記ゲート絶縁膜の
上に、前記第１の主電極が形成され、前記第１の主電極
と前記第１導電型ソース層とがトレンチ溝側壁にて電気
的に接続されたことを特徴とする請求項１６記載の電力
用半導体素子を提供する。 上記の請求項１６における
第１導電型ソース層の上記請求項１８とは異なる具体的
な形成方法が請求項２０の発明であり、前記第１導電型
ソース層が、前記トレンチ溝を掘るためのマスク材をマ
スクとして拡散形成されたことを特徴とする請求項１６
記載の電力用半導体素子を提供する。
【００２６】上記の請求項１におけるトレンチゲート構
造を用いた横型ＭＯＳＦＥＴが請求項２１の発明であ
り、前記第２導電型ベース層と反対側の前記第１導電型
ベース層の表面に形成された第１導電型ドレイン層と、
前記第１導電型ドレイン層と電気的に接続された第２の
主電極と、を具備した請求項１記載の電力用半導体素子
を提供する。
【００２７】上記の請求項２１における第１の主電極と
第１導電型ソース層の接続に関する具体的な定義が請求
項２２の発明であり、前記第２導電型ベース層上に選択
的に形成された第１導電型コンタクト層によって、前記
第１導電型ソース層と前記第１の主電極が電気的に接続
されたことを特徴とする請求項２１記載の電力用半導体
素子を提供する。
【００２８】上記の請求項２１における第１導電型ソー
ス層の具体的な形成方法が請求項２３の発明であり、前
記トレンチ溝内で、前記ゲート電極の上に付いた前記ゲ
ート絶縁膜の上に、不純物をドープしたガラス層が堆積
され、このガラス層からの拡散により前記第１導電型ソ
ース層が形成されたことを特徴とする請求項２１記載の
電力用半導体素子を提供する。
【００２９】上記請求項２１における第１の主電極と第
１導電型ソース層の接続に関する上記請求項２２とは異
なる具体的な構成が請求項２４であり、前記トレンチ溝
内で、前記ゲート電極の上に付いた前記ゲート絶縁膜の
上に、前記第１の主電極が形成され、前記第１の主電極
と前記第１導電型ソース層とがトレンチ溝側壁にて電気
的に接続されたことを特徴とする請求項２１記載の電力
用半導体素子を提供する。
【００３０】上記の請求項２１における第１導電型ソー
ス層の上記請求項２３とは異なる具体的な形成方法が請
求項２５の発明であり、前記第１導電型ソース層が、前
記トレンチ溝を掘るためのマスク材をマスクとして拡散
形成されたことを特徴とする請求項２１記載の電力用半
導体素子を提供する。
【００３１】本発明によれば、トレンチ溝とＮ型ソース
層の合わせマージンを無くし、ラッチアップ耐量を高く
することができる。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。なお、以下の実施の形態では、縦型
トレンチゲート構造を例に説明を行っているが、本発明
は縦型トレンチＩＧＢＴ、横型トレンチＩＧＢＴ、縦型
トレンチＭＯＳＦＥＴ、横型トレンチＭＯＳＦＥＴ等の
トレンチ型ＭＯＳゲート構造を有する電力用半導体素子
全般に適用できる。また、以下の実施の形態では、一例
として、特許請求の範囲に記載された第1導電型及び第
２の導電型を各々Ｎ型、Ｐ型としている。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係るトレンチ型ＭＯＳゲート構造の製造工程を示す
斜視図である。従来の技術の説明で示した図面と対応す
る部分には、同一の符号を付して詳細な説明は省略す
る。
【００３３】まず、Ｎ型ベース層１の表面にＰ型ベース
層２を拡散形成する（図１（ａ）に図示）。次にマスク
絶縁膜１１を堆積してパターニングを行ない、マスク絶
縁膜１１のパターンをマスク材としてトレンチ溝を掘
り、その後、角度を調整して所定の深さまでイオン注入
を行なう（図１（ｂ）に図示）。マスク絶縁膜１１を剥
がして、拡散工程によりＮ型ソース層３を形成した後、
トレンチ溝内にゲート絶縁膜4−1を介してゲート電極５
を埋め込む。更に、ゲート電極５の一部をＰ型ベース層
２の表面より所定の深さまでエッチバックする（図１
（ｃ）に図示）。その後、ゲート電極５の上部を保護す
るように絶縁膜６を堆積させ、Ｐ型ベース層２の表面が
露出するまで絶縁膜６とゲート絶縁膜4−1をエッチング
する。続いて、エミッタ電極７をＮ型ソース層３と電気
的に接続するように形成する（図１（ｄ）に図示）。
【００３４】以上のように、本実施の形態の特徴は、Ｎ
型ソース層３が合わせマージン無しでトレンチ溝の側壁
に形成されている点にある（この点は、本実施の形態を
表す図１（ａ）〜（ｄ）と従来の技術を表す図６とを比
較するとよい）。本実施の形態によれば、Ｎ型ソース層
３をセルフアラインで形成できるため、マスク合わせの
マージンが不要となる。従って、図８で示したＰベース
層２の拡散抵抗Ｒが小さくなりラッチアップ耐量が向上
する。 （第２の実施の形態）図２は、本発明の第２の実施の形
態に係る、トレンチ型ＭＯＳゲート構造の製造工程を示
す斜視図である。
【００３５】まず、Ｎ型ベース層１の表面にＰ型ベース
層２を拡散形成し、Ｐ型ベース層２の表面に選択的にＮ
型コンタクト層１０を拡散形成する（図２（ａ）に図
示）。次にマスク絶縁膜１１を堆積してパターニングを
行ない、マスク絶縁膜１１のパターンをマスク材として
トレンチ溝を掘り、角度を調整して所定の深さまでイオ
ン注入を行なう（図２（ｂ）に図示）。マスク絶縁膜１
１を剥がして、拡散工程によりＮ型ソース層３を形成し
た後、トレンチ溝内にゲート絶縁膜4−1を介してゲート
電極５を埋め込む。更に、ゲート電極５の一部をエッチ
バックする（図２（ｃ）に図示）。その後、ゲート電極
５の上部を保護するように絶縁膜６を堆積させ、コンタ
クト用の窓を開け、Ｎ型コンタクト層１０と接続するよ
うにエミッタ電極７を形成する（図２（ｄ）に図示）。
【００３６】本実施の形態の特徴は、Ｎ型コンタクト層
１０を介してＮ型ソース層３とエミッタ電極７を電気的
に接続した点にある。この方法により、第１の実施の形
態の図１（ｄ）に示したような埋め込みゲート構造を用
いずに、Ｎ型ソース層３とエミッタ電極７を電気的に接
続することができる。また、エミッタ電極７がＮ型コン
タクト層１０に接続する面積を広く取ることができるの
で、素子のオン電圧を低くすることができる。更に、Ｎ
型ソース電極３とＮ型コンタクト層１０を別々に形成し
ているため、従来のはしご状の構造では、不純物を深く
拡散させて確実にチャネルを形成する必要があった部分
を、Ｎ型コンタクト層１０のように浅く形成できる。そ
の結果、Ｎ型コンタクト層の横方向の拡散を短くできト
レンチ溝と平行な方向での素子の微細化も可能となる。 （第３の実施の形態）図３は、本発明の第３の実施の形
態に係わる、トレンチ型ＭＯＳゲート構造の製造工程を
示す斜視図である。図３（ａ）は、第１の実施の形態に
示す図１（ａ）〜（ｃ）と同様の工程で、ゲート電極５
をトレンチ溝内に埋め込んだ状態を示す。ただし、第１
の実施の形態とは異なり、Ｎ型ソース層３は形成してお
らず、ゲート絶縁膜4−2の構成はＯＮＯ膜（酸化膜−窒
化膜−酸化膜の積層膜）となっている。この状態で酸化
工程を行なうと、窒化膜上では酸化がほとんど進行せず
にゲート電極５上にのみ厚い酸化膜１２が形成される
（図３（ｂ）に図示）。その後、ゲート電極５を保護す
る酸化膜１２の一部を残して、ゲート絶縁膜4−2をエッ
チングで取り除く。更に、ＰＳＧ膜（リンを含むガラス
膜）１３を堆積させ、エッチバックしてトレンチ溝内部
に残す（図３（ｃ）に図示）。次に、拡散工程を行っ
て、ＰＳＧ膜１３からリンを拡散させてＮ型ソース層３
を形成する。その後、Ｎ型ソース層３と電気的に接続す
るようにエミッタ電極７を形成する（図３（ｄ）に図
示）。
【００３７】本実施の形態では、Ｎ型ソース層３をセル
フアラインで形成でき、また、埋め込み型のゲート構造
であるために、従来よりも素子の微細化が可能となる。
その結果、ラッチアップ耐量も高くなり、オン電圧も低
い素子を作製することができる。 （第４の実施の形態）図４は、本発明の第４の実施の形
態に係わる、トレンチ型ＭＯＳゲート構造の製造工程を
示す斜視図である。本実施の形態では、第３の実施の形
態で示された図３（ａ）〜（ｃ）の工程と同じ工程を施
した後、拡散工程を行ってＰＳＧ膜１３からリンを拡散
させ、トレンチ溝の側壁にＮ型ソース層３を形成する。
その後、トレンチ溝内のＰＳＧ膜１３をエッチバックし
て除去し、その部分を埋め込むように、エミッタ電極７
を形成する（図４に図示）。
【００３８】本実施の形態の構造では、第３の実施の形
態とは異なり、Ｎ型ソース層３とエミッタ電極７の電気
的な接続がトレンチ溝側壁でも行なわれるので、コンタ
クト抵抗が小さくなって、よりオン電圧を低くすること
ができる。 （第５の実施の形態）図５は、本発明の第５の実施の形
態に係わる、トレンチ型ＭＯＳゲート構造の製造工程を
示す斜視図である。
【００３９】まず、Ｎ型ベース層１上にＰ型ベース層２
を拡散形成する。その上にトレンチ溝形成用のマスク絶
縁膜１１を選択的に形成する（図５（ａ）に図示）。そ
の後、イオン注入および拡散を行ってＮ型ソース層３を
形成する（図５（ｂ）に図示）。更に、トレンチ溝をエ
ッチングによって形成し、その内部表面上にゲート絶縁
膜4−１を堆積させ、ゲート電極５をトレンチ溝内に埋
め込む。その後、ゲート電極５の一部をエッチバックす
る（図５（ｃ）に図示）。その後、ゲート電極５の上部
を保護するように絶縁膜６を堆積させ、コンタクト用の
窓を開けて、Ｎ型ソース層３と電気的に接続するように
エミッタ電極７を形成する（図５（ｄ）に図示）。
【００４０】本実施の形態でも、他の実施の形態と同様
に、Ｎ型ソース層３をセルフアラインで形成することが
でき、ラッチアップ耐量を向上させると共に素子の微細
化も可能となる。
【００４１】
【発明の効果】以上述べたように、本発明によれば、ト
レンチ型のＭＯＳ構造を持つ電力用半導体素子におい
て、第１導電型ソース層をセルフアラインで形成できる
ため、素子のラッチアップ耐量を高くすることができ
る。また、素子の微細化も容易となり、オン電圧が低く
なる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態を示す斜視図。
【図２】 本発明の第２の実施の形態を示す斜視図。
【図３】 本発明の第３の実施の形態を示す斜視図。
【図４】 本発明の第４の実施の形態を示す斜視図。
【図５】 本発明の第５の実施の形態を示す斜視図。
【図６】 従来のトレンチゲート構造を示す斜視図。
【図７】 従来のトレンチゲート構造の問題点を示す斜
視図。
【図８】 従来のトレンチ型ＩＧＢＴのオン状態の動作
を示す断面図。
【符号の説明】 １・・・高抵抗Ｎ型ベース層 ２・・・Ｐ型ベース層 ３・・・Ｎ型ソース層 4−１・・・ゲート絶縁膜 4−２・・・ゲート絶縁膜（ＯＮＯ膜） ５・・・ゲート電極 ６・・・絶縁膜 ７・・・エミッタ電極 ８・・・Ｐ型エミッタ層 ９・・・コレクタ電極 １０・・・Ｎ型コンタクト層 １１・・・マスク絶縁膜 １２・・・酸化膜 １３・・・ＰＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 正一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】第１導電型ベース層と、 前記第１導電型ベース層の上に形成された第２導電型ベ
    ース層と、 前記第２導電型ベース層の表面から前記第１導電型ベー
    ス層に達するトレンチ溝と、 前記第２導電型ベース層上で、前記トレンチ溝に沿って
    選択的に形成された第１導電型ソース層と、 前記トレンチ溝内部にあって、前記第１導電型ベース層
    と前記第１導電型ソース層とで挟まれた前記第２導電型
    ベース層上に、ゲート絶縁膜を介して配設されたゲート
    電極と、 前記第１導電型ソース層及び前記第２導電型ベース層と
    電気的に接続された第１の主電極とを具備し、 前記第１導電型ソース層がマスク合わせ無しで前記トレ
    ンチ溝の側壁部分に形成されたことを特徴とする電力用
    半導体素子。
  2. 【請求項２】前記第２導電型ベース層上に選択的に形成
    された第１導電型コンタクト層によって、前記第１導電
    型ソース層と前記第１の主電極が電気的に接続されたこ
    とを特徴とする請求項１記載の電力用半導体素子。
  3. 【請求項３】前記トレンチ溝内で、前記ゲート電極の上
    に形成した絶縁膜の上に、不純物をドープしたガラス層
    が堆積され、このガラス層からの拡散により前記第１導
    電型ソース層が形成されたことを特徴とする請求項１記
    載の電力用半導体素子。
  4. 【請求項４】前記トレンチ溝内で、前記ゲート電極の上
    に付いた前記絶縁膜の上に、前記第1の主電極が形成さ
    れ、前記第１の主電極と前記第１導電型ソース層とがト
    レンチ溝側壁にて電気的に接続されたことを特徴とする
    請求項１記載の電力用半導体素子。
  5. 【請求項５】前記第１導電型ソース層が、前記トレンチ
    溝を掘るためのマスク材をマスクとして拡散形成された
    ことを特徴とする請求項１記載の電力用半導体素子。
  6. 【請求項６】前記第２導電型ベース層と反対側の前記第
    １導電型ベース層の表面に形成された第２導電型エミッ
    タ層と、 前記第２導電型エミッタ層と電気的に接続された第２の
    主電極とを具備した請求項１記載の電力用半導体素子。
  7. 【請求項７】前記第２導電型ベース層上に選択的に形成
    された第１導電型コンタクト層によって、前記第１導電
    型ソース層と前記第１の主電極が電気的に接続されたこ
    とを特徴とする請求項６記載の電力用半導体素子。
  8. 【請求項８】前記トレンチ溝内で、前記ゲート電極の上
    に形成した絶縁膜の上に、不純物をドープしたガラス層
    が堆積され、このガラス層からの拡散により前記第１導
    電型ソース層が形成されたことを特徴とする請求項６記
    載の電力用半導体素子。
  9. 【請求項９】前記トレンチ溝内で、前記ゲート電極の上
    に付いた前記絶縁膜の上に、前記第1の主電極が形成さ
    れ、前記第１の主電極と前記第１導電型ソース層とがト
    レンチ溝側壁にて電気的に接続されたことを特徴とする
    請求項６記載の電力用半導体素子。
  10. 【請求項１０】前記第１導電型ソース層が、前記トレン
    チ溝を掘るためのマスク材をマスクとして拡散形成され
    たことを特徴とする請求項６記載の電力用半導体素子。
  11. 【請求項１１】前記第２導電型ベース層と反対側の前記
    第１導電型ベース層の表面に形成された第１導電型ドレ
    イン層と、 前記第１導電型ドレイン層と電気的に接続された第２の
    主電極とを具備した請求項１記載の電力用半導体素子。
  12. 【請求項１２】前記第２導電型ベース層上に選択的に形
    成された第１導電型コンタクト層によって、前記第１導
    電型ソース層と前記第１の主電極が電気的に接続された
    ことを特徴とする請求項１１記載の電力用半導体素子。
  13. 【請求項１３】前記トレンチ溝内で、前記ゲート電極の
    上に形成した絶縁膜の上に、不純物をドープしたガラス
    層が堆積され、このガラス層からの拡散により前記第１
    導電型ソース層が形成されたことを特徴とする請求項１
    １記載の電力用半導体素子。
  14. 【請求項１４】前記トレンチ溝内で、前記ゲート電極の
    上に付いた前記絶縁膜の上に、前記第1の主電極が形成
    され、前記第１の主電極と前記第１導電型ソース層とが
    トレンチ溝側壁にて電気的に接続されたことを特徴とす
    る請求項１１記載の電力用半導体素子。
  15. 【請求項１５】前記第１導電型ソース層が、前記トレン
    チ溝を掘るためのマスク材をマスクとして拡散形成され
    たことを特徴とする請求項１１記載の電力用半導体素
    子。
  16. 【請求項１６】前記第２導電型ベース層と同じ側の前記
    第１導電型ベース層の表面に選択的に形成された第２導
    電型エミッタ層と、 前記第２導電型エミッタ層と電気的に接続された第２の
    主電極とを具備した請求項１記載の電力用半導体素子。
  17. 【請求項１７】前記第２導電型ベース層上に選択的に形
    成された第１導電型コンタクト層によって、前記第１導
    電型ソース層と前記第１の主電極が電気的に接続された
    ことを特徴とする請求項１６記載の電力用半導体素子。
  18. 【請求項１８】前記トレンチ溝内で、前記ゲート電極の
    上に形成した絶縁膜の上に、不純物をドープしたガラス
    層が堆積され、このガラス層からの拡散により前記第１
    導電型ソース層が形成されたことを特徴とする請求項１
    ６記載の電力用半導体素子。
  19. 【請求項１９】前記トレンチ溝内で、前記ゲート電極の
    上に付いた前記絶縁膜の上に、前記第1の主電極が形成
    され、前記第１の主電極と前記第１導電型ソース層とが
    トレンチ溝側壁にて電気的に接続されたことを特徴とす
    る請求項１６記載の電力用半導体素子。
  20. 【請求項２０】前記第１導電型ソース層が、前記トレン
    チ溝を掘るためのマスク材をマスクとして拡散形成され
    たことを特徴とする請求項１６記載の電力用半導体素
    子。
  21. 【請求項２１】前記第２導電型ベース層と同じ側の前記
    第１導電型ベース層の表面に選択的に形成された第１導
    電型ドレイン層と、 前記第１導電型ドレイン層と電気的に接続された第２の
    主電極とを具備した請求項１記載の電力用半導体素子。
  22. 【請求項２２】前記第２導電型ベース層上に選択的に形
    成された第１導電型コンタクト層によって、前記第１導
    電型ソース層と前記第１の主電極が電気的に接続された
    ことを特徴とする請求項２１記載の電力用半導体素子。
  23. 【請求項２３】前記トレンチ溝内で、前記ゲート電極の
    上に形成した絶縁膜の上に、不純物をドープしたガラス
    層が堆積され、このガラス層からの拡散により前記第１
    導電型ソース層が形成されたことを特徴とする請求項２
    １記載の電力用半導体素子。
  24. 【請求項２４】前記トレンチ溝内で、前記ゲート電極の
    上に付いた前記絶縁膜の上に、前記第1の主電極が形成
    され、前記第１の主電極と前記第１導電型ソース層とが
    トレンチ溝側壁にて電気的に接続されたことを特徴とす
    る請求項２１記載の電力用半導体素子。
  25. 【請求項２５】前記第１導電型ソース層が、前記トレン
    チ溝を掘るためのマスク材をマスクとして拡散形成され
    たことを特徴とする請求項２１記載の電力用半導体素
    子。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005062386A1 (ja) * 2003-12-22 2005-07-07 Matsushita Electric Industrial Co., Ltd. 縦型ゲート半導体装置およびその製造方法
US7642164B1 (en) 2002-09-24 2010-01-05 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
JP2010123798A (ja) * 2008-11-20 2010-06-03 Nec Electronics Corp 半導体装置とその製造方法
US8080459B2 (en) 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
US9111754B2 (en) 2005-07-26 2015-08-18 Vishay-Siliconix Floating gate structure with high electrostatic discharge performance
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9431550B2 (en) 2005-12-28 2016-08-30 Vishay-Siliconix Trench polysilicon diode
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
US10546750B2 (en) 2009-09-03 2020-01-28 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4225711B2 (ja) * 2001-06-29 2009-02-18 株式会社東芝 半導体素子及びその製造方法
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
JP3703816B2 (ja) * 2003-06-18 2005-10-05 株式会社東芝 半導体装置
DE10330571B8 (de) * 2003-07-07 2007-03-08 Infineon Technologies Ag Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür
EP1536463A1 (en) * 2003-11-28 2005-06-01 STMicroelectronics S.r.l. Method for manufacturing a power device with insulated trench-gate having controlled channel length and corresponding device
GB0404749D0 (en) * 2004-03-03 2004-04-07 Koninkl Philips Electronics Nv Trench field effect transistor and method of making it
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
CN103094324B (zh) * 2011-11-08 2016-03-23 无锡华润上华半导体有限公司 沟槽型绝缘栅双极型晶体管及其制备方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
CN104733524A (zh) * 2013-12-19 2015-06-24 比亚迪股份有限公司 Mosfet功率器件及其形成方法
CN106158655A (zh) * 2015-04-21 2016-11-23 北大方正集团有限公司 降低沟槽型vdmos的导通电阻的方法
CN106653834A (zh) * 2015-09-22 2017-05-10 苏州东微半导体有限公司 一种半导体功率器件的制造方法
US20170345905A1 (en) * 2016-05-24 2017-11-30 Infineon Technologies Ag Wide-Bandgap Semiconductor Device with Trench Gate Structures
KR102042832B1 (ko) * 2018-06-21 2019-11-08 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034785A (en) * 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
JP2837014B2 (ja) * 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5341011A (en) * 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
EP0702411B1 (en) * 1994-09-16 2002-11-27 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device with a buried MOS-gate structure
JP3384198B2 (ja) * 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JP3164030B2 (ja) * 1997-09-19 2001-05-08 日本電気株式会社 縦型電界効果トランジスタの製造方法
GB9723468D0 (en) * 1997-11-07 1998-01-07 Zetex Plc Method of semiconductor device fabrication
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
JP4860821B2 (ja) * 1999-03-01 2012-01-25 ゼネラル セミコンダクター，インク． 半導体デバイス製造方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642164B1 (en) 2002-09-24 2010-01-05 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US8080459B2 (en) 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
US8367500B1 (en) 2002-09-24 2013-02-05 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US7187041B2 (en) 2003-12-22 2007-03-06 Matsushita Electric Industrial Co., Ltd. Vertical gate semiconductor device and method for fabricating the same
JPWO2005062386A1 (ja) * 2003-12-22 2007-10-04 松下電器産業株式会社 縦型ゲート半導体装置およびその製造方法
KR100789033B1 (ko) * 2003-12-22 2007-12-26 마쯔시다덴기산교 가부시키가이샤 종형게이트 반도체장치 및 그 제조방법
WO2005062386A1 (ja) * 2003-12-22 2005-07-07 Matsushita Electric Industrial Co., Ltd. 縦型ゲート半導体装置およびその製造方法
JP4754353B2 (ja) * 2003-12-22 2011-08-24 パナソニック株式会社 縦型トレンチゲート半導体装置およびその製造方法
US9111754B2 (en) 2005-07-26 2015-08-18 Vishay-Siliconix Floating gate structure with high electrostatic discharge performance
US9431550B2 (en) 2005-12-28 2016-08-30 Vishay-Siliconix Trench polysilicon diode
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
JP2010123798A (ja) * 2008-11-20 2010-06-03 Nec Electronics Corp 半導体装置とその製造方法
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US10546750B2 (en) 2009-09-03 2020-01-28 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10283587B2 (en) 2014-06-23 2019-05-07 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
US10340377B2 (en) 2014-08-19 2019-07-02 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10444262B2 (en) 2014-08-19 2019-10-15 Vishay-Siliconix Vertical sense devices in vertical trench MOSFET
US10527654B2 (en) 2014-08-19 2020-01-07 Vishay SIliconix, LLC Vertical sense devices in vertical trench MOSFET

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US20020038887A1 (en) 2002-04-04
EP1193765A3 (en) 2004-09-22
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