JP2009004411A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング速度を高速化することが可能な半導体装置を提供する。
【解決手段】この半導体装置２０は、互いに所定の間隔（ｂ）を隔てて配列された複数のトレンチ３を有するｎ型エピタキシャル層２と、複数のトレンチ３の各々を埋め込むように、トレンチ３の内面上にシリコン酸化膜４を介して形成された埋め込み電極５と、埋め込み電極５の上方に、シリコン酸化膜６を介して配設されることにより、埋め込み電極５と容量結合されたメタル層７とを備えている。また、半導体装置２０は、互いに隣り合うトレンチ３間の領域がチャネル（電流通路）１１となるように構成されており、この領域をトレンチ３の周辺に形成された空乏層で塞ぐことによって、チャネル１１を流れる電流が遮断される一方、トレンチ３の周辺の空乏層を消滅させることによって、チャネル１１を介して電流が流れるように構成されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。

従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、一導電型の半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。

図２２は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図２２を参照して、従来のＭＯＳＦＥＴでは、ｎ⁺型の半導体基板１０１の上面上に、エピタキシャル層１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ^-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ⁺型不純物領域（ソース領域）１０２ｃが形成されている。

また、エピタキシャル層１０２には、ｎ⁺型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ^-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３の内部には、ゲート絶縁膜１０４を介して、ゲート電極１０５が形成されている。また、エピタキシャル層１０２の上面上の所定領域には、トレンチ１０３の開口を塞ぐ層間絶縁膜１０６が形成されている。

また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面（下面）上には、ドレイン電極１０８が形成されている。なお、ゲート電極１０５と、ソース電極１０７およびドレイン領域１０２ａとの間には、それぞれ、キャパシタ（コンデンサ）が寄生的に形成されている。

上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。すなわち、従来のＭＯＳＦＥＴでは、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。

その一方、ゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間における電流の流れを遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。

特開２００１−７１４９号公報

ここで、ゲート電極１０５と、ソース電極１０７およびドレイン領域１０２ａとの間にそれぞれキャパシタ（コンデンサ）が形成されている場合には、ゲート電極１０５に対する印加電圧を制御することによりＭＯＳＦＥＴ（半導体装置）のオン／オフ制御を行う際に、同時に、形成されたキャパシタ（コンデンサ）の充放電が行われる。このため、キャパシタ（コンデンサ）の充放電に要する時間の分、オン／オフの切り替え速度（スイッチング速度）が遅くなる。このオン／オフの切り替え速度（スイッチング速度）を速くするためには、キャパシタ（コンデンサ）の充放電に要する時間を短くする必要がある。すなわち、キャパシタ（コンデンサ）の静電容量（入力容量）を小さくする必要がある。

しかしながら、図２２に示した従来のＭＯＳＦＥＴでは、ゲート電極１０５とソース電極１０７との間、および、ゲート電極１０５とドレイン領域１０２ａとの間に形成されるキャパシタ（コンデンサ）は、寄生的に形成されるキャパシタ（コンデンサ）であるため、その静電容量を小さくすることが困難であるという不都合がある。このため、スイッチング速度を高速化することが困難であるという問題点がある。

本発明は、上記のような課題を解決するためになされたものであり、本発明の目的は、スイッチング速度を高速化することが可能な半導体装置を提供することである。

上記の目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列された複数のトレンチを有する一導電型の半導体層と、複数のトレンチの各々に埋め込まれた複数の埋め込み電極と、複数のトレンチの少なくとも１つの内部に形成され、埋め込み電極の上方に第１絶縁膜を介して配設されることにより、埋め込み電極と容量結合された導電体層とを備えている。なお、本発明の半導体層は、半導体基板を含む。

この一の局面による半導体装置では、上記のように、埋め込み電極の上方に第１絶縁膜を介して形成され、埋め込み電極と容量結合された導電体層をトレンチ内部に備えることによって、トレンチ内部に埋め込み電極と直列に接続されたキャパシタ（コンデンサ）を形成することができるので、トレンチ内部の埋め込み電極の合計静電容量（入力容量）を小さくすることができる。これにより、埋め込み電極に対する印加電圧を制御することによって、オフ状態からオン状態への切り替え、または、その逆の切り替えを行う際に、オン／オフの切り替え速度を速くすることができる。すなわち、スイッチング速度を高速化することができる。

上記一の局面による半導体装置において、好ましくは、半導体層は、隣り合うトレンチ間の各領域が電流通路となるように構成されているとともに、複数のトレンチの周辺に形成された空乏層によって、隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路が開くように構成されている。このような構成を上記一の局面による半導体装置に適用すれば、スイッチング速度を高速化することが可能であるとともに、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を得ることができる。すなわち、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周辺に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することによって、オフ状態（チャネルを流れる電流が遮断される状態）からオン状態（チャネルを介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ間の各領域の空乏層が形成されていない領域の全てをチャネル（電流通路）として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、スイッチング速度を高速化させながら、従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、オン抵抗を大幅に低減することができる。

上記一の局面による半導体装置において、好ましくは、導電体層が、複数のトレンチの各々の内部に形成されており、埋め込み電極とそれぞれ容量結合されている。このように構成すれば、埋め込み電極の各々に対して、その合計静電容量（入力容量）を小さくすることができるので、容易に、スイッチング速度を高速化することができる。

上記一の局面による半導体装置において、導電体層の上面上に、第２絶縁膜を形成するとともに、第２絶縁膜を、その上面が半導体層の上面と同一面となるようにトレンチ内に形成してもよい。

上記一の局面による半導体装置において、好ましくは、複数の埋め込み電極のうちの所定の埋め込み電極は、第３絶縁膜を介してトレンチの内面上に形成されており、第１絶縁膜の厚みは、第３絶縁膜の厚み以上である。このように構成にすれば、第１絶縁膜における絶縁破壊を抑制することができるので、トレンチ内に第１絶縁膜を介して導電体層を形成したとしても、第１絶縁膜の絶縁破壊に起因して、半導体装置の耐圧特性が低下するという不都合が生じるのを抑制することができる。

上記一の局面による半導体装置において、好ましくは、トレンチの配列方向における導電体層の幅は、埋め込み電極の幅よりも小さい。このように構成すれば、導電体層の平面積を小さくすることができるので、埋め込み電極と導電体層との間の静電容量を小さくすることができる。このため、容易に、トレンチ内部の埋め込み電極の合計静電容量（入力容量）を小さくすることができる。

上記一の局面による半導体装置において、好ましくは、導電体層は、金属材料から構成されている。このように構成すれば、容易に、トレンチ内部に導電体層を形成することができるので、容易に、トレンチ内部に埋め込み電極と直列に接続されたキャパシタ（コンデンサ）を形成することができる。

上記一の局面による半導体装置において、好ましくは、導電体層は、Ｗ、Ｔｉ、および、ＴｉＮより選択された、少なくとも１つの金属材料から構成されている。このように構成すれば、より容易に、トレンチ内部に導電体層を形成することができるので、より容易に、トレンチ内部に埋め込み電極と直列に接続されたキャパシタ（コンデンサ）を形成することができる。

上記一の局面による半導体装置において、複数のトレンチを、それぞれ、半導体層の上面と平行で、かつ、トレンチの配列方向と直交する方向に、互いに平行に延びるように細長状に形成してもよい。

上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、複数のトレンチの各々の周辺に形成される全ての空乏層で隣り合うトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより電流通路が開くように構成されていてもよい。

上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。

この場合、第２埋め込み電極は、トレンチの内部において、半導体層に対してショットキー接触していてもよい。

上記隣り合うトレンチ間の各領域が電流通路となるように構成された半導体装置において、半導体層の隣り合うトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散領域をさらに備え、トレンチおよび拡散領域の各々の周辺に形成される空乏層で、隣り合うトレンチ間の各領域が塞がれることにより、電流通路が遮断される一方、トレンチの周辺に形成された空乏層が消滅することにより、電流通路が開くように構成されていてもよい。

以上のように、本発明よれば、スイッチング速度を高速化することが可能な半導体装置を容易に得ることができる。

以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示した断面図である。まず、図１を参照して、本発明の第１の実施形態に係る半導体装置２０の構造について説明する。なお、第１の実施形態に係る半導体装置２０は、ノーマリオフ型のスイッチ装置として機能するように構成されている。

第１の実施形態に係る半導体装置２０では、ｎ⁺型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚み（ａ）を有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ⁺型シリコン基板１には、後述するドレイン電極１０との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ⁺型シリコン基板１よりも低い濃度（たとえば、約５×１０¹⁵ｃｍ^-3〜約１．０×１０¹⁸ｃｍ^-3）で導入されている。なお、ｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。

また、ｎ型エピタキシャル層２は、その厚み方向に掘られた複数のトレンチ３を有している。この複数のトレンチ３は、ｎ型エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。

また、複数のトレンチ３は、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向と直交する方向（Ａ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔（ｂ）を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さ（ｃ）は、ｎ型エピタキシャル層２の厚み（ａ）よりも小さくなるように、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ３のＡ方向の幅（ｄ）は、約０．１μｍ〜約１μｍに設定されている。

また、複数のトレンチ３の各々の内面上には、ｎ型エピタキシャル層２を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜４が、約１０ｎｍ〜約１００ｎｍの厚みで形成されている。なお、シリコン酸化膜４は、本発明の「第３絶縁膜」の一例である。

また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極（ゲート電極）５がそれぞれ形成されている。この複数の埋め込み電極（ゲート電極）５の各々は、対応するトレンチ３の途中の深さまで埋め込まれている。

第１の実施形態では、上記のような複数の埋め込み電極（ゲート電極）５を設けることによって、複数の埋め込み電極（ゲート電極）５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１の実施形態では、互いに隣り合うトレンチ３間の間隔（ｂ）は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣り合うトレンチ３の各々に形成された空乏層の一部が互いに重なり合うように設定されている。すなわち、複数のトレンチ３の各々の周辺に空乏層を形成した場合には、隣り合うトレンチ３の各々の周辺に形成された空乏層が互いに連結される。このため、第１の実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、互いに隣り合うトレンチ３間の各領域を空乏層によって塞ぐことが可能となる。

また、第１の実施形態では、複数のトレンチ３の各々における埋め込み電極（ゲート電極）５の上方に、Ｗ（タングステン）から構成されるメタル層７がシリコン酸化膜６を介して形成されている。このメタル層７は、Ａ方向の幅が、埋め込み電極（ゲート電極）５のＡ方向の幅よりも小さくなるように形成されているとともに、埋め込み電極（ゲート電極）５と対向するようにトレンチ３の内部に配設されている。一方、ｎ型エピタキシャル層２の上面上の所定領域には、図示しないゲートパッド電極が形成されており、複数のトレンチ３の各々の内部に設けられたメタル層７は、図示しない配線層を介して、ゲートパッド電極（図示せず）とそれぞれ電気的に接続されている。すなわち、メタル層７は、埋め込み電極（ゲート電極）５と容量結合されている。これにより、複数のトレンチ３の各々の内部には、メタル層７と埋め込み電極（ゲート電極）５とにより、シリコン酸化膜６を誘電体層とするキャパシタ（コンデンサ）が埋め込み電極（ゲート電極）５と直列に形成されている。

また、第１の実施形態では、上記のように、埋め込み電極（ゲート電極）５と容量結合されたメタル層７を複数のトレンチ３の各々の内部に設けることによって、ゲート入力容量を大幅に低減することが可能となる。すなわち、埋め込み電極（ゲート電極）５とメタル層７とが容量結合されることにより、埋め込み電極（ゲート電極）５にキャパシタ（コンデンサ）が直列に接続された状態では、埋め込み電極（ゲート電極）５の合計静電容量（ゲート入力容量）Ｃは下記（１）式で表される。

ここで、Ｃ_GMは、埋め込み電極（ゲート電極）５とメタル層７によって形成されるキャパシタ（コンデンサ）の静電容量を、Ｃ_Gは、埋め込み電極（ゲート電極）５との間に寄生的に形成されるキャパシタ（コンデンサ）の静電容量（ただし、Ｃ_GMを除く）をそれぞれ示している。

具体的な数値を用いて示すと、たとえば、Ｃ_Gが、２０００ｐＦで、Ｃ_GMが、１００ｐＦの場合には、上記（１）式より、埋め込み電極（ゲート電極）５の合計静電容量（ゲート入力容量）Ｃは、約９５ｐＦとなる。このように、メタル層７を埋め込み電極（ゲート電極）５と容量結合させることによって、ゲート入力容量を大幅に低減させることが可能となる。なお、上記（１）式より、埋め込み電極（ゲート電極）５とメタル層７とによって形成されたキャパシタ（コンデンサ）の静電容量Ｃ_GMが小さいほど、埋め込み電極（ゲート電極）５の合計静電容量Ｃが小さくなる。

また、第１の実施形態では、シリコン酸化膜６は、シリコン酸化膜４の厚み以上の厚みに形成されている。なお、シリコン酸化膜６は、本発明の「第１絶縁膜」の一例であり、メタル層７は、本発明の「導電体層」の一例である。

また、複数のトレンチ３の各々におけるメタル層７の上方の部分には、ＳｉＯ₂からなる層間絶縁膜８が形成されている。この層間絶縁膜８の各々の上面は、ｎ型エピタキシャル層２の上面（隣り合うトレンチ３間の各領域の上端部の上面）に対して同一面となっている。なお、層間絶縁膜８は、本発明の「第２絶縁膜」の一例である。

また、ｎ型エピタキシャル層２の上面側の部分（隣り合うトレンチ３間の各領域の上端部）には、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ａが形成されている。このｎ型エピタキシャル層２の高濃度領域２ａの不純物濃度は、後述するソース電極９との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型エピタキシャル層２の他の部分の不純物濃度よりも高くなっている。

また、ｎ型エピタキシャル層２の上面上には、複数のトレンチ３の各々の開口端を覆うように、Ａｌ層からなるソース電極９が形成されている。このソース電極９は、ｎ型エピタキシャル層２の高濃度領域（隣り合うトレンチ３間の各領域の上端部）２ａに対してオーミック接触している。また、ｎ⁺型シリコン基板１の裏面（下面）上には、複数の金属層が積層された多層構造体からなるドレイン電極１０が形成されている。このドレイン電極１０は、ｎ⁺型シリコン基板１に対してオーミック接触している。

上記した構成では、ソース電極９とドレイン電極１０との間に電圧を印加した場合に、ソース電極９とドレイン電極１０との間を流れる電流（ｎ型エピタキシャル層２の厚み方向に流れる電流）は、ｎ型エピタキシャル層２の隣り合うトレンチ３間の各領域を通過することになる。すなわち、上記した構成では、ｎ型エピタキシャル層２の隣り合うトレンチ３間の各領域がチャネル（電流通路）１１として機能することになる。

図２および図３は、本発明の第１の実施形態に係る半導体装置の動作を説明するための断面図である。なお、図２には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を示しており、図３には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図２および図３を参照して、第１の実施形態に係るスイッチ装置として機能する半導体装置２０の動作について説明する。

なお、以下の説明では、ソース電極９に負電位が印加され、ドレイン電極１０に正電位が印加されているとする。すなわち、スイッチ装置として機能する半導体装置２０がオン状態の場合には、ドレイン電極１０からソース電極９（図３の矢印方向）に電流が流れる。

まず、スイッチ装置として機能する半導体装置２０がオフ状態の場合には、図２に示すように、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３の周辺に存在する多数キャリアが減少するように、埋め込み電極（ゲート電極）５に対する印加電圧が制御されている。ここで、メタル層７と埋め込み電極（ゲート電極）５とは、容量結合されているため、埋め込み電極（ゲート電極）５に対する印加電圧の制御は、メタル層７に対する印加電圧を制御することにより行われる。これにより、トレンチ３の周辺には、空乏層１２が形成されている。

この際、隣り合うトレンチ３間の領域において、隣り合うトレンチ３の各々の周辺に形成された空乏層１２の一部が互いに重なる。すなわち、隣り合うトレンチ３間の領域において、隣り合うトレンチ３の各々の周辺に形成された空乏層１２が互いに連結された状態となる。これにより、チャネル１１が空乏層１２によって塞がれた状態となるので、チャネル１１を流れる電流が遮断される。したがって、スイッチ装置として機能する半導体装置２０がオフ状態となる。

次に、スイッチ装置として機能する半導体装置２０をオフ状態からオン状態に切り替える場合には、図３に示すように、埋め込み電極（ゲート電極）５（メタル層７）に対して所定の正電位（所定電圧）を印加することによって、トレンチ３の周辺に形成された空乏層１２（図２参照）を消滅させる。これにより、チャネル１１を介して電流を流すことができるので、スイッチ装置として機能する半導体装置２０をオン状態にすることが可能となる。

また、スイッチ装置として機能する半導体装置２０をオン状態からオフ状態に切り替える場合には、埋め込み電極（ゲート電極）５（メタル層７）に対する所定の正電位（所定電圧）の印加を解除する。これにより、図２に示した状態に戻るので、スイッチ装置として機能する半導体装置２０をオフ状態にすることが可能となる。

第１の実施形態では、上記のように、埋め込み電極（ゲート電極）５と容量結合されたメタル層７を複数のトレンチ３の各々の内部に形成することによって、複数のトレンチ３の各々の内部に埋め込み電極（ゲート電極）５と直列に接続されたキャパシタ（コンデンサ）を形成することができるので、複数のトレンチ３の各々の内部における埋め込み電極（ゲート電極）５の合計静電容量（ゲート入力容量）を小さくすることができる。これにより、埋め込み電極（ゲート電極）５に対する印加電圧を制御することによって、オフ状態からオン状態への切り替え、または、その逆の切り替えを行う際に、オン／オフの切り替え速度を速くすることができる。すなわち、スイッチング速度を高速化することができる。また、埋め込み電極（ゲート電極）５の合計静電容量（ゲート入力容量）を小さくすることができるので、埋め込み電極（ゲート電極）５の閾値電圧を高くすることができる。

また、第１の実施形態では、複数のトレンチ３の各々の周辺に形成される全ての空乏層１２でチャネル（隣り合うトレンチ３間の各領域）１１を塞ぐことにより、チャネル（隣り合うトレンチ３間の各領域）１１を流れる電流が遮断される一方、複数のトレンチ３の各々の周辺に形成された全ての空乏層１２を消滅させることにより、チャネル（隣り合うトレンチ３間の各領域）１１を介して電流が流れるように構成することによって、トレンチ３の周辺に形成される空乏層１２の形成状態は埋め込み電極（ゲート電極）５に対する印加電圧に応じて変化するので、埋め込み電極（ゲート電極）５に対する印加電圧を制御することにより、オフ状態（チャネル１１を流れる電流が遮断される状態）からオン状態（チャネル１１を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置２０にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ３間の各領域の空乏層１２が消滅した部分の全てをチャネル（電流通路）１１として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、チャネル１１を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、スイッチング速度を高速化させながら、従来の半導体スイッチ装置（ＭＯＳＦＥＴ）と比べて、オン抵抗を大幅に低減することができる。

また、第１の実施形態では、メタル層７の上面上に層間絶縁膜８を形成するとともに、層間絶縁膜８を、その上面がｎ型エピタキシャル層２の上面と同一面となるように各トレンチ３内に形成することによって、互いに隣り合うトレンチ３に形成された層間絶縁膜８において、一方のトレンチ３に形成された層間絶縁膜８と隣り合う他方のトレンチ３に形成された層間絶縁膜８とが接触するのを抑制することができる。このため、互いに隣り合うトレンチ３間の間隔（ｂ）を、複数のトレンチ３の各々の周辺に空乏層１２を形成した時に、隣り合うトレンチ３の各々に形成された空乏層１２の一部が互いに重なり合うように容易に設定することができる。

また、第１の実施形態では、シリコン酸化膜６の厚みを、シリコン酸化膜４の厚み以上に構成することによって、シリコン酸化膜６における絶縁破壊を抑制することができるので、シリコン酸化膜６の絶縁破壊に起因して、半導体装置２０の耐圧特性が低下するという不都合が生じるのを抑制することができる。

また、第１の実施形態では、トレンチ３の配列方向（Ａ方向）におけるメタル層７の幅を、埋め込み電極（ゲート電極）５のＡ方向の幅よりも小さくなるように構成することによって、メタル層７の平面積を小さくすることができるので、埋め込み電極（ゲート電極）５とメタル層７との間の静電容量を小さくすることができる。このため、容易に、埋め込み電極（ゲート電極）の合計静電容量（ゲート入力容量）を小さくすることができる。

また、第１の実施形態では、メタル層７をＷ（タングステン）から構成することによって、容易に、メタル層７をトレンチ３の内部に形成することができるので、容易に、トレンチ３の内部に埋め込み電極（ゲート電極）５と直列に接続されたキャパシタ（コンデンサ）を形成することができる。

図４〜図１３は、図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。次に、図１、および、図４〜図１３を参照して、本発明の第１の実施形成に係る半導体装置２０の製造方法について説明する。

先ず、ｎ型不純物が高濃度で導入されたｎ⁺型シリコン基板１の上面上に、エピタキシャル成長法などによって、約１μｍ〜約１０μｍの厚み（ａ）（図１参照）を有するとともに、ｎ⁺型シリコン基板１よりも低い濃度（たとえば、約５×１０¹⁵ｃｍ^-3〜約１．０×１０¹⁸ｃｍ^-3）でｎ型不純物が導入されたｎ型シリコンからなるｎ型エピタキシャル層２を成長させる。次に、図４に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ｎ型エピタキシャル層２の所定領域に複数のトレンチ３を形成する。この際、複数のトレンチ３は、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向に沿って延びるように細長状に形成する。また、複数のトレンチ３は、図１に示したように、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向と直交する方向（Ａ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔（ｂ）を隔てて配列する。さらに、複数のトレンチ３は、その各々の溝深さ（ｃ）を、ｎ型エピタキシャル層２の厚み（ａ）よりも小さくなるように、約０．５μｍ〜約５μｍに形成するとともに、複数のトレンチ３のＡ方向の幅（ｄ）を、約０．１μｍ〜約１μｍに形成する。

次に、エッチングによってｎ型エピタキシャル層２に加わった欠陥を除去する。具体的には、犠牲酸化を行うとともに、その犠牲酸化により形成された表面酸化物層（ＳｉＯ₂層：図示せず）をエッチングにより除去する。

続いて、ｎ⁺型シリコン基板１を熱酸化処理することにより、図５に示すように、表面酸化物（ＳｉＯ₂）層４ａを成長させる。これにより、ＳｉＯ₂からなるシリコン酸化膜４（４ａ）が、トレンチ３の内壁（底面および側面）を覆うように形成される。この際、シリコン酸化膜４（４ａ）は、約１０ｎｍ〜約１００ｎｍの厚みに成長させる。

次に、図６に示すように、ＣＶＤ法などを用いて、不純物の導入により導電化されたポリシリコン層５ａを全面に形成する。そして、図７に示すように、エッチバックにより、ポリシリコン層５ａの所定領域を除去する。これにより、各々のトレンチ３内におけるポリシリコン層５ａの上面（エッチバック面）が、ｎ型エピタキシャル層２の上面よりも下方に形成され、トレンチ３内に、ポリシリコンからなる埋め込み電極（ゲート電極）５が形成される。

その後、図８に示すように、ＳｉＯ₂層６ａを全面に形成する。そして、図９に示すように、蒸着法などによって、全面にＷ（タングステン）から構成されるメタル層７ａを形成する。

続いて、図１０に示すように、メタルエッチバックによりメタル層７ａの所定領域を除去することによって、トレンチ３の内部にメタル層７を形成する。次に、図１１に示すように、ＳｉＯ₂層８ａを全面に形成する。そして、エッチバックにより、ｎ型エピタキシャル層２の上面が露出するまで、ＳｉＯ₂層８ａ、ＳｉＯ₂層６ａおよび表面酸化物層４ａを除去する。これにより、図１２に示すように、埋め込み電極（ゲート電極）５の上面上に、その上面がｎ型エピタキシャル層２の上面と実質的に同一面となる層間絶縁膜８が形成されるとともに、ｎ型エピタキシャル層２の上面が平坦化される。また、埋め込み電極（ゲート電極）５の上方にシリコン酸化膜６を介してメタル層７が形成される。

次に、図１３に示すように、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ａを形成する。そして、図１に示したように、ｎ型エピタキシャル層２の上面上に、複数のトレンチ３の各々の開口端を覆うように、Ａｌ層からなるソース電極９を形成する。最後に、ｎ⁺型シリコン基板１の裏面（下面）上に、複数の金属層が積層された多層構造体からなるドレイン電極１０を形成する。このようにして、図１に示した本発明の第１の実施形態に係る半導体装置２０が形成される。

（第２の実施形態）
図１４は、本発明の第２の実施形態に係る半導体装置の構造を示した断面図である。次に、図１４を参照して、本発明の第２の実施形態に係る半導体装置３０の構造について説明する。

この第２の実施形態に係る半導体装置３０では、複数のトレンチ３の各々の内面上に、シリコン酸化膜４を介してｐ型ポリシリコンからなる埋め込み電極５がそれぞれ形成されている。そして、複数の埋め込み電極５は、互いに別個に電圧が印加される２種類の埋め込み電極５ａおよび５ｂに分けられている。一方の埋め込み電極５ａは、所定の制御信号（オン／オフの切り替えを行うための信号）に対応する電圧が印加されるように構成されている。また、他方の埋め込み電極５ｂは、ソース電極９に電気的に接続されている。すなわち、他方の埋め込み電極５ｂは、ソース電極９と同電位となるように構成されている。また、埋め込み電極５ａおよび５ｂは、Ａ方向に１つずつ交互に配置されている。したがって、２つの埋め込み電極５ａ（５ｂ）の間に１つの埋め込み電極５ｂ（５ａ）が配置されていることになる。なお、埋め込み電極５ａおよび５ｂは、それぞれ、本発明の「第１埋め込み電極」および「第２埋め込み電極」の一例である。

また、埋め込み電極５ａが埋め込まれたトレンチ３（以下、トレンチ３ａと言う）では、埋め込み電極５ａの上方に、Ｗ（タングステン）から構成されるメタル層７がシリコン酸化膜６を介して形成されている。このメタル層７は、埋め込み電極５ａと容量結合されている。また、トレンチ３ａにおけるメタル層７の上方の部分には、シリコン酸化膜からなる層間絶縁膜８（８ａ）が形成されている。一方、埋め込み電極５ｂが埋め込まれたトレンチ３（以下、トレンチ３ｂと言う）では、埋め込み電極５ｂの上方の部分に、メタル層７が形成されずにＳｉＯ₂からなる層間絶縁膜８（８ｂ）が形成されている。なお、第２の実施形態に係る半導体装置３０のその他の構造は、上記した第１の実施形態に係る半導体装置２０の構造と同様である。

図１５は、本発明の第２の実施形態に係る半導体装置の動作を説明するための断面図である。次に、図１４および図１５を参照して、本発明の第２の実施形態に係る半導体装置３０の動作について説明する。なお、以下の動作説明では、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとする。

まず、オフ状態の場合には、図１４に示すように、埋め込み電極５ｂがソース電極９に電気的に接続されているため、埋め込み電極５ｂに対して負電位が印加されることになる。したがって、埋め込み電極５ｂが埋め込まれたトレンチ３（３ｂ）の周辺には、多数キャリアが減少した状態となっている。すなわち、トレンチ３ｂの周辺には、オン状態およびオフ状態にかかわらず、空乏層１２（１２ｂ）が形成されている。また、オフ状態の場合には、埋め込み電極５ａが埋め込まれたトレンチ３（３ａ）の周辺に存在する多数キャリアが減少するように、埋め込み電極５ａに対する印加電圧が制御されている。これにより、トレンチ３ａの周辺にも、トレンチ３ｂの周辺に形成された空乏層１２（１２ｂ）と同様の空乏層１２（１２ａ）が形成されている。

この際、トレンチ３ａとトレンチ３ｂとの間の領域では、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層１２ａおよび１２ｂの一部が互いに重なる。すなわち、トレンチ３ａとトレンチ３ｂとの間の領域では、空乏層１２ａおよび１２ｂが互いに連結された状態となる。これにより、チャネル（電流通路）３１が空乏層１２ａおよび１２ｂによって遮断された状態となるので、チャネル（電流通路）３１を介して流れる電流を遮断することができる。したがって、半導体装置３０がオフ状態となる。

そして、オフ状態からオン状態に切り替える場合には、図１５に示すように、埋め込み電極５ａに対して所定の正電位を印加することによって、トレンチ３ａの周辺に形成された空乏層１２ａ（図１４参照）を消滅させる。すなわち、チャネル（電流通路）３１の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図１５中の矢印方向に電流を流すことができるので、半導体装置３０をオン状態にすることが可能となる。

また、半導体装置３０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図１４に示した状態に戻るので、半導体装置３０をオフ状態にすることが可能となる。

この第２の実施形態の効果は、上記第１の実施形態の効果と同様である。

（第３の実施形態）
図１６は、本発明の第３の実施形態に係る半導体装置の構造を示した断面図である。次に、図１６を参照して、本発明の第３の実施形態に係る半導体装置４０の構造について説明する。

第３の実施形態に係る半導体装置４０では、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）と、ソース電極４１の一部（以下、埋め込み部４１ａと言う）が埋め込まれたトレンチ３（３ｃ）とが設けられている。このトレンチ３ａおよび３ｃは、互いに所定の間隔を隔てて１つずつ交互に配列されている。また、ソース電極４１の埋め込み部４１ａは、トレンチ３ｃの内部において、エピタキシャル層２に対してショットキー接触している。なお、ソース電極４１の埋め込み部４１ａは、本発明の「第２埋め込み電極」の一例である。

そして、第３の実施形態では、ソース電極４１とドレイン電極１０との間に電圧が印加された場合、ソース電極４１とドレイン電極１０との間を流れる電流は、トレンチ３ａとトレンチ３ｃとの間の各領域を通過することになる。すなわち、第３の実施形態では、トレンチ３ａとトレンチ３ｃとの間の各領域がチャネル（電流通路）４２として機能することになる。

なお、トレンチ３ａの内部には、上記第２の実施形態と同様、埋め込み電極５ａの上方に、Ｗ（タングステン）から構成されるメタル層７が形成されている。

この第３の実施形態に係る半導体装置４０のその他の構造は、上記第１の実施形態に係る半導体装置２０の構造と同様である。

図１７は、本発明の第３の実施形態に係る半導体装置の動作を説明するための断面図である。次に、図１６および図１７を参照して、本発明の第３の実施形態に係る半導体装置４０の動作について説明する。

なお、以下の動作説明では、ソース電極４１およびドレイン電極１０の各々に負電位および正電位が印加されているとする。すなわち、ソース電極４１の埋め込み部４１ａが埋め込まれたトレンチ３ｃの周辺には、オン状態およびオフ状態にかかわらず、空乏層１２（１２ｃ）が形成されている。

まず、オフ状態の場合には、図１６に示すように、トレンチ３ａの周辺に空乏層１２（１２ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、チャネル（電流通路）４２が空乏層１２ａおよび１２ｃによって塞がれた状態となるので、チャネル（電流通路）４２を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１７に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１６に示した空乏層１２ａを消滅させる。これにより、チャネル（電流通路）４２の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図１７中の矢印方向に電流を流すことができる。

また、半導体装置４０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図１６に示した状態に戻るので、半導体装置４０をオフ状態にすることが可能となる。

この第３の実施形態の効果は、上記第１の実施形態の効果と同様である。

（第４の実施形態）
図１８は、本発明の第４の実施形態に係る半導体装置の構造を示した断面図である。次に、図１８を参照して、本発明の第４の実施形態に係る半導体装置５０の構造について説明する。

第４の実施形態に係る半導体装置５０では、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）に加えて、ｐ型不純物が高濃度で導入されたｐ⁺型拡散領域５１がさらに設けられている。このｐ⁺型拡散領域５１は、隣り合うトレンチ３（３ａ）間の各領域に、トレンチ３（３ａ）に対して所定の間隔を隔てて１つずつ配置されている。また、ｐ⁺型拡散領域５１は、ソース電極９に対してオーミック接触している。なお、ｐ⁺型拡散領域５１は、本発明の「逆導電型の拡散領域」の一例である。

そして、第４の実施形態では、ソース電極９とドレイン電極１０との間に電圧が印加された場合、ソース電極９とドレイン電極１０との間を流れる電流は、トレンチ３（３ａ）とｐ⁺型拡散領域５１との間の各領域を通過することになる。すなわち、第４の実施形態では、トレンチ３（３ａ）とｐ⁺型拡散領域５１との間の各領域がチャネル（電流通路）５２として機能することになる。

なお、トレンチ３（３ａ）の内部には、上記第２および第３の実施形態と同様、埋め込み電極５ａの上方に、Ｗ（タングステン）から構成されるメタル層７が形成されている。

この第４の実施形態に係る半導体装置５０のその他の構造は、上記第１の実施形態に係る半導体装置２０の構造と同様である。

図１９は、本発明の第４の実施形態に係る半導体装置の動作を説明するための断面図である。次に、図１８および図１９を参照して、本発明の第４の実施形態に係る半導体装置５０の動作について説明する。

なお、以下の動作説明では、ソース電極９およびドレイン電極１０の各々に負電位および正電位が印加されているとする。すなわち、ｐ⁺型拡散領域５１の周辺には、オン状態およびオフ状態にかかわらず、空乏層１２（１２ｄ）が形成されている。

まず、オフ状態の場合には、図１８に示すように、トレンチ３ａの周辺に空乏層１２（１２ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、チャネル（電流通路）５２が空乏層１２ａおよび１２ｄによって塞がれた状態となるので、チャネル（電流通路）５２を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１９に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１８に示した空乏層１２ａを消滅させる。これにより、チャネル（電流通路）５２の埋め込み電極５ａ側（トレンチ３ａ側）の部分を介して図１９の矢印方向に電流を流すことができる。

また、半導体装置５０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図１８に示した状態に戻るので、半導体装置５０をオフ状態にすることが可能となる。

この第４の実施形態の効果は、上記第１の実施形態の効果と同様である。

（第５の実施形態）
図２０は、本発明の第５の実施形態に係る半導体装置の構造を示した断面図である。次に、図２０を参照して、この第５の実施形態に係る半導体装置６０では、トレンチ３の内部に埋め込み電極（ゲート電極）５が埋め込まれたトレンチゲート型のＭＯＳＦＥＴに構成されている。すなわち、この第５の実施形態に係る半導体装置６０では、隣り合うトレンチ３間の各領域において、高濃度領域（ソース領域）２ａとｎ型エピタキシャル層２の低濃度領域（ドレイン領域）２ｃとの間にｐ型不純物領域２ｂが形成されている。

第５の実施形態では、メタル層７に所定の正電位を印加すると、メタル層７と埋め込み電極（ゲート電極）５とが容量結合されているため、埋め込み電極（ゲート電極）５に対して所定の正電位が印加される。このため、ｐ型不純物領域２ｂの少数キャリア（電子）がトレンチ３側に引き寄せられるので、ｐ型不純物領域２ｂのトレンチ３の周辺に、低濃度領域（ドレイン領域）２ｃと高濃度領域（ソース領域）２ａとを接続するような反転層１３が形成される。この反転層１３を介して、ソース電極９とドレイン電極１０との間に電流を流すことが可能となるので、半導体装置６０がオン状態となる。その一方、メタル層７に対する所定の正電位の印加を解除すると、埋め込み電極（ゲート電極）５に対する所定の正電位の印加が解除されるので、反転層１３が消滅する。これにより、ソース電極９とドレイン電極１０との間における電流の流れを遮断することが可能となるので、半導体装置６０がオフ状態となる。

なお、第５の実施形態に係る半導体装置６０の他の構成は、上記第１の実施形態に係る半導体装置２０と同様である。

第５の実施形態では、上記のように、埋め込み電極（ゲート電極）５と容量結合されたメタル層７を複数のトレンチ３の各々の内部に形成することによって、複数のトレンチ３の各々の内部に埋め込み電極（ゲート電極）５と直列に接続されたキャパシタ（コンデンサ）を形成することができるので、複数のトレンチ３の各々の内部における埋め込み電極（ゲート電極）５の合計静電容量（ゲート入力容量）を小さくすることができる。これにより、埋め込み電極（ゲート電極）５に対する印加電圧を制御することによって、オフ状態からオン状態への切り替え、または、その逆の切り替えを行う際に、オン／オフの切り替え速度を速くすることができる。すなわち、スイッチング速度を高速化することができる。

また、第５の実施形態では、メタル層７の上面上に層間絶縁膜８を形成するとともに、層間絶縁膜８を、その上面がｎ型エピタキシャル層２の上面と同一面となるように各トレンチ３内に形成することによって、互いに隣り合うトレンチ３に形成された層間絶縁膜８において、一方のトレンチ３に形成された層間絶縁膜８と隣り合う他方のトレンチ３に形成された層間絶縁膜８とが接触するのを抑制することができる。このため、互いに隣り合うトレンチ３間の間隔（ｂ）を、容易に短くすることができるので、互いに隣り合うトレンチ３間の間隔（ｂ）を短くすることによって、単位面積あたりのトレンチ密度を大きくすることができる。その結果、反転層１３の合計面積を大きくすることができるので、スイッチング速度を高速化させながら、オン抵抗を低減することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。

たとえば、上記第１〜第５の実施形態では、シリコン基板上に形成されたエピタキシャル層にトレンチなどを形成した例を示したが、本発明はこれに限らず、シリコン基板（半導体基板）上にエピタキシャル層を形成することなく、直接シリコン基板（半導体基板）にトレンチなどを形成するようにしてもよい。また、シリコン基板上に形成されたエピタキシャル層にトレンチなどを形成した後、シリコン基板を研磨等で除去するようにしてもよい。

また、上記第１〜第５の実施形態では、ｎ⁺型シリコン基板上に、ｎ型エピタキシャル層を形成した構成を示したが、本発明はこれに限らず、ｐ⁺型シリコン基板上に、ｐ型エピタキシャル層を形成した構成にしてもよい。すなわち、導電型を全て逆にした構成にしてもよい。

また、上記第１〜第５の実施形態では、トレンチの内部にメタル層を１層形成した例を示したが、本発明はこれに限らず、図２１に示すように、トレンチ３の内部にシリコン酸化膜６を介して形成されるメタル層７を２層設けてもよい。また、メタル層７を２層以上設けるようにしてもよい。

また、上記第１〜第５の実施形態では、メタル層の幅を埋め込み電極の幅よりも小さくなるように構成した例を示したが、本発明はこれに限らず、メタル層の幅と埋め込み電極の幅とが同じ大きさになるように構成してもよい。

また、上記第１〜第５の実施形態では、メタル層をＷ（タングステン）から構成した例を示したが、本発明はこれに限らず、Ｗ（タングステン）以外の導電性材料から構成してもよい。たとえば、メタル層を、Ｔｉ（チタン）から構成してもよいし、ＴｉとＴｉＮとの積層構造材料から構成してもよい。また、メタル層に換えて、導電性を有するポリシリコンなどの導電体層をトレンチ内部に形成してもよい。

また、上記第１〜第５の実施形態では、埋め込み電極をｐ型ポリシリコンから構成した例を示したが、本発明はこれに限らず、ｐ型ポリシリコン以外に、金属などを用いることもできる。たとえば、埋め込み電極に用いる金属材料としては、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銀（Ａｇ）、白金（Ｐｔ）および鉛（Ｐｂ）などがあげられる。また、これらの金属材料は、１種または２種以上組み合わせて用いることができる。さらに、ポリシリコンおよび金属材料の双方を含んでいてもよい。

また、上記第１〜第５の実施形態では、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるように形成した例を示したが、本発明はこれに限らず、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面から突出するように形成してもよいし、その上面がエピタキシャル層の上面よりも下方（トレンチ内部側）に位置するように形成してもよい。

また、上記第１〜第５実施形態では、トレンチの溝深さがｎ型エピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがｎ型エピタキシャル層を貫通してｎ⁺型シリコン基板にまで達するように構成してもよい。すなわち、トレンチの溝深さを、約１２μｍ程度に構成してもよい。

また、上記第１および第５の実施形態では、複数のトレンチの各々の内部にメタル層を形成した例を示したが、本発明はこれに限らず、複数のトレンチの全てにメタル層が形成されていなくてもよい。

本発明の第１の実施形態に係る半導体装置の構造を示した断面図である。 本発明の第１の実施形態に係る半導体装置の動作を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の動作を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 図１に示した本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示した断面図である。 本発明の第２の実施形態に係る半導体装置の動作を説明するための断面図である。 本発明の第３の実施形態に係る半導体装置の構造を示した断面図である。 本発明の第３の実施形態に係る半導体装置の動作を説明するための断面図である。 本発明の第４の実施形態に係る半導体装置の構造を示した断面図である。 本発明の第４の実施形態に係る半導体装置の動作を説明するための断面図である。 本発明の第５の実施形態に係る半導体装置の構造を示した断面図である。 本発明の変形例による半導体装置の構造の一部を示した断面図である。 特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。

符号の説明

１ ｎ⁺型シリコン基板（一導電型の半導体層）
２ ｎ型エピタキシャル層（一導電型の半導体層）
３、３ａ、３ｂ、３ｃ トレンチ
４ シリコン酸化膜（第３絶縁膜）
５ 埋め込み電極
５ａ 埋め込み電極（第１埋め込み電極）
５ｂ 埋め込み電極（第２埋め込み電極）
６ シリコン酸化膜（第１絶縁膜）
７ メタル層（導電体層）
８、８ａ、８ｂ 層間絶縁膜（第２絶縁膜）
９、４１ ソース電極
１０ ドレイン電極
１１、３１、４２、５２ チャネル（電流通路）
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ 空乏層
１３ 反転層
２０、３０、４０、５０、６０ 半導体装置
４１ａ 埋め込み部（第２埋め込み電極）
５１ ｐ⁺型拡散領域（逆導電型の拡散領域）

Claims (13)

1. 互いに所定の間隔を隔てて配列された複数のトレンチを有する一導電型の半導体層と、
   前記複数のトレンチの各々に埋め込まれた複数の埋め込み電極と、
   前記複数のトレンチの少なくとも１つの内部に形成され、前記埋め込み電極の上方に第１絶縁膜を介して配設されることにより、前記埋め込み電極と容量結合された導電体層とを備えることを特徴とする、半導体装置。
2. 前記半導体層は、隣り合う前記トレンチ間の各領域が電流通路となるように構成されているとともに、前記複数のトレンチの周辺に形成された空乏層によって、隣り合う前記トレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより前記電流通路が開くように構成されていることを特徴とする、請求項１に記載の半導体装置。
3. 前記導電体層が、前記複数のトレンチの各々の内部に形成されており、前記埋め込み電極とそれぞれ容量結合されていることを特徴とする、請求項１または２に記載の半導体装置。
4. 前記導電体層の上面上には、第２絶縁膜が形成されており、
   前記第２絶縁膜は、その上面が前記半導体層の上面と同一面となるように前記トレンチ内に形成されていることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
5. 前記複数の埋め込み電極のうちの所定の埋め込み電極は、第３絶縁膜を介して前記トレンチの内面上に形成されており、
   前記第１絶縁膜の厚みは、前記第３絶縁膜の厚み以上であることを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
6. 前記トレンチの配列方向における前記導電体層の幅は、前記埋め込み電極の幅よりも小さいことを特徴とする、請求項１〜５のいずれかに記載の半導体装置。
7. 前記導電体層は、金属材料から構成されていることを特徴とする、請求項１〜６のいずれかに記載の半導体装置。
8. 前記導電体層は、Ｗ、Ｔｉ、および、ＴｉＮより選択された、少なくとも１つの金属材料から構成されていることを特徴とする、請求項７に記載の半導体装置。
9. 前記複数のトレンチは、それぞれ、前記半導体層の上面と平行で、かつ、前記トレンチの配列方向と直交する方向に、互いに平行に延びるように細長状に形成されていることを特徴とする、請求項１〜８のいずれかに記載の半導体装置。
10. 前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする、請求項２〜９のいずれか１項に記載の半導体装置。
11. 前記複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、
    前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項２〜９のいずれか１項に記載の半導体装置。
12. 前記第２埋め込み電極は、前記トレンチの内部において、前記半導体層に対してショットキー接触していることを特徴とする、請求項１１に記載の半導体装置。
13. 前記半導体層の前記隣り合うトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散領域をさらに備え、
    前記トレンチおよび前記拡散領域の各々の周辺に形成される空乏層で、前記隣り合うトレンチ間の各領域が塞がれることにより、前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層が消滅することにより、前記電流通路が開くように構成されていることを特徴とする、請求項２〜９のいずれか１項に記載の半導体装置。

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