JPH09260645A - 半導体装置 - Google Patents
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- H01L2924/11—Device type
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- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
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Abstract
(57)【要約】
【課題】 オン抵抗を低減した半導体装置を提供する。
【解決手段】 一導電型のドレイン領域14に規則的に
配列された反対導電型ボディ領域13と、前記ボディ領
域13内に配置された一導電型のソース領域14と、前
記ソース領域14とドレイン領域間にチャネルを形成す
るゲート電極16と、前記ソース領域14をで共通接続
するソース電極15とを備えた半導体素子であって、前
記ソース電極15の膜厚を4μ〜10μの範囲内に設定
し、前記ソース電極15とソースリード端子23をワイ
ヤ24で接続している。
配列された反対導電型ボディ領域13と、前記ボディ領
域13内に配置された一導電型のソース領域14と、前
記ソース領域14とドレイン領域間にチャネルを形成す
るゲート電極16と、前記ソース領域14をで共通接続
するソース電極15とを備えた半導体素子であって、前
記ソース電極15の膜厚を4μ〜10μの範囲内に設定
し、前記ソース電極15とソースリード端子23をワイ
ヤ24で接続している。
Description
【0001】
【発明の属する分野】本発明は、半導体装置に関し、特
に低オン抵抗の半導体装置に好適に利用できるものであ
る。
に低オン抵抗の半導体装置に好適に利用できるものであ
る。
【0002】
【従来の技術】図5は、従来の一般的な半導体装置(パ
ワーMOSFET)を示す断面図である。N+型のシリコン半
導体基板1にはN-型のエピタキシャル層2を有してい
る。ドレイン領域となるN+型のエピタキシャル層2に
は、多数の規則的に配列されたP型のボディ領域3を備
えており、P型のボディ領域3内にはN+型のソース領域
が形成され、個々のセルを構成している。相隣接するボ
ディ領域3、3間には、薄いゲート絶縁膜を介して多結
晶シリコンからなるゲート電極6が配置されている。そ
して、表面にアルミ膜を堆積したソース電極5は、ソー
ス領域5A及びボディ領域3を短絡した状態で接続され
る。
ワーMOSFET)を示す断面図である。N+型のシリコン半
導体基板1にはN-型のエピタキシャル層2を有してい
る。ドレイン領域となるN+型のエピタキシャル層2に
は、多数の規則的に配列されたP型のボディ領域3を備
えており、P型のボディ領域3内にはN+型のソース領域
が形成され、個々のセルを構成している。相隣接するボ
ディ領域3、3間には、薄いゲート絶縁膜を介して多結
晶シリコンからなるゲート電極6が配置されている。そ
して、表面にアルミ膜を堆積したソース電極5は、ソー
ス領域5A及びボディ領域3を短絡した状態で接続され
る。
【0003】上述した半導体装置は、通常、金属をベー
スとした基板またはTAB上に実装され、ゲート電極、
ソース電極がそれぞれ、周辺に配置された導電パターン
又はリード端子とワイヤで電気的に接続され、所定出力
の電流を周辺回路に供給する。
スとした基板またはTAB上に実装され、ゲート電極、
ソース電極がそれぞれ、周辺に配置された導電パターン
又はリード端子とワイヤで電気的に接続され、所定出力
の電流を周辺回路に供給する。
【0004】
【発明が解決しようとする課題】かかる半導体装置は、
大電流化に対応するためにオン抵抗(RDS)の低減が行
われている。半導体素子デバイスのオン抵抗は、一般的
に図6に示すように、チャネル抵抗(RCH)、エピタキ
シャル層(REPI)、基板抵抗(RSUB)の和であり、更
に詳細には、ソース電極の配線抵抗も含まれ、半導体装
置全体のオン抵抗を考えるときはワイヤの配線抵抗をも
考慮される。このオン抵抗を低減させるために、半導体
素子のセルサイズの小型化及び各セルの微細化によっ
て、チャネル抵抗(RCH)の抵抗値を低減させることが
行われている。
大電流化に対応するためにオン抵抗(RDS)の低減が行
われている。半導体素子デバイスのオン抵抗は、一般的
に図6に示すように、チャネル抵抗(RCH)、エピタキ
シャル層(REPI)、基板抵抗(RSUB)の和であり、更
に詳細には、ソース電極の配線抵抗も含まれ、半導体装
置全体のオン抵抗を考えるときはワイヤの配線抵抗をも
考慮される。このオン抵抗を低減させるために、半導体
素子のセルサイズの小型化及び各セルの微細化によっ
て、チャネル抵抗(RCH)の抵抗値を低減させることが
行われている。
【0005】セルサイズの微細化等によって、半導体素
子デバイスのオン抵抗を低減させた場合であっても、上
記したように、ソース電極、及びワイヤの自己配線抵抗
が影響を及ぼしオン抵抗の低減化の妨げとなり、ワイヤ
接続を行った後の半導体装置自体のオン抵抗を低減化し
た超低オン抵抗の半導体装置を提供することが困難であ
った。
子デバイスのオン抵抗を低減させた場合であっても、上
記したように、ソース電極、及びワイヤの自己配線抵抗
が影響を及ぼしオン抵抗の低減化の妨げとなり、ワイヤ
接続を行った後の半導体装置自体のオン抵抗を低減化し
た超低オン抵抗の半導体装置を提供することが困難であ
った。
【0006】かかる課題は、オン抵抗が比較的大きい、
例えば、30mΩ以上もある半導体素子においては、半
導体装置全体のオン抵抗成分の内、配線の抵抗値のしめ
る割合が比較的小さいためにある程度無視することがで
きる。しかし、半導体素子のオン抵抗が小さい、例え
ば、1〜29mΩの半導体素子デバイスにおいては、半
導体装置の全オン抵抗成分の内、ワイヤ等の配線抵抗成
分の占める割合が大きいために、ワイヤ等の配線抵抗が
無視できなくなり、それらの配線抵抗を低減化させるこ
とにより半導体装置全体のオン抵抗の低減化がおこなう
ことができる。
例えば、30mΩ以上もある半導体素子においては、半
導体装置全体のオン抵抗成分の内、配線の抵抗値のしめ
る割合が比較的小さいためにある程度無視することがで
きる。しかし、半導体素子のオン抵抗が小さい、例え
ば、1〜29mΩの半導体素子デバイスにおいては、半
導体装置の全オン抵抗成分の内、ワイヤ等の配線抵抗成
分の占める割合が大きいために、ワイヤ等の配線抵抗が
無視できなくなり、それらの配線抵抗を低減化させるこ
とにより半導体装置全体のオン抵抗の低減化がおこなう
ことができる。
【0007】しかしながら、従来では、図示しないがソ
ース電極とソースリード端子を接続するワイヤ線の本数
を増加させることによって、装置のオン抵抗の低減化を
行っていたが、ボンディング領域の制限、あるいは、ワ
イヤ線の長さが長くなり周辺ノイズを拾う恐れがあり、
信頼性が低下するという課題があった。本発明は、上述
した事情に鑑みて成されたものであり、ワイヤ等の配線
抵抗をも考慮した超低オン抵抗の半導体装置を提供する
ことを目的とする。
ース電極とソースリード端子を接続するワイヤ線の本数
を増加させることによって、装置のオン抵抗の低減化を
行っていたが、ボンディング領域の制限、あるいは、ワ
イヤ線の長さが長くなり周辺ノイズを拾う恐れがあり、
信頼性が低下するという課題があった。本発明は、上述
した事情に鑑みて成されたものであり、ワイヤ等の配線
抵抗をも考慮した超低オン抵抗の半導体装置を提供する
ことを目的とする。
【0008】
【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の構成を採用した。即ち、第1の構
成は、一導電型のドレイン領域に規則的に配列された反
対導電型ボディ領域と、前記ボディ領域内に配置された
一導電型のソース領域と、前記ソース領域とドレイン領
域間にチャネルを形成するゲート電極と、前記ソース領
域をで共通接続するソース電極とを備えた半導体素子で
あって、前記ソース電極の膜厚を4μ〜10μの範囲内
に設定し、前記ソース電極とソースリード端子をワイヤ
で接続したたことを特徴とする。
決するために、以下の構成を採用した。即ち、第1の構
成は、一導電型のドレイン領域に規則的に配列された反
対導電型ボディ領域と、前記ボディ領域内に配置された
一導電型のソース領域と、前記ソース領域とドレイン領
域間にチャネルを形成するゲート電極と、前記ソース領
域をで共通接続するソース電極とを備えた半導体素子で
あって、前記ソース電極の膜厚を4μ〜10μの範囲内
に設定し、前記ソース電極とソースリード端子をワイヤ
で接続したたことを特徴とする。
【0009】ここで、前記半導体素子のオン抵抗は、比
較的低抵抗な、具体的には、1〜30mΩであることを
特徴としている。一方、前記ソース電極は同一あるいは
異種の金属の2層構造としてもよい。次に、第2の構成
は、一導電型のドレイン領域に規則的に配列された反対
導電型ボディ領域と、前記ボディ領域内に配置された一
導電型のソース領域と、前記ソース領域とドレイン領域
間にチャネルを形成するゲート電極と、前記ソース領域
をで共通接続するソース電極とを備えた半導体素子であ
って、前記ソース電極とソースリード端子を接続するワ
イヤの前記ソース電極との接触領域を連続的に長く形成
し長形状となるようにしたことを特徴とする。
較的低抵抗な、具体的には、1〜30mΩであることを
特徴としている。一方、前記ソース電極は同一あるいは
異種の金属の2層構造としてもよい。次に、第2の構成
は、一導電型のドレイン領域に規則的に配列された反対
導電型ボディ領域と、前記ボディ領域内に配置された一
導電型のソース領域と、前記ソース領域とドレイン領域
間にチャネルを形成するゲート電極と、前記ソース領域
をで共通接続するソース電極とを備えた半導体素子であ
って、前記ソース電極とソースリード端子を接続するワ
イヤの前記ソース電極との接触領域を連続的に長く形成
し長形状となるようにしたことを特徴とする。
【0010】ここで、前記半導体素子のオン抵抗は、比
較的低抵抗な、具体的には、1〜30mΩであることを
特徴としている。
較的低抵抗な、具体的には、1〜30mΩであることを
特徴としている。
【0011】
(1)第1の実施形態 図1は、本発明を構成する半導体素子(パワーMOSFET)
を示す断面図である。N+型のシリコン半導体基板11
にはN-型のエピタキシャル層12を有している。ドレイ
ン領域となるN-型のエピタキシャル層12には、多数の
規則的に配列されたP型のボディ領域13を備えてお
り、P型のボディ領域13内にはN+型のソース領域が形
成され、個々のセルを構成している。
を示す断面図である。N+型のシリコン半導体基板11
にはN-型のエピタキシャル層12を有している。ドレイ
ン領域となるN-型のエピタキシャル層12には、多数の
規則的に配列されたP型のボディ領域13を備えてお
り、P型のボディ領域13内にはN+型のソース領域が形
成され、個々のセルを構成している。
【0012】相隣接するボディ領域13、13間には、
薄いゲート絶縁膜を介して多結晶シリコンからなるゲー
ト電極16が配置され、ボディ領域13とソース領域間
にチャネル領域が形成される。かかる、チャネル領域
は、オン抵抗を低減させるために微細化されて形成され
る。この図には、図示されないが、セルの外側にガード
リング領域も形成され、オン抵抗の更なる低減化が行わ
れている。
薄いゲート絶縁膜を介して多結晶シリコンからなるゲー
ト電極16が配置され、ボディ領域13とソース領域間
にチャネル領域が形成される。かかる、チャネル領域
は、オン抵抗を低減させるために微細化されて形成され
る。この図には、図示されないが、セルの外側にガード
リング領域も形成され、オン抵抗の更なる低減化が行わ
れている。
【0013】ボディ領域13及びソース領域14は、表
面に堆積されるアルミニウムからなるソース電極15で
短絡状態で接続される。本発明では、ソース電極15の
膜厚を4〜10μ厚に設定し、ソース電極15自体の配
線抵抗の低抵抗化を図り、半導体装置全体のオン抵抗の
増加を抑制するものである。
面に堆積されるアルミニウムからなるソース電極15で
短絡状態で接続される。本発明では、ソース電極15の
膜厚を4〜10μ厚に設定し、ソース電極15自体の配
線抵抗の低抵抗化を図り、半導体装置全体のオン抵抗の
増加を抑制するものである。
【0014】ソース電極15のアルミニウムは通常のス
パッタリング装置を用いて堆積することができ、好まし
い膜厚は、ターゲットとするオン抵抗値によって異なる
が、例えば、5μ程度の膜厚がもっとも好ましい。これ
以上の膜厚のアルミニウムを堆積させ、配線抵抗を更に
低減させることも可能であるが、膜厚をあまり厚くする
と堆積工程で不具合が生じる可能性がある。
パッタリング装置を用いて堆積することができ、好まし
い膜厚は、ターゲットとするオン抵抗値によって異なる
が、例えば、5μ程度の膜厚がもっとも好ましい。これ
以上の膜厚のアルミニウムを堆積させ、配線抵抗を更に
低減させることも可能であるが、膜厚をあまり厚くする
と堆積工程で不具合が生じる可能性がある。
【0015】上述した半導体素子は、金属をベースとし
た基板またはTAB上に固着実装される。この実施例で
は、図2に示す如く、銅ベースのTAB21上にろう材を
介して実装される。かかる、半導体素子のゲート電極1
6、及びソース電極15は、TAB21と分離配置された
金属からなるゲートリード端子22、及びソースリード
端子23にそれぞれワイヤ線24でボンディング接続さ
れる。両端子22、23の間からはTAB21と一体化さ
れたドレインリード端子21Aが導出されている。
た基板またはTAB上に固着実装される。この実施例で
は、図2に示す如く、銅ベースのTAB21上にろう材を
介して実装される。かかる、半導体素子のゲート電極1
6、及びソース電極15は、TAB21と分離配置された
金属からなるゲートリード端子22、及びソースリード
端子23にそれぞれワイヤ線24でボンディング接続さ
れる。両端子22、23の間からはTAB21と一体化さ
れたドレインリード端子21Aが導出されている。
【0016】本発明では、半導体素子のオン抵抗をデバ
イス内部で超低抵抗化している、特にソース電極15の
自己配線抵抗を極力低くしているために、ワイヤ接続後
の半導体装置全体の全オン抵抗成分の内、ワイヤの配線
抵抗成分の割合が大きいときであっても、半導体装置全
体のオン抵抗の増加を抑制することができる。この実施
例では、ソース電極15となるアルミニウム膜の膜厚を
1層で5μ厚に形成したが、図3に示す如く、ソース電
極を同一あるいは異種の金属材料を積層してソース電極
の膜厚を5μあるいはそれ以上の膜厚のソース電極15
を形成することができる。この場合、例えば、一層目を
アルミニウム、二層目を銅でそれぞれ2〜3μ厚に堆積
すればよい。この場合、二層目が銅であるためにアルミ
ワイヤ線を用いてボンディング接続するときにはボンデ
ィング領域上にはニッケルメッキ膜が形成されている。
イス内部で超低抵抗化している、特にソース電極15の
自己配線抵抗を極力低くしているために、ワイヤ接続後
の半導体装置全体の全オン抵抗成分の内、ワイヤの配線
抵抗成分の割合が大きいときであっても、半導体装置全
体のオン抵抗の増加を抑制することができる。この実施
例では、ソース電極15となるアルミニウム膜の膜厚を
1層で5μ厚に形成したが、図3に示す如く、ソース電
極を同一あるいは異種の金属材料を積層してソース電極
の膜厚を5μあるいはそれ以上の膜厚のソース電極15
を形成することができる。この場合、例えば、一層目を
アルミニウム、二層目を銅でそれぞれ2〜3μ厚に堆積
すればよい。この場合、二層目が銅であるためにアルミ
ワイヤ線を用いてボンディング接続するときにはボンデ
ィング領域上にはニッケルメッキ膜が形成されている。
【0017】(2)第2の実施形態 図4は、本発明の他の半導体装置(パワーMOSFET)を示
す断面図である。図4において、半導体素子デバイスの
構造自体は、図1と略同じであり、異なるところは、こ
の実施形態の発明では、ソース電極の膜厚が従来と同じ
様に2〜3μ厚で形成られ、それ以外は図1と同じであ
るために、ここでは説明を省略する。
す断面図である。図4において、半導体素子デバイスの
構造自体は、図1と略同じであり、異なるところは、こ
の実施形態の発明では、ソース電極の膜厚が従来と同じ
様に2〜3μ厚で形成られ、それ以外は図1と同じであ
るために、ここでは説明を省略する。
【0018】この実施形態の特徴とするところは、ソー
ス電極15とソースリード端子22を接続するワイヤ線
24のソース電極15との接触領域を連続的に長くし、
接合部分31が長形状となるようにボンディング接続さ
れているところである。ソース電極15とワイヤ線24
のボンディングは通常のボンディング装置を用いること
ができる。
ス電極15とソースリード端子22を接続するワイヤ線
24のソース電極15との接触領域を連続的に長くし、
接合部分31が長形状となるようにボンディング接続さ
れているところである。ソース電極15とワイヤ線24
のボンディングは通常のボンディング装置を用いること
ができる。
【0019】本発明では、半導体素子のソース電極15
とワイヤ線24の接触領域が大きいために、接合部分3
1の抵抗を従来より低減することができ、ワイヤ線24
の配線抵抗自体を従来より低減させることができる。そ
の結果、オン抵抗を低抵抗化した半導体素子をTAB上に
実装したときであっても、配線抵抗をも含めた全オン抵
抗の抵抗値の増加を抑制することができる。
とワイヤ線24の接触領域が大きいために、接合部分3
1の抵抗を従来より低減することができ、ワイヤ線24
の配線抵抗自体を従来より低減させることができる。そ
の結果、オン抵抗を低抵抗化した半導体素子をTAB上に
実装したときであっても、配線抵抗をも含めた全オン抵
抗の抵抗値の増加を抑制することができる。
【0020】
【発明の効果】以上に説明したように、本発明の半導体
装置によれば、ソース電極の膜厚を厚くし、ソース電極
の自己抵抗を極力低くし、半導体素子のオン抵抗をデバ
イス内部で超低抵抗化していることにより、全オン抵抗
成分の内、ワイヤの配線抵抗成分の割合が大きいときで
あっても、半導体装置全体を見た場合に、オン抵抗の増
加を抑制することができる。その結果、半導体装置の出
力電流の損失を抑制すると共に、発熱を抑制することが
でき、信頼性の優れた半導体装置を提供することができ
る。
装置によれば、ソース電極の膜厚を厚くし、ソース電極
の自己抵抗を極力低くし、半導体素子のオン抵抗をデバ
イス内部で超低抵抗化していることにより、全オン抵抗
成分の内、ワイヤの配線抵抗成分の割合が大きいときで
あっても、半導体装置全体を見た場合に、オン抵抗の増
加を抑制することができる。その結果、半導体装置の出
力電流の損失を抑制すると共に、発熱を抑制することが
でき、信頼性の優れた半導体装置を提供することができ
る。
【0021】又、他の本発明の半導体装置によれば、半
導体素子のソース電極とワイヤ線の接触領域を連続的に
長くボンディング接続することにより、接合領域が大き
くなり、接合部分の抵抗を従来より低減することがで
き、ワイヤ線の配線抵抗自体を従来より低減させること
ができ、半導体装置の全オン抵抗の抵抗値の増加を抑制
することができる。その結果、半導体装置の出力電流の
損失を抑制すると共に、発熱を抑制することができ、信
頼性の優れた半導体装置を提供することができる。
導体素子のソース電極とワイヤ線の接触領域を連続的に
長くボンディング接続することにより、接合領域が大き
くなり、接合部分の抵抗を従来より低減することがで
き、ワイヤ線の配線抵抗自体を従来より低減させること
ができ、半導体装置の全オン抵抗の抵抗値の増加を抑制
することができる。その結果、半導体装置の出力電流の
損失を抑制すると共に、発熱を抑制することができ、信
頼性の優れた半導体装置を提供することができる。
【図1】本発明に用いられる第1の実施形態の半導体素
子の断面図。
子の断面図。
【図2】本発明の第1の実施形態の半導体装置の断面
図。
図。
【図3】本発明に用いられる第2の実施形態の半導体素
子の断面図。
子の断面図。
【図4】本発明に用いられる第2の実施形態の半導体素
子の断面図。
子の断面図。
【図5】従来の半導体素子の断面図。
【図6】従来の半導体素子の断面図。
11 半導体基板 12 エピタキシャル層 13 ボディ領域 14 ソース領域 15 ソース電極 16 ゲート電極 21 TAB 22、23 リード端子 24 ワイヤ線
Claims (4)
- 【請求項1】一導電型のドレイン領域に規則的に配列さ
れた反対導電型ボディ領域と、前記ボディ領域内に配置
された一導電型のソース領域と、前記ソース領域とドレ
イン領域間にチャネルを形成するゲート電極と、前記ソ
ース領域をで共通接続するソース電極とを備えた半導体
素子であって、前記ソース電極の膜厚を4μ〜10μの
範囲内に設定し、前記ソース電極とソースリード端子を
ワイヤで接続したことを特徴とする半導体装置。 - 【請求項2】前記ソース電極は同一あるいは異種の金属
の2層構造であることを特徴とする請求項1記載の半導
体装置。 - 【請求項3】一導電型のドレイン領域に規則的に配列さ
れた反対導電型ボディ領域と、前記ボディ領域内に配置
された一導電型のソース領域と、前記ソース領域とドレ
イン領域間にチャネルを形成するゲート電極と、前記ソ
ース領域をで共通接続するソース電極とを備えた半導体
素子であって、 前記ソース電極とソースリード端子を接続するワイヤの
前記ソース電極との接触領域を連続的に長く形成し長形
状となるようにしたことを特徴とする半導体装置。 - 【請求項4】前記半導体素子のオン抵抗が1mΩで〜3
0mΩであることを特徴とする請求項1乃至請求項3記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8063242A JPH09260645A (ja) | 1996-03-19 | 1996-03-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8063242A JPH09260645A (ja) | 1996-03-19 | 1996-03-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09260645A true JPH09260645A (ja) | 1997-10-03 |
Family
ID=13223573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8063242A Pending JPH09260645A (ja) | 1996-03-19 | 1996-03-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09260645A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008502156A (ja) * | 2004-06-03 | 2008-01-24 | インターナショナル レクティファイアー コーポレイション | 接触抵抗が低減された半導体デバイス |
JP2010516049A (ja) * | 2007-01-08 | 2010-05-13 | ビシェイ−シリコニクス | 平坦化された金属高密度パワーmosfet |
KR20120094425A (ko) * | 2011-02-16 | 2012-08-24 | 에스피티에스 테크놀러지스 리미티드 | 알루미늄 층 증착 방법 |
US8390131B2 (en) | 2004-06-03 | 2013-03-05 | International Rectifier Corporation | Semiconductor device with reduced contact resistance |
US9425306B2 (en) | 2009-08-27 | 2016-08-23 | Vishay-Siliconix | Super junction trench power MOSFET devices |
US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
US9670574B2 (en) | 2011-02-16 | 2017-06-06 | Spts Technologies Limited | Methods of depositing aluminium layers |
JP2017157851A (ja) * | 2013-03-29 | 2017-09-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
US9761696B2 (en) | 2007-04-03 | 2017-09-12 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
-
1996
- 1996-03-19 JP JP8063242A patent/JPH09260645A/ja active Pending
Cited By (20)
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US9761696B2 (en) | 2007-04-03 | 2017-09-12 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
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JP2017157851A (ja) * | 2013-03-29 | 2017-09-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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US10340377B2 (en) | 2014-08-19 | 2019-07-02 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
US10444262B2 (en) | 2014-08-19 | 2019-10-15 | Vishay-Siliconix | Vertical sense devices in vertical trench MOSFET |
US10527654B2 (en) | 2014-08-19 | 2020-01-07 | Vishay SIliconix, LLC | Vertical sense devices in vertical trench MOSFET |
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