JP4609797B2 - 薄膜デバイス及びその製造方法 - Google Patents

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Description

本発明は、薄膜デバイス及びその製造方法に関する。
インジウム、スズ及び酸素の化合物であるITO膜をはじめとする酸化物透明導電膜は、数百nm程度の薄膜において数Ω/□のシート抵抗が得られることと、可視光に対する透過率が高いことから、各種フラットパネルディスプレイ、光電変換素子などに広く用いられている。
更に近年、In−Ga−Zn−Oなどの酸化物透明半導体膜をチャネル層に用いた薄膜トランジスタの研究が始められた。このような酸化物半導体はイオン性の高い結合で構成されており、結晶、非晶質間での電子移動度の差が小さいことが特徴である。従って、非晶質状態でも比較的高い電子移動度が得られている。スパッタリング法などを用いることにより室温にて非晶質膜を成膜できるので、PETなどの樹脂基板上への酸化物半導体薄膜トランジスタ形成の研究も始められている。
酸化物半導体を備える薄膜トランジスタに関する先行技術文献としては、例えば、特許文献1−5がある。
特許文献1−5では、半導体膜や絶縁膜の材料組成について詳しく言及されており、良好なトランジスタ電気特性を実現するための材料組成を規定している。
特開2005−033172号公報(段落番号0041) 特開2003−179233号公報(段落番号0014〜0016) 特開2003−86808号公報(段落番号0053) 特開2003−60170号公報(段落番号0037) 特表2006−502597号公報(段落番号0021〜0023)
しかしながら、酸化物半導体を用いた薄膜トランジスタにおいては、半導体膜、とりわけ半導体膜と絶縁膜との界面層の酸素空孔に起因するドナー欠陥がその電気特性に大きな影響を与えるため、特許文献1−5の技術では、この界面層の酸素空孔の制御が不十分であった。特に特許文献5では、酸化物半導体を300℃以上の温度で酸化雰囲気中にてアニーリングすることにより酸素空孔を低減できるとしている。このようなアニーリング処理は、酸化物半導体膜の上表面の酸素空孔低減には有効かもしれないが、酸化物半導体の下表面(即ち、下地絶縁体とその上に形成される酸化物半導体との界面近傍の酸化物半導体領域)の酸素空孔の低減には有効ではない。これは、このような熱酸化処理は膜の内部に浸透しにくいためである。もちろん温度を600℃程度以上に高くすることにより酸化の浸透効果を高め、酸化物半導体膜の下表面まで酸化できるかもしれないが、この場合、安価なガラス基板を絶縁性基板として用いることができない、酸化物半導体より下の層に金属膜が存在している場合、この高温処理により金属の半導体膜への拡散などのコンタミが生じる、などの課題が依然として存在する。
従って、ディスプレイの駆動素子に活用できるような良好な特性を有する酸化物半導体薄膜トランジスタを安価なガラス基板上に再現性・歩留まり良く製造することができなかった。
本発明は、上記のような問題点を解決するためになされたもので、界面層の酸素空孔の生成を制御することを可能し、良好な特性を有する薄膜トランジスタ或いはその他の薄膜デバイスを再現性・歩留まり良く製造することができる薄膜デバイス及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明の薄膜デバイスは、第1絶縁体と酸化物半導体膜と第2絶縁体とをこの順に有する積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスにおいて、前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層と、のうちの少なくとも何れか一方の酸素空孔密度が、前記酸化物半導体膜において前記第1及び第2界面層以外の部分であるバルク層の酸素空孔密度よりも小さいことを特徴としている。
本発明の薄膜デバイスにおいては、前記第1界面層及び前記第2界面層の酸素空孔密度が前記バルク層の酸素空孔密度よりも小さいことが好ましい。
本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、少なくともZn、Ga、Inのうちの何れか一元素を含む非晶質酸化物であること
が好ましい。
或いは、本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、少なくともZn、Ga、Inのうちの何れか一元素を含む結晶酸化物であることも好ましい。
本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、非晶質酸化物をレーザの照射により結晶化させて形成したものであることが好ましい。
或いは、本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることにより成膜されたものであることも好ましい。
本発明の薄膜デバイスにおいては、前記積層構造は、絶縁性基板上に形成されていることが好ましい。
本発明の薄膜デバイスにおいては、前記絶縁性基板は、ガラス基板又は樹脂基板であることが好ましい。
本発明の薄膜デバイスは、例えば、薄膜トランジスタ又は薄膜ダイオードであることが好ましい。
また、本発明の薄膜デバイスの製造方法は、第1絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上に第2絶縁体を形成する工程とを行うことにより、前記第1絶縁体、前記酸化物半導体膜及び前記第2絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、前記第1絶縁体、前記第2絶縁体及び前記酸化物半導体膜の成膜工程とは別に、酸化性処理を行うことにより、前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層と、のうちの少なくとも何れか一方の酸素空孔密度を、前記酸化物半導体膜において前記第1及び第2界面層以外の部分であるバルク層の酸素空孔密度よりも小さくすることを特徴としている。
また、本発明の薄膜デバイスの製造方法は、第1絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上に第2絶縁体を形成する工程とを行うことにより、前記第1絶縁体、前記酸化物半導体膜及び前記第2絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、前記酸化物半導体膜は、酸化物半導体薄層の成膜と、酸化性処理と、を交互に複数回繰り返すことにより形成し、前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層と、のうちの少なくとも何れか一方の酸素空孔密度を、前記酸化物半導体膜において前記第1及び第2界面層以外の部分であるバルク層の酸素空孔密度よりも小さくすることを特徴としている。
また、本発明の薄膜デバイスの製造方法は、第1絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上に第2絶縁体を形成する工程とを行うことにより、前記第1絶縁体、前記酸化物半導体膜及び前記第2絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、前記酸化物半導体膜は、酸化物半導体薄層の成膜と、酸化性処理と、を交互に複数回繰り返すことにより形成し、前記第1絶縁体、前記第2絶縁体及び前記酸化物半導体膜の成膜工程とは別に、酸化性処理を行うことにより、前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層と、のうちの少なくとも何れか一方の酸素空孔密度を、前記酸化物半導体膜において前記第1及び第2界面層以外の部分であるバルク層の酸素空孔密度よりも小さくすることを特徴としている。
本発明の薄膜デバイスの製造方法においては、前記酸化性処理が、酸素プラズマとオゾンプラズマとのうちの少なくとも何れか一方を用いるプラズマ処理であることが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、ソース・ドレイン金属膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記ゲート絶縁膜の成膜後に、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、ソース・ドレイン金属膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜を所望の形状にパターン形成した後で、還元性処理と、前記ソース・ドレイン金属膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
前記還元性処理は、希ガスプラズマ、水素ガスプラズマ、窒素ガスプラズマ及びこれらの混合ガスプラズマのうちの少なくとも何れか1つを用いるプラズマ処理であることが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、ソース・ドレイン金属膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記ソース・ドレイン金属膜を所望の形状にパターン形成した後で、前記酸化性処理と、前記保護絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第1絶縁体としての下地絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第2絶縁体としてのゲート絶縁膜と、ゲート金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜の成膜後に、前記酸化性処理と、前記ゲート絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第1絶縁体としての下地絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第2絶縁体としてのゲート絶縁膜と、ゲート金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記ソース・ドレイン金属膜を所望の形状にパターン形成した後で、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第1絶縁体としての下地絶縁膜と、前記酸化物半導体膜と、前記第2絶縁体としてのゲート絶縁膜と、ゲート金属膜と、層間絶縁膜と、ソース・ドレイン金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記下地絶縁膜の成膜後に、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第1絶縁体としての下地絶縁膜と、前記酸化物半導体膜と、前記第2絶縁体としてのゲート絶縁膜と、ゲート金属膜と、層間絶縁膜と、ソース・ドレイン金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜の成膜後に、前記酸化性処理と、前記ゲート絶縁膜の成膜と、を大気に曝すことなく、この順に連続して行うことが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記ソース・ドレイン金属膜を所望の形状にパターン形成後に、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順に連続して行うことが好ましい。
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜を所望の形状にパターン形成後に、前記酸化性処理と、前記保護絶縁膜の成膜と、を大気に曝すことなく、この順に連続して行うことが好ましい。
本発明によれば、酸化物半導体膜と絶縁膜との界面における酸素空孔起因の欠陥(過剰電子ドナーを生成する欠陥)を制御できる。即ち、不要な箇所では抑制できる。よって、良好な特性を有する薄膜デバイスを再現性・歩留まり良く製造することができる。
以下、図面を参照して、本発明に係る実施形態について説明する。
〔第1の実施形態〕
図1乃至図8は、第1の実施形態に係る薄膜トランジスタ(薄膜デバイス)100(図8)の製造方法を示す一連の工程図である。
本実施形態に係る薄膜トランジスタ100は、ボトムゲートスタガ型の薄膜トランジスタである。
以下、製造方法について説明する。
先ず、図1に示すように、絶縁性基板10上にゲート金属膜を成膜し、該ゲート金属膜をパターニングすることによりゲート電極11を形成した後で、ゲート電極11を覆うゲート絶縁膜(第1絶縁体)12を絶縁性基板10上に成膜する。
次に、大気に曝すことなく、図2に示すように、ゲート絶縁膜12に酸素プラズマ処理或いはその他の第1酸化性処理(酸化性処理)131を施す。
この第1酸化性処理131により、ゲート絶縁膜12の表面に酸素を付着させた状態にすることができるとともに、例えばゲート絶縁膜12の表層部において酸素欠損が生じていた場合に、その酸素欠損を解消することができる。
第1酸化性処理131に引き続き、大気に曝すことなく、図3に示すようにゲート絶縁膜12上に酸化物半導体膜14を成膜する。
これにより、酸化物半導体膜14において、ゲート絶縁膜12との界面に位置する部分である第1界面層14Aは、予めゲート絶縁膜12の表面上に付着されていた酸素により酸化される。
よって、酸化物半導体膜14の第1界面層14Aの酸素空孔欠陥が低減化される。
すなわち、酸化物半導体膜14の第1界面層14Aの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも小さくなる。
次に、図4に示すように、酸化物半導体膜14を所望の形状にパターニングする。
次に、図5に示すように、酸化物半導体膜14に還元性プラズマ処理或いはその他の還元性処理15を施す。
これにより、酸化物半導体膜14の表層部14Cには酸素空孔欠陥が積極的に形成される。
すなわち、酸化物半導体膜14の表層部14Cの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも大きくなる。
次に、図6に示すように、ゲート絶縁膜12及び酸化物半導体膜14上に亘ってソース・ドレイン金属膜を成膜し、該ソース・ドレイン金属膜をパターニングすることにより、ソース・ドレイン電極16(一方がソース電極で他方がドレイン電極)を形成する。
ここで、図5の還元性処理15とその後のソース・ドレイン金属膜の成膜も、引き続き、大気に曝すことなく連続して行うことが望ましい。
次に、図7に示すように、ソース・ドレイン電極16の間隔16Aを介して、酸化物半導体膜14に、酸素プラズマ処理或いはその他の第2酸化性処理(酸化性処理)132を施す。
これにより、酸化物半導体膜14の表層部14C(図6参照)において、間隔16Aに位置する部分である第2界面層14Eは酸化されるため、該第2界面層14Eの酸素空孔欠陥が低減化される。
すなわち、酸化物半導体膜14の第2界面層14Eの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも小さくなる。
なお、酸化物半導体膜14の表層部14C(図6参照)において、酸化物半導体膜14の第2界面層14E以外の部分、すなわち、ソース・ドレイン電極16との界面に位置する部分は、第3界面層14Dを構成する。
次に、図8に示すように、ソース・ドレイン電極16上を覆うとともに、ソース・ドレイン電極16の間隔16Aにおいては酸化物半導体膜14上を覆うように、保護絶縁膜(第2絶縁体)18を成膜する。
これにより、薄膜トランジスタ100が製造される。
なお、図7の第2酸化性処理132とその後の保護絶縁膜18の成膜も、引き続き、大気に曝すことなく連続して行うことが望ましい。
ここで、酸化物半導体膜14において、ゲート絶縁膜12との界面に位置する部分である第1界面層14Aの酸素空孔密度は、例えば、1×1012〜1×1018cm−3である。
また、酸化物半導体膜14のバルク層14Bの酸素空孔密度は、例えば、1×1016〜1×1020cm−3である。
第1界面層14A及びバルク層14Bの酸素空孔密度は、成膜条件を制御することにより実現できる。すなわち、成膜中における雰囲気中の酸素濃度を高めると、酸素空孔密度を小さくすることができる一方で、成膜中における雰囲気中の酸素濃度を低くすると酸素空孔密度を大きくすることができる。
図2の酸化性処理13を行うので、第1界面層14Aの電子密度を適度に低減することができ、薄膜トランジスタ100をドレイン電流のオン・オフ比が5桁以上(1×10以上)の良好なスイッチング特性のものとすることができる。
また、酸化物半導体膜14において、ソース・ドレイン電極16との界面に位置する部分である第3界面層14Dの酸素空孔密度は、例えば、1×1019〜1×1022cm−3である。
また、酸化物半導体膜14において、保護絶縁膜18との界面に位置する部分である第2界面層14Eの酸素空孔密度は、例えば、1×1016〜1×1020cm−3である。
第3界面層14D及び第2界面層14Eの酸素空孔密度も、成膜条件を制御することにより実現できる。すなわち、成膜中における雰囲気中の酸素濃度を高めると、酸素空孔密度を小さくすることができる一方で、成膜中における雰囲気中の酸素濃度を低くすると酸素空孔密度を大きくすることができる。
図5の還元性処理15を行うので、第3界面層14Dの電子密度を適度に増加させることができ、該第3界面層14Dにオーミックコンタクト層としての機能を持たせることができる。
また、図7の酸化性処理13を行うので、第2界面層14Eの電子密度を適度に低減することができ、バックチャネル電子電流に起因するオフ電流を効率よく低減化する機能を持たせることができる。
以上のような第1の実施形態によれば、ゲート電極11と、ゲート絶縁膜(第1絶縁体)12と、酸化物半導体膜14と、ソース・ドレイン金属16と、保護絶縁膜(第2絶縁体)18と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ100の酸化物半導体膜14と絶縁膜12、18との界面における酸素空孔起因の欠陥(過剰電子ドナーを生成する欠陥)を制御できる。
即ち、欠陥が必要な箇所には積極的に生成でき、不要な箇所では抑制できる。
具体的には、図2に示す第1酸化性処理131を行った後で図3に示すように酸化物半導体膜14を成膜することにより、該酸化物半導体膜14においてゲート絶縁膜12との界面に位置する界面層14Aの酸素空孔欠陥を低減化できる。すなわち、界面層14Aの酸素空孔密度をバルク層14Bよりも小さくすることができる。
また、図5に示す還元性処理15を行うことにより、酸化物半導体膜14の表層部14C(具体的には、表層部14Cにおいて、ソース・ドレイン電極16との界面に位置することになる第3界面層14D(図7、図8))に酸素空孔欠陥を積極的に形成し、この欠陥を電子ドナーとして作用させることによって、ソース・ドレイン電極16との界面に位置する第3界面層14Dをよりn型化し、オーミックコンタクト接合を形成しやすくすることができる。
また、図7に示す第2酸化性処理132を行うことにより、酸化物半導体膜14の表層部14Cにおいて、ソース・ドレイン領域以外(開口16A内)の部分である第2界面層14Eの酸素空孔欠陥を低減化し、薄膜トランジスタ100のオフ電流の低減化を実現することができる。
〔第2の実施形態〕
図9乃至図14は、第1の実施形態に係る薄膜トランジスタ(薄膜デバイス)200(図14)の製造方法を示す一連の工程図である。
本実施形態に係る薄膜トランジスタ200は、トップゲートスタガ型の薄膜トランジスタである。
以下、製造方法について説明する。
先ず、図9に示すように、絶縁性基板10上に下地絶縁膜(第1絶縁体)21を成膜した後で、該下地絶縁膜21上にソース・ドレイン金属膜を成膜し、該ソース・ドレイン金属膜をパターニングすることによりソース・ドレイン電極16(一方がソース電極で他方がドレイン電極)を形成する。
次に、図10に示すように、酸素プラズマ処理或いはその他の第1酸化性処理131を施す。
この第1酸化性処理131により、下地絶縁膜21の表面に酸素を付着させた状態にすることができるとともに、例えば下地絶縁膜21の表層部において酸素欠損が生じていた場合に、その酸素欠損を解消することができる。
次に、下地絶縁膜21上及びソース・ドレイン電極16上に酸化物半導体膜14を成膜した後で、該酸化物半導体膜14を、図11に示すように所望の形状にパターニングする。
ここで、酸化物半導体膜14において、下地絶縁膜21との界面に位置する部分である第1界面層14Aは、予め下地絶縁膜21の表面上に付着されていた酸素により酸化される。
よって、酸化物半導体膜14の第1界面層14Aの酸素空孔欠陥が低減化される。
すなわち、第1界面層14Aの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも小さくなる。
なお、図10の酸化性処理13と、酸化物半導体膜14の成膜とは、大気に曝すことなく、連続して行うことが好ましい。
次に、図12に示すように、酸化物半導体膜14に酸素プラズマ処理或いはその他の第2酸化性処理132を施す。
これにより、酸化物半導体膜14の第2界面層14Eは酸化されるため、該第2界面層14Eの酸素空孔欠陥が低減化される。
すなわち、第2界面層14Eの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも小さくなる。
次に、大気に曝すことなく引き続いて、図13に示すように、酸化物半導体膜14を覆うゲート絶縁膜(第2絶縁体)12をソース・ドレイン電極16上に成膜する。
次に、図14に示すように、ゲート絶縁膜12上にゲート電極11を形成した後で、該ゲート電極11を覆う保護絶縁膜18をゲート絶縁膜12上に形成する。
これにより、薄膜トランジスタ200が製造される。
以上のような第2の実施形態によれば、下地絶縁膜(第1絶縁体)21と、ソース・ドレイン電極16と、酸化物半導体膜14と、ゲート絶縁膜(第2絶縁体)12と、ゲート電極11と、保護絶縁膜18と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ200の酸化物半導体膜14と絶縁膜21,12との界面における酸素空孔起因の欠陥を制御できる。
具体的には、図10に示す第1酸化性処理131を行った後で図11に示すように酸化物半導体膜14を成膜することにより、該酸化物半導体膜14において下地絶縁膜21との界面に位置する界面層14Aの酸素空孔欠陥を低減化できる。すなわち、界面層14Aの酸素空孔密度をバルク層14Bよりも小さくすることができる。
また、図12に示す第2酸化性処理131を行うことにより、酸化物半導体膜14において、ゲート絶縁膜12との界面に位置することになる第2界面層14Eの酸素空孔欠陥を低減化することにより該第2界面層14Eの電子密度を適度に低減し、バックチャネル電子電流に起因する薄膜トランジスタ200のオフ電流を効率よく低減化することができる。
〔第3の実施形態〕
図15乃至図19は、第3の実施形態に係る薄膜トランジスタ(薄膜デバイス)300(図19)の製造方法を示す一連の工程図である。
本実施形態に係る薄膜トランジスタ300は、トップゲートプレーナ型の薄膜トランジスタである。
以下、製造方法について説明する。
先ず、図15に示すように、絶縁性基板10上に下地絶縁膜(第1絶縁体)21を成膜した後で、該下地絶縁膜21に対して酸素プラズマ処理或いはその他の第1酸化性処理131を施す。
その後、大気に曝すことなく、下地絶縁膜21上に酸化物半導体膜14を成膜する(図16参照)。
ここで、酸化物半導体膜14において、下地絶縁膜21との界面に位置する部分である第1界面層14Aは、予め下地絶縁膜21の表面上に付着されていた酸素により酸化される。
よって、酸化物半導体膜14の第1界面層14Aの酸素空孔欠陥が低減化される。
すなわち、第1界面層14Aの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも小さくなる。
更に、図16に示すように、酸化物半導体膜14を所望の形状にパターニングする。
更に、図16に示すように、酸化物半導体膜14に酸素プラズマ処理或いはその他の第2酸化性処理132を施す。
これにより、酸化物半導体膜14の第2界面層14Eは酸化されるため、該第2界面層14Eの酸素空孔欠陥が低減化される。
すなわち、第2界面層14Eの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも小さくなる。
次に、大気に曝すことなく、図17に示すように、酸化物半導体膜14を覆うゲート絶縁膜(第2絶縁体)12を下地絶縁膜21上に成膜し、更に、ゲート絶縁膜12上にゲート電極11を形成する。
次に、図18に示すように、ゲート電極11を覆う層間絶縁膜23をゲート絶縁膜12上に成膜した後で、ソース・ドレイン領域へのコンタクトホール19を層間絶縁膜23及びゲート絶縁膜12に亘って形成する。
次に、図19に示すように、コンタクトホール19内からゲート絶縁膜12上に亘るソース・ドレイン電極16(一方がソース電極で他方がドレイン電極)を形成した後で、該ソース・ドレイン電極16を覆う保護絶縁膜18を層間絶縁膜23上に成膜する。
これにより、薄膜トランジスタ300が製造される。
以上のような第3の実施形態によれば、下地絶縁膜(第1絶縁体)21と、酸化物半導体膜14と、ゲート絶縁膜(第2絶縁体)12と、ゲート電極11と、層間絶縁膜23と、ソース・ドレイン金属膜16と、保護絶縁膜18と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ300の酸化物半導体膜14と絶縁膜21,12との界面における酸素空孔起因の欠陥(過剰電子ドナーを生成する欠陥)を制御できる。
具体的には、図15に示す第1酸化性処理131を行った後で図16に示すように酸化物半導体膜14を成膜することにより、該酸化物半導体膜14において下地絶縁膜21との界面に位置する界面層14Aの酸素空孔欠陥を低減化できる。すなわち、界面層14Aの酸素空孔密度をバルク層14Bよりも小さくすることができる。
また、図16に示す第2酸化性処理132を行うことにより、酸化物半導体膜14において、ゲート絶縁膜12との界面に位置することになる第2界面層14Eの酸素空孔欠陥を低減化することにより該第2界面層14Eの電子密度を適度に低減し、バックチャネル電子電流に起因する薄膜トランジスタ300のオフ電流を効率よく低減化することができる。
〔第4の実施形態〕
図20乃至図24は、第4の実施形態に係る薄膜トランジスタ(薄膜デバイス)400の製造方法を示す一連の工程図である。
本実施形態に係る薄膜トランジスタ400は、ボトムゲートプレーナ型の薄膜トランジスタである。
以下、製造方法について説明する。
先ず、図20に示すように、絶縁性基板10上にゲート金属膜を成膜し、該ゲート金属膜をパターニングすることによりゲート電極11を形成し、このゲート電極11を覆うゲート絶縁膜(第1絶縁体)12を絶縁性基板10上に成膜する。
次に、図21に示すように、ゲート絶縁膜12上にソース・ドレイン金属膜を成膜し、該ソース・ドレイン金属膜をパターニングすることにより、ソース・ドレイン電極16(一方がソース電極で他方がドレイン電極)を形成し、ソース・ドレイン電極16の間隔16Aを介して、ゲート絶縁膜12に酸素プラズマ処理或いはその他の第1酸化性処理131を施す。
この第1酸化性処理131により、ゲート絶縁膜12の表面に酸素を付着させた状態にすることができるとともに、例えばゲート絶縁膜12の表層部において酸素欠損が生じていた場合に、その酸素欠損を解消することができる。
第1酸化性処理131に引き続き、大気に曝すことなく、図22に示すようにゲート絶縁膜12上に酸化物半導体膜14を成膜し、所望の形状にパターニングする。
これにより、酸化物半導体膜14において、ゲート絶縁膜12との界面に位置する部分である第1界面層14Aは、予めゲート絶縁膜12の表面上に付着されていた酸素により酸化される。
よって、酸化物半導体膜14の第1界面層14Aの酸素空孔欠陥が低減化される。
すなわち、酸化物半導体膜14の第1界面層14Aの酸素空孔密度が、酸化物半導体膜14のバルク層14Bよりも小さくなる。
次に、図23に示すように、酸化物半導体膜14に酸素プラズマ処理或いはその他の第2酸化性処理132を施す。
引き続いて、大気に曝すことなく、図24に示すように、酸化物半導体膜14を覆う保護絶縁膜(第2絶縁体)18をソース・ドレイン電極16上に成膜する。
これにより、薄膜トランジスタ400が製造される。
以上のような第4の実施形態によれば、ゲート電極11と、ゲート絶縁膜(第1絶縁体)12と、ソース・ドレイン電極16と、酸化物半導体膜14と、保護絶縁膜(第2絶縁体)18と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ400の酸化物半導体膜14と絶縁膜12,18との界面における酸素空孔起因の欠陥(過剰電子ドナーを生成する欠陥)を制御できる。
具体的には、図21に示す第1酸化性処理131を行った後で図22に示すように酸化物半導体膜14を成膜することにより、該酸化物半導体膜14においてゲート絶縁膜12との界面に位置する界面層14Aの酸素空孔欠陥を低減化できる。すなわち、界面層14Aの酸素空孔密度をバルク層14Bの酸素空孔密度よりも小さくすることができる。
また、図23に示す第2酸化性処理131を行うことにより、酸化物半導体膜14において、保護絶縁膜18との界面に位置することになる第2界面層14Eの酸素空孔欠陥を低減化することにより該第2界面層14Eの電子密度を適度に低減し、バックチャネル電子電流に起因する薄膜トランジスタ400のオフ電流を効率よく低減化することができる。
〔第5の実施形態〕
上記の第1乃至第4の実施形態では、薄膜トランジスタ100、200、300、400の酸化物半導体膜14を一度に成膜する例を説明したが、第5の実施形態では、酸化物半導体膜14を複数層に分けて成膜する例を説明する。
以下、本実施形態の場合の酸化物半導体膜14の成膜方法について説明する。
先ず、図25に示すように、第1絶縁体50上に非常に薄い酸化物半導体膜51を成膜する。ここで、第1絶縁体50は、例えば、第1の実施形態(図8)及び第4の実施形態(図24)ではゲート絶縁膜12に相当し、第2の実施形態(図14)及び第3の実施形態(図19)では下地絶縁膜21に相当する。
次に、図26に示すように、酸化物半導体膜51に酸素プラズマ処理或いはその他の酸化性処理52を施す。
これにより、酸化物半導体膜51の表層部が酸化される。
次に、図27に示すように、酸化物半導体膜51上に、非常に薄い酸化物半導体膜51を成膜する。
次に、図28に示すように、酸化物半導体膜51に酸化性処理52を施す。
次に、図29に示すように、酸化物半導体膜51上に、非常に薄い酸化物半導体膜51を成膜する。
更に、必要に応じた回数だけ、図26及び図27の処理を繰り返し行うことにより、酸化物半導体膜14を形成する。
以上のような第5の実施形態によれば、酸化物半導体膜(酸化物半導体薄層)51の成膜と、酸化性処理52と、を交互に複数回繰り返すことにより、酸化物半導体膜14を形成するので、各酸化物半導体薄層51を充分に酸化でき、所望の膜質の酸化物半導体膜14を精度良く得ることができる。
なお、上記の第1乃至第5の実施形態において、酸化物半導体膜14としては、例えば、少なくともZn、Ga、Inのいずれか一元素を含む非晶質酸化物又は結晶酸化物を用いることができる。このような酸化物半導体膜14は、例えば、スパッタ、蒸着、CVDなどにより形成可能である。特に、結晶酸化物膜の酸化物半導体膜14は、非晶質膜にXeClエキシマレーザ或いはその他のレーザを照射することにより形成することができる。これらの酸化物半導体膜14は、例えば、可視光に対してはほぼ透明であるが、波長308nmのXeClエキシマレーザに対しては不透明であり吸収するからである。もちろん、その他の可視光よりも短波長なレーザや光を照射することによっても結晶化できる。また、これらの酸化物半導体膜14は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることによっても形成することができる。
また第1乃至第5の実施形態における酸化性処理又は還元性処理に関しては、酸化性プラズマ処理又は還元性プラズマ処理が適用できる。酸化性プラズマ処理としては、少なくとも酸素プラズマ又はオゾンプラズマを含むプラズマ処理が可能である。また還元性プラズマ処理としては、ArやHeなどの希ガスプラズマ、水素プラズマ、窒素ガスプラズマ或いはこれらのうちの任意の組み合わせの混合ガスプラズマを用いるプラズマ処理が可能である。
なお、上記の各実施形態では、第1絶縁体(上記の各実施形態ではゲート絶縁膜12又は下地絶縁膜21)と第2絶縁体(上記の各実施形態では保護絶縁膜18又はゲート絶縁膜12)に挟まれた酸化物半導体膜14において、第1絶縁体との界面に位置する部分である第1界面層14Aと、第2絶縁体との界面に位置する部分である第2界面層14Eと、の双方が、バルク層14Bの酸素空孔密度よりも小さい例を説明したが、所望の薄膜トランジスタの構成に応じては、第1界面層14Aと第2界面層14Eのうちの何れか一方のみの酸素空孔密度が、バルク層14Bの酸素空孔密度よりも小さいようにしても良い。
更に、上記の各実施形態では、第1絶縁体としてのゲート絶縁膜12又は下地絶縁膜21を絶縁性基板10上に成膜する例を説明したが、本発明はこの例に限らず、絶縁性基板10を第1絶縁体として利用する場合もある。但し、歩留まりや特性安定性を考慮すると、絶縁性基板10上に第1絶縁体(例えば、ゲート絶縁膜12或いは下地絶縁膜21)を成膜することが好ましい。
また、上記の各実施形態では、薄膜デバイスとして薄膜トランジスタ100,200,300,400を例示したが、本発明はこの例に限らず、薄膜ダイオードにも適用可能である。
図1乃至図8を参照して実施例1を説明する。
先ず、図1に示すように、絶縁性基板10としてのガラス基板上に、ゲート金属膜としてのCr金属膜をスパッタ法により成膜した後で、通常のフォトリソ工程を用いてCr金属膜を所望のゲート電極11の形状にパターニングした。
その後、ゲート絶縁膜12としての窒化シリコン膜を300nmの膜厚にスパッタ法により成膜した。
その後、大気に曝すことなく、図2に示すようにゲート絶縁膜12を酸素プラズマに曝して第1酸化性処理131を行うことにより窒化シリコン膜の表面を酸化した。
更に引き続いて大気に曝すことなくスパッタ法によりInGaZnOからなる酸化物半導体膜14を100nm成膜した(図3)。
スパッタのターゲットとしては、InGaZnOの焼結体を用いたが、In、Ga、Znそれぞれの金属の酸化物を個別にターゲットとしてスパッタを行い基板上で反応させることによりInGaZnO化合物を形成しても良い。
以上のゲート窒化シリコン膜成膜、酸素プラズマ処理、InGaZnO酸化物半導体膜14の成膜を、例えば、真空状態(減圧状態)の同一のスパッタ装置で行うことにより、大気に曝すことなくこれらの工程を連続して行うことができる。
その後、酸化物半導体膜14を通常のフォトリソ工程を用いて所望のアイランド形状にパターニングした(図4)。
引き続いて、還元性処理15として酸化物半導体膜14をArプラズマに曝した(図5)。
このようにArプラズマに曝すことにより酸化物半導体膜14の表層部14Cに酸素空孔が形成され、酸化物半導体膜14の表面層14Cの抵抗率値が処理前の値の1/100000程度まで低下し、ソース・ドレイン領域として適切な値となった。
このArプラズマ処理の後、大気に曝すことなく連続してソース・ドレイン用金属としてCr膜を成膜し、所望の形状にパターニングすることによりソース・ドレイン電極16を形成した(図6)。
更に、ソース・ドレイン電極16の間隔16Aを介して、酸化物半導体膜14の表面層14Cを酸素プラズマに曝して第2酸化性処理132を行った(図7)。
この酸素プラズマ処理は、ソース・ドレイン電極16間の酸化物半導体膜14の表層部(第2界面層14E)を酸化し酸素空孔に起因する過剰ドナー電子を低減化させる目的で行う。このように酸素空孔を減らすことにより、薄膜トランジスタ100のオフ電流値を2桁程度低減化させることができた。
その後、大気に曝すことなく連続して、保護絶縁膜18として窒化シリコン膜を300nmスパッタ法により成膜した。
以上のプロセスにより薄膜トランジスタ100が得られた(図8)。
次に、図9乃至14を参照して実施例2を説明する。
絶縁性基板10としての樹脂基板上に、スパッタ法により下地絶縁膜21としての窒化シリコン膜を300nm成膜した後、Mo金属膜を成膜し、その後通常のフォトリソ工程を用いて、該Mo金属膜を所望の形状にパターニングすることにより、ソース・ドレイン電極16を形成した(図9)。
引き続き、第1酸化性処理131として、ソース・ドレイン電極16の間隔16Aを介して下地絶縁膜21を酸素プラズマに曝す処理を行った(図10)。
引き続き、大気に曝すことなく連続してInGaZnOからなる酸化物半導体成膜14をスパッタ法により室温で60nmの膜厚に成膜し、該酸化物半導体膜14を所望のアイランド形状にパターニングした(図11)。
その後、酸化物半導体膜14の表層部(第2界面層14E)を第2酸化性処理132として酸素プラズマに曝し、該表層部を酸化させ該表層部の酸素空孔を低減化させた(図12)。
その後、大気に曝すことなく連続してゲート絶縁膜12としての窒化シリコン膜をスパッタ法により400nm成膜した(図13)。
その後、ゲート電極11をAlで形成し、保護絶縁膜18としての窒化シリコン膜をスパッタ法により300nm成膜することにより、薄膜トランジスタ200が得られた(図14)。
上記のような酸素プラズマ処理を行うことにより薄膜トランジスタのチャネル領域の電子密度の制御が良好となり、ドレイン電流のオン・オフ比が5桁以上の良好なスイッチング特性が実現できた。
より良好な特性を得るためには、酸化物半導体膜14を60nmの膜厚に成膜した後、連続して酸素プラズマ処理を行い、更に連続して、窒化シリコンからなるゲート絶縁膜12の一部(膜厚50nm:第1ゲート絶縁膜)を成膜する。
その後、この第1ゲート絶縁膜と酸化物半導体膜14の積層膜を所望のアイランド形状にパターニングし、更に窒化シリコンからなるゲート絶縁膜12の残りの一部(膜厚350nm:第2ゲート絶縁膜)を成膜する。
このような方法により形成される薄膜トランジスタ200のゲート絶縁膜厚は400nmとなり上記の場合と同じであるが、重要な相違点は酸化物半導体膜14とゲート絶縁膜12との界面が大気に一度も曝されないという点である(上述の場合には、酸化物半導体膜14のパターニングの際にこの酸化物半導体膜14の上面が大気やフォトリソプロセスに曝されることになる)。
このように酸化物半導体膜14と絶縁膜(例えば、ゲート絶縁膜12)との界面を大気に曝されないようにすると、酸素空孔欠陥やその他の不純物欠陥の生成を抑制することができ、非常に良好なスイッチング特性が実現できる。
次に、図15乃至図19を参照して実施例3を説明する。
絶縁性基板10としてのガラス基板上にスパッタ法により下地絶縁膜21としての窒化シリコン膜を300nm成膜し、該下地膜絶縁膜21の表面に酸素プラズマに曝して第1酸化性処理131を行うことにより窒化シリコン膜の表面を酸化した(図15)。
その後、InGaZnOからなる酸化物半導体成膜14をスパッタ法により室温で60nmの膜厚に成膜した。この室温成膜の非晶質の酸化物半導体膜14にXeClエキシマレーザを照射して溶融・固化させることにより結晶化させた。その後、この多結晶の酸化物半導体膜14を所望のアイランド形状にパターニングした。引き続き、酸素プラズマ処理(第2酸化性処理132)により多結晶の酸化物半導体膜14の表層部(第2界面層14E)を酸化させ酸素空孔欠陥を低減化させた(図16)。
InGaZnOからなる酸化物半導体成膜14をレーザ照射により結晶化させる場合、非常に高温な溶融状態において酸素が抜けてしまうので、この酸素プラズマ処理は非常に重要である。
酸素プラズマ処理の後、大気に曝すことなく連続してゲート絶縁膜12としての窒化シリコン膜をスパッタ法により100nm成膜した。更にAlを用いてゲート電極11を形成した(図17)。
引き続き、層間絶縁膜23としての酸化シリコン膜を400nm成膜し、ソース・ドレイン電極用のコンタクトホール19を形成した(図18)。
次に、Alを用いてソース・ドレイン電極16を形成した後、保護絶縁膜18としての窒化シリコン膜を300nm成膜して薄膜トランジスタ300が得られた。
実施例3では、実施例1,2の場合と比べて、酸化物半導体膜14を結晶化させたので、5〜10倍程度高い電子移動度が得られた。
本発明の産業上の利用可能性としては、液晶ディスプレイや有機ELディスプレイなどのフラットパネルディスプレイの画素駆動素子が挙げられる。特に酸化物半導体は透明であるので、液晶ディスプレイの画素駆動素子に応用した場合、従来のシリコン半導体を用いた場合よりもバックライトからの透過光量が多くなり、より明るい高性能ディスプレイの実現が可能となる。このような駆動素子としては、3端子である薄膜トランジスタに限らず、2端子の薄膜ダイオードでも良い。
また、酸化物半導体膜は、室温成膜した場合でも、従来の典型的な300℃成膜の非晶質シリコンよりも1桁程度電子移動度が高いので、室温成膜でも良好な特性を有する薄膜トランジスタアレイの形成が可能である。特に本発明の酸化性又は還元性プラズマ処理を用いることにより、薄膜トランジスタの電気特性を支配する酸化物半導体界面領域の酸素空孔密度を低温プロセスで制御可能である。従って、耐熱性の低い樹脂基板上でも良好な特性が得られるので、フレキシブル樹脂基板ディスプレイへの応用も可能である。
第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第1の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第2の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第2の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第2の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第2の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第2の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第2の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第3の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第3の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第3の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第3の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第3の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第4の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第4の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第4の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第4の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第4の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。 第5の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。 第5の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。 第5の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。 第5の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。 第5の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。
符号の説明
10 絶縁性基板
11 ゲート電極
12 ゲート絶縁膜
131 第1酸化性処理
132 第2酸化性処理
14 酸化物半導体
14A 第1界面層
14E 第2界面層
14B バルク層
15 還元性処理
16 ソース・ドレイン電極
18 保護絶縁膜
19 コンタクトホール
21 下地絶縁膜
23 層間絶縁膜
50 絶縁膜
100 薄膜トランジスタ(薄膜デバイス)
200 薄膜トランジスタ(薄膜デバイス)
300 薄膜トランジスタ(薄膜デバイス)
400 薄膜トランジスタ(薄膜デバイス)

Claims (16)

  1. 第1絶縁体と、前記第1絶縁体の上の酸化物半導体膜と、前記酸化物半導体膜の端部上ソース・ドレイン電極と、前記ソース・ドレイン電極及び前記酸化物半導体膜の上の第2絶縁体を有する積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスにおいて、
    前記酸化物半導体膜において、
    前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層の酸素空孔密度が、前記酸化物半導体膜において前記第1界面層、第2界面層及び前記ソース・ドレイン電極との界面に位置する部分である第3界面層以外の部分であるバルク層の酸素空孔密度よりも小さく、
    前記第3界面層の酸素空孔密度が、前記バルク層の酸素空孔密度よりも大きいことを特徴とする薄膜デバイス。
  2. 前記酸化物半導体膜は、少なくともZn、Ga、Inのうちの何れか一元素を含む非晶質酸化物であることを特徴とする請求項1に記載の薄膜デバイス。
  3. 前記酸化物半導体膜は、少なくともZn、Ga、Inのうちの何れか一元素を含む結晶酸化物であることを特徴とする請求項1に記載の薄膜デバイス。
  4. 前記酸化物半導体膜は、非晶質酸化物をレーザの照射により結晶化させて形成したものであることを特徴とする請求項3に記載の薄膜デバイス。
  5. 前記酸化物半導体膜は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることにより成膜されたものであることを特徴とする請求項1に記載の薄膜デバイス。
  6. 前記積層構造は、絶縁性基板上に形成されていることを特徴とする請求項1乃至5の何れか一項に記載の薄膜デバイス。
  7. 前記絶縁性基板は、ガラス基板又は樹脂基板であることを特徴とする請求項6に記載の薄膜デバイス。
  8. 当該薄膜デバイスは、薄膜トランジスタ又は薄膜ダイオードであることを特徴とする請求項1乃至7の何れか一項に記載の薄膜デバイス。
  9. 第1絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上にソース・ドレイン金属膜を形成する工程と前記酸化物半導体膜上に第2絶縁体を形成する工程とを行うことにより、前記第1絶縁体、前記酸化物半導体膜、前記ソース・ドレイン金属膜及び前記第2絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、
    前記第1絶縁体、前記第2絶縁体、前記ソース・ドレイン金属膜及び前記酸化物半導体膜の成膜工程とは別に、
    酸化性処理を行うことにより、前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層の酸素空孔密度を、前記酸化物半導体膜において前記第1界面層、第2界面層及び前記ソース・ドレイン金属膜との界面に位置する部分である第3界面層以外の部分であるバルク層の酸素空孔密度よりも小さくし、かつ、
    還元性処理を行うことにより、前記第3界面層の酸素空孔密度を前記バルク層の酸素空孔密度よりも大きくすることを特徴とする薄膜デバイスの製造方法。
  10. 第1絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上にソース・ドレイン金属膜を形成する工程と前記酸化物半導体膜上に第2絶縁体を形成する工程とを行うことにより、前記第1絶縁体、前記酸化物半導体膜、前記ソース・ドレイン金属膜及び前記第2絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、
    前記酸化物半導体膜は、酸化物半導体薄層の成膜と、酸化性処理と、を交互に複数回繰り返すことにより形成し、
    前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層の酸素空孔密度を、前記酸化物半導体膜において前記第1界面層、第2界面層及び前記ソース・ドレイン金属膜との界面に位置する部分である第3界面層以外の部分であるバルク層の酸素空孔密度よりも小さくし、かつ、
    還元性処理を行うことにより、前記第3界面層の酸素空孔密度を前記バルク層の酸素空孔密度よりも大きくすることを特徴とする薄膜デバイスの製造方法。
  11. 第1絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上にソース・ドレイン金属膜を形成する工程と前記酸化物半導体膜上に第2絶縁体を形成する工程とを行うことにより、前記第1絶縁体、前記酸化物半導体膜、前記ソース・ドレイン金属膜及び前記第2絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、
    前記酸化物半導体膜は、酸化物半導体薄層の成膜と、酸化性処理と、を交互に複数回繰り返すことにより形成し、
    前記第1絶縁体、前記第2絶縁体、前記ソース・ドレイン金属膜及び前記酸化物半導体膜の成膜工程とは別に、
    酸化性処理を行うことにより、前記酸化物半導体膜において、前記第1絶縁体との界面に位置する部分である第1界面層と、前記第2絶縁体との界面に位置する部分である第2界面層の酸素空孔密度を、前記酸化物半導体膜において前記第1界面層、第2界面層及び前記ソース・ドレイン金属膜との界面に位置する部分である第3界面層以外の部分であるバルク層の酸素空孔密度よりも小さくし、かつ、
    還元性処理を行うことにより、前記第3界面層の酸素空孔密度を前記バルク層の酸素空孔密度よりも大きくすることを特徴とする薄膜デバイスの製造方法。
  12. 前記酸化性処理が、酸素プラズマとオゾンプラズマとのうちの少なくとも何れか一方を用いるプラズマ処理であることを特徴とする請求項9乃至11の何れか一項に記載の薄膜デバイスの製造方法。
  13. 前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、前記ソース・ドレイン金属膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
    前記ゲート絶縁膜の成膜後に、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項9乃至12の何れか一項に記載の薄膜デバイスの製造方法。
  14. 前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、前記ソース・ドレイン金属膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
    前記酸化物半導体膜を所望の形状にパターン形成した後で、還元性処理と、前記ソース・ドレイン金属膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項9乃至12の何れか一項に記載の薄膜デバイスの製造方法。
  15. 前記還元性処理が、希ガスプラズマ、水素ガスプラズマ、窒素ガスプラズマ及びこれらの混合ガスプラズマのうちの少なくとも何れか1つを用いるプラズマ処理であることを特徴とする請求項14に記載の薄膜デバイスの製造方法。
  16. 前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第1絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、前記ソース・ドレイン金属膜と、前記第2絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
    前記ソース・ドレイン金属膜を所望の形状にパターン形成した後で、前記酸化性処理と、前記保護絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項9乃至12の何れか一項に記載の薄膜デバイスの製造方法。
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