JP5933897B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5933897B2
JP5933897B2 JP2012053954A JP2012053954A JP5933897B2 JP 5933897 B2 JP5933897 B2 JP 5933897B2 JP 2012053954 A JP2012053954 A JP 2012053954A JP 2012053954 A JP2012053954 A JP 2012053954A JP 5933897 B2 JP5933897 B2 JP 5933897B2
Authority
JP
Japan
Prior art keywords
memory cell
transistor
conductive layer
layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012053954A
Other languages
English (en)
Other versions
JP2012212499A (ja
JP2012212499A5 (ja
Inventor
大介 松林
大介 松林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012053954A priority Critical patent/JP5933897B2/ja
Publication of JP2012212499A publication Critical patent/JP2012212499A/ja
Publication of JP2012212499A5 publication Critical patent/JP2012212499A5/ja
Application granted granted Critical
Publication of JP5933897B2 publication Critical patent/JP5933897B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明の一態様は、記憶装置に関する。
近年、データの書き換えが可能な様々な記憶装置の開発が進められている。
上記記憶装置としては、例えば各メモリセルに選択トランジスタを備える記憶装置などが挙げられる（例えば特許文献１）。
上記選択トランジスタを備えるメモリセルを具備する記憶装置では、選択トランジスタをオン状態にすることにより、メモリセルの選択動作を行い、選択したメモリセルにおいて、例えばデータの書き込みなどの動作を行う。
特開平７−１７６１８４号公報
しかしながら、上記に示す従来の記憶装置では、各行のメモリセル毎に選択動作が行われるため、メモリセル毎に選択動作を行うことができなかった。
例えば、あるメモリセルにおいてデータの書き込み動作を行う場合であっても、同じ行のメモリセルも選択されることにより、該同じ行の全てのメモリセルのデータが変化してしまい、データの再書き込みを行う必要があった。このため、データの書き込み時間も長かった。
本発明の一態様では、メモリセル毎に選択動作を行うことを課題の一つとする。
本発明の一態様では、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、を少なくとも設ける。
さらに、各メモリセルにおける選択トランジスタとして機能するトランジスタとして、ソース、ドレイン、及び２つのゲートを有するトランジスタを用い、ソース及びドレインの一方にはデータ信号を入力し、２つのゲートの一方の電圧を行方向にメモリセルを選択する信号である行選択信号により制御し、２つのゲートの他方の電圧を列方向にメモリセルを選択する信号である列選択信号により制御する。つまり、各メモリセルにおける選択トランジスタとして機能するトランジスタを、行方向にメモリセルを選択する行選択信号と列方向にメモリセルを選択する列選択信号とを用いて選択する。
さらに、同じ行に設けられた第１のメモリセル及び第２のメモリセルのそれぞれには、同じ行選択信号を入力し、且つ異なる列選択信号を入力する。
また、本発明の一態様では、出力トランジスタとして機能するトランジスタを設ける。出力トランジスタとして機能するトランジスタとしては、ソース、ドレイン、２つのゲートを有するトランジスタを用い、２つのゲートの一方を出力トランジスタとして機能するトランジスタのソース及びドレインの一方に電気的に接続させることによりダイオード接続の状態にし、２つのゲートの他方を上記選択トランジスタとして機能するトランジスタのソース及びドレインの他方に電気的に接続させる。上記出力トランジスタとして機能するトランジスタを用いることにより、出力トランジスタのリーク電流による、データ線となる配線における電圧の変動の抑制を図る。
また、本発明の一態様では、選択トランジスタとして機能するトランジスタの上に出力トランジスタとして機能するトランジスタを備えることにより、さらに回路面積の縮小を図る。
本発明の一態様により、メモリセル毎に選択動作を行うことができる。
記憶装置の例を説明するための図。 記憶装置の例を説明するための図。 記憶装置の例を説明するための図。 記憶装置の構造例を説明するための図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の作製方法例を説明するための断面模式図。 記憶装置の構成例を説明するための図。 記憶装置の例を説明するための図。 電子機器の例を説明するための図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
（実施の形態１）
本実施の形態では、メモリセル毎の選択動作が可能な記憶装置の例について説明する。
本実施の形態における記憶装置の例は、行列方向に配列された３つ以上の複数のメモリセルを具備する。上記メモリセルは、例えばメモリセルアレイに設けられる。
さらに、本実施の形態の記憶装置の例について図１を用いて説明する。
まず、本実施の形態の記憶装置の構成例について、図１（Ａ）を用いて説明する。
図１（Ａ）に示す記憶装置は、メモリセル１００（ａ，ｂ）（ａ、ｂは自然数）と、メモリセル１００（ａ，ｃ）（ｃはａより大きい自然数）と、メモリセル１００（ｄ，ｂ）（ｄはｂより大きい自然数）と、メモリセル１００（ｄ，ｃ）と、を具備する。なお、必ずしもメモリセル１００（ｄ，ｃ）を設けなくてもよい。また、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）以外にメモリセルを設けてもよい。また、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）のそれぞれの間の一つ又は複数にメモリセルを設けてもよい。このとき、そのメモリセルは、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）と同じ構成又は異なる構成であってもよい。
メモリセル１００（ａ，ｃ）は、メモリセル１００（ａ，ｂ）と同じ行に設けられる。
メモリセル１００（ｄ，ｂ）は、メモリセル１００（ａ，ｂ）と同じ列に設けられる。
メモリセル１００（ｄ，ｃ）は、メモリセル１００（ａ，ｂ）と異なる行且つ異なる列に設けられ、メモリセル１００（ｄ，ｂ）と同じ行に設けられ、メモリセル１００（ａ，ｃ）と同じ列に設けられる。
さらに、４つのメモリセル１００のそれぞれ（メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）のそれぞれ）は、トランジスタ１１１と、データ保持回路１１２と、を備える。なお、図１（Ａ）において、同じメモリセル１００に設けられたトランジスタ１１１及びデータ保持回路１１２を、メモリセル１００と同じ行列番号を記して表している。例えば、メモリセル１００（ａ，ｂ）に設けられたトランジスタ１１１をトランジスタ１１１（ａ，ｂ）と記し、メモリセル１００（ａ，ｂ）に設けられたデータ保持回路１１２をデータ保持回路１１２（ａ，ｂ）と記す。
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
トランジスタ１１１は、ソース、ドレイン、第１のゲート、及び第２のゲートを有するトランジスタである。
メモリセル１００（ａ，ｂ）では、トランジスタ１１１の第１のゲートに第１の行選択信号が入力され、トランジスタ１１１の第２のゲートに第１の列選択信号が入力される。
メモリセル１００（ａ，ｃ）では、トランジスタ１１１の第１のゲートに第１の行選択信号が入力され、トランジスタ１１１の第２のゲートに第２の列選択信号が入力される。
メモリセル１００（ｄ，ｂ）では、トランジスタ１１１の第１のゲートに第２の行選択信号が入力され、トランジスタ１１１の第２のゲートに第１の列選択信号が入力される。
メモリセル１００（ｄ，ｃ）では、トランジスタ１１１の第１のゲートに第２の行選択信号が入力され、トランジスタ１１１の第２のゲートに第２の列選択信号が入力される。
なお、行選択信号は、行方向にメモリセルを選択するパルス信号であり、列選択信号は、列方向にメモリセルを選択するパルス信号である。
トランジスタ１１１は、オン状態又はオフ状態になることにより、メモリセル１００における少なくともデータの書き込み及びデータの保持を制御する機能を有し、選択トランジスタとして機能する。
トランジスタ１１１としては、例えば電界効果トランジスタを用いることができる。トランジスタ１１１としては、例えばチャネルが形成される酸化物半導体層を含むトランジスタ、又はチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタなどを用いることができる。このとき、第１のゲート及び第２のゲートの間には、上記半導体層が設けられる。また、このとき、上記半導体層を介して第２のゲートを第１のゲートと重畳させることにより記憶装置の回路面積を小さくすることもできる。
例えば、上記酸化物半導体層は、シリコンよりバンドギャップが高く、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。また、上記酸化物半導体層は、真性（Ｉ型ともいう）、又は実質的に真性である半導体層である。
また、上記酸化物半導体層としては、例えば、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向（層の厚さ方向ともいう）に垂直な方向に金属原子が層状に配列した相、又はｃ軸方向に垂直な方向に金属原子と酸素原子が層状に配列した相（ＣＡＡＣ：ｃ ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌともいう）を含む酸化物の層を用いることもできる。ＣＡＡＣである酸化物半導体層をトランジスタのチャネルが形成される層（チャネル形成層ともいう）として用いることにより、例えば光によるトランジスタの劣化を抑制することができる。
また、トランジスタ１１１としては、上記酸化物半導体層に、互いに離間し、一導電型を付与するドーパントが添加された一対の領域を有するトランジスタを用いることもできる。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタは、ドーパントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された一対の領域の抵抗値は、チャネルが形成される領域（チャネル形成領域ともいう）より低いことが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることにより、チャネルが形成される領域（チャネル形成領域ともいう）と、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トランジスタの面積を小さくすること（微細化ともいう）ができる。
例えば、上記酸化物半導体層を含むトランジスタは、従来のシリコンなどの半導体層を用いたトランジスタよりオフ電流の低いトランジスタである。上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
また、図１（Ａ）に示す記憶装置は、データ線１０１と、行選択線１０２と、列選択線１０３と、を具備する。なお、図１（Ａ）において、データ線１０１のそれぞれを、電気的に接続されるメモリセル１００と同じ列番号を記して表している。例えば、メモリセル１００（ａ，ｂ）に電気的に接続されたデータ線１０１をデータ線１０１＿ｂと記して表す。なお、図１（Ａ）において、行選択線１０２のそれぞれを、電気的に接続されるメモリセル１００と同じ行番号を記して表し、列選択線１０３のそれぞれを、電気的に接続されるメモリセル１００と同じ列番号を記して表している。例えば、メモリセル１００（ａ，ｂ）に電気的に接続された列選択線１０３を列選択線１０３＿ｂと記して表す。
データ線１０１＿ｂは、メモリセル１００（ａ，ｂ）及びメモリセル１００（ｄ，ｂ）におけるトランジスタ１１１のソース及びドレインの一方のそれぞれに電気的に接続され、データ線１０１＿ｃは、メモリセル１００（ａ，ｃ）及びメモリセル１００（ｄ，ｃ）におけるトランジスタ１１１のソース及びドレインの一方のそれぞれに電気的に接続される。データ線は、メモリセルとのデータのやりとりを行うための配線である。
行選択線１０２＿ａは、メモリセル１００（ａ，ｂ）及びメモリセル１００（ａ，ｃ）におけるトランジスタ１１１の第１のゲートのそれぞれに電気的に接続され、行選択線１０２＿ｄは、メモリセル１００（ｄ，ｂ）及びメモリセル１００（ｄ，ｃ）におけるトランジスタ１１１の第１のゲートのそれぞれに電気的に接続される。行選択線は、行選択信号が入力される配線である。
列選択線１０３＿ｂは、メモリセル１００（ａ，ｂ）及びメモリセル１００（ｄ，ｂ）におけるトランジスタ１１１の第２のゲートのそれぞれに電気的に接続され、列選択線１０３＿ｃは、メモリセル１００（ａ，ｃ）及びメモリセル１００（ｄ，ｃ）におけるトランジスタ１１１の第２のゲートのそれぞれに電気的に接続される。列選択線は、列選択信号が入力される配線である。
なお、トランジスタの端子と配線は別々に形成される必要はなく、一つの導電層をトランジスタの端子及び配線として機能させてもよい。
データ保持回路１１２は、データを保持する機能を有する回路である。なお、必ずしもデータ保持回路１１２を設けなくてもよく、トランジスタ１１１のソース及びドレインの他方を記憶ノードとして機能させる、又はトランジスタ１１１のソース及びドレインの他方が記憶ノードに電気的に接続していればよい。
データ保持回路１１２としては、例えば容量素子を用いた回路、トランジスタを用いた回路、並びに容量素子及びトランジスタを用いた回路などを用いることができる。
次に、本実施の形態における記憶装置の駆動方法例として、図１（Ａ）に示す記憶装置の駆動方法例について、図１（Ｂ）を用いて説明する。図１（Ｂ）は、図１（Ａ）に示す記憶装置の駆動方法例を説明するためのタイミングチャートである。ここでは、一例として、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）のうち、Ｍ行Ｎ列目（Ｍはａ又はｄ、Ｎはｂ又はｃ）のメモリセル１００（メモリセル１００（Ｍ，Ｎ）ともいう）にデータを書き込む場合について説明する。また、トランジスタ１１１は、Ｎチャネル型トランジスタとする。また、トランジスタ１１１の閾値電圧は、列選択線１０３の電圧（列選択信号の電圧）に応じてシフトする。
メモリセル１００（Ｍ，Ｎ）にデータを書き込む場合（Ｗｒｉｔｉｎｇともいう）、Ｎ本目のデータ線１０１（データ線１０１＿Ｎともいう）の電圧を、データ信号に応じた電圧にし、Ｎ本目のデータ線１０１以外のデータ線１０１（データ線１０１＿ｏｔｈｅｒともいう）の電圧を、基準電位Ｖｒｅｆと同等の値にする（図示せず）。また、Ｍ本目の行選択線１０２（行選択線１０２＿Ｍともいう）の電圧を、第Ｍの行選択信号により基準電位Ｖｒｅｆより高い電圧ＶＨにし、Ｍ本目以外の行選択線１０２（行選択線１０２＿ｏｔｈｅｒともいう）の電圧を、第Ｍ以外の行選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目の列選択線１０３（列選択線１０３＿Ｎともいう）の電圧を、第Ｎの列選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目以外の列選択線１０３（列選択線１０３＿ｏｔｈｅｒともいう）の電圧を、第Ｎ以外の列選択信号により基準電位Ｖｒｅｆより低い電圧ＶＬにする。なお、全ての行選択線１０２の電圧の設定より先に全ての列選択線１０３の電圧の設定を行う。また、記憶装置の仕様に応じて基準電位Ｖｒｅｆの値を設定する。また、選択されないメモリセル１００においてトランジスタ１１１が確実にオフ状態になるように電圧ＶＬの値を適宜設定する。例えば、負電圧生成回路を用いて電圧ＶＬを生成することもできる。
このとき、トランジスタ１１１の閾値電圧は、列選択線１０３の電圧（列選択信号の電圧）に応じた値に設定される。例えば、トランジスタ１１１がＮチャネル型トランジスタの場合、列選択線１０３の電圧を低くしていくと、トランジスタ１１１の閾値電圧は、正の方向にシフトする。よって、Ｍ行Ｎ列目のメモリセル１００が選択され、Ｍ行Ｎ列目のメモリセル１００におけるトランジスタ１１１（トランジスタ１１１（Ｍ，Ｎ）ともいう）がオン状態になり、Ｎ本目のデータ線１０１（データ線１０１＿Ｎともいう）の電圧に応じてＭ行Ｎ列目のメモリセル１００にデータが書き込まれ、また、Ｍ行Ｎ列目以外のメモリセル１００は選択されず、トランジスタ１１１がオフ状態になる。
さらに、データ線１０１のそれぞれ、行選択線１０２のそれぞれ、及び列選択線１０３のそれぞれの電圧を適宜変化させてメモリセル１００毎に上記動作を行うことにより、全てのメモリセル１００にデータを書き込むことができる。なお、これに限定されず、例えば各行のメモリセル１００毎など、複数のメモリセル１００毎にデータの書き込みを行ってもよい。
以上が図１（Ａ）に示す記憶装置の駆動方法例の説明である。
図１を用いて説明したように、本実施の形態における記憶装置の一例では、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、第１のメモリセルと同じ列に設けられた第３のメモリセルと、を具備する。
さらに、本実施の形態における記憶装置の一例では、第１のメモリセル乃至第３のメモリセルのそれぞれが２つのゲートを有し、選択トランジスタとして機能する電界効果トランジスタを備える。同じ行に設けられた第１のメモリセル及び第２のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方の電圧を同じ行選択信号により制御し、２つのゲートの他方の電圧を異なる列選択信号により制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方の電圧を異なる行選択信号により制御し、２つのゲートの他方の電圧を同じ列選択信号により制御する。また、このとき、第１のゲート及び第２のゲートの間にチャネルが形成される半導体層を設け、該半導体層を介して第２のゲートを第１のゲートと重畳させることにより記憶装置の回路面積を小さくすることができる。
また、本実施の形態における記憶装置の一例では、同じ行に設けられた第１のメモリセル及び第２のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方を同じ配線に接続させることにより制御し、２つのゲートの他方を異なる配線に接続させることにより制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方を異なる配線に接続させることにより制御し、２つのゲートの他方を同じ配線に接続させることにより制御する。
上記構成にすることにより、メモリセル毎に選択動作を行うことができる。例えば、メモリセルにおける電界効果トランジスタがオン状態のときに同じ行のメモリセルにおける電界効果トランジスタをオフ状態にすることができる。よって、データの再書き込みを行う必要がなくなるため、書き込み時間を短くすることもできる。また、２つのゲートを有するトランジスタを用いることにより、メモリセルにおける素子の数を増やすことなく、メモリセル毎に選択動作を行うことができる。
（実施の形態２）
本実施の形態では、実施の形態１に示す記憶装置の例について説明する。
本実施の形態の記憶装置の例について図２を用いて説明する。
まず、本実施の形態の記憶装置の構成例について、図２（Ａ）を用いて説明する。
図２（Ａ）に示す記憶装置は、メモリセル２００（ａ，ｂ）と、メモリセル２００（ａ，ｃ）と、メモリセル２００（ｄ，ｂ）と、メモリセル２００（ｄ，ｃ）と、を具備する。なお、必ずしもメモリセル２００（ｄ，ｃ）を設けなくてもよい。また、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）以外にメモリセルを設けてもよい。また、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）のそれぞれの間の一つ又は複数にメモリセルを設けてもよい。このとき、そのメモリセルは、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）と同じ構成又は異なる構成であってもよい。
メモリセル２００（ａ，ｃ）は、メモリセル２００（ａ，ｂ）と同じ行に設けられる。
メモリセル２００（ｄ，ｂ）は、メモリセル２００（ａ，ｂ）と同じ列に設けられる。
メモリセル２００（ｄ，ｃ）は、メモリセル２００（ａ，ｂ）と異なる行且つ異なる列に設けられ、メモリセル２００（ｄ，ｂ）と同じ行に設けられ、メモリセル２００（ａ，ｃ）と同じ列に設けられる。
さらに、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）のそれぞれは、トランジスタ２１１と、トランジスタ２１２と、を備える。なお、図２（Ａ）において、同じメモリセル２００に設けられたトランジスタ２１１及びトランジスタ２１２を、メモリセル２００と同じ行列番号を記して表している。
トランジスタ２１１は、第１のソース、第１のドレイン、第１のゲート、及び第２のゲートを有する。
メモリセル２００（ａ，ｂ）では、トランジスタ２１１の第１のゲートに第１の行選択信号が入力され、トランジスタ２１１の第２のゲートに第１の列選択信号が入力される。
メモリセル２００（ａ，ｃ）では、トランジスタ２１１の第１のゲートに第１の行選択信号が入力され、トランジスタ２１１の第２のゲートに第２の列選択信号が入力される。
メモリセル２００（ｄ，ｂ）では、トランジスタ２１１の第１のゲートに第２の行選択信号が入力され、トランジスタ２１１の第２のゲートに第１の列選択信号が入力される。
メモリセル２００（ｄ，ｃ）では、トランジスタ２１１の第１のゲートに第２の行選択信号が入力され、トランジスタ２１１の第２のゲートに第２の列選択信号が入力される。
トランジスタ２１１は、選択トランジスタとして機能する。
トランジスタ２１１としては、図１（Ａ）におけるトランジスタ１１１に適用可能なトランジスタを用いることができる。
トランジスタ２１２は、第２のソース、第２のドレイン、第３のゲート、及び第４のゲートを有する。
トランジスタ２１２の第３のゲートは、トランジスタ２１２の第２のソース及び第２のドレインの一方に電気的に接続され、トランジスタ２１２はダイオード接続となる。
さらに、メモリセル２００（ａ，ｂ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第１の読み出し選択信号が入力される。
また、メモリセル２００（ａ，ｃ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第１の読み出し選択信号が入力される。
また、メモリセル２００（ｄ，ｂ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第２の読み出し選択信号が入力される。
また、メモリセル２００（ｄ，ｃ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第２の読み出し選択信号が入力される。
なお、読み出し選択信号は、データを読み出すメモリセルを選択するパルス信号である。
トランジスタ２１２は、データを読み出すための出力トランジスタとして機能する。トランジスタ２１２は、実施の形態１の記憶装置におけるデータ保持回路に相当する。
トランジスタ２１２としては、図１（Ａ）におけるトランジスタ１１１に適用可能なトランジスタを用いることができる。また、トランジスタ２１２の構造を、トランジスタ２１１の構造と異なる構造にしてもよい。
また、図２（Ａ）に示す記憶装置は、データ線２０１と、行選択線２０２と、列選択線２０３と、読み出し選択線２０４と、を具備する。なお、図２（Ａ）において、行選択線２０２のそれぞれ及び読み出し選択線２０４のそれぞれを、電気的に接続されるメモリセル２００と同じ行番号を記して表し、データ線２０１のそれぞれ及び列選択線２０３のそれぞれを、電気的に接続されるメモリセル２００と同じ列番号を記して表している。
データ線２０１＿ｂは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ｄ，ｂ）におけるトランジスタ２１１の第１のソース及び第１のドレインの一方のそれぞれ、並びにメモリセル２００（ａ，ｂ）及びメモリセル２００（ｄ，ｂ）におけるトランジスタ２１２の第２のソース及び第２のドレインの一方のそれぞれに電気的に接続され、データ線２０１＿ｃは、メモリセル２００（ａ，ｃ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１１の第１のソース及び第１のドレインの一方のそれぞれ、並びにメモリセル２００（ａ，ｃ）及び２００（ｄ，ｃ）におけるトランジスタ２１２の第２のソース及び第２のドレインの一方のそれぞれに電気的に接続される。また、トランジスタ２１２の第４のゲートは、トランジスタ２１１の第１のソース及び第１のドレインの他方に電気的に接続される。トランジスタ２１２の第４のゲートの電圧は、メモリセルに記憶されるデータの状態を設定する電圧となる。
行選択線２０２＿ａは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ａ，ｃ）におけるトランジスタ２１１の第１のゲートのそれぞれに電気的に接続され、行選択線２０２＿ｄは、メモリセル２００（ｄ，ｂ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１１の第１のゲートのそれぞれに電気的に接続される。
列選択線２０３＿ｂは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ｄ，ｂ）におけるトランジスタ２１１の第２のゲートのそれぞれに電気的に接続され、列選択線２０３＿ｃは、メモリセル２００（ａ，ｃ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１１の第２のゲートのそれぞれに電気的に接続される。
読み出し選択線２０４＿ａは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ａ，ｃ）におけるトランジスタ２１２の第２のソース及び第２のドレインの他方のそれぞれに電気的に接続され、読み出し選択線２０４＿ｄは、メモリセル２００（ｄ，ｂ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１２の第２のソース及び第２のドレインの他方のそれぞれに電気的に接続される。読み出し選択線２０４は、データを読み出すメモリセルを選択する読み出し選択信号が入力される配線である。
なお、トランジスタの端子と配線は別々に形成される必要はなく、一つの導電層をトランジスタの端子及び配線として機能させてもよい。
また、トランジスタ２１１及びトランジスタ２１２を積層構造にすることもできる。例えば、トランジスタ２１２の上にトランジスタ２１１を設けてもよい。トランジスタ２１１及びトランジスタ２１２を積層構造にすることにより、メモリセルの回路面積を小さくすることができる。
また、本実施の形態における記憶装置では、メモリセルの駆動を制御する駆動回路の上にメモリセルを設けてもよい。これにより記憶装置の回路面積を小さくすることができる。
次に、本実施の形態における記憶装置の駆動方法例として、図２（Ａ）に示す記憶装置の駆動方法例について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、図２（Ａ）に示す記憶装置の駆動方法例を説明するためのタイミングチャートである。ここでは、一例として、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）のうち、Ｍ行Ｎ列目のメモリセル２００（メモリセル２００（Ｍ，Ｎ）ともいう）にデータを書き込む場合の動作と、メモリセル２００（Ｍ，Ｎ）に記憶されたデータを読み出す場合の動作について説明する。また、トランジスタ２１１及びトランジスタ２１２は、Ｎチャネル型トランジスタとする。また、基準電位より大きい電圧ＶＤＤをデータ（１）とし、基準電位Ｖｒｅｆと同等の値の電圧をデータ（０）とする。また、列選択線２０３の電圧（列選択信号の電圧）の値に応じてトランジスタ２１１の閾値電圧がシフトする。
メモリセル２００（Ｍ，Ｎ）にデータを書き込む場合（Ｗｒｉｔｉｎｇ）、Ｎ本目のデータ線２０１（データ線２０１＿Ｎともいう）の電圧を、データ信号に応じた電圧にし、Ｎ本目のデータ線２０１以外のデータ線２０１（データ線２０１＿ｏｔｈｅｒともいう）の電圧を、基準電位Ｖｒｅｆと同等の値にする（図示せず）。また、Ｍ本目の行選択線２０２（行選択線２０２＿Ｍともいう）の電圧を、第Ｍの行選択信号により基準電位Ｖｒｅｆより高い電圧ＶＨにし、Ｍ本目以外の行選択線２０２（行選択線２０２＿ｏｔｈｅｒともいう）の電圧を、第Ｍ以外の行選択信号により基準電位Ｖｒｅｆと同等の値にする。また、Ｎ本目の列選択線２０３（列選択線２０３＿Ｎともいう）の電圧を、第Ｎの列選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目以外の列選択線２０３（列選択線２０３＿ｏｔｈｅｒともいう）の電圧を、第Ｎ以外の列選択信号により基準電位Ｖｒｅｆより低い電圧ＶＬにする。なお、全ての行選択線２０２の電圧の設定より先に全ての列選択線２０３の電圧の設定を行う。また、Ｍ本目の読み出し選択線２０４（読み出し選択線２０４＿Ｍともいう）の電圧を電圧ＶＨにし、Ｍ本目以外の読み出し選択線２０４（読み出し選択線２０４＿ｏｔｈｅｒともいう）の電圧を電圧ＶＨにしてもよい。これにより、トランジスタ２１２を確実にオフ状態にすることができるため、トランジスタ２１２のソース及びドレインの間に流れるリーク電流を抑制することができる。
このとき、トランジスタ２１１の閾値電圧は、列選択線２０３の電圧（列選択信号の電圧）に応じた値に設定される。よって、メモリセル２００（Ｍ，Ｎ）が選択され、メモリセル２００（Ｍ，Ｎ）におけるトランジスタ２１１（トランジスタ２１１（Ｍ，Ｎ））がオン状態になり、メモリセル２００（Ｍ，Ｎ）におけるトランジスタ２１２（Ｍ，Ｎ）の第４のゲートの電圧がＮ本目のデータ線２０１（データ線２０１＿Ｎともいう）の電圧に応じた値に設定され、メモリセル２００（Ｍ，Ｎ）にデータが書き込まれる。また、メモリセル２００（Ｍ，Ｎ）以外のメモリセルは選択されず、トランジスタ２１１がオフ状態になる。なお、トランジスタ２１１が確実にオフ状態になるように電圧ＶＬの値を適宜設定する。
さらに、データ線２０１のそれぞれ、行選択線２０２のそれぞれ、列選択線２０３のそれぞれ、及び読み出し選択線２０４のそれぞれの電圧を適宜変化させてメモリセル２００毎に上記動作を行うことにより、全てのメモリセル２００にデータを書き込むことができる。なお、これに限定されず、例えば各行のメモリセル２００毎など、複数のメモリセル２００毎にデータの書き込みを行ってもよい。
また、メモリセル２００（Ｍ，Ｎ）のデータを読み出す場合（Ｒｅａｄｉｎｇともいう）、Ｎ本目のデータ線２０１（データ線２０１＿Ｎ）の電圧を、電圧ＶＨにし、Ｎ本目のデータ線２０１以外のデータ線２０１（データ線２０１＿ｏｔｈｅｒ）の電圧を、基準電位Ｖｒｅｆと同等の値にする（図示せず）。また、Ｍ本目の行選択線２０２（行選択線２０２＿Ｍ）の電圧を、第Ｍの行選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｍ本目以外の行選択線２０２（行選択線２０２＿ｏｔｈｅｒ）の電圧を、第Ｍ以外の行選択信号により基準電位Ｖｒｅｆと同等の値にする。また、Ｎ本目の列選択線２０３（列選択線２０３＿Ｎ）の電圧を、第Ｎの列選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目以外の列選択線２０３（列選択線２０３＿ｏｔｈｅｒ）の電圧を、第Ｎ以外の列選択信号により基準電位Ｖｒｅｆと同等の値にする。また、Ｍ本目の読み出し選択線２０４（読み出し選択線２０４＿Ｍともいう）の電圧を基準電位Ｖｒｅｆより大きく、電圧ＶＨより小さい電圧ＶＭにし、Ｍ本目以外の読み出し選択線２０４（読み出し選択線２０４＿ｏｔｈｅｒ）の電圧を電圧ＶＨにする。なお、電圧ＶＭの値は、トランジスタ２１２の第４のゲートの電圧が基準電位Ｖｒｅｆと同等の値のときにトランジスタ２１１がオフ状態になるように適宜設定される。
このとき、Ｍ行Ｎ列目のメモリセル２００におけるトランジスタ２１１がオフ状態になる。
また、トランジスタ２１２の閾値電圧は、トランジスタ２１２の第４のゲートの電圧に応じて設定される。例えば、トランジスタ２１２がＮチャネル型トランジスタの場合、トランジスタ２１２の第４のゲートの電圧が電圧ＶＤＤであるときには、トランジスタ２１２の第４のゲートの電圧が基準電位Ｖｒｅｆと同等の値であるときに比べ、トランジスタ２１２の閾値電圧が負の方向にシフトする。
よって、読み出し選択線２０４＿Ｍの電圧が電圧ＶＭのときにトランジスタ２１２（Ｍ，Ｎ）の第４のゲートの電圧が電圧ＶＤＤ（データ（１））であれば、トランジスタ２１２（Ｍ，Ｎ）がオン状態になり、データ線２０１＿Ｎの電圧が変化する。また、このときトランジスタ２１２（Ｍ，Ｎ）がダイオード接続されているため、読み出し選択線２０４＿Ｍからデータ線２０１＿Ｎへの方向に電流は流れない。
また、読み出し選択線２０４＿Ｍの電圧が電圧ＶＭのときにトランジスタ２１２（Ｍ，Ｎ）の第４のゲートの電圧が基準電位Ｖｒｅｆと同等の値（データ（０））であれば、トランジスタ２１２（Ｍ，Ｎ）がオフ状態になり、データ線２０１＿Ｎの電圧は変化しない。
よって、例えばデータ線２０１＿Ｎの電圧を外部の読み出し回路で検知することにより、メモリセル２００（Ｍ，Ｎ）のデータを読み出すことができる。
さらに、データ線２０１のそれぞれ、行選択線２０２のそれぞれ、列選択線２０３のそれぞれ、及び読み出し選択線２０４のそれぞれの電圧を適宜変化させて各行のメモリセル２００毎に上記動作を行うことにより、全てのメモリセル２００のデータを読み出すことができる。このとき、同じ列の複数のメモリセル２００のデータを順に読み出す場合には、あるメモリセル２００のデータを読み出した後、あるメモリセル２００と同じ列の別のメモリセルのデータを読み出す前に、メモリセル２００と同じ列にあり、メモリセル２００以外のメモリセルに電気的に接続されるデータ線２０１の電圧を電圧ＶＨにする。
以上が図２（Ａ）に示す記憶装置の駆動方法例の説明である。
なお、本実施の形態の記憶装置において、例えば図２（Ａ）に示す構成に加えて図３に示すように各メモリセル２００に容量素子２１３を設けてもよい。
容量素子２１３は、第１の容量電極及び第２の容量電極を有し、容量素子２１３の第１の容量電極は、トランジスタ２１１の第１のソース及び第１のドレインの他方に電気的に接続される。また、容量素子２１３の第２の容量電極は、接地される。また、容量素子２１３の第２の容量電極に所定の信号が入力されてもよい。
図２及び図３を用いて説明したように、本実施の形態における記憶装置の一例では、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、第１のメモリセルと同じ列に設けられた第３のメモリセルと、を具備する。
さらに、本実施の形態における記憶装置の一例では、第１のメモリセル乃至第３のメモリセルのそれぞれが、第１のソース、第１のドレイン、第１のゲート、及び第２のゲートを有する第１の電界効果トランジスタを備える。同じ行且つ異なる列に設けられた第１のメモリセル及び第２のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートの電圧を同じ行選択信号により制御し、第２のゲートの電圧を異なる列選択信号により制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートの電圧を異なる行選択信号により制御し、第２のゲートの電圧を同じ列選択信号により制御する。
また、本実施の形態における記憶装置の一例では、同じ行に設けられた第１のメモリセル及び第２のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートを同じ配線に接続させることにより制御し、第２のゲートを異なる配線に接続させることにより制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートを異なる配線に接続させることにより制御し、第２のゲートを同じ配線に接続させることにより制御する。
上記構成にすることにより、メモリセル毎に選択動作を行うことができる。例えば、メモリセルにおける電界効果トランジスタがオン状態のときに同じ行のメモリセルにおける電界効果トランジスタをオフ状態にすることができる。よって、データの再書き込みを行う必要がなくなるため、書き込み時間を短くすることもできる。
また、本実施の形態における記憶装置の一例では、第１のメモリセル乃至第３のメモリセルのそれぞれが、第２のソース、第２のドレイン、第３のゲート、及び第４のゲートを有する第２の電界効果トランジスタを備え、第２の電界効果トランジスタの第３のゲートを第２のソース及び第２のドレインの一方に電気的に接続させ、第４のゲートを第１の電界効果トランジスタの第１のソース又は第１のドレインに電気的に接続させることにより、第２の電界効果トランジスタがオフ状態のときに第２のソース及び第２のドレインの間に流れるリーク電流を抑制することができるため、データ線となる配線における電圧の変動を抑制することができ、記憶装置の信頼性を向上させることができる。
（実施の形態３）
本実施の形態では、上記実施の形態２の記憶装置におけるメモリセルの構造例について、図４を用いて説明する。図４は、本実施の形態におけるメモリセルの構造例を示す図である。なお、ここでは、一例として、図２に示すメモリセルの構造例について説明する。なお、図４では、実際の寸法と異なる構成要素を含む。
図４に示すメモリセルは、導電層７５１と、絶縁層７５２と、半導体層７５３と、導電層７５４ａと、導電層７５４ｂと、絶縁層７５５と、導電層７５６と、導電層７５７と、導電層７５８と、絶縁層７６０と、半導体層７６１と、導電層７６２ａと、導電層７６２ｂと、絶縁層７６３と、導電層７６４と、導電層７６５と、絶縁層７６６と、導電層７６７と、を含む。
導電層７５１は、基板７５０の上に設けられる。導電層７５１は、メモリセルにおける選択トランジスタとして機能するトランジスタにおける、２つのゲートの一つ（列選択信号が入力されるゲート）としての機能を有する。また、導電層７５１が列選択線としての機能を有していてもよい。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
導電層７５１としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層７５１に適用可能な材料の積層により、導電層７５１を構成することもできる。
基板７５０としては、例えばガラス基板又はプラスチック基板などを用いることができる。
絶縁層７５２は、導電層７５１の上に設けられる。絶縁層７５２は、メモリセルにおける選択トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
絶縁層７５２としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７５２に適用可能な材料の積層により絶縁層７５２を構成してもよい。
半導体層７５３は、絶縁層７５２を介して導電層７５１に重畳する。
半導体層７５３としては、例えば酸化物半導体層、又は元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層などを用いることができる。
酸化物半導体層として適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えばＩｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
また、半導体層７５３の少なくともチャネルが形成される領域は、結晶性を有し、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向に金属原子が層状に配列した相、又はｃ軸方向に垂直な方向に金属原子と酸素原子が層状に配列した相を有してもよい。
導電層７５４ａは、半導体層７５３に電気的に接続される。導電層７５４ａは、メモリセルにおける選択トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいう。また、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。
導電層７５４ｂは、半導体層７５３に電気的に接続される。導電層７５４ｂは、メモリセルにおける選択トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。
導電層７５４ａ及び導電層７５４ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
また、導電層７５４ａ及び導電層７５４ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層７５４ａ及び導電層７５４ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の積層により、導電層７５４ａ及び導電層７５４ｂを構成することもできる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層により、導電層７５４ａ及び導電層７５４ｂを構成することにより、導電層７５４ａ及び導電層７５４ｂに接する他の層との密着性を高めることができる。
絶縁層７５５は、半導体層７５３、導電層７５４ａ、及び導電層７５４ｂの上に設けられる。絶縁層７５５は、メモリセルにおける選択トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
絶縁層７５５としては、例えば絶縁層７５２に適用可能な材料の層のうち、絶縁層７５２に適用する材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の積層により絶縁層７５５を構成してもよい。
導電層７５６は、絶縁層７５５を介して半導体層７５３に重畳する。導電層７５６は、メモリセルにおける選択トランジスタとして機能するトランジスタの２つのゲートの一つ（行選択信号が入力されるゲート）としての機能を有する。また、導電層７５６が行選択線としての機能を有していてもよい。
導電層７５６としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７５６に適用可能な材料の積層により導電層７５６を構成してもよい。
導電層７５７は、絶縁層７５５に設けられた第１の開口部を介して導電層７５４ａに電気的に接続される。導電層７５７は、出力トランジスタとして機能するトランジスタの２つのゲートの一つ（選択トランジスタとして機能するトランジスタの２つのゲートの一つに電気的に接続されるゲート）としての機能を有する。なお、導電層７５７は導電層７５６より厚いことが好ましい。導電層７５７を導電層７５６より厚くすることにより、導電層７５６と他の導電層により生じる寄生容量を小さくすることができる。
導電層７５７としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７５７に適用可能な材料の積層により導電層７５７を構成してもよい。
導電層７５８は、絶縁層７５５に設けられた第２の開口部を介して導電層７５４ｂに電気的に接続される。導電層７５８は、電極又は配線としての機能を有する。なお、導電層７５８は、導電層７５７より厚い。なお、必ずしも導電層７５８を設けなくてもよい。
導電層７５８としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７５８に適用可能な材料の積層により導電層７５８を構成してもよい。
絶縁層７６０は、絶縁層７５５、導電層７５６、及び導電層７５７の上に設けられる。絶縁層７６０は、平坦化層、及びメモリセルにおける出力トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
絶縁層７６０としては、絶縁層７５２に適用可能な材料の層を用いることができる。また、絶縁層７６０に適用可能な材料の積層により絶縁層７６０を構成してもよい。
半導体層７６１は、絶縁層７６０を介して導電層７５７に重畳する。
半導体層７６１としては、例えば半導体層７５３に適用可能な材料の層のうち、半導体層７５３に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。
導電層７６２ａは、半導体層７６１に電気的に接続される。導電層７６２ａは、メモリセルにおける出力トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。
導電層７６２ｂは、半導体層７６１及び導電層７５４ｂに電気的に接続される。導電層７６２ｂは、メモリセルにおける出力トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。
導電層７６２ａ及び導電層７６２ｂとしては、例えば導電層７５４ａ及び導電層７５４ｂに適用可能な材料の層のうち、導電層７５４ａ及び導電層７５４ｂに適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６２ａ及び導電層７６２ｂに適用可能な材料の積層により導電層７６２ａ及び導電層７６２ｂを構成してもよい。
絶縁層７６３は、半導体層７６１、導電層７６２ａ、及び導電層７６２ｂの上に設けられる。絶縁層７６３は、メモリセルにおける出力トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
絶縁層７６３としては、例えば絶縁層７５２に適用可能な材料の層のうち、絶縁層７５２に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７６３に適用可能な材料の積層により絶縁層７６３を構成してもよい。
導電層７６４は、絶縁層７６３を介して半導体層７６１に重畳し、絶縁層７６３に設けられた開口部を介して導電層７６２ｂに電気的に接続される。導電層７６４は、メモリセルにおける出力トランジスタとして機能するトランジスタの２つのゲートの一つ（出力トランジスタとして機能するトランジスタのソース及びドレインの一方に電気的に接続されるゲート）としての機能を有する。
導電層７６４としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６４に適用可能な材料の積層により導電層７６４を構成してもよい。
導電層７６５は、絶縁層７６３に設けられた開口部を介して導電層７６２ｂに電気的に接続される。導電層７６５は、電極又は配線としての機能を有する。
導電層７６５としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６５に適用可能な材料の積層により導電層７６５を構成してもよい。
絶縁層７６６は、導電層７６２ｂ、絶縁層７６３、及び導電層７６４の上に設けられる。
絶縁層７６６としては、絶縁層７５２に適用可能な材料の層のうち、絶縁層７５２に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７６６に適用可能な材料の積層により絶縁層７６６を構成してもよい。
導電層７６７は、導電層７６５に電気的に接続される。導電層７６７は、データのやりとりを行う配線としての機能を有する。
導電層７６７としては、例えば導電層７５４ａ及び導電層７５４ｂに適用可能な材料の層のうち、導電層７５４ａ及び導電層７５４ｂに適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６７に適用可能な材料の積層により導電層７６７を構成してもよい。
また、メモリセルの駆動を制御する駆動回路の上にメモリセルを構成することもできる。上記駆動回路の上に設けられたメモリセルの構造例について図５に示す。なお、図５において図４と同一の構成要素である部分では、図４に示すメモリセルの構造例の説明を適宜援用することができる。
図５に示すメモリセルは、図４に示す基板７５０の代わりに駆動回路を構成する電界効果トランジスタが設けられた半導体層７８０の上に設けられる。
さらに、半導体層７８０は、領域７８２ａ、領域７８２ｂ、領域７８３ａ、及び領域７８３ｂを有する。
半導体層７８０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７８０として用いることもできる。
なお、半導体層７８０において、複数のメモリセルの間の領域に絶縁分離領域を設けてもよい。
領域７８２ａ及び領域７８２ｂは、互いに離間して設けられ、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。領域７８２ａ及び領域７８２ｂは、メモリセルにおける出力トランジスタとして機能するトランジスタのソース領域又はドレイン領域としての機能を有する。
領域７８３ａ及び領域７８３ｂは、領域７８２ａ及び領域７８２ｂの間に、互いに離間して設けられ、領域７８３ａ及び領域７８３ｂの間の領域がチャネル形成領域となる。領域７８３ａは、領域７８２ａに接し、領域７８３ｂは、領域７８２ｂに接する。
領域７８３ａ及び領域７８３ｂは、領域７８２ａ及び領域７８２ｂと同じく、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。
なお、領域７８３ａ及び領域７８３ｂのドーパントの濃度が、領域７８２ａ及び領域７８２ｂのドーパントの濃度より低くてもよい。このとき、領域７８３ａ及び領域７８３ｂを低濃度領域ともいう。また、このとき領域７８２ａ及び領域７８２ｂを高濃度領域と呼んでもよい。また、領域７８３ａ及び領域７８３ｂの深さは、領域７８２ａ及び領域７８２ｂの深さより小さくてもよいが、これに限定されない。
絶縁層７８４は、半導体層７８０の上に設けられる。絶縁層７８４は、駆動回路を構成するトランジスタのゲート絶縁層としての機能を有する。
絶縁層７８４としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７８４に適用可能な材料の積層により絶縁層７８４を構成してもよい。
導電層７８５は、絶縁層７８４を介して半導体層７８０に重畳する。導電層７８５に重畳する半導体層７８０の領域が駆動回路を構成するトランジスタのチャネル形成領域になる。導電層７８５は、駆動回路を構成するトランジスタのゲートとしての機能を有する。
導電層７８５としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７８５に適用可能な材料の積層により導電層７８５を構成することもできる。
絶縁層７８６ａは、絶縁層７８４の上に設けられ、導電層７８５における、互いに対向する一対の側面の一方に接する。
絶縁層７８６ｂは、絶縁層７８４の上に設けられ、導電層７８５における、互いに対向する上記一対の側面の他方に接する。
絶縁層７８７ａは、絶縁層７８６ａの上に設けられる。
絶縁層７８７ｂは、絶縁層７８６ｂの上に設けられる。
絶縁層７８８は、絶縁層７８４、導電層７８５、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、及び絶縁層７８７ｂの上に設けられる。
絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、絶縁層７８７ｂ、及び絶縁層７８８としては、絶縁層７８４に適用可能な材料のうち、絶縁層７８４に適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、絶縁層７８７ｂ、及び絶縁層７８８に適用可能な材料の積層により、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、絶縁層７８７ｂ、及び絶縁層７８８を構成することもできる。
なお、駆動回路を構成するトランジスタの構造は上記に限定されない。
図５に示すように、駆動回路の上にメモリセルを設けることにより、回路面積の増大を抑制することができる。
さらに、本実施の形態におけるメモリセルの作製方法例として、図４に示すメモリセルの作製方法例について、図６乃至図１４を用いて説明する。
まず、図６（Ａ）に示すように、基板７５０の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層７５１を形成する。
例えば、スパッタリング法などを用いることにより導電層７５１に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。
また、例えばフォトリソグラフィ工程により層又は膜の一部の上にレジストマスクを形成し、レジストマスクを用いることにより層又は膜の一部をエッチングすることができる。なお、この場合、特に指定する場合を除き、エッチング処理後にレジストマスクを除去する。
次に、図６（Ｂ）に示すように、導電層７５１の上に絶縁層７５２を形成する。
例えば、スパッタリング法又はＣＶＤ法などを用いて絶縁層７５２に適用可能な材料の膜を形成することにより絶縁層７５２を形成することができる。
次に、図６（Ｃ）に示すように、絶縁層７５２の上に半導体膜を形成し、該半導体膜の一部をエッチングすることにより半導体層７５３を形成する。
例えば、スパッタリング法を用いて半導体層７５３に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例えば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半導体膜を形成することができる。
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（相対密度ともいう）は、９０％以上１００％以下、さらには９５％以上９９．９％以下であることが好ましい。相対密度の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板７５０を減圧状態にし、基板７５０を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下に加熱してもよい。基板７５０を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。
次に、図７（Ａ）に示すように、絶縁層７５２及び半導体層７５３の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層７５４ａ及び導電層７５４ｂを形成する。
例えば、スパッタリング法などを用いて導電層７５４ａ及び導電層７５４ｂに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
次に、図７（Ｂ）に示すように、絶縁層７５２、半導体層７５３、導電層７５４ａ、及び導電層７５４ｂの上に絶縁層７５５を形成する。
例えば、絶縁層７５２と同様の方法を用いて絶縁層７５５を形成することができる。
次に、図７（Ｃ）に示すように、半導体層７５３の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより、導電層７５６を形成することができる。
例えば、導電層７５１と同様の方法を用いて導電層７５６を形成することができる。
次に、図８（Ａ）に示すように、絶縁層７５５の一部をエッチングすることにより開口部７７１及び開口部７７２を形成する。
次に、図８（Ｂ）に示すように、開口部７７１を介して導電層７５４ａの上に第４の導電膜を形成し、第４の導電膜の一部をエッチングすることにより導電層７５７を形成する。
例えば、導電層７５１と同様の方法を用いて導電層７５７を形成することができる。
次に、図９（Ａ）に示すように、開口部７７２を介して導電層７５４ｂの上に第５の導電膜を形成し、第５の導電膜の一部をエッチングすることにより導電層７５８を形成する。
例えば、導電層７５１と同様の方法を用いて導電層７５８を形成することができる。
なお、これに限定されず、例えば多階調マスクを用いて第４の導電膜の一部をエッチングすることにより同一工程で導電層７５７及び導電層７５８を形成することもできる。
次に、図９（Ｂ）に示すように、導電層７５４ａ、導電層７５４ｂ、絶縁層７５５、導電層７５６、導電層７５７、及び導電層７５８の上に絶縁層７６０を形成する。
例えば、スパッタリング法又はＣＶＤ法を用いて絶縁層７６０に適用可能な材料の膜を形成することにより絶縁層７６０を形成することができる。
次に、図１０（Ａ）に示すように、絶縁層７６０の一部を除去し、導電層７５８の上面を露出させる。
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層７６０の一部を除去して導電層７５８の上面を露出させることができる。
次に、図１０（Ｂ）に示すように絶縁層７６０を介して導電層７５７の上に半導体層７６１を形成する。
例えば、半導体層７５３と同様の方法を用いて半導体層７６１を形成することができる。
次に、図１１（Ａ）に示すように、絶縁層７６０及び半導体層７６１の上に第６の導電膜を形成し、第６の導電膜の一部をエッチングすることにより導電層７６２ａ及び導電層７６２ｂを形成する。
例えば、導電層７５４ａ及び導電層７５４ｂと同様の方法を用いて導電層７６２ａ及び導電層７６２ｂを形成することができる。
次に、図１１（Ｂ）に示すように、半導体層７６１、導電層７６２ａ、及び導電層７６２ｂの上に絶縁層７６３を形成する。
例えば、絶縁層７５２と同様の方法を用いて絶縁層７６３を形成することができる。
次に、図１２（Ａ）に示すように、絶縁層７６３の一部をエッチングすることにより、導電層７６２ｂの上面を露出させる。
次に、図１２（Ｂ）に示すように、絶縁層７６３、及び露出した導電層７６２ｂの上に第７の導電膜を形成し、第７の導電膜の一部をエッチングすることにより導電層７６４を形成する。
例えば、導電層７５６と同様の方法を用いて導電層７６４を形成することができる。
次に、図１３（Ａ）に示すように、露出した導電層７６２ｂの上に第８の導電膜を形成し、第８の導電膜の一部をエッチングすることにより導電層７６５を形成する。
例えば、導電層７５７と同様の方法を用いて導電層７６５を形成することができる。
次に、図１３（Ｂ）に示すように、導電層７６２ｂ、絶縁層７６３、導電層７６４、及び導電層７６５の上に絶縁層７６６を形成する。
例えば、絶縁層７６０と同様の方法を用いて絶縁層７６６を形成することができる。
次に、図１４（Ａ）に示すように、絶縁層７６６の一部を除去し、導電層７６５の上面を露出させる。
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層７６６の一部を除去して導電層７６５の上面を露出させることができる。
次に、図１４（Ｂ）に示すように、絶縁層７６６及び導電層７６５の上に第９の導電膜を形成し、第９の導電膜の一部をエッチングすることにより導電層７６７を形成する。
例えば、導電層７５１と同様の方法を用いて導電層７６７を形成することができる。
また、図４に示す記憶装置の作製方法例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。上記加熱処理を行うタイミングは、酸化物半導体膜を形成した後であれば特に限定されない。また、上記加熱処理を複数回行ってもよい。
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体膜中の酸素欠乏に起因する欠陥を低減することができる。
さらに、上記加熱処理とは別に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
以上の工程により、半導体層７５３及び半導体層７６１を高純度化させることができる。
以上が図４に示すメモリセルの作製方法例の説明である。
図４乃至図１４を用いて説明したように、本実施の形態におけるメモリセルは、選択トランジスタとして機能する第１の電界効果トランジスタと、出力トランジスタとして機能する第２の電界効果トランジスタの積層構造である。
また、本実施の形態におけるメモリセルは、第２の電界効果トランジスタの上に第１の電界効果トランジスタを有する構造である。
上記構造にすることにより、回路面積を小さくすることができる。
（実施の形態４）
本実施の形態では、記憶装置の構成例について説明する。
本実施の形態の記憶装置の構成例について、図１５を用いて説明する。図１５は、本実施の形態における記憶装置の構成例を示すブロック図である。
図１５に示す記憶装置は、駆動制御回路（ＭＣＴＬともいう）８１１と、駆動回路８１２ａ（ＩＤＲＶ８１２ａともいう）と、駆動回路８１２ｂ（ＪＤＲＶ８１２ｂともいう）と、複数のメモリセル（ＭＣともいう）８１３と、を具備する。
駆動制御回路８１１には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路８１１は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、駆動制御回路８１１は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信号を出力する機能を有する。
駆動回路８１２ａには、行アドレス信号が入力される。駆動回路８１２ａは、入力された行アドレス信号に従って行方向に設けられた配線（例えば行選択線及び読み出し選択線を含む）を選択し、選択した配線の電圧を設定する機能を有する。駆動回路８１２ａは、例えば第１のデコーダを備える。第１のデコーダは、入力された行アドレス信号に従って行方向に設けられた配線を選択する機能を有する。
駆動回路８１２ｂには、データ信号及び列アドレス信号が入力される。駆動回路８１２ｂは、列方向に設けられた配線（例えば列選択線及びデータ線を含む）の電圧を設定する機能を有する。駆動回路８１２ｂは、例えば第２のデコーダ及び複数のアナログスイッチを備える。第２のデコーダは、列方向に設けられた配線を選択する機能を有し、複数のアナログスイッチは、第２のデコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、駆動回路８１２ｂに読み出し回路を設けてもよい。読み出し回路は、選択した配線に電気的に接続されたメモリセル８１３に記憶されたデータを読み出す機能を有する。
メモリセル８１３は、メモリセルアレイ８１４に設けられる。メモリセル８１３の構成としては、上記実施の形態における記憶装置の構成を用いることができる。メモリセル８１３は、駆動回路８１２ａ及び駆動回路８１２ｂにより選択され、選択されたメモリセル８１３では、データの書き込み又はデータの読み出しが行われる。
図１５に示す記憶装置は、駆動制御回路に入力される信号に従って駆動回路によりメモリセルを選択し、書き込み動作又は読み出し動作を行う。
さらに、本実施の形態における記憶装置の例について図１６を用いて説明する。図１６は、本実施の形態における記憶装置の例を示す模式図である。
図１６（Ａ）に示す記憶装置は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリともいう。図１６（Ａ）に示す記憶装置は、筐体９０１ａと、コネクタ部９０２ａと、を備える。
筐体９０１ａには、例えば図１５に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
コネクタ部９０２ａは、駆動制御回路に電気的に接続される。コネクタ部９０２ａは、他の電子機器におけるＵＳＢポートに接続可能な端子部である。
図１６（Ａ）に示す記憶装置は、コネクタ部９０２ａを他の電子機器のＵＳＢポートに挿入して記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から記憶装置へのデータの書き込み、又は記憶装置から該電子機器へのデータの読み出しを行うことができる。
図１６（Ｂ）に示す記憶装置は、カード型の記憶装置である。図１６（Ｂ）に示す記憶装置は、筐体９０１ｂと、コネクタ部９０２ｂと、を備える。
筐体９０１ｂには、例えば図１５に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
コネクタ部９０２ｂは、駆動制御回路に電気的に接続される。コネクタ部９０２ｂは、他の電子機器におけるカードスロット部に接続可能な端子部である。
図１６（Ｂ）に示す記憶装置は、コネクタ部９０２ｂを他の電子機器のカードスロット部に挿入して記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から記憶装置へのデータの書き込み、又は記憶装置から該電子機器へのデータの読み出しを行うことができる。
図１６を用いて説明した記憶装置の構成を、上記実施の形態２に示す記憶装置の構成にすることにより、ノイズによるデータ信号への影響の少ない記憶装置を構成することができる。
（実施の形態５）
本実施の形態では、上記実施の形態における記憶装置を備えた電子機器の例について説明する。
本実施の形態の電子機器の構成例について、図１７（Ａ）乃至図１７（Ｄ）を用いて説明する。
図１７（Ａ）に示す電子機器は、携帯型情報端末の例である。図１７（Ａ）に示す携帯型情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図１７（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
図１７（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
図１７（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１７（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
また、図１７（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図１７（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図１７（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
図１７（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１７（Ｃ）に示す電子機器は、設置型情報端末の例である。図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
また、図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図１７（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
さらに、図１７（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
図１７（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
図１７（Ｄ）は、設置型情報端末の例である。図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図１７（Ｄ）に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
また、図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備えてもよい。なお、図１７（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
図１７（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
上記実施の形態の記憶装置は、例えば電子機器の記憶装置の一つとして用いられ、例えば図１７（Ａ）乃至図１７（Ｄ）に示す電子機器の記憶装置の一つとして用いられる。なお、これに限定されず、例えば図１７（Ａ）乃至図１７（Ｄ）に示す電子機器に記憶装置接続部を設け、該記憶装置接続部に例えば図１６（Ａ）又は図１６（Ｂ）に示す記憶装置を接続させることにより、該記憶装置とのデータの読み書きを行ってもよい。
図１７を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態における記憶装置が用いられた記憶装置を具備する構成である。
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。
１００ メモリセル
１０１ データ線
１０２ 行選択線
１０３ 列選択線
１１１ トランジスタ
１１２ データ保持回路
２００ メモリセル
２０１ データ線
２０２ 行選択線
２０３ 列選択線
２０４ 選択線
２１１ トランジスタ
２１２ トランジスタ
２１３ 容量素子
７５０ 基板
７５１ 導電層
７５２ 絶縁層
７５３ 半導体層
７５４ａ 導電層
７５４ｂ 導電層
７５５ 絶縁層
７５６ 導電層
７５７ 導電層
７５８ 導電層
７６０ 絶縁層
７６１ 半導体層
７６２ａ 導電層
７６２ｂ 導電層
７６３ 絶縁層
７６４ 導電層
７６５ 導電層
７６６ 絶縁層
７６７ 導電層
７７１ 開口部
７７２ 開口部
７８０ 半導体層
７８２ａ 領域
７８２ｂ 領域
７８３ａ 領域
７８３ｂ 領域
７８４ 絶縁層
７８５ 導電層
７８６ａ 絶縁層
７８６ｂ 絶縁層
７８７ａ 絶縁層
７８７ｂ 絶縁層
７８８ 絶縁層
８１１ 駆動制御回路
８１２ａ 駆動回路
８１２ｂ 駆動回路
８１３ メモリセル
８１４ メモリセルアレイ
９０１ａ 筐体
９０１ｂ 筐体
９０２ａ コネクタ部
９０２ｂ コネクタ部
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部

Claims (3)

  1. 第１乃至第３のメモリセルと、第１及び第２のデータ線と、第１及び第２の行選択線と、第１及び第２の列選択線と、第１及び第２の読み出し線と、を有し、
    前記第１のメモリセルと前記第２のメモリセルは同じ行に設けられ、
    前記第１のメモリセルと前記第３のメモリセルは同じ列に設けられ、
    前記第１乃至第３のメモリセルは、それぞれ、
    ソースと、ドレインと、第１のゲートと、第２のゲートと、を有する第１のトランジスタと、
    ソースと、ドレインと、第１のゲートと、第２のゲートと、を有する第２のトランジスタと、を有し、
    前記第１のデータ線は、前記第１のメモリセルの前記第１のトランジスタの前記ソースまたは前記ドレインの一方及び前記第１のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
    前記第１のデータ線は、前記第３のメモリセルの前記第１のトランジスタの前記ソースまたはドレインの一方及び前記第３のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
    前記第２のデータ線は、前記第２のメモリセルの前記第１のトランジスタの前記ソースまたはドレインの一方及び前記第２のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
    前記第１の行選択線は、前記第１のメモリセルの前記第１のトランジスタの前記第１のゲート及び前記第２のメモリセルの前記第１のトランジスタの前記第１のゲートと電気的に接続され、
    前記第２の行選択線は、前記第３のメモリセルの前記第１のトランジスタの前記第１のゲートと電気的に接続され、
    前記第１の列選択線は、前記第１のメモリセルの前記第１のトランジスタの前記第２のゲート及び前記第３のメモリセルの前記第１のトランジスタの前記第２のゲートと電気的に接続され、
    前記第２の列選択線は、前記第２のメモリセルの前記第１のトランジスタの前記第２のゲートと電気的に接続され、
    前記第１の読み出し線は、前記第１のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの他方及び前記第２のメモリセルの第２のトランジスタの前記ソースまたはドレインの他方に電気的に接続され、
    前記第２の読み出し線は、前記第３のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの他方と電気的に接続され、
    前記第２のトランジスタの前記第１のゲートが前記第２のトランジスタの前記ソースまたはドレインの一方に電気的に接続され、
    前記第２のトランジスタの前記第２のゲートが前記第１のトランジスタの前記ソースまたはドレインの他方に電気的に接続されることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第２のトランジスタは、前記第１のトランジスタの上に積層して設けられることを特徴とする半導体装置。
JP2012053954A 2011-03-18 2012-03-12 半導体装置 Expired - Fee Related JP5933897B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012053954A JP5933897B2 (ja) 2011-03-18 2012-03-12 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011060175 2011-03-18
JP2011060175 2011-03-18
JP2012053954A JP5933897B2 (ja) 2011-03-18 2012-03-12 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016092888A Division JP6181232B2 (ja) 2011-03-18 2016-05-05 半導体装置

Publications (3)

Publication Number Publication Date
JP2012212499A JP2012212499A (ja) 2012-11-01
JP2012212499A5 JP2012212499A5 (ja) 2015-02-05
JP5933897B2 true JP5933897B2 (ja) 2016-06-15

Family

ID=46828335

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012053954A Expired - Fee Related JP5933897B2 (ja) 2011-03-18 2012-03-12 半導体装置
JP2016092888A Active JP6181232B2 (ja) 2011-03-18 2016-05-05 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016092888A Active JP6181232B2 (ja) 2011-03-18 2016-05-05 半導体装置

Country Status (5)

Country Link
US (3) US8760959B2 (ja)
JP (2) JP5933897B2 (ja)
KR (1) KR102001677B1 (ja)
CN (2) CN106057802B (ja)
TW (2) TWI600141B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
WO2013146039A1 (ja) * 2012-03-30 2013-10-03 シャープ株式会社 半導体記憶装置
US9318484B2 (en) 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20140269046A1 (en) * 2013-03-15 2014-09-18 Micron Technology, Inc. Apparatuses and methods for use in selecting or isolating memory cells
JP6272713B2 (ja) * 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
JP6486712B2 (ja) * 2014-04-30 2019-03-20 株式会社半導体エネルギー研究所 酸化物半導体膜
JP6616102B2 (ja) 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
WO2016055894A1 (en) * 2014-10-06 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
WO2017115214A1 (en) * 2015-12-28 2017-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP6895794B2 (ja) 2016-04-27 2021-06-30 株式会社半導体エネルギー研究所 表示装置、表示モジュールおよび電子機器
US10475869B2 (en) 2016-08-23 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device including display element and transistor
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Family Cites Families (180)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159260A (en) 1978-03-08 1992-10-27 Hitachi, Ltd. Reference voltage generator device
FR2524679B1 (fr) 1982-04-01 1990-07-06 Suwa Seikosha Kk Procede d'attaque d'un panneau d'affichage a cristaux liquides a matrice active
JPS5919486A (ja) 1982-07-22 1984-01-31 Sony Corp 画像表示装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0756542B2 (ja) 1985-09-25 1995-06-14 カシオ計算機株式会社 液晶駆動回路
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01128563A (ja) * 1987-11-13 1989-05-22 Nec Corp 半導体記憶装置
JPH01154394A (ja) * 1987-12-10 1989-06-16 Fujitsu Ltd 記憶装置
US4922240A (en) 1987-12-29 1990-05-01 North American Philips Corp. Thin film active matrix and addressing circuitry therefor
JP2653099B2 (ja) 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
DE69108062T2 (de) 1990-01-17 1995-07-20 Toshiba Kawasaki Kk Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix.
KR950001360B1 (ko) 1990-11-26 1995-02-17 가부시키가이샤 한도오따이 에네루기 겐큐쇼 전기 광학장치와 그 구동방법
JPH04191723A (ja) 1990-11-27 1992-07-10 Toshiba Corp 液晶駆動装置
JP2688548B2 (ja) 1991-09-10 1997-12-10 シャープ株式会社 液晶パネル駆動用半導体装置
JP2997356B2 (ja) 1991-12-13 2000-01-11 京セラ株式会社 液晶表示装置の駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3212352B2 (ja) 1992-04-09 2001-09-25 カシオ計算機株式会社 表示駆動装置
JPH06180564A (ja) 1992-05-14 1994-06-28 Toshiba Corp 液晶表示装置
US5807772A (en) 1992-06-09 1998-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor device with bottom gate connected to source or drain
JP3254007B2 (ja) 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JPH0799251A (ja) 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
EP0618562B1 (en) 1993-03-30 1998-06-03 Asahi Glass Company Ltd. A display apparatus and a driving method for a display apparatus
US5477073A (en) 1993-08-20 1995-12-19 Casio Computer Co., Ltd. Thin film semiconductor device including a driver and a matrix circuit
US5574475A (en) 1993-10-18 1996-11-12 Crystal Semiconductor Corporation Signal driver circuit for liquid crystal displays
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JPH07134572A (ja) 1993-11-11 1995-05-23 Nec Corp アクティブマトリクス型液晶表示装置の駆動回路
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH07176184A (ja) 1993-12-20 1995-07-14 Mitsubishi Electric Corp 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法
US5570105A (en) 1993-12-25 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Driving circuit for driving liquid crystal display device
JP3442449B2 (ja) 1993-12-25 2003-09-02 株式会社半導体エネルギー研究所 表示装置及びその駆動回路
JP2734962B2 (ja) 1993-12-27 1998-04-02 日本電気株式会社 薄膜トランジスタ及びその製造方法
JPH07211084A (ja) * 1994-01-18 1995-08-11 Sunao Shibata 半導体装置
JP3253808B2 (ja) 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
DE69525554T2 (de) 1994-10-19 2002-06-20 Intel Corp., Santa Clara Spannungsversorgungen für flash-speicher
JP3630489B2 (ja) 1995-02-16 2005-03-16 株式会社東芝 液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US6396078B1 (en) 1995-06-20 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a tapered hole formed using multiple layers with different etching rates
JP3286152B2 (ja) 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
EP1286386A1 (en) 1995-08-04 2003-02-26 Seiko Epson Corporation Thin film transistor fabrication method
JP3647523B2 (ja) 1995-10-14 2005-05-11 株式会社半導体エネルギー研究所 マトリクス型液晶表示装置
JP3409542B2 (ja) 1995-11-21 2003-05-26 ソニー株式会社 半導体装置の製造方法
US5814834A (en) 1995-12-04 1998-09-29 Semiconductor Energy Laboratory Co. Thin film semiconductor device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3516424B2 (ja) 1996-03-10 2004-04-05 株式会社半導体エネルギー研究所 薄膜半導体装置
JP3759999B2 (ja) 1996-07-16 2006-03-29 株式会社半導体エネルギー研究所 半導体装置、液晶表示装置、ｅｌ装置、ｔｖカメラ表示装置、パーソナルコンピュータ、カーナビゲーションシステム、ｔｖプロジェクション装置及びビデオカメラ
JP3424891B2 (ja) 1996-12-27 2003-07-07 三洋電機株式会社 薄膜トランジスタの製造方法および表示装置
JPH10229197A (ja) 1997-02-17 1998-08-25 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法
KR100506099B1 (ko) 1997-02-24 2005-09-26 산요덴키가부시키가이샤 다결정실리콘막제조방법,박막트랜지스터제조방법,및어닐링장치
US6010923A (en) 1997-03-31 2000-01-04 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device utilizing annealed semiconductor layer as channel region
JP3376247B2 (ja) 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
JPH1128563A (ja) * 1997-07-07 1999-02-02 Matsushita Electric Ind Co Ltd 半田付け方法
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
US6197624B1 (en) 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JP3552500B2 (ja) 1997-11-12 2004-08-11 セイコーエプソン株式会社 論理振幅レベル変換回路，液晶装置及び電子機器
US5917199A (en) 1998-05-15 1999-06-29 Ois Optical Imaging Systems, Inc. Solid state imager including TFTS with variably doped contact layer system for reducing TFT leakage current and increasing mobility and method of making same
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4386978B2 (ja) 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
US6512271B1 (en) 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4202502B2 (ja) 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
EP1020839A3 (en) 1999-01-08 2002-11-27 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and driving circuit therefor
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6282137B1 (en) * 1999-09-14 2001-08-28 Agere Systems Guardian Corp. SRAM method and apparatus
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002198499A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 半導体記憶装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003078026A (ja) * 2001-09-05 2003-03-14 Yoshifumi Ando ダブルゲートｍｏｓトランジスタ構造による高集積メモリ回路
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7286383B1 (en) * 2002-08-10 2007-10-23 National Semiconductor Corporation Bit line sharing and word line load reduction for low AC power SRAM architecture
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) * 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7710765B2 (en) 2007-09-27 2010-05-04 Micron Technology, Inc. Back gated SRAM cell
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP2009259337A (ja) * 2008-04-17 2009-11-05 Hitachi Ltd 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2351088B1 (en) 2008-10-24 2016-09-14 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8130534B2 (en) * 2009-01-08 2012-03-06 Qualcomm Incorporated System and method to read and write data a magnetic tunnel junction element
JP2010267705A (ja) 2009-05-13 2010-11-25 Panasonic Corp 半導体メモリセルおよびその製造方法
KR101751908B1 (ko) 2009-10-21 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로
CN102484471B (zh) 2009-10-30 2015-04-01 株式会社半导体能源研究所 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备
CN102656691B (zh) * 2009-12-28 2015-07-29 株式会社半导体能源研究所 存储器装置和半导体装置
US8415657B2 (en) * 2010-02-19 2013-04-09 Intermolecular, Inc. Enhanced work function layer supporting growth of rutile phase titanium oxide
KR101686089B1 (ko) 2010-02-19 2016-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8305798B2 (en) * 2010-07-13 2012-11-06 Texas Instruments Incorporated Memory cell with equalization write assist in solid-state memory
CN103081092B (zh) 2010-08-27 2016-11-09 株式会社半导体能源研究所 存储器件及半导体器件
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置

Also Published As

Publication number Publication date
CN106057802B (zh) 2020-03-17
CN106057802A (zh) 2016-10-26
CN102693755B (zh) 2016-09-07
US8760959B2 (en) 2014-06-24
KR20120106642A (ko) 2012-09-26
US20120236634A1 (en) 2012-09-20
JP6181232B2 (ja) 2017-08-16
US9385128B2 (en) 2016-07-05
US20140284673A1 (en) 2014-09-25
US20160307901A1 (en) 2016-10-20
CN102693755A (zh) 2012-09-26
JP2012212499A (ja) 2012-11-01
TWI600141B (zh) 2017-09-21
TW201304069A (zh) 2013-01-16
US9627386B2 (en) 2017-04-18
TWI540683B (zh) 2016-07-01
TW201626545A (zh) 2016-07-16
JP2016192552A (ja) 2016-11-10
KR102001677B1 (ko) 2019-07-18

Similar Documents

Publication Publication Date Title
JP5933897B2 (ja) 半導体装置
JP7238051B2 (ja) 半導体装置
KR101293262B1 (ko) 반도체 장치
JP5947842B2 (ja) 半導体装置
TWI567872B (zh) 半導體裝置
US10074663B2 (en) Semiconductor device
JP5732411B2 (ja) 半導体装置
US8884283B2 (en) Memory semiconductor device having aligned side surfaces
JP5864054B2 (ja) 半導体装置
JP5852874B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141216

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151013

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160505

R150 Certificate of patent or registration of utility model

Ref document number: 5933897

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees