JP6333028B2 - 記憶装置及び半導体装置 - Google Patents

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Description

本発明の一態様は半導体装置に関する。例えば本発明の一態様は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。酸化物半導体を用いたトランジスタの開発は日々進められおり、例えば、下記の特許文献１では、当該トランジスタを非導通状態とすることで浮遊状態となるノードに、データを保持する記憶素子の構成について開示されている。
特開２０１１−１７１７０２号公報
ところで、低消費電力であることと、高速動作が可能であることとは、記憶装置などの半導体装置の性能を評価する上で共に重要なポイントである。しかし、記憶装置の低消費電力化を図るために電源電圧を小さくすると、トランジスタのオン電流が小さくなるので、記憶装置の動作速度も低くなってしまう。すなわち、消費電力の低減と動作速度の向上とはトレードオフの関係にあり、動作速度を考慮すると、低消費電力化のためだけに、単純に電源電圧を小さくすることはできない。
また、ｎチャネル型のトランジスタを介して記憶装置のメモリセル内部のノードに与えられるハイレベルの電位は、当該トランジスタの閾値電圧分降下する。よって、消費電力を低減するために記憶装置の電源電圧を小さくすると、メモリセル内部のノードにおける電位が低くなりすぎて、メモリセルから出力される信号の論理レベルが変化するため、データの信頼性が低下しやすい。
上述したような技術的背景のもと、本発明の一態様は、動作速度の低減を抑えつつ、低消費電力化を実現できる記憶装置の提供を、課題の一つとする。或いは、本発明の一態様は、記憶装置の正常な動作を確保しつつ、低消費電力化を実現できる記憶装置の提供を、課題の一つとする。また、本発明の一態様は、動作速度の低減を抑えつつ、低消費電力化を実現できる半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、半導体装置の正常な動作を確保しつつ、低消費電力化を実現できる半導体装置の提供を、課題の一つとする。
本発明の一態様では、第１トランジスタを介してノードに電荷を蓄積させることで、記憶装置へのデータの書き込みを行う。また、第２トランジスタにより、第１トランジスタが有するゲートへの、第１信号の供給が制御される。第１信号の電位により、第１トランジスタにおける導通状態または非導通状態が選択される。
また、本発明の一態様では、記憶装置へのデータの書き込みを行う際に、電流供給能力の低い論理素子に、データを含む第２信号の電位を入力し、当該論理素子から出力される電位を第１トランジスタのソース及びドレインの一方に供給するものとする。上記構成により、データを含む第２信号が、第１電位から上記第１電位よりも低い第２電位に変化したときに、第１トランジスタのソース及びドレインの一方を、第２電位から、第２電位よりも低い第３電位に変化させた後、第３電位から第１電位に変化させることができる。
そして、記憶装置へのデータの書き込みを行う際に、第２電位に、第２トランジスタの閾値電圧を加算した値よりも高い電位を、第２トランジスタのゲートに供給した状態とする。第２トランジスタのゲートに上記電位が供給された上記状態において、第１トランジスタのソース及びドレインの一方が、第２電位から第３電位に下降するとき、第２トランジスタは導通状態であるので、第２トランジスタを介して第１トランジスタのゲートに第１信号の電位が供給される。また、第２トランジスタのゲートに上記電位が供給された上記状態において、第１トランジスタのソース及びドレインの一方が、第３電位から第１電位に上昇するとき、第２トランジスタは導通状態から非導通状態となるため、第１トランジスタのゲートは浮遊状態となる。そして、第１トランジスタのソースとゲートの間に形成される容量Ｃｓにより、第１トランジスタのソース及びドレインの一方が第３電位から第１電位に上昇するのに伴い、第１トランジスタのゲートの電位も上昇する。
よって、第１信号の電位がハイレベルである場合において、当該電位に対し、第２トランジスタの閾値電圧分、第１トランジスタのゲートの電位が降下していたとしても、上記動作により第１トランジスタのゲートの電位を上昇させることができるので、第１トランジスタの導通状態を確保することができる。したがって、本発明の一態様に係る記憶装置では、記憶装置に供給する電源電圧が小さくなったとしても、上記ノードへのデータの書き込みを高速に行うことができ、データの書き込みの際に上記ノードに供給される電位が、第１トランジスタの閾値電圧によって降下するのを防ぐことができる。
具体的に、本発明の一態様に係る記憶装置は、第１トランジスタと、上記第１トランジスタが有するゲートへの、第１信号の供給を制御する第２トランジスタと、入力される第２信号が、第１電位から上記第１電位よりも低い第２電位に変化すると、上記第１トランジスタのソース及びドレインの一方を、第２電位から上記第２電位よりも低い第３電位に変化させた後、第３電位から第１電位に変化させる論理素子と、上記第１トランジスタのソース及びドレインの他方を浮遊状態にする機能を有する半導体素子と、を有する。
上記第１トランジスタは、チャネル形成領域をシリコン膜またはシリコン基板に有するトランジスタに比べて、オフ電流が小さいものとする。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体にチャネル形成領域を有するトランジスタに比べて、オフ電流を極めて小さくすることができるので、第１トランジスタに用いるのに適している。シリコンよりもバンドギャップが広く、真性キャリア密度をシリコンよりも低くできる半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
上記構成により、第１トランジスタが非導通状態のとき、上記ノードは他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。そのため、データを含む信号の電位が上記ノードにおいて保持される。
本発明の一態様により、動作速度の低減を抑えつつ、低消費電力化を実現できる記憶装置を提供することができる。或いは、本発明の一態様により、記憶装置の正常な動作を確保しつつ、低消費電力化を実現できる記憶装置を提供することができる。また、本発明の一態様により、動作速度の低減を抑えつつ、低消費電力化を実現できる半導体装置を提供することができる。或いは、本発明の一態様により、半導体装置の正常な動作を確保しつつ、低消費電力化を実現できる半導体装置を提供することができる。
記憶装置の構成を示す図。 記憶装置の動作を示す図。 記憶装置のタイミングチャート。 記憶装置の構成を示す図。 セルアレイの構成を示す図。 セルアレイのタイミングチャート。 ＰＬＤの構成を示す図。 論理ブロックの構成を示す図。 ＰＬＤの構造の一部を示す図と、スイッチ回路の構成を示す図。 ＰＬＤ全体の構成を示す図。 セルの断面図。 電子機器の図。 計算により得られた電位の波形を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
〈記憶装置の構成例１〉
まず、本発明の一態様に係る記憶装置の構成例について説明する。図１に、本発明の一態様に係る記憶装置１０の構成を例示する。
本発明の一態様に係る記憶装置１０は、トランジスタ１１と、トランジスタ１２と、論理素子１３とを少なくとも有する組を、単数または複数有する。図１では、上記組をメモリセル１４とし、単数のメモリセル１４を有する記憶装置１０の構成例を図示している。
また、図１に示す記憶装置１０は、メモリセル１４から出力される電位が供給される半導体素子１６を有する。半導体素子１６から出力された電位は、配線１７に与えられる。なお、図１では、半導体素子１６がメモリセル１４に含まれないものとして、記憶装置１０の構成を例示しているが、半導体素子１６はメモリセル１４に含まれていても良い。
トランジスタ１１は、メモリセル１４内のノードＮＤ１とノードＮＤ３との電気的な接続を、ノードＮＤ２の電位に従って制御する機能を有する。具体的に、トランジスタ１１は、ソース及びドレインの一方がノードＮＤ１に相当し、ソース及びドレインの他方がノードＮＤ３に相当し、ゲートがノードＮＤ２に相当する。ノードＮＤ１には、論理素子１３から出力される、データを含む信号の電位が供給される。当該電位がトランジスタ１１を介してノードＮＤ３に供給されることで、当該電位に対応する電荷がノードＮＤ３に蓄積され、メモリセル１４へのデータの書き込みが行われる。
図１では、メモリセル１４が、ノードＮＤ３に接続された容量素子１５を有する場合を例示しており、容量素子１５によりノードＮＤ３の電位が保持される。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
そして、本発明の一態様では、トランジスタ１１のオフ電流は著しく小さいものとする。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムなどの半導体にチャネル形成領域を有するトランジスタに比べて、オフ電流を著しく小さくすることが可能である。よって、上記トランジスタはトランジスタ１１として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。
トランジスタ１１のオフ電流が著しく小さいことにより、トランジスタ１１が非導通状態のとき、トランジスタ１１のソース及びドレインの他方は他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。そのため、ノードＮＤ３に保持されている電荷がリークするのを防ぐことができ、データを含む信号の電位がノードＮＤ３において保持される。
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。
トランジスタ１２は、トランジスタ１１が有するゲート、すなわちノードＮＤ２への、配線ＷＬからの信号の供給を制御する機能を有する。よって、上記信号の電位により、トランジスタ１１における導通状態または非導通状態が選択される。具体的に、トランジスタ１２は、ソース及びドレインの一方が、上記信号が供給される配線ＷＬに接続されており、ソース及びドレインの他方が、トランジスタ１１のゲートに接続されており、ゲートが配線ＶＬに接続されている。
半導体素子１６は、トランジスタ１１のソース及びドレインの他方、すなわちノードＮＤ３を、浮遊状態にする機能を有する。具体的に、半導体素子１６として、トランジスタ、容量素子などを用いることができる。例えば、半導体素子１６としてトランジスタが用いられる場合、当該トランジスタのゲートが、ノードＮＤ３に接続される。例えば、半導体素子１６として容量素子が用いられる場合、当該容量素子が有する一対の電極のうち、一方の電極がノードＮＤ３に接続される。
論理素子１３は、データを含む信号が入力されると、当該信号の電位の極性を反転させて、トランジスタ１１のソース及びドレインの一方、すなわちノードＮＤ１に供給する機能を有する。例えば、論理素子１３としてインバータなどを用いることができる。そして、論理素子１３は電流供給能力が低いものが望ましい。具体的には、論理素子１３に入力される信号が、第１電位から上記第１電位よりも低い第２電位に変化したときに、ノードＮＤ１を第２電位から、第２電位よりも低い第３電位に変化させた後、第３電位から第１電位に変化させる程度に、電流供給能力が低いことが望ましい。
具体的に、論理素子１３の入力端子は配線ＤＬに接続されており、論理素子１３の出力端子は、トランジスタ１１のソース及びドレインの一方、すなわちノードＮＤ１に接続されている。
〈記憶装置の動作例〉
次いで、図１に示した記憶装置１０の、動作の一例について説明する。図２に、図１に示した記憶装置１０の動作の一例を、模式的に示す。ただし、図２では、半導体素子１６としてｎチャネル型のトランジスタ１６ｔを用い、トランジスタ１６ｔのゲートにノードＮＤ３が接続されている場合を例示している。そして、図２では、トランジスタ１６ｔのソース及びドレインは、一方が、配線１７の一例である配線１７ａに、他方が配線１７の一例である配線１７ｂに、接続されている場合を例示している。また、図３に、配線ＷＬ、配線ＤＬ、ノードＮＤ１、ノードＮＤ２、及びノードＮＤ３における電位のタイミングチャートを一例として示す。
まず、図２（Ａ）に示すように、期間ｔ１において、配線ＷＬにハイレベルの電位（ＶＤＤ）が供給される。また、配線ＶＬには、ローレベルの電位（例えば接地電位であるＧＮＤ）にトランジスタ１２の閾値電圧を加算した値よりも高いハイレベルの電位（例えばＶＤＤ）が供給される。よって、トランジスタ１２は導通状態にあるので、トランジスタ１１のゲート、すなわちノードＮＤ２には、ハイレベルの電位（ＶＤＤ）から、トランジスタ１２の閾値電圧Ｖｔｈを差し引いた電位（ＶＤＤ−Ｖｔｈ）が、トランジスタ１２を介して供給される。
そして、配線ＤＬにはハイレベルの電位（ＶＤＤ）が供給されるため、トランジスタ１１のソース及びドレインの一方、すなわちノードＮＤ１には、論理素子１３によりローレベルの電位（ＧＮＤ）が供給される。そのため、ノードＮＤ３には、ローレベルの電位（ＧＮＤ）がトランジスタ１１を介して与えられる。よって、期間ｔ１では、トランジスタ１６ｔを非導通状態にし、配線１７ａと配線１７ｂとを電気的に分離した状態にできる。
次いで、図２（Ｂ）に示すように、期間ｔ２の始めにおいて、配線ＤＬに供給される電位は、ハイレベルの電位（ＶＤＤ）からローレベルの電位（ＧＮＤ）まで低下する。論理素子１３は電流供給能力が低いので、配線ＤＬに供給される電位が低下するのに伴い、論理素子１３の入力端子と出力端子の間に存在する容量によって、ノードＮＤ１の電位も低下する。図２（Ｂ）及び図３では、ノードＮＤ１の電位が、ローレベルの電位（ＧＮＤ）から、さらに低いローレベルの電位（−ＶＤＤ）まで低下する場合を例示している。
また、期間ｔ２では、配線ＷＬにハイレベルの電位（ＶＤＤ）が供給され、配線ＶＬにハイレベルの電位（ＶＤＤ）が供給された状態が維持される。よって、期間ｔ２の始めにおいて、トランジスタ１２は導通状態にあるため、トランジスタ１１のゲート、すなわちノードＮＤ２には、電位（ＶＤＤ−Ｖｔｈ）が供給された状態が維持される。
次いで、期間ｔ２では、図２（Ｂ）に示すように、論理素子１３により、ノードＮＤ１の電位が、ローレベルの電位（−ＶＤＤ）からハイレベルの電位（ＶＤＤ）まで上昇する。そして、トランジスタ１１のソースとゲートの間に形成される容量Ｃｓにより、ノードＮＤ１の電位の上昇に伴い、トランジスタ１１のゲート、すなわちノードＮＤ２の電位も上昇を開始する。そのため、ノードＮＤ２に接続された、トランジスタ１２のソース及びドレインの他方が、電位（ＶＤＤ−Ｖｔｈ）よりも高くなり、トランジスタ１２は非導通状態となる。よって、トランジスタ１１のゲート、すなわちノードＮＤ２は、浮遊状態となる。
そして、ノードＮＤ２が浮遊状態となった後も、ノードＮＤ２の電位は上昇を続ける。理想的にノードＮＤ２の電位は、電位（ＶＤＤ−Ｖｔｈ）に、ローレベルの電位（−ＶＤＤ）とハイレベルの電位（ＶＤＤ）の差分に相当する電圧が加算されることで得られる電位（３ＶＤＤ−Ｖｔｈ）にまで、上昇する。すなわち、本発明の一態様では、期間ｔ１の終了時には、トランジスタ１１のゲートの電位がハイレベルの電位（ＶＤＤ）からトランジスタ１２の閾値電圧Ｖｔｈだけ降下していたとしても、期間ｔ２では、トランジスタ１１のゲートの電位を上記動作により上昇させることができる。よって、本発明の一態様に係る記憶装置１０では、記憶装置１０に供給する電源電圧が小さくなり、電位（ＶＤＤ）と電位（ＧＮＤ）との電位差が小さくなったとしても、データの書き込みの際に上記ノードＮＤ１に供給される電位（ＶＤＤ）が、トランジスタ１１の閾値電圧によって降下するのを防ぎつつ、ノードＮＤ３に電位（ＶＤＤ）を供給することができ、なおかつ、上記ノードＮＤ３へのデータの書き込みを高速に行うことができる。
そして、期間ｔ２では、ノードＮＤ３にハイレベルの電位（ＶＤＤ）が供給されるので、トランジスタ１６ｔは導通状態となり、配線１７ａと配線１７ｂとは電気的に接続される。
なお、図２（Ｂ）及び図３では、期間ｔ２において、配線ＤＬに供給される電位を、ハイレベルの電位（ＶＤＤ）からローレベルの電位（ＧＮＤ）まで低下させ、ノードＮＤ３に論理値”１”に対応するハイレベルの電位（ＶＤＤ）を供給する場合を例示している。しかし、本発明の一態様では、期間ｔ２において、配線ＤＬに供給される電位を、ハイレベルの電位（ＶＤＤ）のままとし、ノードＮＤ３に論理値”０”に対応するローレベルの電位（ＧＮＤ）を供給させることも可能である。
次いで、期間ｔ３において、配線ＷＬにローレベルの電位（ＧＮＤ）が供給される。また、配線ＶＬには、ハイレベルの電位（例えばＶＤＤ）が供給される。よって、トランジスタ１２は導通状態にあるので、トランジスタ１２を介してトランジスタ１１のゲート、すなわちノードＮＤ２には、ローレベルの電位（ＧＮＤ）が供給される。そのため、トランジスタ１１は非導通状態となり、ノードＮＤ３では期間ｔ２において供給された電位（ＶＤＤ）が保持される。よって、トランジスタ１６ｔは導通状態を維持し、配線１７ａと配線１７ｂとは電気的に接続された状態が維持される。
また、期間ｔ３では、配線ＤＬにハイレベルの電位（ＶＤＤ）が供給される場合を例示しているので、ノードＮＤ１は電位（ＧＮＤ）となる。
〈論理素子の構成例〉
次いで、論理素子１３としてインバータを用いた記憶装置１０の構成を、図４（Ａ）に例示する。
図４（Ａ）に示す記憶装置１０が有する論理素子１３は、ｐチャネル型のトランジスタ１８と、ｎチャネル型のトランジスタ１９とを有する。トランジスタ１８とトランジスタ１９のゲートは共に配線ＤＬに接続されている。トランジスタ１８のソース及びドレインの一方は、ハイレベルの電位が供給される配線２０に接続されており、トランジスタ１９のソース及びドレインの一方は、ローレベルの電位が供給される配線２１に接続されている。トランジスタ１８のソース及びドレインの他方と、トランジスタ１９のソース及びドレインの他方とは、トランジスタ１１のソース及びドレインの一方、すなわちノードＮＤ１に接続されている。
また、論理素子１３としてインバータを用いた記憶装置１０の、別の構成例を、図４（Ｂ）に示す。図４（Ｂ）に示す記憶装置１０は、図４（Ａ）に示した記憶装置１０にインバータ２２が追加された構成を有する。具体的に、図４（Ｂ）に示す記憶装置１０では、配線ＷＬが配線ＤＬに接続されており、配線ＤＬがインバータ２２の入力端子と、トランジスタ１２のソース及びドレインの一方とに接続されている。なお、図４（Ｂ）では、配線ＷＬの図示を省略し、配線ＤＬのみ図示している。そして、インバータ２２の出力端子は、論理素子１３の入力端子（ノードＮＤ４として図示する）に接続されている。
なお、図４（Ａ）及び図４（Ｂ）において、データの保持期間が長くなると、半導体素子１６に、ハイレベルの電位とローレベルの電位の間の電位が、長期間与えられる場合も生じ得る。よって、例えば、半導体素子１６としてインバータを用いる場合、当該インバータを構成するトランジスタのチャネル長を大きくし、上記インバータにより消費される電力を下げることが望ましい。
なお、本発明の一態様に係る記憶装置１０では、論理素子１３に入力される信号が、第１電位から上記第１電位よりも低い第２電位に変化したときに、ノードＮＤ１を第２電位から、第２電位よりも低い第３電位に変化させた後、第３電位から第１電位に変化させる程度に、論理素子１３の電流供給能力が低いことが望ましい。具体的に、図４（Ａ）及び図４（Ｂ）の場合、トランジスタ１８及びトランジスタ１９は、そのチャネル長が長いことが望ましい。具体的なチャネル長の長さについて、以下に説明する。ただし、以下の説明では、説明を分かりやすくするために、トランジスタ１８のソースが配線２０に接続され、トランジスタ１９のソースが配線２１に接続され、トランジスタ１８のドレイン及びトランジスタ１９のドレインが、ノードＮＤ１に接続されているものと仮定する。
図４（Ｂ）に示す記憶装置１０において、論理素子１３の入力端子、すなわちノードＮＤ４の電位が、ハイレベルの電位（ＶＤＤ）からローレベルの電位（例えば接地電位であるＧＮＤ）に低下する過渡期において、論理素子１３が有するトランジスタ１８とトランジスタ１９とには、共にチャネル形成領域が形成される。なお、チャネル形成領域とは、トランジスタに含まれる半導体膜または半導体基板のうち、ゲート電極と重なる領域であり、なおかつ、ソース電極またはソース領域と、ドレイン領域またはドレイン電極とに挟まれる領域を意味する。そして、ゲート電極とチャネル形成領域の間の容量のうち、半分をゲート電極とソース領域の間の容量Ｃｓ、残りの半分をゲート電極とドレイン領域の容量Ｃｄと仮定すると、容量Ｃｓ及び容量Ｃｄは以下の式１で表される。ただし、トランジスタ１９のチャネル長とチャネル幅をそれぞれＬｉとＷｎとし、トランジスタ１８のチャネル長とチャネル幅をそれぞれＬｉとＷｐとし、比例定数をａとする。
トランジスタ１８のソースに接続されている配線２０と、トランジスタ１９のソースに接続されている配線２１には、共に固定の電位が与えられている。そして、トランジスタ１１のチャネル形成領域の抵抗が大きいこと、さらに、論理素子１３の入力端子の電位が、ハイレベルの電位（ＶＤＤ）からローレベルの電位（ＧＮＤ）に低下する際にトランジスタ１２が非導通状態であることから、トランジスタ１８のドレイン及びトランジスタ１９のドレインはフローティングの状態にあるとみなすことができる。
インバータ２２の出力端子から論理素子１３の入力端子に供給されるシンク電流をＩｓとすると、論理素子１３の容量Ｃｓはシンク電流Ｉｓにより充電されることから、論理素子１３の入力端子における電位の立ち下がりの時定数τｉは、以下の式２で表される。
インバータ２２が有する各トランジスタのチャネル長とチャネル幅を、それぞれＬとＷとする。通常、上記チャネル長Ｌとチャネル幅Ｗは、プロセスで規定される最小のサイズが採用される。また、論理素子１３のトランジスタ１９のチャネル幅Ｗｎは、上記チャネル幅Ｗと等しいと仮定する。トランジスタ１８のチャネル幅Ｗｐは、ｎチャネル型であるトランジスタ１９とｐチャネル型であるトランジスタ１８の移動度の差を考慮し、トランジスタ１９と同じドレイン電流が流れるように調整されているものとする。
そして、論理素子１３の入力端子が、ハイレベルの電位（ＶＤＤ）からローレベルの電位（ＧＮＤ）に低下する際に、ノードＮＤ１が電位（−ＶＤＤ）まで低下すると仮定すると、論理素子１３では、トランジスタ１８及びトランジスタ１９に共に電流Ｉｉが流れる。上記電流Ｉｉは、以下の式３で表すことができる。
そして、論理素子１３のトランジスタ１８及びトランジスタ１９に共に流れる電流Ｉｉにより、論理素子１３の容量Ｃｄが充電されるので、ノードＮＤ１における電位の立ち上がりの時定数τｏは、以下の式４で表される。
本発明の一態様において、論理素子１３の電流供給能力は低いことが望ましく、そのためには、時定数τｏが時定数τｉより大きいという条件を満たすことが望ましい。すなわち、上記条件を満たすためには、式２と式４から、以下の式５を満たす必要がある。
式５から、以下の式６が導き出される。
従って、本発明の一態様では、論理素子１３が有するトランジスタのチャネル長Ｌｉが、インバータ２２が有するトランジスタのチャネル長Ｌの２倍より大きいことが望ましい。
また、図４（Ａ）の場合、配線ＤＬの寄生抵抗をＲｐ、寄生容量をＣｐとすると、論理素子１３の入力端子における電位の立ち下がりの時定数τｉは、以下の式７で表される。
そして、図４（Ａ）の場合、ノードＮＤ１における電位の立ち上がりの時定数τｏは、図４（Ｂ）の場合と同様に、式４で表される。そして、時定数τｏが時定数τｉより大きいという条件を満たすためには、以下の式８を満たす必要がある。
式８から、以下の式９が導き出される。
したがって、図４（Ａ）の場合、論理素子１３が有するトランジスタのチャネル長Ｌは、他のトランジスタのチャネル長Ｌに比べて、式９を満たす程度に十分に大きくすることが望ましい。
次いで、図４（Ｂ）に示した記憶装置１０の、計算により得られた各配線及びノードの電位の波形を、図１３に示す。計算は、ローレベルの電位を０Ｖ、ハイレベルの電位を１Ｖとして行った。
配線ＤＬの電位が０Ｖから１Ｖに上昇すると、インバータである論理素子１３の入力端子、すなわちノードＮＤ４の電位は、１Ｖから０Ｖに低下した。電流供給能力が十分に高いインバータの場合は、入力端子に０Ｖが供給されると、出力端子から１Ｖを出力するが、論理素子１３は電流供給能力が低い。そのため、ノードＮＤ４の電位が下がると、論理素子１３の入力端子と出力端子の間に存在する容量により、ノードＮＤ１の電位は、０Ｖから−１Ｖ近くまで一旦低下した後、時間をかけて１Ｖまで上昇した。
また、配線ＤＬの電位が０Ｖから１Ｖに上昇するのに伴い、ノードＮＤ２の電位も上昇を開始した。そして、トランジスタ１２のゲート電圧が閾値電圧に近づくと、トランジスタ１２のドレイン電流が小さくなり、ノードＮＤ２の電位は１Ｖに達することなく、０．６Ｖ乃至０．７Ｖ程度となると上昇を停止した。そして、ノードＮＤ２の電位が上記電位に達した後、ノードＮＤ１の電位が０Ｖから−１Ｖ近くにまで低下する際に、ノードＮＤ２の電位はトランジスタ１１の容量Ｃｓにより低下しそうになるが、ノードＮＤ２にはトランジスタ１２を介して配線ＤＬから１Ｖが供給されるので、ノードＮＤ２の電位はほとんど低下しなかった。
次いで、ノードＮＤ１の電位が−１Ｖ近くから１Ｖに上昇する際、トランジスタ１２は非導通状態となるため、ノードＮＤ２の電位は、トランジスタ１１の容量Ｃｓにより２Ｖを超える程度にまで上昇した。そして、ノードＮＤ２の電位が十分高くなったので、トランジスタ１１の閾値電圧分だけノードＮＤ３の電位が低下するということなく、ノードＮＤ３に所望の電位１Ｖを書き込めたことが確認された。
もし、論理素子１３の電流供給能力が十分に高く、ノードＮＤ１の電位が０Ｖから一旦低下することなく１Ｖに上昇するのであれば、ノードＮＤ２の電位は、トランジスタ１１の容量Ｃｓによって１Ｖを超える程度まで上昇することはあっても２Ｖを超える高さまでは上昇しない。一方、本発明の一態様では、論理素子１３の出力端子における電位が一旦低下してから上昇するために、ノードＮＤ２の電位、すなわちトランジスタ１１のゲートの電位を、論理素子１３の電流供給能力が十分に大きい場合よりも高くすることができる。従って、電源電位の数を増加させることなく、メモリセル１４のノードＮＤ３に所望の電位を書き込むことが可能となる。
〈記憶装置の構成例２〉
次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。
図５は、メモリセル１４を複数有するセルアレイ３０の、回路図の一例である。ただし、図５では、図１とは異なり、半導体素子１６がメモリセル１４に含まれる場合を例示しており、なおかつ、半導体素子１６としてトランジスタ１６ｔを用いる場合を例示している。
図５に示すセルアレイ３０では、複数の配線ＷＬ、複数の配線ＤＬ、複数の配線ＶＬ、複数の配線ＣＬ、複数の配線ＳＬなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル１４に供給される。
なお、上記配線の数は、メモリセル１４の数及び配置によって決めることができる。具体的に、図５に示すセルアレイ３０の場合、ｙ行×ｘ列（ｘ、ｙは２以上の自然数）のメモリセル１４がマトリクス状に接続されており、複数の配線ＷＬに相当する配線ＷＬ１乃至配線ＷＬｙと、複数の配線ＤＬに相当する配線ＤＬ１乃至配線ＤＬｘと、複数の配線ＶＬに相当する配線ＶＬ１乃至配線ＶＬｙと、複数の配線ＣＬに相当する配線ＣＬ１乃至配線ＣＬｙと、複数の配線ＳＬに相当する配線ＳＬ１乃至配線ＳＬｙとが、セルアレイ３０内に配置されている場合を例示している。
そして、各メモリセル１４では、論理素子１３の入力端子が配線ＤＬの一つに接続され、論理素子１３の出力端子がトランジスタ１１のソース及びドレインの一方に接続されている。トランジスタ１２は、ゲートが配線ＶＬの一つに接続され、ソース及びドレインの一方が配線ＷＬに接続され、ソース及びドレインの他方がトランジスタ１１のゲートに接続されている。トランジスタ１１のソース及びドレインの他方は、トランジスタ１６ｔのゲートと、容量素子１５が有する一方の電極とに、接続されている。容量素子１５が有する他方の電極は、配線ＣＬの一つに接続されている。トランジスタ１６ｔは、ソース及びドレインの一方が配線ＤＬの一つに接続されており、ソース及びドレインの他方が配線ＳＬの一つに接続されている。
図５では、トランジスタ１１及びトランジスタ１２がｎチャネル型であり、トランジスタ１６ｔがｐチャネル型である場合を例示している。また、配線ＤＬと配線ＳＬとは、一方が、図１に示す配線１７の一例である配線１７ａに相当し、他方が、図１に示す配線１７の一例である配線１７ｂに相当する。
次いで、図５に示すセルアレイ３０の動作について、図６のタイミングチャートを用いて説明する。なお、図６では、１行１列目のメモリセル１４と、１行ｘ列目のメモリセル１４と、ｙ行１列目のメモリセル１４と、ｙ行ｘ列目のメモリセル１４とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。
また、図６では、ローレベルの電位として接地電位（ＧＮＤ）を用いる場合を例示している。
まず、期間Ｔ１において、１行目のメモリセル１４が有する、配線ＷＬ１及び配線ＣＬ１の選択を行う。具体的に図６では、配線ＷＬ１にハイレベルの電位（ＶＤＤ）が供給され、それ以外の配線ＷＬ２乃至配線ＷＬｙには、ローレベルの電位（ＧＮＤ）が供給される。また、配線ＳＬ及び配線ＶＬには、電位（ＶＤＤ）が供給されている。よって、１行目のメモリセル１４が有するトランジスタ１１が、選択的に導通状態になる。また、配線ＣＬ１には電位（ＧＮＤ）が供給され、他の配線ＣＬ２乃至配線ＣＬｙには電位（ＶＤＤ）が供給される。
そして、配線ＷＬ１及び配線ＣＬ１が選択されている期間において、配線ＤＬ１及び配線ＤＬｘに、データを含む信号の電位が供給される。配線ＤＬ１及び配線ＤＬｘに供給される電位のレベルは、データの内容によって当然異なる。図６では、配線ＤＬ１に電位（ＧＮＤ）が供給され、配線ＤＬｘに電位（ＶＤＤ）が供給されている場合を例示する。配線ＤＬ１及び配線ＤＬｘに供給される電位は、論理素子１３によってその極性が反転させられた後、導通状態のトランジスタ１１を介して、トランジスタ１６ｔのゲート、すなわちノードＮＤ３に供給される。そして、供給される電位に従って、ノードＮＤ３に蓄積される電荷量が制御されることで、１行１列目のメモリセル１４と、１行ｘ列目のメモリセル１４へのデータの書き込みが行われる。
なお、論理素子１３は電流供給能力が低いので、期間Ｔ１において配線ＤＬ１に供給される電位が低下するのに伴い、論理素子１３が有する容量によって、配線ＤＬ１及び配線ＷＬ１に接続されたメモリセル１４の、ノードＮＤ１の電位も低下する。そして、トランジスタ１１のソースとゲートの間に形成される容量Ｃｓにより、ノードＮＤ１の電位の上昇に伴い、トランジスタ１１のゲート、すなわちノードＮＤ２の電位も上昇を開始する。そのため、ノードＮＤ２に接続された、トランジスタ１２のソース及びドレインの他方が、電位（ＶＤＤ−Ｖｔｈ）よりも高くなり、トランジスタ１２は非導通状態となる。よって、トランジスタ１１のゲート、すなわちノードＮＤ２は、浮遊状態となる。そして、ノードＮＤ２が浮遊状態となった後も、ノードＮＤ２の電位は上昇を続け、理想的には、電位（ＶＤＤ−Ｖｔｈ）に、ローレベルの電位（−ＶＤＤ）とハイレベルの電位（ＶＤＤ）の差分に相当する電圧が加算されることで得られる電位（３ＶＤＤ−Ｖｔｈ）にまで、上昇させることができる。よって、データの書き込みの際に上記ノードＮＤ１に供給される電位（ＶＤＤ）が、トランジスタ１１の閾値電圧によって降下するのを防ぎつつ、ノードＮＤ３に電位（ＶＤＤ）を供給することができ、なおかつ、上記ノードＮＤ３へのデータの書き込みを高速に行うことができる。
次いで、配線ＷＬ１に電位（ＧＮＤ）が供給され、１行目のメモリセル１４が有するトランジスタ１１が、非導通状態になる。また、配線ＣＬ１に電位（ＶＤＤ）が供給され、それに伴いノードＮＤ３の電位が上昇することで、ノードＮＤ３に書き込まれたデータに関わらず、トランジスタ１６ｔは非導通状態となる。
次いで、期間Ｔ２において、ｙ行目のメモリセル１４が有する、配線ＷＬｙ及び配線ＣＬｙの選択を行う。具体的に図６では、配線ＷＬｙに電位（ＶＤＤ）が供給され、それ以外の配線ＷＬ１乃至配線ＷＬ（ｙ−１）には、電位（ＧＮＤ）が供給される。また、配線ＳＬ及び配線ＶＬには、電位（ＶＤＤ）が供給されている。よって、ｙ行目のメモリセル１４が有するトランジスタ１１が、選択的に導通状態になる。また、配線ＣＬｙには電位（ＧＮＤ）が供給され、他の配線ＣＬ１乃至配線ＣＬ（ｙ−１）には電位（ＶＤＤ）が供給される。
そして、配線ＷＬｙ及び配線ＣＬｙが選択されている期間において、配線ＤＬ１及び配線ＤＬｘに、データを含む信号の電位が供給される。図６では、配線ＤＬ１に電位（ＶＤＤ）が供給され、配線ＤＬｘに電位（ＧＮＤ）が供給されている場合を例示する。配線ＤＬ１及び配線ＤＬｘに供給される電位は、論理素子１３によってその極性が反転させられた後、導通状態のトランジスタ１１を介して、トランジスタ１６ｔのゲート、すなわちノードＮＤ３に供給される。そして、供給される電位に従って、ノードＮＤ３に蓄積される電荷量が制御されることで、ｙ行１列目のメモリセル１４と、ｙ行ｘ列目のメモリセル１４へのデータの書き込みが行われる。
なお、期間Ｔ１における配線ＤＬ１及び配線ＷＬ１に接続されたメモリセル１４の場合と同様に、期間Ｔ２では、配線ＤＬｘ及び配線ＷＬｙに接続されたメモリセル１４において、トランジスタ１１のゲート、すなわちノードＮＤ２を、理想的には電位（３ＶＤＤ−Ｖｔｈ）にまで、上昇させることができる。よって、データの書き込みの際に上記ノードＮＤ１に供給される電位（ＶＤＤ）が、トランジスタ１１の閾値電圧によって降下するのを防ぎつつ、ノードＮＤ３に電位（ＶＤＤ）を供給することができ、なおかつ、上記ノードＮＤ３へのデータの書き込みを高速に行うことができる。
また、メモリセル１４に誤ったデータが書き込まれるのを防ぐために、配線ＷＬ及び配線ＣＬの選択期間が終了した後に、配線ＤＬへのデータを含む信号の供給を、終了させることが望ましい。
次いで、配線ＷＬｙに電位（ＧＮＤ）が供給され、ｙ行目のメモリセル１４が有するトランジスタ１１が、非導通状態になる。また、配線ＣＬｙに電位（ＶＤＤ）が供給され、それに伴いノードＮＤ３の電位が上昇することで、ノードＮＤ３に書き込まれたデータに関わらず、トランジスタ１６ｔは非導通状態となる。
本発明の一態様では、上述したように、トランジスタ１１のオフ電流が著しく小さい。トランジスタ１１のオフ電流が小さいと、ノードＮＤ３に蓄積された電荷はリークしづらくなるため、長い期間に渡ってデータの保持を行うことができる。
次いで、期間Ｔ３に示すように、１行目のメモリセル１４が有する、配線ＣＬ１の選択を行う。具体的に図６では、配線ＣＬ１に電位（ＧＮＤ）が供給され、他の配線ＣＬ２乃至配線ＣＬｙにハイレベルの電位（ＶＤＤ）が供給される。また、期間Ｔ３では、全ての配線ＷＬは、電位（ＧＮＤ）が供給されることで非選択の状態になっている。そして、配線ＣＬ１の選択が行われている期間において、配線ＳＬ及び配線ＶＬには、電位（ＶＤＤ）が供給されている。
トランジスタ１６ｔのソースとドレイン間の抵抗は、ノードＮＤ３に蓄積された電荷量に依存する。よって、配線ＤＬ１及び配線ＤＬｘには、ノードＮＤ３に蓄積された電荷量に応じた電位が供給される。そして、上記電位から電荷量の違いを読み取ることにより、１行１列目のメモリセル１４と、１行ｘ列目のメモリセル１４から、データを読み出すことができる。
次いで、期間Ｔ４に示すように、ｙ行目のメモリセル１４が有する、配線ＣＬｙの選択を行う。具体的に図６では、配線ＣＬｙに電位（ＧＮＤ）が供給され、他の配線ＣＬ１乃至配線ＣＬ（ｙ−１）にハイレベルの電位（ＶＤＤ）が供給される。また、期間Ｔ４では、全ての配線ＷＬは、電位（ＧＮＤ）が供給されることで非選択の状態になっている。そして、配線ＣＬｙの選択が行われている期間において、配線ＳＬ及び配線ＶＬには、電位（ＶＤＤ）が供給されている。
トランジスタ１６ｔのソースとドレイン間の抵抗は、ノードＮＤ３に蓄積された電荷量に依存する。よって、配線ＤＬ１及び配線ＤＬｘには、ノードＮＤ３に蓄積された電荷量に応じた電位が供給される。そして、上記電位から電荷量の違いを読み取ることにより、ｙ行１列目のメモリセル１４と、ｙ行ｘ列目のメモリセル１４から、データを読み出すことができる。
なお、各配線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号が、セルアレイ３０から実際に読み出されたデータを含んでいる。
〈半導体装置の構成例〉
半導体装置の一つであるプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、適当な規模の論理ブロック（プログラマブルロジックエレメント）で論理回路が構成されており、各論理ブロックの機能や、論理ブロック間の接続構造を、製造後において変更（コンフィギュレーション）できることを特徴とする。具体的に、上記ＰＬＤは、複数の論理ブロックと、論理ブロック間の接続を制御する配線リソースとを有する。各論理ブロックの機能と、配線リソースにより構成される論理ブロック間の接続構造とは、コンフィギュレーションデータにより定義され、上記コンフィギュレーションデータは、各論理ブロックが有する記憶装置、または配線リソースが有する記憶装置に格納される。
図１に示した記憶装置１０が有する半導体素子１６としてスイッチを用い、半導体素子１６により複数の論理ブロック４１間の電気的な接続が制御される、ＰＬＤの構成例を図７に示す。
図７では、記憶装置１０に保持されているデータに従って、導通状態または非導通状態が選択されるスイッチとしての機能を有するトランジスタなどの半導体素子１６と、半導体素子１６により互いの電気的な接続が制御される論理ブロック４１−１及び論理ブロック４１−２が図示されている。論理ブロック４１−１及び論理ブロック４１−２は、複数の論理ブロック（ＬＢ）４１の一例に相当する。
具体的に、半導体素子１６がデータに従って導通状態になると、論理ブロック４１−１と論理ブロック４１−２とは電気的に接続され、半導体素子１６がデータに従って非導通状態になると、論理ブロック４１−１と論理ブロック４１−２とは電気的に分離される。
よって、記憶装置１０に保持されているコンフィギュレーションデータに従って、論理ブロック４１−１と論理ブロック４１−２の電気的な接続を制御することができる。
なお、記憶装置１０におけるコンフィギュレーションデータの消失を事前に検出するために、検出用の記憶装置１０をＰＬＤに設けるようにしても良い。検出用の記憶装置１０は、例えば、図４（Ｂ）に示す記憶装置１０において、半導体素子１６にインバータを用いた構成とすることができる。ノードＮＤ３に接続された容量素子１５やその他の寄生容量を含めた容量値は、検出用の記憶装置１０の方が、コンフィギュレーションメモリとして用いる記憶装置１０よりも、小さくなるように設定しておくことが望ましい。そして、コンフィギュレーションが終了した後、検出用の記憶装置１０において、配線ＤＬの電位をハイレベルにして、ノードＮＤ３にハイレベルの電位を書き込む。そして、ノードＮＤ３の電位が、インバータである半導体素子１６のしきい値電位よりも下がれば、半導体素子１６から出力される電位はローレベルからハイレベルに変化するため、当該電位の変化を検出することで、コンフィギュレーションデータが消失するタイミングを見定めることができる。上記構成により、コンフィギュレーションデータが消失する前に、ＰＬＤにて使用中のデータを退避させた上でクロック信号及び電源電圧の供給を停止する、或いは、外部メモリにコンフィギュレーションデータの再書き込みを要求することができる。また、ＰＬＤの電源をオフにした後、再び電源をオンにする際に、インバータである半導体素子１６から出力される電位がハイレベルであれば、ＰＬＤは外部メモリにコンフィギュレーションデータの再書き込みを要求することができる。
次いで、図８（Ａ）に、論理ブロック（ＬＢ）４１の一形態を例示する。図８（Ａ）に示す論理ブロック４１は、ＬＵＴ（ルックアップテーブル）４２と、フリップフロップ４３と、記憶装置１０と、を有する。ＬＵＴ４２は、記憶装置１０が有するコンフィギュレーションデータに従って、行われる論理演算が定義される。具体的にＬＵＴ４２は、入力端子４４に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ４２からは、上記出力値を含む信号が出力される。フリップフロップ４３は、ＬＵＴ４２から出力される信号を保持し、クロック信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子４５及び第２出力端子４６から出力する。
なお、論理ブロック４１がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ４２からの出力信号がフリップフロップ４３を経由するか否かを選択できるようにしても良い。
また、コンフィギュレーションデータによって、フリップフロップ４３の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ４３がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
また、図８（Ｂ）に、論理ブロック４１の別の一形態を例示する。図８（Ｂ）に示す論理ブロック４１は、図８（Ａ）に示した論理ブロック４１に、ＡＮＤ回路４７が追加された構成を有している。ＡＮＤ回路４７には、フリップフロップ４３からの信号が、正論理の入力として与えられ、信号ＩＮＩＴが負論理の入力として与えられている。上記構成により、論理ブロック４１からの出力信号が供給される配線の電位を初期化することができる。よって、論理ブロック４１間で大量の電流が流れることを未然に防ぎ、ＰＬＤの破損が引き起こされるのを防ぐことができる。
また、図８（Ｃ）に、論理ブロック４１の別の一形態を例示する。図８（Ｃ）に示す論理ブロック４１は、図８（Ａ）に示した論理ブロック４１に、マルチプレクサ４８が追加された構成を有している。また、図８（Ｃ）に示す論理ブロック４１は、記憶装置１０ａ及び記憶装置１０ｂで示される二つの記憶装置１０を有する。ＬＵＴ４２は、記憶装置１０ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。また、マルチプレクサ４８は、ＬＵＴ４２からの出力信号と、フリップフロップ４３からの出力信号とが入力されている。そして、マルチプレクサ４８は、記憶装置１０ｂに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ４８からの出力信号は、第１出力端子４５及び第２出力端子４６から出力される。
図９（Ａ）にＰＬＤ４０の構造の一部を、一例として模式的に示す。図９（Ａ）に示すＰＬＤ４０は、複数の論理ブロック（ＬＢ）４１と、複数の論理ブロック４１のいずれかに接続された配線群１２１と、配線群１２１を構成する配線どうしの接続を制御するスイッチ回路１２２とを有する。配線群１２１及びスイッチ回路１２２が、配線リソース１２３に相当する。スイッチ回路１２２によって制御される配線どうしの接続構造は、記憶装置１０が有するコンフィギュレーションデータによって定められる。
図９（Ｂ）に、スイッチ回路１２２の構成例を示す。図９（Ｂ）に示すスイッチ回路１２２は、配線群１２１に含まれる配線１２５と配線１２６の接続構造を制御する機能を有する。具体的に、スイッチ回路１２２は、トランジスタ１２７乃至トランジスタ１３２を有する。トランジスタ１２７乃至トランジスタ１３２は、記憶装置１０が有する半導体素子１６に相当する。よって、スイッチ回路１２２と記憶装置１０は、トランジスタ１２７乃至トランジスタ１３２を共有していると言える。トランジスタ１２７乃至トランジスタ１３２は、複数の記憶装置１０のノードＮＤ３に、それぞれ接続されている。そして、トランジスタ１２７乃至トランジスタ１３２の導通状態または非導通状態の選択（スイッチング）は、記憶装置１０のノードＮＤ３に保持されているデータにより定まる。
トランジスタ１２７は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２８は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ１２９は、配線１２５におけるＰｏｉｎｔＡと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３０は、配線１２５におけるＰｏｉｎｔＢと、配線１２６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ１３１は、配線１２５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。トランジスタ１３２は、配線１２６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。
また、スイッチ回路１２２は、配線群１２１と、ＰＬＤ４０の出力端子１２４の、電気的な接続を制御する機能を有する。
図１０に、ＰＬＤ４０全体の構成を一例として示す。図１０では、ＰＬＤ４０に、Ｉ／Ｏエレメント１４０、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）１４１、ＲＡＭ１４２、乗算器１４３が設けられている。Ｉ／Ｏエレメント１４０は、ＰＬＤ４０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ１４１は、信号ＣＫを生成する機能を有する。ＲＡＭ１４２は、論理演算に用いられるデータを格納する機能を有する。乗算器１４３は、乗算専用の論理回路に相当する。ＰＬＤ４０に乗算を行う機能が含まれていれば、乗算器１４３は必ずしも設ける必要はない。
〈セルの断面構造の例〉
図１１に、図４（Ａ）に示した記憶装置１０が有する、トランジスタ１１、トランジスタ１２、トランジスタ１８、トランジスタ１９、及び容量素子１５の断面構造を、一例として示す。
図１１では、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に、ｐチャネル型のトランジスタ１８、ｎチャネル型のトランジスタ１９、ｎチャネル型のトランジスタ１２が形成され、酸化物半導体膜を用いたトランジスタ１１が、トランジスタ１８、トランジスタ１９、及びトランジスタ１２上に形成されている場合を例示している。トランジスタ１８、トランジスタ１９、及びトランジスタ１２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体膜を用いていても良い。或いは、トランジスタ１８、トランジスタ１９、及びトランジスタ１２は、酸化物半導体膜を用いていても良い。全てのトランジスタが酸化物半導体膜を用いている場合、トランジスタ１８、トランジスタ１９、及びトランジスタ１２上にトランジスタ１１が積層されていなくとも良く、同一の絶縁表面上に全てのトランジスタが形成されていても良い。また、トランジスタ１８、トランジスタ１９、及びトランジスタ１２は、単結晶のシリコン基板に形成されていても良い。ただし、ノードＮＤ１に負の極性を有する電位が供給されたときにラッチアップが生じるのを防ぐために、本発明の一態様では、絶縁表面上に設けられた薄膜の半導体膜を用いて、トランジスタ１８、トランジスタ１９、及びトランジスタ１２を形成することが望ましい。
なお、薄膜のシリコンを用いてトランジスタ１８、トランジスタ１９、及びトランジスタ１２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコンなどを用いても良い。
図１１では、絶縁膜４０１が形成された基板４００上に、トランジスタ１８、トランジスタ１９、及びトランジスタ１２が形成されている。
基板４００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板４００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
本実施の形態では、単結晶シリコンの半導体基板を基板４００として用いることが望ましい。単結晶の半導体基板はガラス基板よりも表面の平坦性が高い。よって、基板のうねりに起因して絶縁膜や導電膜などの膜厚がばらつくのを防ぐことができるため、トランジスタなどの半導体素子を微細化しても半導体素子の電気的特性を均一にすることができる。
具体的に、トランジスタ１８は、絶縁膜４０１上に、結晶性を有する半導体膜４０２と、半導体膜４０２上のゲート絶縁膜４０３と、ゲート絶縁膜４０３を間に挟んで半導体膜４０２と重なる位置に設けられたゲート電極４０４とを有する。そして、半導体膜４０２は、チャネル形成領域として機能する第１の領域４０５と、ｐ型の導電型を有し、ソースまたはドレインとして機能する、第２の領域４０６及び第２の領域４０７とを有する。第２の領域４０６及び第２の領域４０７は、第１の領域４０５を間に挟んでいる。
具体的に、トランジスタ１９は、絶縁膜４０１上に、結晶性を有する半導体膜４０８と、半導体膜４０８上のゲート絶縁膜４０９と、ゲート絶縁膜４０９を間に挟んで半導体膜４０８と重なる位置に設けられたゲート電極４１０とを有する。そして、半導体膜４０８は、チャネル形成領域として機能する第１の領域４１１と、ｎ型の導電型を有し、ソースまたはドレインとして機能する、第２の領域４１２及び第２の領域４１３とを有する。第２の領域４１２及び第２の領域４１３は、第１の領域４１１を間に挟んでいる。
具体的に、トランジスタ１２は、絶縁膜４０１上に、結晶性を有する半導体膜４１４と、半導体膜４１４上のゲート絶縁膜４１５と、ゲート絶縁膜４１５を間に挟んで半導体膜４１４と重なる位置に設けられたゲート電極４１６とを有する。そして、半導体膜４１４は、チャネル形成領域として機能する第１の領域４１７と、ｎ型の導電型を有し、ソースまたはドレインとして機能する、第２の領域４１８及び第２の領域４１９とを有する。第２の領域４１８及び第２の領域４１９は、第１の領域４１７を間に挟んでいる。
トランジスタ１８、トランジスタ１９、及びトランジスタ１２上には、絶縁膜４２０が設けられている。絶縁膜４２０には開口部が形成されており、上記開口部において、第２の領域４０６に接続された配線４２３と、第２の領域４０７及び第２の領域４１２に接続された配線４２４と、第２の領域４１３に接続された配線４２５と、第２の領域４１８に接続された配線４２６と、第２の領域４１９に接続された配線４２７とが、絶縁膜４２０上に形成されている。
配線４２３乃至配線４２７上には、絶縁膜４３０が形成されている。そして、絶縁膜４３０上には、トランジスタ１１と、容量素子１５と、配線４４５が形成されている。
トランジスタ１１は、絶縁膜４３０上に、酸化物半導体を含む半導体膜４３１と、半導体膜４３１上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３１、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３４と、導電膜４３２と導電膜４３３の間において、ゲート絶縁膜４３４を間に挟んで半導体膜４３１と重なっているゲート電極４３５と、を有する。
そして、導電膜４３２は、絶縁膜４３０に設けられた開口部において、配線４２４に接続されている。また、配線４４５は、絶縁膜４３０に設けられた開口部において、配線４２６に接続されている。
また、ゲート絶縁膜４３４上において導電膜４３３と重なる位置に、導電膜４３６が設けられている。ゲート絶縁膜４３４を間に挟んで導電膜４３３及び導電膜４３６が重なっている部分が、容量素子１５として機能する。
なお、図１１では、容量素子１５がトランジスタ１１と共に絶縁膜４３０上に設けられている場合を例示しているが、容量素子１５は、トランジスタ１８、トランジスタ１９、及びトランジスタ１２と共に、絶縁膜４３０の下に設けられていても良い。
トランジスタ１１及び容量素子１５上には、絶縁膜４４１及び絶縁膜４４２が、順に積層するように設けられている。絶縁膜４４１は、絶縁膜４４２から放出された水素が半導体膜４３１に侵入するのを防ぐ機能を有する、窒化珪素などを用いた絶縁膜であることが望ましい。
絶縁膜４４１、絶縁膜４４２、及びゲート絶縁膜４３４には開口部が設けられており、上記開口部においてゲート電極４３５及び配線４４５に接続される導電膜４４３が、絶縁膜４４２上に設けられている。
なお、図１１において、トランジスタ１１は、ゲート電極４３５を半導体膜４３１の片側において少なくとも有していれば良いが、半導体膜４３１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１１が、半導体膜４３１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１１では、トランジスタ１１が、一のゲート電極４３５に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
〈電子機器の例〉
本発明の一態様に係る記憶装置または半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置または半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示す。
図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１２（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
１０ 記憶装置
１０ａ 記憶装置
１０ｂ 記憶装置
１１ トランジスタ
１２ トランジスタ
１３ 論理素子
１４ メモリセル
１５ 容量素子
１６ 半導体素子
１６ｔ トランジスタ
１７ 配線
１７ａ 配線
１７ｂ 配線
１８ トランジスタ
１９ トランジスタ
２０ 配線
２１ 配線
２２ インバータ
３０ セルアレイ
４０ ＰＬＤ
４１ 論理ブロック
４１−１ 論理ブロック
４１−２ 論理ブロック
４２ ＬＵＴ
４３ フリップフロップ
４４ 入力端子
４５ 出力端子
４６ 出力端子
４７ ＡＮＤ回路
４８ マルチプレクサ
１２１ 配線群
１２２ スイッチ回路
１２３ 配線リソース
１２４ 出力端子
１２５ 配線
１２６ 配線
１２７ トランジスタ
１２８ トランジスタ
１２９ トランジスタ
１３０ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１４０ Ｉ／Ｏエレメント
１４１ ＰＬＬ
１４２ ＲＡＭ
１４３ 乗算器
４００ 基板
４０１ 絶縁膜
４０２ 半導体膜
４０３ ゲート絶縁膜
４０４ ゲート電極
４０５ 第１の領域
４０６ 第２の領域
４０７ 第２の領域
４０８ 半導体膜
４０９ ゲート絶縁膜
４１０ ゲート電極
４１１ 第１の領域
４１２ 第２の領域
４１３ 第２の領域
４１４ 半導体膜
４１５ ゲート絶縁膜
４１６ ゲート電極
４１７ 第１の領域
４１８ 第２の領域
４１９ 第２の領域
４２０ 絶縁膜
４２３ 配線
４２４ 配線
４２５ 配線
４２６ 配線
４２７ 配線
４３０ 絶縁膜
４３１ 半導体膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート絶縁膜
４３５ ゲート電極
４３６ 導電膜
４４１ 絶縁膜
４４２ 絶縁膜
４４３ 導電膜
４４５ 配線
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (8)

  1. 第１のトランジスタと、第２のトランジスタと、第１の信号が入力される論理素子と、半導体素子と、を有し、
    前記第２のトランジスタは、前記第１のトランジスタのゲートへの第２の信号の供給を制御する機能を有し、
    前記論理素子は、前記第１の信号が第１の電位から第２の電位に変化すると、前記第１のトランジスタのソース又はドレインの一方を前記第２の電位から第３の電位に変化させた後、前記第１のトランジスタのソース又はドレインの一方を前記第３の電位から前記第１の電位に変化させる機能を有し、
    前記半導体素子は、前記第１のトランジスタのソース又はドレインの他方を浮遊状態にする機能を有し、
    前記第２の電位は、前記第１の電位よりも低く、
    前記第３の電位は、前記第２の電位よりも低い記憶装置。
  2. 第１のトランジスタと、第２のトランジスタと、第１のインバータと、第２のインバータと、半導体素子と、を有し、
    前記第２のトランジスタは、前記第１のトランジスタのゲートへの第１の信号の供給を制御する機能を有し、
    前記第１のインバータは、前記第１の信号が入力されると第２の信号を生成する機能を有し、
    前記第２のインバータは、前記第２の信号の電位が入力されると第３の信号を生成する機能を有し、
    前記第３の信号の電位は、前記第１のトランジスタのソース又はドレインの一方に供給され、
    前記半導体素子は、前記第１のトランジスタのソース又はドレインの他方を浮遊状態にする機能を有し、
    前記第１のインバータは、ｎチャネル型である第３のトランジスタを有し、
    前記第２のインバータは、ｎチャネル型である第４のトランジスタを有し、
    前記第４のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長の２倍より大きい記憶装置。
  3. 請求項１または請求項２において、
    前記第１のトランジスタは、酸化物半導体膜にチャネル形成領域を有する記憶装置。
  4. 請求項３において、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む記憶装置。
  5. 記憶装置を備えた論理ブロックを有し、
    前記記憶装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の信号が入力される論理素子と、を有し、
    前記第２のトランジスタは、前記第１のトランジスタのゲートへの第２の信号の供給を制御する機能を有し、
    前記論理素子は、前記第１の信号が第１の電位から第２の電位に変化すると、前記第１のトランジスタのソース又はドレインの一方を前記第２の電位から第３の電位に変化させた後、前記第１のトランジスタのソース又はドレインの一方を前記第３の電位から前記第１の電位に変化させる機能を有し、
    前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続されており、
    前記第２の電位は、前記第１の電位よりも低く、
    前記第３の電位は、前記第２の電位よりも低く、
    前記論理ブロックは、前記第３のトランジスタにより、入力される信号の論理レベルと出力される信号の論理レベルとの関係が定められる半導体装置。
  6. 記憶装置と、複数の論理ブロックと、を有し、
    前記記憶装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の信号が入力される論理素子と、を有し、
    前記第２のトランジスタは、前記第１のトランジスタのゲートへの第２の信号の供給を制御する機能を有し、
    前記論理素子は、前記第１の信号が第１の電位から第２の電位に変化すると、前記第１のトランジスタのソース又はドレインの一方を前記第２の電位から第３の電位に変化させた後、前記第１のトランジスタのソース又はドレインの一方を前記第３の電位から前記第１の電位に変化させる機能を有し、
    前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続されており、
    前記第２の電位は、前記第１の電位よりも低く、
    前記第３の電位は、前記第２の電位よりも低く、
    前記複数の論理ブロックは、前記第３のトランジスタにより互いの電気的な接続が制御される半導体装置。
  7. 請求項５または請求項６において、
    前記第１のトランジスタは、酸化物半導体膜にチャネル形成領域を有する半導体装置。
  8. 請求項７において、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。
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