TWI557739B - 半導體積體電路 - Google Patents

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Description

半導體積體電路
本發明係關於使用氧化物半導體的半導體積體電路以及半導體積體電路的驅動方法。
在半導體積體電路中，組合地使用反及(NAND)電路、反或(NOR)電路、反相電路(反電路)、等等。
在NAND電路、NOR電路、等等習知電路配置中，舉例而言，組合地使用p通道電晶體及二n通道電晶體。
關於一種NAND電路，舉例而言，已知有包含鐵電電容器的NAND電路(請參見專利文獻1)。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請號2005-303580
習知的邏輯電路包含CMOS電路，其中，p通道電晶體及n通道電晶體互補地結合。在此型式的習知邏輯電路中，當電力關閉時，資料被抹除。
慮及此點，本發明的一實施例的目的是提供新穎邏輯電路，其中，即使在電力關閉之後，資料仍然被固持。
在使用CMOS電路的習知邏輯電路中，由於從電源電位(VDD)端至參考電位(GND)端有大量的路徑，所 以，在待命週期中的耗電大。
另一目的是提供具有低耗電的新穎邏輯電路。
另一目的是達到邏輯電路的面積縮小，以進一步縮減半導體積體電路。
另一目的是提供新穎的邏輯電路，其中，元件的數目小於習知的邏輯電路的元件數目，具體而言，電晶體總數減少。
形成具有暫存器功能的邏輯電路，作為即使在電力關閉之後資料仍然被固持的新穎邏輯電路。
本說明書中揭示的本發明的一實施例是包含邏輯電路的半導體積體電路。邏輯電路包含比較二輸出節點的比較器；電荷固持部，電連接至比較器；以及，輸出節點電位決定部，電連接至電荷固持部。電荷固持部包含閘極電連接至包括氧化物半導體的n通道電晶體。
本說明書中揭示的本發明的另一實施例是包含邏輯電路的半導體積體電路。邏輯電路包含比較二輸出節點的比較器；電荷固持部，電連接至比較器；以及，輸出節點電位決定部，電連接至電荷固持部。電荷固持部包含閘極電連接至包括氧化物半導體的p通道電晶體。
本說明書中揭示的本發明的一實施例是包含邏輯電路的半導體積體電路。邏輯電路包含比較二輸出節點的比較器；電荷固持部，電連接至比較器；以及，輸出節點電位決定部，電連接至電荷固持部。電荷固持部包含第一電晶體，第一電晶體的閘極電連接至包含氧化物半導體的第一 電晶體、以及包含矽；第二電晶體，第二電晶體的閘極電連接至包含氧化物半導體的第二電晶體、以及包含矽；第三電晶體，第三電晶體的閘極電連接至包含氧化物半導體的第三電晶體、以及包含矽；以及，第四電晶體，第四電晶體的閘極電連接至包含氧化物半導體的第四電晶體、以及包含矽。
在上述結構中，比較器包含閘極均被供予時脈訊號的二個p通道電晶體，以及閘極均連接至二輸出節點中對應之一的二個p通道電晶體。輸出節點電位決定部可以是閘極被供予時脈訊號的一個n通道電晶體。n通道電晶體的汲極可以電連接至接地電位端。n通道電晶體的源極可以電連接至電源電位端。
在上述結構中，比較器包含閘極均被供予時脈訊號的二個n通道電晶體，以及閘極均連接至二輸出節點中對應之一的二個n通道電晶體。此外，輸出節點電位決定部可以是一個p通道電晶體，其閘極被供予時脈訊號、汲極電連接至電源電位端、以及源極電連接至接地電位端。
本說明書中揭示的本發明的另一實施例是包含邏輯電路的半導體積體電路。邏輯電路包含比較二輸出節點的比較器；電荷固持部，電連接至比較器；以及，輸出節點電位決定部，電連接至電荷固持部。電荷固持部包含第一儲存電容器，電連接至第一電晶體的源極和汲極中之一，第一電晶體包含氧化物半導體且第一電晶體的閘極包含矽；第二儲存電容器，電連接至第二電晶體的源極和汲極中之 一，第二電晶體包含氧化物半導體且第二電晶體的閘極包含矽；第三儲存電容器，電連接至第三電晶體的源極和汲極中之一，第三電晶體包含氧化物半導體且第三電晶體的閘極包含矽；以及，第四儲存電容器，電連接至第四電晶體的源極和汲極中之一，第四電晶體包含氧化物半導體且第四電晶體的閘極包含矽。
在上述結構中，包含氧化物半導體的第一電晶體以及包含矽的第一電晶體可以彼此重疊。包含氧化物半導體的第二電晶體以及包含矽的第二電晶體可以彼此重疊。包含氧化物半導體的第三電晶體以及包含矽的第三電晶體可以彼此重疊。包含氧化物半導體的第四電晶體以及包含矽的第四電晶體可以彼此重疊。
對於n通道電晶體，使用氧化物作為半導體。
此外，對於p通道電晶體，使用氧化物作為半導體。
對於n通道電晶體，也可以使用矽作為半導體。
此外，對於p通道電晶體，也可以使用矽作為半導體。
本說明書揭示具有暫存器功能的新穎邏輯電路，其中，在電力關閉之後，電荷仍被固持在包含矽半導體的電晶體與包含氧化物半導體的電晶體之間的節點中，以致於能儲存及固持資料。
在本說明書中揭示的具有暫存器功能的新穎邏輯電路中，從電源電位端至參考電位端的路徑數目小；因此，能降低耗電。此外，藉由在待命週期中關閉電力，能進一步 降低耗電。
在本說明書中揭示的具有暫存器功能的新穎邏輯電路中，包含氧化物半導體的電晶體與包含矽半導體的電晶體(p通道電晶體及/或n通道電晶體)相堆疊。在電晶體相堆疊的情形中，邏輯電路的面積縮減。
僅使用CMOS電路的習知暫存器電路包含二個時脈式反相器以及一個反相器，其中，使用十個電晶體(五個p通道電晶體及五個n通道電晶體)。由於NAND電路或NOR電路如上所述地包含四個電晶體(二個p通道電晶體及二個n通道電晶體)，所以，具有暫存器電路的習知的NAND電路或NOR電路包含總共14個電晶體。
在本說明書中揭示的具有暫存器功能的新穎邏輯電路中，使用13個電晶體(四個p通道(n通道)電晶體、五個n通道(p通道)電晶體、及四個包含氧化物半導體的電晶體)。新穎的邏輯電路中的電晶體的數目比具有暫存器電路的習知NAND電路或NOR電路中的電晶體的數目少一。
本發明的一實施例提供邏輯電路，其中，比較二輸出節點的比較器、電荷固持部、以及輸出節點決定部彼此電連接。在此邏輯電路中，即使在電力關閉之後，資料仍然能被固持。由於從電源電位端至參考電位端之間的路徑數目減少，所以，邏輯電路的耗電降低。此外，能取得邏輯電路的面積降低之NAND電路或NOR電路。
將參考附圖，詳述本發明的實施例。注意，本發明不侷限於下述說明，習於此技藝者容易瞭解，在不悖離本發明的精神及範圍之下，可以作出以各種改變及修改。因此，本發明不應被解釋成侷限於實施例的說明。注意，在下述本發明的結構中，在不同圖式中，相同的部份或具有類似功能的部份以相同代號表示，且將不重複其說明。
[實施例1]
在本實施例中，將參考圖1、圖2A至2C、圖3、圖4、圖5、圖6、圖7、及圖8，說明具有資料固持功能及耗電降低的NAND電路。
<NAND電路100的結構>
圖1是本實施例的NAND電路的電路圖。圖1中所示的NAND電路100包含第一電晶體101、第二電晶體102、第三電晶體103、第四電晶體104、第五電晶體105、第六電晶體106、第七電晶體107、第八電晶體108、第九電晶體109、第十電晶體110、第十一電晶體111、第十二電晶體112、及第十三電晶體113。
N通道電晶體用於下述五電晶體：第二電晶體102、第四電晶體104、第五電晶體105、第七電晶體107、及第九電晶體109。P通道電晶體用於下述四電晶體：第十電晶體110、第十一電晶體111、第十二電晶體112、及第十 三電晶體113。
使用通道形成於氧化物半導體層中的電晶體作為下述四電晶體：第1電晶體101、第三電晶體103、第六電晶體106、及第八電晶體108。注意，包含氧化物半導體的電晶體是n通道電晶體。
包含氧化物半導體的電晶體具有相當小的漏電流(也稱為關閉狀態電流)之優點。舉例而言，由於電晶體的相當小的漏電流而取得的優點是邏輯電路中每單位面積的資料固持功能增進。一般而言，資料固持時間與漏電流成比例。舉例而言，在漏電流為1.0×10-24A的情形中，資料固持時間是十年，而在漏電流為1.0×10-21A的情形中，資料固持時間是三天或四天。當漏電流改變一位數時，資料固持時間大幅地改變，對整個邏輯電路有大幅影響。較佳的是，根據所需的特徵，選取最佳電晶體。
在包含氧化物半導體的n通道電晶體的情形中，漏電流小於或等於100yA/μm(1.0×10-22A)，較佳地小於或等於10yA/μm(1.0×10-23A)，更較佳地小於或等於1yA/μm(1.0×10-24A)。注意，汲極電壓的絕對值較佳地等於測量時的閘極電壓。即使當閘極電壓變成小於或等於-3V時，包含氧化物半導體的電晶體的漏電流仍然保持相當地小。另一方面，在包含矽半導體的n通道電晶體之情形中，漏電流約為10pA/μm(1.0×10-11A)，以及，當閘極電壓變成小於或等於-3V時，漏電流快速地增加。此外，在測量時，漏電流也視電晶體的溫度而定。溫度愈高，則 漏電流愈大。
使用通道形成於矽層中的電晶體作為下述九個電晶體：第二電晶體102、第四電晶體104、第五電晶體105、第七電晶體107、第九電晶體109、第十電晶體110、第十一電晶體111、第十二電晶體112、及第十三電晶體113。矽層可以均為單晶矽層、微結晶矽層、或是非晶矽層。
注意，第二電晶體102、第四電晶體104、第五電晶體105、第七電晶體107、第九電晶體109等五個電晶體中的全部或某些電晶體可以由包含氧化物半導體的電晶體取代。但是，包含氧化物半導體的電晶體具有比包含矽半導體的電晶體更慢的操作速度，並具有相當小的關閉狀態電流。因此，當這些電晶體由包含氧化物半導體的電晶體取代時，對NAND電路100的操作速度的影響需要列入考慮。
輸入至NAND電路100的二訊號中的輸入訊號A輸入至第六電晶體106的源極和汲極中之一。輸入訊號B輸入至第一電晶體101的源極和汲極中之一。相位是輸入訊號A的反相之訊號AB輸入至第八電晶體108的源極和汲極中之一。相位是輸入訊號B的反相之訊號BB輸入至第三電晶體103的源極和汲極中之一。
第一電晶體101的閘極電連接至第六電晶體106的閘極。第一電晶體101的源極和汲極中之另一極電連接至第二電晶體102的閘極。注意，第一電晶體101的源極和汲極中之另一極與第二電晶體102的閘極彼此相連接之點稱 為節點B。第二電晶體102的源極和汲極中之一電連接至第五電晶體105的源極和汲極中之一，以及，其源極和汲極中之另一極電連接至第九電晶體109的源極和汲極中之一、第四電晶體104的源極和汲極中之一、以及第七電晶體107的源極和汲極中之一。
第三電晶體103的閘極電連接至第八電晶體108的閘極。第三電晶體103的源極和汲極中之另一極電連接至第四電晶體104的閘極。注意，第三電晶體103的源極和汲極中之另一極與第四電晶體104的閘極彼此連接之點稱為節點E。第四電晶體104的源極和汲極中之另一極電連接至第七電晶體107的源極和汲極中之另一極、第十電晶體110的源極和汲極中之一、第十二電晶體112的源極和汲極中之一、以及第十一電晶體111的閘極。第四電晶體104的源極和汲極中之另一極、第七電晶體107的源極和汲極中之另一極、第十電晶體110的源極和汲極中之一、第十二電晶體112的源極和汲極中之一、以及第十一電晶體111的閘極彼此連接之點稱為節點D。
第五電晶體105的閘極電連接至第六電晶體106的源極和汲極中之另一極。注意，第五電晶體105的閘極與第六電晶體106的源極和汲極中之另一極彼此連接之點稱為節點C。第五電晶體105的源極和汲極中之另一極電連接至第十電晶體110的閘極、第十一電晶體111的源極和汲極中之一、第十三電晶體113的源極和汲極中之一。注意，第五電晶體105的源極和汲極中之另一極、第十電晶 體110的閘極、第十一電晶體111的源極和汲極中之一、第十三電晶體113的源極和汲極中之一彼此連接的點稱為節點A。
相位是時脈訊號CLK的相位的反相之訊號CLKB輸入至第六電晶體106的閘極。第七電晶體107的閘極電連接至第八電晶體108的源極和汲極中之另一極。注意，第七電晶體107的閘極與第八電晶體108的源極和汲極中之另一極彼此連接的點稱為節點F。相位是時脈訊號CLK的相位的反相之訊號CLKB輸入至第八電晶體108的閘極。時脈訊號CLK輸入至第九電晶體109的閘極，以及，第九電晶體109的源極和汲極中之另一極電連接至接地電位GND端。注意，第九電晶體109的源極和汲極中之另一極與接地電位GND端彼此連接的點稱為節點G。
第十電晶體110的源極和汲極中之另一極、第十一電晶體111的源極和汲極中之另一極、第十二電晶體112的源極和汲極中之另一極、以及第十三電晶體113的源極和汲極中之另一極彼此電連接，以及，電源電位VDD供應至它們彼此電連接的節點。時脈訊號CLK輸入至第十二電晶體112的閘極，以及時脈訊號CLK輸入至第十三電晶體113的閘極。
節點A的電位輸出作為NAND電路100的輸出訊號OUT。節點D的電位輸出作為訊號OUTB，訊號OUTB的相位是NAND電路100的輸出訊號OUT的相位的反相。
在本實施例的NAND電路100中，當包含氧化物半導 體的電晶體的閘極關閉時，僅有一漏電流路徑，從電源電位VDD端至接地電位GND端。結果，NAND電路100的耗電降低。
圖2A至2C顯示作為比較實例之習知的佇鎖電路。圖2A中所示的佇鎖電路120包含時脈式反相器121、反相器122、以及時脈式反相器123。
時脈式反相器121的輸入端作為佇鎖電路120的輸入端IN。
時脈式反相器121的輸出端電連接至反相器122的輸入端以及時脈式反相器123的輸出端。
反相器122的輸出端電連接至時脈式反相器123的輸入端以及作為佇鎖電路120的輸出端OUT。
圖2B顯示能應用至反相器122的電路配置。
圖2B中所示的反相器133包含電晶體131及電晶體132，電晶體131是p通道電晶體，電晶體132是n通道電晶體。
電晶體131的閘極電連接至反相器133中的電晶體132的閘極，以及作為反相器133的輸入端IN。電晶體131的源極和汲極中之一被供予電源電位VDD。電晶體131的源極和汲極中之另一極電連接至電晶體132的源極和汲極中之一，以及作為反相器133的輸出端OUT。
電晶體132的源極和汲極中之另一極電連接至接地電位GND端。
圖2C顯示可應用至時脈式反相器121與時脈式反相 器123中之每一反相器的電路配置。
圖2C中所示的時脈式反相器160包含電晶體161、電晶體162、電晶體163、及電晶體164，電晶體161是p通道電晶體，電晶體162是n通道電晶體，電晶體163是n通道電晶體，電晶體164是n通道電晶體。
電晶體161的閘極電連接至電晶體164的閘極，以及作為時脈式反相器160的輸入端IN。電晶體161的源極和汲極中之一被供予電源電位VDD。電晶體161的源極和汲極中之另一極電連接至電晶體162的源極和汲極中之一。
時脈訊號CLK輸入至電晶體162的閘極。電晶體162的源極和汲極中之另一極電連接至電晶體163的源極和汲極中之一，以及作為時脈式反相器160的輸出端OUT。
相位是時脈訊號CLK的相位的反相之訊號CLKB輸入至電晶體163的閘極。電晶體163的源極和汲極中之另一極電連接至電晶體164的源極和汲極中之一。
電晶體164的源極和汲極中之另一極電連接至接地電位GND端。
圖3顯示佇鎖電路120的具體電路配置，其包含反相器133、時脈式反相器160A、及時脈式反相器160B。注意，時脈式反相器160A及時脈式反相器160B均類似於時脈式反相器160。此外，時脈式反相器160A中的電晶體及時脈式反相器160B中的電晶體類似於時脈式反相器160中的電晶體，且於圖3中分別以「A」及「B」表示。
如圖3中所示，在佇鎖電路120中從電源電位VDD端至接地電位GND端(路徑I1至I3)有三條漏電流路徑。因此，佇鎖電路120的耗電可能增加。
如上所述，本實施例的NAND電路100具有從電源電位VDD端至接地電位GND端之一條漏電流路徑。因此，本實施例之NAND電路100的耗電減少。
本實施例的NAND電路100包含四個包括氧化物半導體的電晶體及九個包括矽半導體的電晶體。
如上所述，包含氧化物半導體的電晶體的漏電流相當小。因此，即使當停止供應電源電位VDD給NAND電路100時，舉例而言，累積於第二電晶體102的閘極與第一電晶體101的源極和汲極中之另一極之間(亦即，在節點B中)的電荷能被固持，第一電晶體101是包含氧化物半導體的電晶體。因此，為了回應再開始供應電源電位VDD，NAND電路100從停止電源電位VDD的供應之前的狀態開始其操作。
依此方式，即使當停止電源電位VDD的供應時，NAND電路100仍然不會遺失資料。換言之，本實施例的NAND電路100是非依電性記憶體電路。因此，當在NAND電路100中關閉包含氧化物半導體的電晶體的閘極時，能夠停止電源電位VDD的供應。因此，非依電性的NAND電路100的耗電降低。
此外，在本實施例的NAND電路100中，包含氧化物半導體的電晶體以及包含矽半導體的電晶體相堆疊(稍後 說明)。因此，能夠縮減NAND電路100的面積。
<NAND電路100的操作>
將參考圖4、圖5、圖6、圖7、及圖8，說明本實施例的NAND電路100的操作。圖4顯示NAND電路100的時序圖。在圖4中的時序圖中，分別顯示週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、及週期T10。圖5、圖6、圖7、及圖8分別顯示週期T1、週期T2、週期T3、及週期T4中的NAND電路100的操作狀態。
NAND電路100是時脈同步電路，且當相同的時脈訊號輸入至第九電晶體109、第十二電晶體112、及第十三電晶體113時作為NAND電路。注意，僅在第九電晶體109與時脈訊號CLK同步地開啟之週期T2、週期T4、週期T6、週期T8、及週期T10中，決定輸出訊號OUT。
<週期T1(請參見圖5)>
首先，如同圖4中的週期T1中所示般，說明輸入訊號A及輸入訊號B分別具有H電位(VDD)及L電位(VSS)的情形。此時，時脈訊號(CLK)具有L電位(VSS)，因此，L電位(VSS)施加至第十二電晶體112的閘極以及第十三電晶體113的閘極。因此，第十二(p通道)電晶體112以及第十三(p通道)電晶體113開啟。此時，H電位(VDD)流入節點A以及節點D(預充 電操作)。第十二電晶體112以及第十三電晶體113設置成控制節點A及節點D是否由H電位(VDD)充電。
相位是時脈訊號CLK的相位的反相之訊號CLKB具有H電位(VDD)，因此，第一電晶體101及第六電晶體106開啟。因此，第二電晶體102的閘極(節點B)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第五電晶體105的閘極(節點C)由等於輸入訊號A的電位之H電位(VDD)充電。
此外，由於相位是時脈訊號CLK的相位的反相之訊號CLKB具有H電位(VDD)，所以，第三電晶體103及第八電晶體108開啟。因此，第四電晶體104的閘極(節點E)由與相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位(VDD)充電，以及，第七電晶體107的閘極(節點F)由與相位是輸入訊號A的相位的反相之訊號AB的電位相等的L電位(VSS)充電。
如上所述，在週期T1中，節點B、節點C、節點E、及節點F由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A及節點D由H電位(VDD)充電。
<週期T2(請參見圖6)>
接著，如同圖4中的週期T2中所示般，時脈訊號CLK具有H電位(VDD)，因此，H電位(VDD)施加至第十二電晶體112的閘極、第十三電晶體113的閘極、以及第九電晶體109的閘極。此時，第十二(p通道)電晶 體112以及第十三(p通道)電晶體113關閉。由於第十三電晶體113關閉，所以，H電位(VDD)未供應至節點A。因此，節點A保持H電位(VDD)。此外，由於第十二電晶體112關閉，所以，H電位(VDD)未供應至節點D。因此，節點D保持H電位(VDD)。
第九(n通道)電晶體109開啟。
另一方面，相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，因此，第一(n通道)電晶體101及第六(n通道)電晶體106關閉。由於對應於L電位(VSS)的電荷累積在節點B中，所以，當第一電晶體101關閉時，對應於L電位(VSS)的電荷被固持在節點B中(電荷固持操作)。此外，第二電晶體102關閉以回應節點B的電位。由於對應於H電位(VDD)的電荷累積在節點C中，所以，當第六電晶體106關閉時，對應於H電位(VDD)的電荷被固持在節點C中(電荷固持操作)。此外，第五電晶體105開啟以回應節點C的電位。
以類似方式，由於相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，所以，第三(n通道)電晶體103及第八(n通道)電晶體108關閉。由於對應於H電位(VDD)的電荷累積在節點E中，所以，當第三電晶體103關閉時，對應於H電位(VDD)的電荷被固持在節點E中(電荷固持操作)。此外，第四電晶體104開啟以回應節點E的電位。由於對應於L電位(VSS)的電荷累積在節點F中，所以，當第八電晶體 108關閉時，對應於L電位(VSS)的電荷被固持在節點F中(電荷固持操作)。此外，第八電晶體108關閉以回應節點F的電位。
此時，由於第四電晶體104及第七電晶體107彼此並聯地電連接，所以，即使當第七電晶體107關閉時，從節點D至節點G之電流路徑仍然關閉。因此，累積在節點D中對應於H電位(VDD)的電荷經由開啟狀態的第四電晶體104及開啟狀態的第九電晶體109而被取至節點G的參考電位(GND)。亦即，電流從節點D流至節點G。由於第二電晶體102及第五電晶體105彼此串聯地電連接，所以，未形成從節點A至節點G的電流路徑。
由於電流從節點D流至節點G，所以，節點D的電位從H電位(VDD)逐漸地降低至L電位(VSS)。結果，L電位(VSS)施加至第十一電晶體111的閘極，以致於第十一電晶體(p通道)111開啟。此時，決定節點A的電位，以及，輸出訊號OUT具有H電位(VDD)。
第十電晶體110及第十一電晶體111具有補償節點A和節點D的電位之功能。舉例而言，「補償節點A和節點D的電位」意指，當節點D具有L電位(VSS)時，第十一電晶體111供應H電位(VDD)給節點A。舉例而言，當節點A具有L電位(VSS)時，第十電晶體110供應H電位(VDD)給節點D。亦即，當節點A及節點D中之一具有L電位(VSS)時，H電位(VDD)供應至節點A及節點D中之另一節點。
注意，節點A的電位及節點D的電位視第九電晶體109的開啟狀態及關閉狀態而定。換言之，僅當時脈訊號CLK具有H電位(VDD)時，才決定輸出訊號OUT的電位。因此，在圖4的時序圖中的週期T2、週期T4、週期T6、週期T8、及週期T10中，決定NAND電路100的輸出訊號OUT的電位。
依此方式，在週期T2中，決定具有H電位(VDD)的輸出訊號OUT，以回應具有H電位(VDD)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
如上所述，第十電晶體110及第十一電晶體111均具有補償電位的功能，以及第十二電晶體112及第十三電晶體113均具有充電的功能。因此，這四個電晶體具有作為連續地比較節點A的電位與節點D的電位之比較器的功能並供應H電位(VDD)至與具有L電位(VSS)的節點相對立的節點。
此外，第九電晶體109具有放電功能。節點A的電位或節點D的電位經由開啟狀態的第九電晶體109而被取至節點G的參考電位(GND)。結果，僅當第九電晶體109開啟時(時脈訊號CLK具有H電位(VDD))，才決定輸出訊號OUT的電位。因此，第九電晶體109也具有決定輸出訊號OUT的明確電位之功能(決定電位的功能)。
<週期T3(請參見圖7)>
接著，如同圖4中的週期T3中所示般，說明輸入訊號A及輸入訊號B具有L電位(VSS)的情形。此時，時脈訊號(CLK)具有L電位(VSS)，因此，L電位(VSS)施加至第十二電晶體112的閘極以及第十三電晶體113的閘極。因此，第十二(p通道)電晶體112以及第十三(p通道)電晶體113關閉。此時，H電位(VDD)流入節點A以及節點D(預充電操作)。
相位是時脈訊號CLK的相位的反相之訊號CLKB具有H電位(VDD)，因此，第一電晶體101及第六電晶體106開啟。因此，第二電晶體102的閘極(節點B)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第五電晶體105的閘極(節點C)由等於輸入訊號A的電位之L電位(VSS)充電。
此外，由於相位是時脈訊號CLK的相位的反相之訊號CLKB具有H電位(VDD)，所以，第三電晶體103及第八電晶體108開啟。因此，第四電晶體104的閘極(節點E)由相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位(VDD)充電，以及，第七電晶體107的閘極(節點F)由相位是輸入訊號A的相位的反相之訊號AB的電位相等的電位之H電位(VDD)充電。
如上所述，在週期T3中，節點B、節點C、節點E、及節點F由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A及節點D由H電位(VDD)充電。
<週期T4(請參見圖8)>
接著，如同圖4中的週期T4中所示般，時脈訊號CLK具有H電位(VDD)，因此，H電位(VDD)施加至第十二電晶體112的閘極、第十三電晶體113的閘極、以及第九電晶體109的閘極。此時，第十二(p通道)電晶體112以及第十三(p通道)電晶體113關閉。由於第十三電晶體113關閉，所以，H電位(VDD)未供應至節點A。因此，節點A保持H電位(VDD)。此外，由於第十二電晶體112關閉，所以，H電位(VDD)未供應至節點D。因此，節點D保持H電位(VDD)。
第九電晶體(n通道)109開啟。
另一方面，相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，因此，第一(n通道)電晶體101及第六(n通道)電晶體106關閉。由於對應於L電位(VSS)的電荷累積在節點B中，所以，當第一電晶體101關閉時，對應於L電位(VSS)的電荷被固持在節點B中(電荷固持操作)。此外，第二電晶體102關閉以回應節點B的電位。由於對應於L電位(VSS)的電荷累積在節點C中，所以，當第六電晶體106關閉時，對應於L電位(VSS)的電荷被固持在節點C中(電荷固持操作)。此外，第五電晶體105關閉以回應節點C的電位。
以類似方式，由於相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，所以，第三(n通道)電晶體103及第八(n通道)電晶體108關閉。由於 對應於H電位(VDD)的電荷累積在節點E中，所以，當第三電晶體103關閉時，對應於H電位(VDD)的電荷被固持在節點E中(電荷固持操作)。此外，第四電晶體104開啟以回應節點E的電位。由於對應於H電位(VDD)的電荷累積在節點F中，所以，當第八電晶體108關閉時，對應於H電位(VDD)的電荷被固持在節點F中(電荷固持操作)。此外，第八電晶體108開啟以回應節點F的電位。
此時，由於第四電晶體104及第七電晶體107彼此並聯地電連接，所以，形成從節點D至節點G之電流路徑。因此，累積在節點D中對應於H電位(VDD)的電荷經由開啟狀態的第四電晶體104及開啟狀態的第九電晶體109而被取至節點G的參考電位(GND)。亦即，電流從節點D流至節點G。
由於電流從節點D流至節點G，所以，節點D的電位從H電位(VDD)逐漸地降低至L電位(VSS)。結果，L電位(VSS)施加至第十一電晶體111的閘極，以致於第十一(p通道)電晶體111開啟。此時，決定節點A的電位，以及，輸出訊號OUT具有H電位(VDD)。
依此方式，在週期T4中，決定具有H電位(VDD)的輸出訊號OUT，以回應具有L電位(VSS)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
第五電晶體105及第二電晶體102彼此電串聯，第五電晶體105的閘極相當於具有對應於輸入訊號A的電位的 節點C，及第二電晶體102的閘極相當於具有對應於輸入訊號B的電位的節點B。因此，當L電位(VSS)輸入作為輸入訊號中之一時，未形成從節點A至節點G的電流路徑；僅當H電位(VDD)輸入而都作為二輸入訊號時，才形成電流路徑。另一方面，第四電晶體104及第七電晶體107彼此並聯地電連接。因此，當L電位(VSS)輸入作為輸入訊號中之一時，形成從節A至節點G的電流路徑。
換言之，當L電位(VSS)輸入作為輸入訊號中之一時，節點D的電位總是L電位(VSS)。由於與節點D的電位相對立的電位供應至節點A，所以，此時輸出訊號OUT的電位總是H電位(VDD)。當H電位(VDD)輸入而作為二輸入訊號時，節點A的電位總是L電位(VSS)，且此時輸出訊號OUT的電位總是L電位(VSS)。NAND電路配置成依此方式操作。
在週期T5及週期T6中的操作類似於週期T1及週期T2中的操作。在L電位(VSS)及H電位(VDD)分別輸入作為輸入訊號A及輸入訊號B的情形中，在週期T7及週期T8中的操作對應於週期T1及週期T2中的操作。在H電位(VDD)輸入作為輸入訊號A及輸入訊號B的情形中，在週期T9及週期T10中的操作對應於週期T3及週期T4中的操作。
根據本實施例，能抑制NAND電路中漏電流的路徑數目增加。因此，能降低NAND電路的耗電。
根據本實施例，即使當停止電源時，NAND電路仍然能固持資料。
根據本實施例，在NAND電路中能夠堆疊包含氧化物半導體的電晶體及包含矽半導體的電晶體；因此，電路面積能縮減。
本實施例能與本說明書中的任何其它實施例適當地結合實施。
[實施例2]
在本實施例中，將參考圖9、圖10、圖11、圖12、圖13、及圖14，說明具有資料固持功能及耗電降低的NAND電路的另一結構。
<NAND電路200的結構>
圖9是本實施例的NAND電路的電路圖。圖9中所示的NAND電路200包含第十五電晶體115、第十六電晶體116、第十七電晶體117、第十八電晶體118、第二十四電晶體124、第二十五電晶體125、第二十六電晶體126、第二十七電晶體127、第二十八電晶體128、第二十九電晶體129、第三十電晶體130、第三十一電晶體131、及第三十二電晶體132。
P通道電晶體作為下述五電晶體：第二十八電晶體128、第二十九電晶體129、第三十電晶體130、第三十一電晶體131、及第三十二電晶體132。N通道電晶體用於 下述四電晶體：第十五電晶體115、第十六電晶體116、第十七電晶體117、及第十八電晶體118。
使用通道形成於氧化物半導體層中的電晶體作為下述四電晶體：第二十四電晶體124、第二十五電晶體125、第二十六電晶體126、及第二十七電晶體127。包含氧化物半導體的電晶體具有相當小的漏電流之優點(也稱為關閉狀態電流)。注意，包含氧化物半導體的電晶體是n通道電晶體。
使用通道形成於矽層中的電晶體作為下述九個電晶體：第十五電晶體115、第十六電晶體116、第十七電晶體117、第十八電晶體118、第二十八電晶體128、第二十九電晶體129、第三十電晶體130、第三十一電晶體131、及第三十二電晶體132。矽層可以均為單晶矽層、微結晶矽層、或是非晶矽層。
注意，第十五電晶體115、第十六電晶體116、第十七電晶體117、及第十八電晶體118等四電晶體中的全部或某些電晶體可以由包含氧化物半導體的電晶體取代。但是，包含氧化物半導體的電晶體具有比包含矽半導體的電晶體更慢的操作速度，但具有相當小的關閉狀態電流。因此，當這些電晶體由包含氧化物半導體的電晶體取代時，對NAND電路200的操作速度的影響需要列入考慮。
輸入至NAND電路200的二訊號中的輸入訊號A輸入至第二十六電晶體126的源極和汲極中之一。輸入訊號B輸入至第二十七電晶體127的源極和汲極中之一。相位是 輸入訊號A的反相之訊號AB輸入至第二十四電晶體124的源極和汲極中之一。相位是輸入訊號B的反相之訊號BB輸入至第二十五電晶體125的源極和汲極中之一。
第二十五電晶體125的閘極電連接至第二十四電晶體124的閘極。第二十五電晶體125的源極和汲極中之另一極電連接至第二十九電晶體129的閘極。注意，第二十五電晶體125的源極和汲極中之另一極與第二十九電晶體129的閘極彼此相連接之點稱為節點E’。第二十九電晶體129的源極和汲極中之一電連接至第二十八電晶體128的源極和汲極中之一，以及，其源極和汲極中之另一極電連接至第十八電晶體118的閘極、第十五電晶體115的源極和汲極中之一、以及第十六電晶體116的源極和汲極中之一。注意，第二十九電晶體129的源極和汲極中之另一極、第十八電晶體118的閘極、第十五電晶體115的源極和汲極中之一、以及第十六電晶體116的源極和汲極中之一彼此連接之點稱為節點D’。
時脈訊號CLK輸入至第二十四電晶體124的閘極。時脈訊號CLK輸入至第二十六電晶體126的閘極。時脈訊號CLK輸入至第三十二電晶體132的閘極。
第二十七電晶體127的閘極電連接至第二十六電晶體126的閘極。第二十七電晶體127的源極和汲極中之另一極電連接至第三十一電晶體131的閘極。注意，第二十七電晶體127的源極和汲極中之另一極與第三十一電晶體131的閘極彼此相連接之點稱為節點B’。
第三十一電晶體131的源極和汲極中之一電連接至第三十電晶體130的的源極和汲極中之一、第三十二電晶體132的源極和汲極中之一、第二十八電晶體128的源極和汲極中之另一極。第三十一電晶體131的源極和汲極中之另一極電連接至第三十電晶體130的源極和汲極中之另一極、第十七電晶體117的源極和汲極中之一、第十八電晶體118的源極和汲極中之一、以及第十五電晶體115的閘極。注意，第三十一電晶體131的源極和汲極中之另一極、第三十電晶體130的源極和汲極中之另一極、第十七電晶體117的源極和汲極中之一、第十八電晶體118的源極和汲極中之一、以及第十五電晶體115的閘極彼此連接之點稱為節點A’。
第三十電晶體130的閘極電連接至第二十六電晶體126的源極和汲極中之另一極。注意，第三十電晶體130的閘極與第二十六電晶體126的源極和汲極中之另一極彼此相連接之點稱為節點C’。
第二十八電晶體128的閘極電連接至第二十四電晶體124的源極和汲極中之另一極。注意，第二十八電晶體128的閘極與第二十四電晶體124的源極和汲極中之另一極彼此相連接之點稱為節點F’。
第十五電晶體115的源極和汲極中之另一極、第十六電晶體116的源極和汲極中之另一極、第十七電晶體117的源極和汲極中之另一極、以及第十八電晶體118的源極和汲極中之另一極彼此電連接，且它們電連接至接地電位 GND端。注意，第十五電晶體115的源極和汲極中之另一極、第十六電晶體116的源極和汲極中之另一極、第十七電晶體117的源極和汲極中之另一極、第十八電晶體118的源極和汲極中之另一極、以及接地電位GND端彼此連接之點稱為節點G’。
第三十二電晶體132的源極和汲極中之另一極被供予電源電位VDD。注意，第三十二電晶體132的源極和汲極中之另一極與電源電位VDD端彼此連接之點稱為節點H’。時脈訊號CLK輸入至第十六電晶體116的閘極以及第十七電晶體117的閘極。
節點A’的電位輸出作為NAND電路200的輸出訊號OUT。節點D’的電位輸出作為訊號OUTB，訊號OUTB的相位是NAND電路200的輸出訊號OUT的相位的反相。
在本實施例的NAND電路200中，當包含氧化物半導體的電晶體的閘極關閉時，僅有一條漏電流路徑，從電源電位VDD端至接地電位GND端。結果，NAND電路200的耗電降低。
本實施例的NAND電路200包含四個包括氧化物半導體的電晶體及九個包括矽半導體的電晶體。
如上所述，包含氧化物半導體的電晶體的漏電流相當小。因此，即使當停止供應電源電位VDD給NAND電路200時，舉例而言，累積於第二十八電晶體128的閘極與第二十四電晶體124的源極和汲極中之另一極之間(亦即，在節點F’中)的電荷能被固持，第二十四電晶體124 是包含氧化物半導體的電晶體。因此，為了回應再開始供應電源電位VDD，NAND電路200從停止電源電位VDD的供應之前的狀態開始其操作。
依此方式，即使當停止電源電位VDD的供應時，NAND電路200仍然不會遺失資料。換言之，本實施例的NAND電路200是非依電性記憶體電路。因此，由於即使當停止電源電位VDD的供應時資料仍然不會遺失，所以，當在NAND電路200中關閉包含氧化物半導體的電晶體的閘極時，仍然能夠停止電源電位VDD的供應。因此，非依電性的NAND電路200的耗電降低。
此外，在本實施例的NAND電路200中，包含氧化物半導體的電晶體以及包含矽半導體的電晶體相堆疊(稍後說明)。因此，能夠縮減NAND電路200的面積。
<NAND電路200的操作>
將參考圖10、圖11、圖12、圖13、及圖14，說明本實施例的NAND電路200的操作。圖10顯示NAND電路200的時序圖。在圖10中的時序圖中，分別顯示週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、及週期T10。圖11、圖12、圖13、及圖14分別顯示週期T1、週期T2、週期T3、及週期T4中的NAND電路200的操作狀態。
NAND電路200是時脈同步電路，且當相同的時脈訊號CLK輸入至第十六電晶體116、第十七電晶體117、第 二十四電晶體124、第二十六電晶體126及第三十二電晶體132時作為NAND電路。注意，僅在第32電晶體132與時脈訊號CLK同步地開啟之週期T2、週期T4、週期T6、週期T8、及週期T10中，決定輸出訊號OUT。
<週期T1(請參見圖11)>
首先，如同圖10中的週期T1中所示般，說明輸入訊號A及輸入訊號B分別具有H電位(VDD)及L電位(VSS)的情形。此時，時脈訊號CLK具有H電位(VDD)，因此，H電位(VDD)施加至第十六電晶體116的閘極以及第十七電晶體117的閘極。因此，第十六(n通道)電晶體116以及第十七(n通道)電晶體117開啟。此時，由於節點D’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點D’，以及，由於節點A’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點A’(放電操作)。第十六電晶體116以及第十七電晶體117設置成控制節點A’及節點D’的電位是否被放電至L電位(VSS)。
由於時脈訊號CLK具有H電位(VDD)，所以，第二十六電晶體126及第二十七電晶體127開啟。因此，第三十一電晶體131的閘極(節點B’)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第三十電晶體130的閘極(節點C’)由等於輸入訊號A的電位之H電位(VDD)充電。
此外，由於時脈訊號CLK具有H電位(VDD)，所以，第二十四電晶體124及第二十五電晶體125開啟。因此，第二十九電晶體129的閘極(節點E’)由與相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位(VDD)充電，以及，第二十八電晶體128的閘極(節點F’)由與相位是輸入訊號A的相位的反相之訊號AB的電位相等的L電位(VSS)充電。
如上所述，在週期T1中，節點B’、節點C’、節點E’、及節點F’由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A’及節點D’由L電位(VSS)充電。
<週期T2(請參見圖12)>
接著，如同圖10中的週期T2中所示般，時脈訊號CLK具有L電位(VSS)，因此，L電位(VSS)施加至第十六電晶體116的閘極、第十七電晶體117的閘極、以及第三十二電晶體132的閘極。此時，第十六(n通道)電晶體116以及第十七(n通道)電晶體117關閉。由於第十七電晶體117關閉，所以，節點G’的L電位(VSS)未被取至節點A’；因此，節點A’保持L電位(VSS)。此外，由於第十六電晶體116關閉，所以，節點G’的L電位(VSS)未被取至節點D’；因此，節點D’保持L電位(VSS)。
第三十二(p通道)電晶體132開啟。
另一方面，時脈訊號CLK具有L電位(VSS)，因此，第二十六(n通道)電晶體126及第二十七(n通道)電晶體127關閉。由於對應於L電位(VSS)的電荷累積在節點B’中，所以，當第二十七電晶體127關閉時，對應於L電位(VSS)的電荷被固持在節點B’中(電荷固持操作)。此外，第三十一(p通道)電晶體131開啟以回應節點B’的電位。由於對應於H電位(VDD)的電荷累積在節點C’中，所以，當第二十六電晶體126關閉時，對應於H電位(VDD)的電荷被固持在節點C’中(電荷固持操作)。此外，第三十(p通道)電晶體130關閉以回應節點C’的電位。
以類似方式，由於時脈訊號CLK具有L電位(VSS)，所以，第二十四(n通道)電晶體124及第二十五(n通道)電晶體125關閉。由於對應於H電位(VDD)的電荷累積在節點E’中，所以，當第二十五電晶體125關閉時，對應於H電位(VDD)的電荷被固持在節點E’中(電荷固持操作)。此外，第二十九(p通道)電晶體129關閉以回應節點E’的電位。由於對應於L電位(VSS)的電荷累積在節點F’中，所以，當第二十四電晶體124關閉時，對應於L電位(VSS)的電荷被固持在節點F’中(電荷固持操作)。此外，第二十八(p通道)電晶體128關閉以回應節點F’的電位。
此時，由於第三十電晶體130及第三十一電晶體131彼此並聯地電連接，所以，形成從節點H’至節點A’之電 流路徑。因此，經由開啟狀態的第三十二電晶體132及開啟狀態的第三十電晶體130，電流從節點H’流至節點A’。亦即，節點H’的電源電位(VDD)供應至節點A’。由於第二十八電晶體128及第二十九電晶體129彼此串聯地電連接，所以，未形成從節點H’至節點A’的電流路徑。
由於電流從節點H’流至節點A’，所以，節點A’的電位從L電位(VSS)逐漸地增加至H電位(VDD)。此時，決定節點A’的電位，以及，輸出訊號OUT具有H電位(VDD)。
結果，H電位(VDD)施加至第十五電晶體115的閘極，以致於第十五(n通道)電晶體115開啟。此時，形成從節點D’經過第15電晶體115而至節點G’的電流路徑。因此，由於節點D’的電位被取至節點G’的電位，所以，節點D’的電位變成L電位(VSS)。
第十五電晶體115及第十八電晶體118具有補償節點A’和節點D’的電位之功能。舉例而言，「補償節點A’和節點D’的電位」意指，在節點A’具有H電位(VDD)之情形中，節點D’的電位由第十五電晶體115被取至節點G’的L電位(VSS)；舉例而言，在節點D’具有H電位(VDD)之情形中，節點A’的電位由第十八電晶體118被取至節點G’的L電位(VSS)。亦即，當節點A’及節點D’中之一具有H電位(VDD)時，節點A’及節點D’中之另一節點被取至節點G’的L電位(VSS)。
注意，節點A’的電位及節點D’的電位視第三十二電晶體132的開啟狀態及關閉狀態而定。換言之，僅當時脈訊號CLK具有L電位(VSS)時，才決定輸出訊號OUT的電位。因此，在圖10的時序圖中的週期T2、週期T4、週期T6、週期T8、及週期T10中，決定NAND電路200的輸出訊號OUT的電位。
依此方式，在週期T2中，決定具有H電位(VDD)的輸出訊號OUT，以回應具有H電位(VDD)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
如上所述，第十五電晶體115及第十八電晶體118具有補償電位的功能，以及第十六電晶體116及第十七電晶體117具有放電的功能。因此，這四個電晶體具有作為連續地比較節點A’的電位與節點D’的電位之比較器的功能並將與具有H電位(VDD)的節點相對立的節點的電位取至節點G’的L電位(VSS)。
此外，第三十二電晶體132具有充電功能。節點H’的電位經由開啟狀態的第三十二電晶體132而供應至節點A’或節點D’。結果，僅當第三十二電晶體132開啟時(時脈訊號CLK具有L電位(VSS))，才決定輸出訊號OUT的電位。因此，第三十二電晶體132也具有決定輸出訊號OUT的明確電位之功能(決定電位的功能)。
<週期T3(請參見圖13)>
首先，如同圖10中的週期T3中所示般，說明輸入訊 號A及輸入訊號B具有L電位(VSS)的情形。此時，時脈訊號CLK具有H電位(VDD)，因此，H電位(VDD)施加至第十六電晶體116的閘極以及第十七電晶體117的閘極。因此，第十六(n通道)電晶體116以及第十七(n通道)電晶體117開啟。此時，由於節點D’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點D’，以及，由於節點A’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點A’(放電操作)。
時脈訊號CLK具有H電位(VDD)，因此，第二十六電晶體126及第二十七電晶體127開啟。因此，第三十一電晶體131的閘極(節點B’)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第三十電晶體130的閘極(節點C’)由等於輸入訊號A的電位之L電位(VSS)充電。
此外，由於時脈訊號CLK具有H電位(VDD)，所以，第二十四電晶體124及第二十五電晶體125開啟。因此，第二十九電晶體129的閘極(節點E’)由相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位(VDD)充電，以及，第二十八電晶體128的閘極(節點F’)由與相位是輸入訊號A的相位的反相之訊號AB的電位相等的H電位(VDD)充電。
如上所述，在週期T3中，節點B’、節點C’、節點E’、及節點F’由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A’及節點D’由L電位(VSS) 充電。
<週期T4(請參見圖14)>
接著，如同圖10中的週期T4中所示般，時脈訊號CLK具有L電位(VSS)，因此，L電位(VSS)施加至第十六電晶體116的閘極、第十七電晶體117的閘極、以及第三十二電晶體132的閘極。此時，第十六(n通道)電晶體116以及第十七(n通道)電晶體117關閉。由於第十七電晶體117關閉，所以，節點G’的L電位(VSS)未被取至節點A’；因此，節點A’保持L電位(VSS)。此外，由於第十六電晶體116關閉，所以，節點G’的L電位(VSS)未被取至節點D’；因此，節點D’保持L電位(VSS)。
第三十二(p通道)電晶體132開啟。
另一方面，時脈訊號CLK具有L電位(VSS)，因此，第二十六(n通道)電晶體126及第二十七(n通道)電晶體127關閉。由於對應於L電位(VSS)的電荷累積在節點B’中，所以，當第二十七電晶體127關閉時，對應於L電位(VSS)的電荷被固持在節點B’中(電荷固持操作)。此外，第三十一(p通道)電晶體131關閉以回應節點B’的電位。由於對應於L電位(VSS)的電荷累積在節點C’中，所以，當第二十六電晶體126關閉時，對應於L電位(VSS)的電荷被固持在節點C’中(電荷固持操作)。此外，第三十(p通道)電晶體130關閉以回應 節點C’的電位。
以類似方式，由於時脈訊號CLK具有L電位(VSS)，所以，第二十四(n通道)電晶體124及第二十五(n通道)電晶體125關閉。由於對應於H電位(VDD)的電荷累積在節點E’中，所以，當第二十五電晶體125關閉時，對應於H電位(VDD)的電荷被固持在節點E’中(電荷固持操作)。此外，第二十九(p通道)電晶體129關閉以回應節點E’的電位。由於對應於H電位(VDD)的電荷累積在節點F’中，所以，當第二十四電晶體124關閉時，對應於H電位(VDD)的電荷被固持在節點F’中(電荷固持操作)。此外，第二十八(p通道)電晶體128關閉以回應節點F’的電位。
此時，形成從節點H’至節點A’之電流路徑。因此，經由開啟狀態的第三十二電晶體132及開啟狀態的第三十一電晶體131(或是開啟狀態的第三十二電晶體132及開啟狀態的第三十電晶體130)，電流從節點H’流至節點A’。亦即，節點H’的電源電位(VDD)供應至節點A’。由於第二十八電晶體128及第二十九電晶體129均是關閉的，所以，未形成從節點H’至節點D’的電流路徑。
由於電流從節點H’流至節點A’，所以，節點A’的電位從L電位(VSS)逐漸地增加至H電位(VDD)。此時，決定節點A’的電位，以及，輸出訊號OUT具有H電位(VDD)。
結果，H電位(VDD)施加至第十五電晶體115的閘 極，以致於第十五(n通道)電晶體115開啟。此時，形成從節點D’經過第十五電晶體115而至節點G’的電流路徑。因此，由於節點D’的電位被取至節點G’的電位，所以，節點D’的電位變成L電位(VSS)。
依此方式，在週期T4中，決定具有H電位(VDD)的輸出訊號OUT，以回應具有L電位(VSS)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
第三十電晶體130及第三十一電晶體131彼此並聯地電連接，第三十電晶體130的閘極相當於具有對應於輸入訊號A的電位的節點C’，及第三十一電晶體131的閘極相當於具有對應於輸入訊號B的電位的節點B’。因此，當L電位(VSS)輸入作為輸入訊號中之一時，形成從節點H’至節點A’的電流路徑；因此，節點H’的電源電位(VDD)供應至節點A’。另一方面，第二十八電晶體128及第二十九電晶體129彼此串聯地電連接。因此，當L電位(VSS)輸入作為輸入訊號中之一時，未形成從節點H’至節點D’的電流路徑；僅當H電位(VDD)輸入作為二輸入訊號時，才形成電流路徑。
換言之，當L電位(VSS)輸入作為輸入訊號中之一時，節點A’的電位總是H電位(VDD)。此時輸出訊號OUT的電位總是H電位(VDD)。當H電位(VDD)輸入而作為二輸入訊號時，節點A’的電位總是L電位(VSS)，且此時輸出訊號OUT的電位總是L電位(VSS)。NAND電路配置成依此方式操作。
在週期T5及週期T6中的操作類似於週期T1及週期T2中的操作。在L電位(VSS)及H電位(VDD)分別輸入作為輸入訊號A及輸入訊號B的情形中，在週期T7及週期T8中的操作對應於週期T1及週期T2中的操作。在H電位(VDD)輸入作為輸入訊號A及輸入訊號B的情形中，在週期T9及週期T10中的操作對應於週期T3及週期T4中的操作。
根據本實施例，能抑制NAND電路中漏電流的路徑數目增加。因此，能降低NAND電路的耗電。
根據本實施例，即使當停止電源時，NAND電路仍然能固持資料。
根據本實施例，在NAND電路中能夠堆疊包含氧化物半導體的電晶體及包含矽半導體的電晶體；因此，電路面積能縮減。
本實施例能與本說明書中的任何其它實施例適當地結合實施。
[實施例3]
在本實施例中，將參考圖15及圖16，說明具有資料固持功能及耗電降低的NAND電路的另一結構。
圖15及圖16均是本實施例的NAND電路的電路圖。圖15中的NAND電路300具有電容器140、141、142、及143連接至圖1中的NAND電路100的結構。具體而言，電容器142的一端電連接至節點B，其另一端電連接 至接地電位GND端。電容器143的一端電連接至節點C，其另一端電連接至接地電位GND端。電容器140的一端電連接至節點E，其另一端電連接至接地電位GND端。電容器141的一端電連接至節點F，其另一端電連接至接地電位GND端。電容器140、141、142、及143以外的結構與NAND電路100中的結構相同。
圖16中的NAND電路400具有電容器150、151、152、及153連接至圖9中的NAND電路200的結構。具體而言，電容器150的一端電連接至節點B’，其另一端電連接至接地電位GND端。電容器151的一端電連接至節點C’，其另一端電連接至接地電位GND端。電容器152的一端電連接至節點E’，其另一端電連接至接地電位GND端。電容器153的一端電連接至節點F’，其另一端電連接至接地電位GND端。電容器150、151、152、及153以外的結構與NAND電路200中的結構相同。
電容器142連接至節點B(電容器150連接至節點B’)，電容器143連接至節點C(電容器151連接至節點C’)，電容器140連接至節點E(電容器152連接至節點E’)，電容器141連接至節點F(電容器153連接至節點F’)。藉由此結構，資料固持時間更長。藉由改變電容器140(電容器150)、電容器141(電容器151)、電容器142(電容器152)、及電容器143(電容器153)的各別電容值，調整資料固持時間。為了加長資料固持時間，各電容器的電容值增加。
由於電容器142連接至節點B(電容器150連接至節點B’)、電容器143連接至節點C(電容器151連接至節點C’)、電容器140連接至節點E(電容器152連接至節點E’)、以及電容器141連接至節點F(電容器153連接至節點F’)，所以，能降低導因於NAND電路中例如寄生電容等負載的不利影響。結果，NAND電路的操作穩定度增進。
由於NAND電路300的操作類似於NAND電路100的操作，所以，可參考實施例1。此外，由於NAND電路400的操作類似於NAND電路200的操作，所以，可參考實施例2。
本實施例可以與本說明書中的任何其它實施例適當地結合實施。
[實施例4]
在本實施例中，將參考圖17、圖18、圖19、圖20、圖21、及圖22，說明具有資料固持功能及耗電降低的NOR(反或)電路。
<NOR電路500的結構>
圖17是本實施例的NOR電路的電路圖。圖17中所示的NOR電路500包含第一電晶體501、第二電晶體502、第三電晶體503、第四電晶體504、第五電晶體505、第六電晶體506、第七電晶體507、第八電晶體 508、第九電晶體509、第十電晶體510、第十一電晶體511、第十二電晶體512、及第十三電晶體513。
N通道電晶體用於下述五電晶體：第二電晶體502、第四電晶體504、第五電晶體505、第七電晶體507、及第九電晶體509。P通道電晶體用於下述四電晶體：第十電晶體510、第十一電晶體511、第十二電晶體512、及第十三電晶體513。
使用通道形成於氧化物半導體層中的電晶體作為下述四電晶體：第一電晶體501、第三電晶體503、第六電晶體506、及第八電晶體508。包含氧化物半導體的電晶體具有相當小的漏電流(也稱為關閉狀態電流)之優點。包含氧化物半導體的電晶體是n通道電晶體。
使用通道形成於矽層中的電晶體作為下述九個電晶體：第二電晶體502、第四電晶體504、第五電晶體505、第七電晶體507、第九電晶體509、第十電晶體510、第十一電晶體511、第十二電晶體512、及第十三電晶體513。矽層可以均為單晶矽層、微結晶矽層、或是非晶矽層。
注意，第二電晶體502、第四電晶體504、第五電晶體505、第七電晶體507、第九電晶體509等五個電晶體中的全部或某些電晶體可以由包含氧化物半導體的電晶體取代。但是，包含氧化物半導體的電晶體具有比包含矽半導體的電晶體更慢的操作速度，但具有相當小的關閉狀態電流。因此，當這些電晶體由包含氧化物半導體的電晶體取代時，對NOR電路500的操作速度的影響需要列入考 慮。
輸入至NOR電路500的二訊號中的輸入訊號A輸入至第八電晶體508的源極和汲極中之一。輸入訊號B輸入至第三電晶體503的源極和汲極中之一。相位是輸入訊號A的反相之訊號AB輸入至第六電晶體506的源極和汲極中之一。相位是輸入訊號B的反相之訊號BB輸入至第一電晶體501的源極和汲極中之一。
第一電晶體501的閘極電連接至第六電晶體506的閘極。第一電晶體501的源極和汲極中之另一極電連接至第二電晶體502的閘極。注意，第一電晶體501的源極和汲極中之另一極與第二電晶體502的閘極彼此相連接之點稱為節點E。第二電晶體502的源極和汲極中之一電連接至第五電晶體505的源極和汲極中之一，以及，其源極和汲極中之另一極電連接至第九電晶體509的源極和汲極中之一、第四電晶體504的源極和汲極中之一、以及第七電晶體507的源極和汲極中之一。
第三電晶體503的閘極電連接至第八電晶體508的閘極。第三電晶體503的源極和汲極中之另一極電連接至第四電晶體504的閘極。注意，第三電晶體503的源極和汲極中之另一極與第四電晶體504的閘極彼此連接之點稱為節點B。第四電晶體504的源極和汲極中之另一極電連接至第七電晶體507的源極和汲極中之另一極、第十電晶體510的源極和汲極中之一、第十二電晶體512的源極和汲極中之一、以及第十一電晶體511的閘極。注意，第四電 晶體504的源極和汲極中之一極、第七電晶體507的源極和汲極中之一、第十電晶體510的源極和汲極中之一、第十二電晶體512的源極和汲極中之一、以及第十一電晶體511的閘極彼此連接之點稱為節點A。
第五電晶體505的閘極電連接至第六電晶體506的源極和汲極中之另一極。注意，第五電晶體505的閘極電與第六電晶體506的源極和汲極中之另一極彼此連接之點稱為節點F。第五電晶體505的源極和汲極中之另一極電連接至第十電晶體510的閘極、第十一電晶體511的源極和汲極中之一、第十三電晶體513的源極和汲極中之一。注意，第五電晶體505的源極和汲極中之另一極、第十電晶體510的閘極、第十一電晶體511的源極和汲極中之一、及第十三電晶體513的源極和汲極中之一彼此連接的點稱為節點D。
相位是時脈訊號CLK的相位的反相之訊號CLKB輸入至第六電晶體506的閘極。第七電晶體507的閘極電連接至第八電晶體508的源極和汲極中之另一極。注意，第七電晶體507的閘極與第八電晶體508的源極和汲極中之另一極彼此連接的點稱為節點C。相位是時脈訊號CLK的相位的反相之訊號CLKB輸入至第八電晶體508的閘極。時脈訊號CLK輸入至第九電晶體509的閘極，以及，第九電晶體509的源極和汲極中之另一極電連接至接地電位GND端。注意，第九電晶體509的源極和汲極中之另一極與接地電位GND端彼此連接的點稱為節點G。
第十電晶體510的源極和汲極中之另一極、第十一電晶體511的源極和汲極中之另一極、第十二電晶體512的源極和汲極中之另一極、以及第十三電晶體513的源極和汲極中之另一極彼此電連接，以及，電源電位VDD供應至它們彼此電連接的節點。時脈訊號CLK輸入至第十二電晶體512的閘極，以及時脈訊號CLK輸入至第十三電晶體513的閘極。
節點A的電位輸出作為NOR電路500的輸出訊號OUT。節點D的電位輸出作為訊號OUTB，訊號OUTB的相位是NOR電路500的輸出訊號OUT的相位的反相。
在本實施例的NOR電路500中，當包含氧化物半導體的電晶體的閘極關閉時，從電源電位GND端至電源電位VDD端之漏電流路徑的數目為一。因此，本實施例的NOR電路500的耗電受抑制。
本實施例的NOR電路500包含四個包括氧化物半導體的電晶體及九個包括矽半導體的電晶體。
如上所述，包含氧化物半導體的電晶體的漏電流相當小。因此，即使當停止供應電源電位VDD給NOR電路500時，舉例而言，累積於第二電晶體502的閘極與第一電晶體501的源極和汲極中之另一極之間(亦即，在節點E中)的電荷能被固持，第一電晶體501是包含氧化物半導體的電晶體。因此，為了回應再開始供應電源電位VDD，NOR電路500從停止電源電位VDD的供應之前的狀態開始其操作。
依此方式，即使當停止電源電位VDD的供應時，NOR電路500仍然不會遺失資料。換言之，本實施例的NOR電路500是非依電性記憶體電路。因此，由於即使當停止電源電位VDD的供應時，資料仍然不會遺失，所以，當在NOR電路500中關閉包含氧化物半導體的電晶體的閘極時，能夠停止電源電位VDD的供應。因此，非依電性的NOR電路500的耗電降低。
此外，在本實施例的NOR電路500中，包含氧化物半導體的電晶體以及包含矽半導體的電晶體相堆疊(稍後說明)。因此，能夠縮減NOR電路500的面積。
<NOR電路500的操作>
將參考圖18、圖19、圖20、圖21、及圖22，說明本實施例的NOR電路500的操作。圖18顯示NOR電路500的時序圖。在圖18中的時序圖中，分別顯示週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、及週期T10。圖19、圖20、圖21、及圖22分別顯示週期T1、週期T2、週期T3、及週期T4中的NOR電路500的操作狀態。
NOR電路500是時脈同步電路，且當相同的時脈訊號CLK輸入至第九電晶體509、第十二電晶體512、及第十三電晶體513時作為NOR電路。注意，僅在第九電晶體509與時脈訊號CLK同步地開啟之週期T2、週期T4、週期T6、週期T8、及週期T10中，決定輸出訊號OUT。
<週期T1(請參見圖19)>
首先，如同圖18中的週期T1中所示般，說明輸入訊號A及輸入訊號B分別具有H電位(VDD)及L電位(VSS)的情形。此時，時脈訊號(CLK)具有L電位(VSS)，因此，L電位(VSS)施加至第十二電晶體512的閘極以及第十三電晶體513的閘極。因此，第十二(p通道)電晶體512以及第十三(p通道)電晶體513開啟。此時，H電位(VDD)流入節點A以及節點D(預充電操作)。第十二電晶體512以及第十三電晶體513設置成控制節點A及節點D是否由H電位(VDD)充電。
相位是時脈訊號CLK的相位的反相之訊號CLKB具有H電位(VDD)，因此，第三電晶體503及第八電晶體508開啟。因此，第四電晶體504的閘極(節點B)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第七電晶體507的閘極(節點C)由等於輸入訊號A的電位之H電位(VDD)充電。
此外，由於相位是時脈訊號CLK的相位的反相之訊號CLKB具有H電位(VDD)，所以，第一電晶體501及第六電晶體506開啟。因此，第二電晶體502的閘極(節點E)由與相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位(VDD)充電，以及，第五電晶體505的閘極(節點F)由與相位是輸入訊號A的相位的反相之訊號AB的電位相等的L電位(VSS)充電。
如上所述，在週期T1中，節點B、節點C、節點E、及節點F由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A及節點D由H電位(VDD)充電。
<週期T2(請參見圖20)>
接著，如同圖18中的週期T2中所示般，時脈訊號CLK具有H電位(VDD)，因此，H電位(VDD)施加至第十二電晶體512的閘極、第十三電晶體513的閘極、以及第九電晶體509的閘極。此時，第十二(p通道)電晶體512以及第十三(p通道)電晶體513關閉。由於第十二電晶體512關閉，所以，H電位(VDD)未供應至節點A。因此，節點A保持H電位(VDD)。此外，由於第十三電晶體513關閉，所以，H電位(VDD)未供應至節點D。因此，節點D保持H電位(VDD)。
第九電晶體(n通道)509開啟。
另一方面，相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，因此，第三(n通道)電晶體503及第八(n通道)電晶體508關閉。由於對應於L電位(VSS)的電荷累積在節點B中，所以，當第三電晶體503關閉時，對應於L電位(VSS)的電荷被固持在節點B中(電荷固持操作)。此外，第四電晶體504關閉以回應節點B的電位。由於對應於H電位(VDD)的電荷累積在節點C中，所以，當第八電晶體508關閉時，對應於H電位(VDD)的電荷被固持在節點C中(電荷固持操 作)。此外，第七電晶體507開啟以回應節點C的電位。
以類似方式，由於相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，所以，第一(n通道)電晶體501及第六(n通道)電晶體506關閉。由於對應於H電位(VDD)的電荷累積在節點E中，所以，當第一電晶體501關閉時，對應於H電位(VDD)的電荷被固持在節點E中(電荷固持操作)。此外，第二電晶體502開啟以回應節點E的電位。由於對應於L電位(VSS)的電荷累積在節點F中，所以，當第六電晶體506關閉時，對應於L電位(VSS)的電荷被固持在節點F中(電荷固持操作)。此外，第五電晶體505關閉以回應節點F的電位。
此時，由於第四電晶體504及第七電晶體507彼此並聯地電連接，所以，形成從節點A至節點G之電流路徑。因此，累積在節點A中對應於H電位(VDD)的電荷經由開啟狀態的第七電晶體507及開啟狀態的第九電晶體509而被取至節點G的參考電位(GND)。亦即，電流從節點A流至節點G。由於第二電晶體502及第五電晶體505彼此串聯地電連接，所以，未形成從節點D至節點G的電流路徑。此時，決定節點A的電位，以及，輸出訊號OUT具有L電位(VSS)。
由於電流從節點A流至節點G，所以，節點A的電位從H電位(VDD)逐漸地降低至L電位(VSS)。結果，L電位(VSS)施加至第十一電晶體511的閘極，以致於 第十一電晶體(p通道)511開啟。H電位(VDD)經由開啟狀態的第十一電晶體111而供應至節點D。
第十電晶體510及第十一電晶體511具有補償節點A和節點D的電位之功能。舉例而言，「補償節點A和節點D的電位」意指，當節點A具有L電位(VSS)時，第十一電晶體511供應H電位(VDD)給節點D。舉例而言，當節點D具有L電位(VSS)時，第十電晶體510供應H電位(VDD)給節點A。亦即，當節點A及節點D中之一具有L電位(VSS)時，H電位(VDD)供應至節點A及節點D中之另一節點。
注意，節點A的電位及節點D的電位視第九電晶體509的開啟狀態及關閉狀態而定。換言之，僅當時脈訊號CLK具有H電位(VDD)時，才決定輸出訊號OUT的電位。因此，在圖18的時序圖中的週期T2、週期T4、週期T6、週期T8、及週期T10中，決定NOR電路500的輸出訊號OUT的電位。
依此方式，在週期T2中，決定具有L電位(VSS)的輸出訊號OUT，以回應具有H電位(VDD)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
如上所述，第十電晶體510及第十一電晶體511均具有補償電位的功能，以及第十二電晶體512及第十三電晶體513均具有充電的功能。因此，這四個電晶體具有作為連續地比較節點A的電位與節點D的電位之比較器的功能並供應H電位(VDD)給與具有L電位(VSS)的節點 相對立的節點。
此外，第九電晶體509具有放電功能。節點A的電位或節點D的電位經由開啟狀態的第九電晶體509而被取至節點G的參考電位(GND)。結果，僅當第九電晶體509開啟時(時脈訊號CLK具有H電位(VDD))，才決定輸出訊號OUT的電位。因此，第九電晶體509也具有決定輸出訊號OUT的明確電位之功能(決定電位的功能)。
<週期T3(請參見圖21)>
接著，如同圖18中的週期T3中所示般，說明輸入訊號A及輸入訊號B具有L電位(VSS)的情形。此時，時脈訊號(CLK)具有L電位(VSS)，因此，L電位(VSS)施加至第十二電晶體512的閘極以及第十三電晶體513的閘極。因此，第十二(p通道)電晶體512以及第十三(p通道)電晶體513開啟。此時，H電位(VDD)流入節點A以及節點D(預充電操作)。
相位是時脈訊號CLK的相位的反相之訊號CLKB具有H電位(VDD)，因此，第三電晶體503及第八電晶體508開啟。因此，第四電晶體504的閘極(節點B)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第七電晶體507的閘極(節點C)由等於輸入訊號A的電位之L電位(VSS)充電。
此外，由於相位是時脈訊號CLK的相位的反相之訊 號CLKB具有H電位(VDD)，所以，第一電晶體501及第六電晶體506開啟。因此，第二電晶體502的閘極(節點E)由與相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位(VDD)充電，以及，第五電晶體505的閘極(節點F)由與相位是輸入訊號A的相位的反相之訊號AB的電位相等的電位之H電位(VDD)充電。
如上所述，在週期T3中，節點B、節點C、節點E、及節點F由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A及節點D由H電位(VDD)充電。
<週期T4(請參見圖22)>
接著，如同圖18中的週期T4中所示般，時脈訊號CLK具有H電位(VDD)，因此，H電位(VDD)施加至第十二電晶體512的閘極、第十三電晶體513的閘極、以及第九電晶體509的閘極。此時，第十二(p通道)電晶512以及第十三(p通道)電晶體513關閉。由於第十二電晶體512關閉，所以，H電位(VDD)未供應至節點A。因此，節點A保持H電位(VDD)。此外，由於第十三電晶體513關閉，所以，H電位(VDD)未供應至節點D。因此，節點D保持H電位(VDD)。
第九電晶體(n通道)509開啟。
另一方面，相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，因此，第三(n通道)電晶體503及第八(n通道)電晶體508關閉。由於對應於 L電位(VSS)的電荷累積在節點B中，所以，當第三電晶體503關閉時，對應於L電位(VSS)的電荷被固持在節點B中(電荷固持操作)。此外，第四電晶體504關閉以回應節點B的電位。由於對應於L電位(VSS)的電荷累積在節點C中，所以，當第八電晶體508關閉時，對應於L電位(VSS)的電荷被固持在節點C中(電荷固持操作)。此外，第七電晶體507關閉以回應節點C的電位。
以類似方式，由於相位是時脈訊號CLK的相位的反相之訊號CLKB具有L電位(VSS)，所以，第一(n通道)電晶體501及第六(n通道)電晶體506關閉。由於對應於H電位(VDD)的電荷累積在節點E中，所以，當第一電晶體501關閉時，對應於H電位(VDD)的電荷被固持在節點E中(電荷固持操作)。此外，第二電晶體502開啟以回應節點E的電位。由於對應於H電位(VDD)的電荷累積在節點F中，所以，當第六電晶體506關閉時，對應於H電位(VDD)的電荷被固持在節點F中(電荷固持操作)。此外，第五電晶體505開啟以回應節點F的電位。
由於第二電晶體502及第五電晶體505彼此並聯地電連接，所以，當第二電晶體502及第五電晶體505開啟時，形成從節點D至節點G之電流路徑。亦即，電流從節點D流至節點G。因此，累積在節點D中對應於H電位(VDD)的電荷經由開啟狀態的第五電晶體505、開啟狀態的第二電晶體502及開啟狀態的第九電晶體509而被 取至節點G的參考電位(GND)。另一方面，由於第四電晶體504及第七電晶體507彼此並聯地電連接，所以，未形成從節點A至節點G之電流路徑。
由於電流從節點D流至節點G，所以，節點A的電位從H電位(VDD)逐漸地降低至L電位(VSS)。此時，決定節點D的電位，以及，相位是輸出訊號OUT的相位的反相之輸出訊號OUTB具有L電位(VSS)。結果，L電位(VSS)施加至第十電晶體510的閘極，以致於第十電晶體(p通道)510開啟。H電位(VDD)經由開啟狀態的第十電晶體510而供應至節點A。此時，決定節點A的電位，以及，輸出訊號OUT具有H電位(VDD)。
第十電晶體510及第十一電晶體511具有補償節點A和節點D的電位之功能。舉例而言，「補償節點A和節點D的電位」意指，當節點A具有L電位(VSS)時，第十一電晶體511供應H電位(VDD)給節點D。舉例而言，當節點D具有L電位(VSS)時，第十電晶體510供應H電位(VDD)給節點A。亦即，當節點A及節點D中之一具有L電位(VSS)時，H電位(VDD)供應至節點A及節點D中之另一節點。
注意，節點A的電位及節點D的電位視第九電晶體509的開啟狀態及關閉狀態而定。換言之，僅當時脈訊號CLK具有H電位(VDD)時，才決定輸出訊號OUT的電位。因此，在圖18的時序圖中的週期T2、週期T4、週期T6、週期T8、及週期T10中，決定NOR電路500的輸出 訊號OUT的電位。
依此方式，在週期T4中，決定具有H電位(VDD)的輸出訊號OUT，以回應具有L電位(VSS)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
第七電晶體507及第四電晶體504彼此並聯地串聯，第七電晶體507的閘極相當於具有對應於輸入訊號A的電位的節點C，及第四電晶體504的閘極相當於具有對應於輸入訊號B的電位的節點B。因此，當H電位(VDD)輸入作為輸入訊號中之一時，總是形成從節點A至節點G的電流路徑。另一方面，由於第二電晶體502及第五電晶體505彼此串聯地電連接，當H電位(VDD)輸入為二輸入訊號中之一時，未形成從節點D至節點G的電流路徑；僅當L電位(VSS)輸入作為二輸入訊號時，才形成電流路徑。
換言之，當H電位(VDD)輸入作為輸入訊號中之一時，節點A的電位總是L電位(VSS)。因此，此時輸出訊號OUT的電位總是L電位(VSS)。當L電位(VSS)輸入而作為二輸入訊號時，節點D的電位總是L電位(VSS)。由於與節點D的電位相對立的電位供應至節點A，所以，此時輸出訊號OUT的電位總是H電位(VSS)。NOR電路配置成依此方式操作。
在週期T5及週期T6中的操作類似於週期T1及週期T2中的操作。在L電位(VSS)及H電位(VDD)分別輸入作為輸入訊號A及輸入訊號B的情形中，在週期T7及 週期T8中的操作對應於週期T1及週期T2中的操作。在H電位(VDD)輸入作為輸入訊號A及輸入訊號B的情形中，在週期T9及週期T10中的操作對應於週期T3及週期T4中的操作。
根據本實施例，能抑制NOR電路中漏電流的路徑數目增加。因此，能降低NOR電路的耗電。
根據本實施例，即使當停止電源時，NOR電路仍然能固持資料。
根據本實施例，在NOR電路中能夠堆疊包含氧化物半導體的電晶體及包含矽半導體的電晶體；因此，電路面積能縮減。
本實施例能與本說明書中的任何其它實施例適當地結合實施。
[實施例5]
在本實施例中，將參考圖23、圖24、圖25、圖26、圖27、及圖28，說明具有資料固持功能及耗電降低的NOR電路的另一結構。
<NOR電路600的結構>
圖23是本實施例的NOR電路的電路圖。圖23中所示的NOR電路600包含第十五電晶體515、第十六電晶體516、第十七電晶體517、第十八電晶體518、第二十四電晶體524、第二十五電晶體525、第二十六電晶體526、第 二十七電晶體527、第二十八電晶體528、第二十九電晶體529、第三十電晶體530、第三十一電晶體531、及第三十二電晶體532。
P通道電晶體作為下述五電晶體：第二十八電晶體528、第二十九電晶體529、第三十電晶體530、第三十一電晶體531、及第三十二電晶體532。N通道電晶體用於下述四電晶體：第十五電晶體515、第十六電晶體516、第十七電晶體517、及第十八電晶體518。
使用通道形成於氧化物半導體層中的電晶體作為下述四電晶體：第二十四電晶體524、第二十五電晶體525、第二十六電晶體526、及第二十七電晶體527。包含氧化物半導體的電晶體具有相當小的漏電流之優點(也稱為關閉狀態電流)。注意，包含氧化物半導體的電晶體是n通道電晶體。
使用通道形成於矽層中的電晶體作為下述九個電晶體：第十五電晶體515、第十六電晶體516、第十七電晶體517、第十八電晶體518、第二十八電晶體528、第二十九電晶體529、第三十電晶體530、第三十一電晶體531、及第三十二電晶體532。矽層可以均為單晶矽層、微結晶矽層、或是非晶矽層。
注意，第十五電晶體515、第十六電晶體516、第十七電晶體517、及第十八電晶體518等四電晶體中的全部或某些電晶體可以由包含氧化物半導體的電晶體取代。但是，包含氧化物半導體的電晶體具有比包含矽半導體的電 晶體更慢的操作速度，但具有相當小的關閉狀態電流。因此，當這些電晶體由包含氧化物半導體的電晶體取代時，對NOR電路600的操作速度的影響需要列入考慮。
輸入至NOR電路600的二訊號中的輸入訊號A輸入至第二十四電晶體524的源極和汲極中之一。輸入訊號B輸入至第二十五電晶體525的源極和汲極中之一。相位是輸入訊號A的反相之訊號AB輸入至第二十六電晶體526的源極和汲極中之一。相位是輸入訊號B的反相之訊號BB輸入至第二十四電晶體524的源極和汲極中之一。
第二十五電晶體525的閘極電連接至第二十四電晶體524的閘極。第二十五電晶體525的源極和汲極中之另一極電連接至第二十九電晶體529的閘極。注意，第二十五電晶體525的源極和汲極中之另一極與第二十九電晶體529的閘極彼此相連接之點稱為節點B’。第二十九電晶體529的源極和汲極中之一電連接至第二十八電晶體528的源極和汲極中之一，以及，其源極和汲極中之另一極電連接至第十八電晶體518的閘極、第十五電晶體515的源極和汲極中之一、以及第十六電晶體516的源極和汲極中之一。注意，第二十九電晶體529的源極和汲極中之另一極、第十八電晶體518的閘極、第十五電晶體515的源極和汲極中之一、以及第十六電晶體516的源極和汲極中之一彼此連接之點稱為節點A’。
時脈訊號CLK輸入至第二十四電晶體524的閘極。時脈訊號CLK輸入至第二十六電晶體526的閘極。時脈 訊號CLK輸入至第三十二電晶體532的閘極。
第二十七電晶體527的閘極電連接至第二十六電晶體526的閘極。第二十七電晶體527的源極和汲極中之另一極電連接至第三十一電晶體531的閘極。注意，第二十七電晶體527的源極和汲極中之另一極與第三十一電晶體531的閘極彼此相連接之點稱為節點E’。
第三十一電晶體531的源極和汲極中之一電連接至第三十電晶體530的的源極和汲極中之一、第三十二電晶體532的源極和汲極中之一、及第二十八電晶體528的源極和汲極中之另一極。第三十一電晶體531的源極和汲極中之另一極電連接至第三十電晶體530的源極和汲極中之另一極、第十七電晶體517的源極和汲極中之一、第十八電晶體518的源極和汲極中之一、以及第十五電晶體515的閘極。注意，第三十一電晶體531的源極和汲極中之另一極、第三十電晶體530的源極和汲極中之另一極、第十七電晶體517的源極和汲極中之一、第十八電晶體518的源極和汲極中之一、以及第十五電晶體515的閘極彼此連接之點稱為節點D’。
第三十電晶體530的閘極電連接至第二十六電晶體526的源極和汲極中之另一極。注意，第三十電晶體530的閘極與第二十六電晶體526的源極和汲極中之另一極彼此相連接之點稱為節點F’。
第二十八電晶體528的閘極電連接至第二十四電晶體524的源極和汲極中之另一極。注意，第二十八電晶體 528的閘極與第二十四電晶體524的源極和汲極中之另一極彼此相連接之點稱為節點C’。
第十五電晶體515的源極和汲極中之另一極、第十六電晶體516的源極和汲極中之另一極、第十七電晶體517的源極和汲極中之另一極、以及第十八電晶體518的源極和汲極中之另一極彼此電連接，且它們電連接至接地電位GND端。注意，第十五電晶體515的源極和汲極中之另一極、第十六電晶體516的源極和汲極中之另一極、第十七電晶體517的源極和汲極中之另一極、第十八電晶體518的源極和汲極中之另一極、以及接地電位GND端彼此連接之點稱為節點G’。
第三十二電晶體532的源極和汲極中之另一極被供予電源電位VDD。注意，第三十二電晶體532的源極和汲極中之另一極與電源電位VDD端彼此連接之點稱為節點H’。時脈訊號CLK輸入至第十六電晶體516的閘極以及第十七電晶體517的閘極。
節點A’的電位輸出作為NOR電路600的輸出訊號OUT。節點D’的電位輸出作為訊號OUTB，訊號OUTB的相位是NOR電路600的輸出訊號OUT的相位的反相。
在本實施例的NOR電路600中，當包含氧化物半導體的電晶體的閘極關閉時，僅有一條漏電流路徑，從電源電位VDD端至接地電位GND端。結果，NOR電路600的耗電降低。
本實施例的NOR電路600包含四個包括氧化物半導 體的電晶體及九個包括矽半導體的電晶體。
如上所述，包含氧化物半導體的電晶體的漏電流相當小。因此，即使當停止供應電源電位VDD給NOR電路600時，舉例而言，累積於第二十八電晶體528的閘極與第二十四電晶體524的源極和汲極中之另一極之間(亦即，在節點C’中)的電荷能被固持，第二十四電晶體524是包含氧化物半導體的電晶體。因此，為了回應再開始供應電源電位VDD，NOR電路600從停止電源電位VDD的供應之前的狀態開始其操作。
依此方式，即使當停止電源電位VDD的供應時，NOR電路600仍然不會遺失資料。換言之，本實施例的NOR電路600是非依電性記憶體電路。由於即使當停止電源電位VDD的供應時資料仍然不會遺失，所以，當在NOR電路600中關閉包含氧化物半導體的電晶體的閘極時，仍然能夠停止電源電位VDD的供應。因此，非依電性的NOR電路600的耗電降低。
此外，在本實施例的NOR電路600中，包含氧化物半導體的電晶體以及包含矽半導體的電晶體相堆疊(稍後說明)。因此，能夠縮減NOR電路600的面積。
<NOR電路600的操作>
將參考圖24、圖25、圖26、圖27、及圖28，說明本實施例的NOR電路600的操作。圖24顯示NOR電路600的時序圖。在圖24中的時序圖中，分別顯示週期T1、週 期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、及週期T10。圖25、圖26、圖27、及圖28分別顯示週期T1、週期T2、週期T3、及週期T4中的NOR電路600的操作狀態。
NOR電路600是時脈同步電路，且當相同的時脈訊號CLK輸入至第十六電晶體516、第十七電晶體517、第二十四電晶體524、第二十六電晶體526及第三十二電晶體532時作為NOR電路。注意，僅在第32電晶體532與時脈訊號CLK同步地開啟之週期T2、週期T4、週期T6、週期T8、及週期T10中，決定輸出訊號OUT。
<週期T1(請參見圖25)>
首先，如同圖24中的週期T1中所示般，說明輸入訊號A及輸入訊號B分別具有H電位(VDD)及L電位(VSS)的情形。此時，時脈訊號CLK具有L電位(VSS)，因此，H電位(VDD)施加至第十六電晶體516的閘極以及第十七電晶體517的閘極。因此，第十六(n通道)電晶體516以及第十七(n通道)電晶體517開啟。此時，由於節點D’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點D’，以及，由於節點A’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點A’(放電操作)。第十六電晶體516以及第十七電晶體517設置成控制節點A’及節點D’的電位是否被放電至H電位(VDD)。
由於時脈訊號CLK具有H電位(VDD)，所以，第二十四電晶體524及第二十五電晶體525開啟。因此，第二十九電晶體529的閘極(節點B’)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第二十八電晶體528的閘極(節點C’)由等於輸入訊號A的電位之H電位(VDD)充電。
此外，由於時脈訊號CLK具有H電位(VDD)，所以，第二十四電晶體524及第二十六電晶體526開啟。因此，第三十電晶體530的閘極(節點E’)由與相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位(VDD)充電，以及，第三十一電晶體531的閘極(節點F’)由與相位是輸入訊號A的相位的反相之訊號AB的電位相等的L電位(VSS)充電。
如上所述，在週期T1中，節點B’、節點C’、節點E’、及節點F’由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A’及節點D’由L電位(VSS)充電。
<週期T2(請參見圖25)>
接著，如同圖24中的週期T2中所示般，時脈訊號CLK具有L電位(VSS)，因此，L電位(VSS)施加至第十六電晶體516的閘極、第十七電晶體517的閘極、以及第三十二電晶體532的閘極。此時，第十六(n通道)電晶體516以及第十七(n通道)電晶體517關閉。由於 第十六電晶體516關閉，所以，節點G’的L電位(VSS)未被取至節點A’；因此，節點A’保持L電位(VSS)。此外，由於第十七電晶體517關閉，所以，節點G’的L電位(VSS)未被取至節點D’；因此，節點D’保持L電位(VSS)。
第三十二(p通道)電晶體532開啟。
另一方面，時脈訊號CLK具有L電位(VSS)，因此，第二十四(n通道)電晶體524及第二十五(n通道)電晶體525關閉。由於對應於L電位(VSS)的電荷累積在節點B’中，所以，當第二十五電晶體525關閉時，對應於L電位(VSS)的電荷被固持在節點B’中(電荷固持操作)。此外，第二十九(p通道)電晶體529開啟以回應節點B’的電位。由於對應於H電位(VDD)的電荷累積在節點C’中，所以，當第二十四電晶體524關閉時，對應於H電位(VDD)的電荷被固持在節點C’中(電荷固持操作)。此外，第二十八(p通道)電晶體528關閉以回應節點C’的電位。
以類似方式，由於時脈訊號CLK具有L電位(VSS)，所以，第二十六(n通道)電晶體526及第二十七(n通道)電晶體527關閉。由於對應於H電位(VDD)的電荷累積在節點E’中，所以，當第二十七電晶體527關閉時，對應於H電位(VDD)的電荷被固持在節點E’中(電荷固持操作)。此外，第三十一(p通道)電晶體531關閉以回應節點E’的電位。由於對應於L電位 (VSS)的電荷累積在節點F’中，所以，當第二十六電晶體526關閉時，對應於L電位(VSS)的電荷被固持在節點F’中(電荷固持操作)。此外，第三十(p通道)電晶體530開啟以回應節點F’的電位。
此時，由於第二十八電晶體528及第二十九電晶體529彼此串聯地電連接，所以，未形成從節點H’至節點A’之電流路徑。另一方面，由於第三十電晶體530及第三十一電晶體531彼此並聯地電連接，所以，形成從節點H’至節點D’之電流路徑。因此，經由開啟狀態的第三十二電晶體532及開啟狀態的第三十電晶體530，電流從節點H’流至節點D’。亦即，節點H’的電源電位(VDD)供應至節點D’。
由於電流從節點H’流至節點D’，所以，節點D’的電位從L電位(VSS)逐漸地增加至H電位(VDD)。結果，H電位(VDD)施加至第十五電晶體515的閘極，以致於第十五(n通道)電晶體515開啟。形成從節點A’經過第15電晶體515而至節點G’的電流路徑。因此，由於節點A’的電位被取至節點G’的電位，所以，節點A’的電位變成L電位(VSS)。此時，決定節點A’的電位，以及，輸出訊號OUT具有L電位(VSS)。
第十五電晶體515及第十八電晶體518具有補償節點A’和節點D’的電位之功能。舉例而言，「補償節點A’和節點D’的電位」意指，在節點A’具有H電位(VDD)之情形中，節點D’的電位由第十五電晶體515取至節點G’ 的L電位(VSS)；舉例而言，在節點D’具有H電位(VDD)之情形中，節點A’的電位由第十八電晶體518被取至節點G’的L電位(VSS)。亦即，當節點A’及節點D’中之一具有H電位(VDD)時，節點A’及節點D’中之另一節點被取至節點G’的L電位(VSS)。
注意，節點A’的電位及節點D’的電位視第三十二電晶體532的開啟狀態及關閉狀態而定。換言之，僅當時脈訊號CLK具有L電位(VSS)時，才決定輸出訊號OUT的電位。因此，在圖24的時序圖中的週期T2、週期T4、週期T6、週期T8、及週期T10中，決定NOR電路600的輸出訊號OUT的電位。
依此方式，在週期T2中，決定具有L電位(VSS)的輸出訊號OUT，以回應具有H電位(VDD)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
如上所述，第十五電晶體515及第十八電晶體518具有補償電位的功能，以及第十六電晶體516及第十七電晶體517具有放電的功能。因此，這四個電晶體具有作為連續地比較節點A’的電位與節點D’的電位之比較器的功能並將與具有H電位(VDD)的節點相對立的節點的電位取至節點G’的L電位(VSS)。
此外，第三十二電晶體532具有充電功能。節點H’的電源電位(VDD)經由開啟狀態的第三十二電晶體532而供應至節點A’或節點D’。結果，僅當第三十二電晶體532開啟時(時脈訊號CLK具有L電位(VSS))，才決 定輸出訊號OUT的電位。因此，第三十二電晶體532也具有決定輸出訊號OUT的明確電位之功能(決定電位的功能)。
<週期T3(請參見圖27)>
首先，如同圖24中的週期T3中所示般，說明輸入訊號A及輸入訊號B具有L電位(VSS)的情形。此時，時脈訊號CLK具有H電位(VDD)，因此，H電位(VDD)施加至第十六電晶體516的閘極以及第十七電晶體517的閘極。因此，第十六(n通道)電晶體516以及第十七(n通道)電晶體517關閉。此時，由於節點D’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點D’，以及，由於節點A’的電位被取至節點G’的電位，所以，L電位(VSS)流入節點A’(放電操作)。
訊號CLK具有H電位(VDD)，因此，第二十四電晶體524及第二十五電晶體525開啟。因此，第二十九電晶體529的閘極(節點B’)由等於輸入訊號B的電位之L電位(VSS)充電，以及，第二十八電晶體528的閘極(節點C’)由等於輸入訊號A的電位之L電位(VSS)充電。
此外，由於時脈訊號CLK具有H電位(VDD)，所以，第二十六電晶體526及第二十七電晶體527開啟。因此，第三十一電晶體531的閘極(節點E’)由相位是輸入訊號B的相位的反相之訊號BB的電位相等之H電位 (VDD)充電，以及，第三十電晶體530的閘極(節點F’)由與相位是輸入訊號A的相位的反相之訊號AB的電位相等的H電位(VDD)充電。
如上所述，在週期T3中，節點B’、節點C’、節點E’、及節點F’由對應於輸入訊號A的電位及對應於輸入訊號B的電位充電，節點A’及節點D’由L電位(VSS)充電。
<週期T4(請參見圖28)>
接著，如同圖24中的週期T4中所示般，時脈訊號CLK具有L電位(VSS)，因此，L電位(VSS)施加至第十六電晶體516的閘極、第十七電晶體517的閘極、以及第三十二電晶體532的閘極。此時，第十六(n通道)電晶體516以及第十七(n通道)電晶體517關閉。由於第十六電晶體516關閉，所以，節點G’的L電位(VSS)被取至節點A’；因此，節點A’保持L電位(VSS)。此外，由於第十七電晶體517關閉，所以，節點G’的L電位(VSS)被取至節點D’；因此，節點D’保持L電位(VSS)。
第三十二(p通道)電晶體532開啟。
另一方面，時脈訊號CLK具有L電位(VSS)，因此，第二十四(n通道)電晶體524及第二十五(n通道)電晶體525關閉。由於對應於L電位(VSS)的電荷累積在節點B’中，所以，當第二十五電晶體525關閉時， 對應於L電位(VSS)的電荷被固持在節點B’中(電荷固持操作)。此外，第二十九(p通道)電晶體529開啟以回應節點B’的電位。由於對應於L電位(VSS)的電荷累積在節點C’中，所以，當第二十四電晶體524關閉時，對應於L電位(VSS)的電荷被固持在節點C’中(電荷固持操作)。此外，第二十八(p通道)電晶體528開啟以回應節點C’的電位。
以類似方式，由於時脈訊號CLK具有L電位(VSS)，所以，第二十六(n通道)電晶體526及第二十七(n通道)電晶體527關閉。由於對應於H電位(VDD)的電荷累積在節點E’中，所以，當第二十七電晶體527關閉時，對應於H電位(VDD)的電荷被固持在節點E’中(電荷固持操作)。此外，第三十一(p通道)電晶體531關閉以回應節點E’的電位。由於對應於H電位(VDD)的電荷累積在節點F’中，所以，當第二十六電晶體526關閉時，對應於H電位(VDD)的電荷被固持在節點F’中(電荷固持操作)。此外，第三十(p通道)電晶體530關閉以回應節點F’的電位。
此時，由於第二十八電晶體528及第二十九電晶體529彼此串聯地電連接，所以，未形成從節點H’至節點A’之電流路徑。因此，經由開啟狀態的第三十二電晶體532、開啟狀態的第二十八電晶體528及開啟狀態的第二十九電晶體529，電流從節點H’流至節點A’。由於電流從節點H’流至節點A’，所以，節點A’的電位從L電位 (VSS)逐漸地增加至H電位(VDD)。亦即，節點H’的電源電位(VDD)供應至節點D’。此時，決定節點A’的電位，以及，輸出訊號OUT具有H電位(VDD)。另一方面，由於第三十電晶體530及第三十一電晶體531彼此並聯地電連接，所以，未形成從節點H’至節點D’的電流路徑。
結果，H電位(VDD)施加至第十八電晶體518的閘極，以致於第十八(n通道)電晶體518開啟。此時，形成從節點A’經過第十八電晶體518而至節點G’的電流路徑。因此，由於節點D’的電位被取至節點G’的電位，所以，節點D’的電位變成L電位(VSS)。相位是輸出訊號OUT的相位的反相之輸出訊號OUTB具有L電位(VSS)。
依此方式，在週期T4中，決定具有H電位(VDD)的輸出訊號OUT，以回應具有L電位(VSS)的輸入訊號A的輸入以及具有L電位(VSS)的輸入訊號B的輸入。
第二十八電晶體528及第二十九電晶體529彼此串聯地電連接，第二十八電晶體528的閘極相當於具有對應於輸入訊號A的電位的節點C’，及第二十九電晶體529的閘極相當於具有對應於輸入訊號B的電位的節點B’。因此，當H電位(VDD)輸入作為輸入訊號中之一時，形成從節點H’至節點A’的電流路徑；僅當L電位(VSS)輸入作為二輸入訊號時，才形成電流路徑，因此，節點H’的電源電位(VDD)供應至節點A’。另一方面，第三十電 晶體530及第三十一電晶體531彼此並聯地電連接。因此，僅當L電位(VSS)輸入作為二輸入訊號時，未形成從節點H’至節點D’的電流路徑，因此，節點H’的電源電位(VDD)未供應至節點D’。
換言之，當H電位(VDD)輸入作為輸入訊號中之一時，節點A’的電位總是L電位(VSS)。此時輸出訊號OUT的電位總是L電位(VSS)。當L電位(VSS)輸入而作為二輸入訊號時，節點A’的電位總是H電位(VDD)，且此時輸出訊號OUT的電位總是H電位(VDD)。NOR電路配置成依此方式操作。
在週期T5及週期T6中的操作類似於週期T1及週期T2中的操作。在L電位(VSS)及H電位(VDD)分別輸入作為輸入訊號A及輸入訊號B的情形中，在週期T7及週期T8中的操作對應於週期T1及週期T2中的操作。在H電位(VDD)輸入作為輸入訊號A及輸入訊號B的情形中，在週期T9及週期T10中的操作對應於週期T3及週期T4中的操作。
根據本實施例，能抑制NOR電路中漏電流的路徑數目增加。因此，能降低NOR電路的耗電。
根據本實施例，即使當停止電源時，NOR電路仍然能固持資料。
根據本實施例，在NOR電路中能夠堆疊包含氧化物半導體的電晶體及包含矽半導體的電晶體；因此，電路面積能縮減。
本實施例能與本說明書中的任何其它實施例適當地結合實施。
[實施例6]
在本實施例中，將參考圖29及圖30，說明具有資料固持功能及耗電降低的NOR電路的另一結構。
圖29及圖30均是本實施例的NOR電路的電路圖。圖29中的NOR電路700具有一結構，其中，在圖17的NOR電路500中，電容器540連接至節點B，電容器541連接至節點C，電容器542連接至節點E，以及電容器543連接至節點F。電容器540、541、542、及543以外的結構與NOR電路500中的結構相同。
圖30中的NOR電路800具有一結構，其中，在圖23的NOR電路600中，電容器552連接至節點B’，電容器553連接至節點C’，電容器550連接至節點E’，以及電容器551連接至節點F’。電容器550、551、552、及553以外的結構與NOR電路600中的結構相同。
由於電容器540(電容器550)連接至節點B(節點B’)，電容器541(電容器551)連接至節點C(節點C’)，電容器542(電容器552)連接至節點E(節點E’)，及電容器543(電容器553)連接至節點F(節點F’)，所以，資料固持時間更長。藉由改變電容器540(電容器550)、電容器541(電容器551)、電容器542(電容器552)、及電容器543(電容器553)的各別電容 值，調整資料固持時間。為了加長資料固持時間，各電容器的電容值增加。
此外，由於電容器540(電容器550)連接至節點B(節點B’)，電容器541(電容器551)連接至節點C(節點C’)，電容器542(電容器552)連接至節點E(節點E’)，及電容器543(電容器553)連接至節點F(節點F’)，所以，能降低導因於NOR電路中例如寄生電容等負載的不利影響。結果，NOR電路的操作穩定度增進。
由於NOR電路700的操作類似於NOR電路500的操作，所以，可參考實施例1。此外，由於NOR電路800的操作類似於NOR電路600的操作，所以，可參考實施例2。
本實施例可以與本說明書中的任何其它實施例適當地結合實施。
[實施例7]
在本實施例中，將說明包含氧化物半導體及實施例1至6中任何實施例使用的電晶體。
圖31A中包含氧化物半導體的電晶體901包含：氧化物半導體層903，氧化物半導體層903形成於絕緣膜902上且作為半導體層；源極電極904和汲極電極905形成於氧化物半導體層903之上；閘極絕緣膜906，在氧化物半導體層903、以及源極電極904和汲極電極905之上；以 及，閘極電極907，設置在閘極絕緣膜906上以致與氧化物半導體層903重疊。
圖31A中的包含氧化物半導體的電晶體901是具有閘極電極907形成於氧化物半導體層903上的頂部閘極型，也是具有源極電極904和汲極電極905形成於氧化物半導體層903上的頂部接觸型。在包含氧化物半導體的電晶體901中，源極電極904和汲極電極905未與閘極電極907重疊。亦即，閘極電極907與源極電極904和汲極電極905中的每一極之間的距離均大於閘極絕緣膜906的厚度。因此，在包含氧化物半導體的電晶體901中，在閘極電極907與源極電極904和汲極電極905中的每一極之間產生的寄生電容小，以致於電晶體901能高速地操作。
氧化物半導體層903包含成對的高濃度區908，成對的高濃度區908係在形成閘極電極907之後藉由添加賦予n型導電率的摻雜劑至氧化物半導體層903而取得的。此外，氧化物半導體層903包含與閘極電極907重疊而以閘極絕緣膜906插入於其間的通道形成區909。在氧化物半導體層903中，通道形成區909設於成對的高濃度區908之間。以離子佈植法，執行用於形成高濃度區908的摻雜劑添加。關於摻雜劑，舉例而言，使用例如氦、氬、或氙等稀有氣體、例如氮、磷、砷、或銻等第15族的元素；等等。
舉例而言，在使用氮作為摻雜劑的情形中，高濃度區908中的氮原子的濃度較佳地高於或等於5×1019/cm3且低 於或等於1×1022/cm3。
被添加賦予n型導電率的摻雜劑之高濃度區908具有比氧化物半導體層903中的其它區域更高的導電率。因此，藉由在氧化物半導體層903中設置高濃度區908，能使源極電極904與汲極電極905之間的電阻降低。
藉由降低源極電極904與汲極電極905之間的電阻，則即使當電晶體901微小化時，仍然能確保高開啟狀態電流及高速操作。因此，包含此電晶體的邏輯電路的面積能降低，以致於半導體積體電路能微小化。
圖31B中包含氧化物半導體的電晶體911包含：源極電極914和汲極電極915，形成於絕緣膜912上；絕緣膜912；氧化物半導體層913，形成於源極電極914和汲極電極915，以及作為半導體層；閘極絕緣膜916，在氧化物半導體層913、以及源極電極914和汲極電極915之上；以及，閘極電極917，設置在閘極絕緣膜916上以致與氧化物半導體層913重疊。
圖31B中的包含氧化物半導體的電晶體911是具有閘極電極917形成於氧化物半導體層913上的頂部閘極型，也是具有源極電極914和汲極電極915形成於氧化物半導體層913之下的底部接觸型。如同在電晶體901中一般，在電晶體911中，源極電極914和汲極電極915未與閘極電極917重疊；因此，在閘極電極917與源極電極914和汲極電極915中的每一極之間產生的寄生電容小，以致於電晶體911能高速地操作。此外，邏輯電路中每單位面積 中的資料固持功能增進。
氧化物半導體層913包含成對的高濃度區918，成對的高濃度區918係在形成閘極電極917之後藉由添加賦予n型導電率的摻雜劑至氧化物半導體層913而取得的。此外，氧化物半導體層913包含與閘極電極917重疊而以閘極絕緣膜916插入於其間的通道形成區919。在氧化物半導體層913中，通道形成區919設於成對的高濃度區918之間。
類似於上述包含在電晶體901中的高濃度區908一般，以離子佈植法，形成高濃度區918。關於用於形成高濃度區918的摻雜劑種類，可以參考在高濃度區908的情形中的摻雜劑種類。
被添加賦予n型導電率的摻雜劑之高濃度區918具有比氧化物半導體層913中的其它區域更高的導電率。因此，藉由在氧化物半導體層913中設置高濃度區918，能使源極電極914與汲極電極915之間的電阻降低。
當源極電極914與汲極電極915之間的電阻降低時，則即使當包含氧化物半導體的電晶體911微小化時，仍然能確保高開啟狀態電流及高速操作。因此，當電晶體用於邏輯電路時，邏輯電路的面積能降低，以致於半導體積體電路能微小化。此外，在邏輯電路中每單位面積的資料固持功能增進。
如上所述，電晶體901或電晶體911施加至實施例1至6中任一實施例中使用的包含氧化物半導體的電晶體， 因而取得每單位面積的資料固持功能增進的邏輯電路。此外，能取得邏輯電路具有小面積之NAND電路或NOR電路。
注意，實施例1至6中任一實施例中使用的包含氧化物半導體的電晶體的結構不限於此。
本實施例中說明的結構、方法、等等能與其它實施例中所述的任何結構、方法、等等適當地結合。
[實施例8]
在本實施例中，將說明實施例1至6中任何實施例中邏輯電路的結構之一模式。
圖32是邏輯電路的剖面視圖。圖32中所示的記憶體裝置具有堆疊層結構，其中，雙層的記憶元件3170a和記憶元件3170b設置在頂部，邏輯電路3004設置在底部。注意，對於記憶元件的數目、有記憶元件形成的層的數目、及配置結構並無特別限制。
本實施例中的「記憶元件」包含包括氧化物半導體的電晶體，且意指當停止電源供應時仍然能固持資料的元件。記憶元件3170a包括包含氧化物半導體的電晶體3171a，記憶元件3170b包括包含氧化物半導體的電晶體3171b。
雖然在圖32中記憶元件3170a中使用的電晶體3171a及記憶元件3170b中使用的電晶體3171b具有與圖31A中的電晶體901相同的結構，但是，對於電晶體的結構並無 特別限定。或者，電晶體3171a及電晶體3171b可以具有與圖31B中所示的電晶體911相同的結構。
與電晶體3171a的源極電極和汲極電極形成在相同層中的電極3501a經由電極3502a而電連接至電極3003a。與電晶體3171b的源極電極和汲極電極形成在相同層中的電極3501c經由電極3502c而電連接至電極3003c。
邏輯電路3004包括包含矽半導體的電晶體3001。注意，邏輯電路3004可以包括包含氧化物半導體的電晶體或是包含氧化物半導體以外的材料之電晶體。包含矽半導體的電晶體可以與包含氧化物半導體的電晶體重疊。
此外，以下述方式，形成電晶體3001：元件分離絕緣膜3106設於包含半導體材料(例如矽)的基底3000上以及通道形成區設於由元件分離絕緣膜3106圍繞的區中。注意，電晶體3001可以是通道形成區設在例如形成於絕緣表面上的矽膜或是SOI基底中的矽膜等半導體膜中的電晶體。由於使用習知的結構，所以，省略電晶體3001的說明。
佈線3100a與佈線3100b形成在有電晶體3171a形成的層與有電晶體3001形成的層之間。絕緣膜3140a設置在佈線3100a與有電晶體3001形成的層之間。絕緣膜3141a設在佈線3100a與佈線3100b之間。絕緣膜3142a設置在佈線3100b與有電晶體3171a形成的層之間。
類似地，佈線3100c與佈線3100d形成在有電晶體3171b形成的層與有電晶體3171a形成的層之間。絕緣膜 3140b設置在佈線3100c與有電晶體3171a形成的層之間。絕緣膜3141b設在佈線3100c與佈線3100d之間。絕緣膜3142b設置在佈線3100d與有電晶體3171b形成的層之間。
絕緣膜3140a、3141a、3142a、3140b、3141b、及3142b均作為表面被平坦化的層間絕緣膜。
經由佈線3100a、佈線3100b、佈線3100c、及佈線3100d，能建立記憶元件之間的電連接、邏輯電路與記憶元件之間的電連接、等等。
包含在邏輯電路3004中的電極3303、電極3505、及電極3503a允許設置在頂部中的記憶元件與設在底部中的邏輯電路彼此電連接。舉例而言，如圖32中所示，電極3303經由電極3505電連接至佈線3100a。電極3503a允許佈線3100a電連接至電極3501b。依此方式，包含在邏輯電路3004中的電極3303電連接至包含在記憶元件3170a中的電晶體3171a的源極電極或汲極電極。
電極3502b允許電極3501b電連接至電極3003b。電極3503b允許電極3003b電連接至佈線3100c。
雖然在圖32中電極3003經由佈線3100a而電連接至電晶體3171a，但是本實施例不限於此。電極3003與電晶體3171a可以經由佈線3100b而彼此電連接，或是經由佈線3100a及佈線3100b等二佈線而彼此電連接。
圖32顯示的結構中，二佈線層，亦即有佈線3100a形成的佈線層以及有佈線3100b形成的佈線層，設置在有 電晶體3171a形成的層與有電晶體3001形成的層之間；但是，設在它們之間的佈線層的數目不限於二。一佈線層或是三或更多佈線層可以設在有電晶體3171a形成的層與有電晶體3001形成的層之間。
圖32顯示的結構中，二佈線層，亦即有佈線3100c形成的佈線層以及有佈線3100d形成的佈線層，設置在有記憶元件3170a形成的層與有記憶元件3170b形成的層之間；但是，設在它們之間的佈線層的數目不限於二。一佈線層或是三或更多佈線層可以設在有記憶元件3170a形成的層與有記憶元件3170b形成的層之間。
如上所述，包含在記憶元件中的包含氧化物半導體的電晶體、以及包含在邏輯電路中的包含矽的電晶體相堆疊，因而能降低邏輯電路的面積，以及，半導體積體電路能進一步微小化。此外，能夠取得即使當停止電源供應時仍然能夠固持資料的新穎邏電路。注意，對於實施例1至6中使用的電晶體的堆疊結構並無限制。
本實施例能與任何上述實施例適當地結合實施。
[實施例9]
在本實施例中，將說明根據揭示的本發明的一實施例之中央處理單元(CPU)的配置，CPU是訊號處理電路之一。
圖33顯示本實施例中CPU的配置。圖33中所示的CPU主要包含設於基底9900上的算術邏輯單元(ALU) 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、時序控制器9905、暫存器9906、暫存器控制器9907、滙流排介面(滙流排I/F)9908、可重寫ROM(唯讀記憶體)9909、及ROM(唯讀記憶體)介面(ROM I/F)9920。此外，ROM 9909及ROM介面9920可以設於不同的晶片上。自然地，圖33中所示的CPU僅為具有簡化的配置之實例，真實的CPU可以視應用而採用各式各樣的配置。
經由滙流排I/F 9908輸入至CPU的指令輸入至指令解碼器9903並於其中被解碼，然後，輸入至ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905。
ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905根據被解碼的指令以執行各種控制。具體而言，ALU控制器9902產生用於控制ALU 9901的驅動之訊號。當CPU正執行程式時，中斷控制器9904根據來自外部輸入/輸出裝置或週邊電路的中斷請求的優先等級或遮罩狀態而處理中斷請求。暫存器控制器9907產生暫存器9906的位址，以及，視CPU的狀態而對暫存器9906讀/寫資料。
時序控制器9905產生用於控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、及暫存器控制器9907的操作時序之訊號。舉例而言，時序控制器9905設有內部時脈產生器，用於根據參考時脈訊號CLK1 以產生內部時脈訊號CLK2，以及，供應時脈訊號CLK2至上述電路。
在本實施例的CPU中，實施例1至6中任何實施例中所述的邏輯電路設於暫存器9906中。當即使電源供應停止時仍然能固持資料的邏輯電路設於本實施例的CPU中時，資料固持功能能增進以及耗電能降低。此外，當面積減少的邏輯電路設於CPU中時，CPU的面積及包含於CPU中的電晶體的數目可以減少。在根據本實施例的CPU中，具有任何上述實施例中所述的結構之記憶體電路設於暫存器9906中。
雖然在本實施例中以CPU為例說明，但是，揭示的本發明的一實施例之訊號處理電路不限於CPU，而是可以應用至例如微處理器、影像處理電路、DSP、或FPGA等大型積體電路(LSI)。
本實施例能與任何上述實施例適當地結合實施。
[實施例10]
在本實施例中，將詳述包含氧化物半導體及用於揭示的本發明之一實施例中的電晶體。注意，本實施例的包含氧化物半導體的電晶體可以作為實施例1至9中任何實施例中說明的包含氧化物半導體之電晶體。
要使用的氧化物半導體較佳地含有至少銦(In)或鋅(Zn)。特別地，較佳地含有銦(In)及鋅(Zn)。關於用於降低包含氧化物半導體的電晶體的電特徵變化之穩定 物，較佳的是又含有鎵(Ga)。較佳地含有錫(Sn)作為穩定物。較佳地含有鉿(Hf)作為穩定物。較佳地含有鋁(Al)作為穩定物。
關於其它穩定物，可以含有例如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)等一或多種鑭系元素。
關於氧化物半導體，舉例而言，可以使用氧化銦；氧化錫；氧化鋅；例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、或In-Ga為基礎的氧化物等二成份金屬氧化物；例如In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、或In-Ln-Zn為基礎的氧化物等三成分金屬氧化物； 例如In-Sn-Ga-Zn為基礎的氧化物、In-Hf-Ga-Zn為基礎的氧化物、In-Al-Ga-Zn為基礎的氧化物、In-Sn-Al-Zn為基礎的氧化物、In-Sn-Hf-Zn為基礎的氧化物、或In-Hf-Al-Zn為基礎的氧化物等四成分金屬氧化物。
注意，此處，舉例而言，In-Ga-Zn為基礎的氧化物意指含有In、Ga、及Zn作為其主成分的氧化物，且對於In：Ga：Zn的比例並無特別限定。此外，In-Ga-Zn為基礎的氧化物可以含有In、Ga、及Zn以外的金屬元素。
或者，可以使用以InMO3(ZnO)m(m>0，m不是整數)表示的材料作為氧化物半導體。注意，M代表選自Ga、Fe、Mn、及Co中之一或更多金屬元素。或者，可以使用以In3SnO5(ZnO)n(n>0，n是整數)表示的材料作為氧化物半導體。
舉例而言，使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物。或者，使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物。
但是，成分不限於上述，可以根據所需的半導體特徵(例如，遷移率、臨界電壓、及變異)而使用具有適當成分的材料。為了取得所需半導體特徵，較佳的是將載子密 度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、等等設定在適當值。
在具有結晶性的氧化物半導體中，當表面平坦度增進時，能取得更高的遷移率。為了增進表面平坦度，氧化物半導體較佳地形成於平坦表面上。具體而言，氧化物半導體形成於平均表面粗糙度(Ra)小於或等於1nm、較佳的是小於或等於0.3nm、更較佳的是小於或等於0.1nm之表面上。
注意，藉由將JIS B 0601定義的中心線平均粗糙度擴張成三維以應用至平面，而取得平均表面粗糙度(Ra)。Ra可以表示為「從參考表面至指定表面的偏移絕對值的平均值」且由下述公式界定。
在上述公式中，S0代表要測量的平面的面積(由座標(x1,y1)、(x1,y2)、(x2,y1)、及(x2,y2)表示的四點所界定的長方形區)，Z0代表要測量的平面的平均高度。此外，使用原子力顯微鏡(AFM)，測量Ra。
於下，將說明具有結晶性的氧化物。具體而言，將說明氧化物，其包含具有c軸對齊的晶體(也稱為c軸對齊晶體(CAAC))，當從a-b平面、表面、或介面的方向觀視時，c軸對齊晶體具有三角形或六角形原子配置。在晶體 中，金屬原子以層疊方式配置，或者，金屬原子與氧原子延著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
廣義而言，包含CAAC的氧化物意指非單晶氧化物，所述非單晶氧化物包含一現象，其中，當從垂直於a-b平面的方向觀視時具有三角形、六角形、正三角形、或正六角形的原子配置，以及，當從垂直於c軸方向觀視時金屬原子以層疊方式配置或金屬原子與氧原子以層疊方式配置。
CAAC不是單晶，但是這並非意謂CAAC僅由非晶成分組成。雖然CAAC包含晶化部份(結晶部份)，但是，在某些情形中，一結晶部份與另一結晶部份之間的邊界並不清楚。
在氧包含於CAAC的情形中，氮可以替代包含於CAAC中的部份氧。包含於CAAC中的個別結晶部份的c軸可以在一方向(例如，垂直於CAAC形成於上的基底表面或是CAAC的表面之方向)上對齊。或者，包含於CAAC中的個別的結晶部份的a-b平面的法線可以在一方向上對齊(例如，垂直於CAAC形成於上的基底表面或是CAAC的表面之方向)。
CAAC視其成分等而變成導體、半導體、或是絕緣體。CAAC視其成分等而使可見光透射或不透射。
關於此CAAC的實施例，有形成為膜狀及從垂直於膜的表面或支撐基底的表面之方向觀視為具有三角或六角形 原子配置的晶體，以及，其中，當觀測膜的剖面時，金屬原子以層疊方式配置或是金屬原子和氧原子(或氮原子)以層疊方式配置。
將參考圖34A至34E、圖35A至35C、及圖36A至36C，詳述CAAC的晶體結構之實例。在圖34A至34E、圖35A至35C、及圖36A至36C中，除非另外指明，否則，垂直方向對應於c軸方向及垂直於c軸方向的平面對應於a-b平面。當簡單地使用「上半部」及「下半部」時，它們意指在a-b平面上方的上半部、以及在a-b平面下方的下半部(相對於a-b平面的上半部及下半部)。此外，在圖34A至34E中，由圓圈圍繞的O代表四配位O，雙圓圈代表三配位O。
圖34A顯示包含一個六配位In原子及接近In原子的六個四配位氧(於下稱為四配位O)原子的結構。此處，包含一金屬原子及接近其的氧原子的結構稱為小基團。圖34A中的結構真實地為八面體結構，但是，為了簡明起見而顯示為平面結構。注意，三個四配位O原子存在於圖34A中的上半部及下半部中。在圖34A中所示的小基團中，電荷為0。
圖34B顯示包含一個五配位Ga原子、接近Ga原子的三個三配位氧(於下稱為三配位O)原子、及接近Ga原子的二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於圖34B中的上半部及下半部中。由於In原子具有五個配位基，所以，In 原子也具有圖34B中所示的結構。在圖34B中所示的小基團中，電荷為0。
圖34C顯示包含一個四配位Zn原子及接近Zn原子的四個四配位O原子。在圖34C中，一個四配位O原子存在於上半部，三個四配位O原子存在於下半部中。或者，在圖34C中，三個四配位O原子存在於上半部中以及一個四配位O原子存在於下半部中。在圖34C中所示的小基團中，電荷為0。
圖34D顯示包含一個六配位Sn原子及接近Sn原子的六個四配位O原子。在圖34D中，三個四配位O原子存在於於上半部及下半部中。在圖34D中所示的小基團中，電荷為+1。
圖34E顯示包含二個Zn原子的小基團。在圖34E中，一個四配位O原子存在於上半部及下半部中。在圖34E中所示的小基團中，電荷為-1。
此處，眾多小基團形成中基團，以及，眾多中基團形成大基團(也稱為單一胞)。
現在，將說明小基團之間的接合規則。相對於圖34A中的六配位In原子之上半部中的三個O原子在向下方向上均具有三個接近的In原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的In原子。圖34B中相對於五配位Ga原子的上半部中的一個O原子在向下方向具有一個接近的Ga原子，以及，在下半部中的一個O原子在向上方向上具有一個接近的Ga原子。圖34C中 相對於四配位Zn原的上半部中的一個O原子在向下方向上具有一個接近的Zn原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的Zn原子。依此方式，在金屬原子上方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的下方之金屬原子數目。類似地，在金屬原子下方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的上方之金屬原子數目。由於四配位O原子的軸數為4，所以，接近O原子且在O原子的下方之金屬原子數目與接近O原子且在O原子的上方之金屬原子數目之總合為4。因此，當在金屬原子上方的四配位O原子的數目與在另一金屬原子下方的四配位O原子的數目之總合為4時，二種包含金屬原子的小基團可以接合。舉例而言，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子接合的情形中，其接合至五配位金屬(Ga或In)或四配位金屬(Zn)原子。
軸數為4、5、或6的金屬原子經由c軸方向上的四配位O原子而接合至另一金屬原子。上述之外，還可藉由結合眾多小基團以致於層疊結構的總電荷為0，而以不同方式形成中基團。
圖35A顯示包含於In-Sn-Zn-O為基礎的材料之層疊結構中的中基團的模型。圖35B顯示包含三中基團的大基團。注意，圖35C顯示從c軸方向觀測的圖35B中的層疊結構的情形中之原子配置。
在圖35A中，為簡間起見而省略三配位O原子，以及，以圓圈顯示四配位O原子；圓圈中的數目顯示四配位O原子的數目。舉例而言，存在於相對於Sn原子的上半部及下半部中的三個四配位O原子以圓圈包圍3表示。類似地，在圖35A中，存在於相對於In原子的上半部及下半部中的一個四配位O原子以圓圈包圍1表示。圖35A也顯示接近下半部中的一個四配位O原子及上半部中的三個四配位O原子的Zn原子、以及接近上半部中的一個四配位O原子及下半部中的三個四配位O原子之Zn原子。
在包於圖35A中的In-Sn-Zn-O為基礎的氧化物的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之Sn原子接合至接近上半部及下半部中的一個四配位O原子之In原子、In原子接合至接近上半部中的三個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之In原子、In原子接合至包含二Zn原子且接近上半部中的一個四配位O原子的小基團，以及，小基團經由相對於小基團的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之Sn原子。眾多這些中基團接合，以致於形成大基團。
此處，將三配位O原子的一鍵的電荷及四配位O原子的一鍵的電荷分別假定為-0.667和-0.5。舉例而言，(六配位或五配位)In原子的電荷、(四配位)Zn原子 的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包含Sn原子的小基團中的電荷為+1。因此，需要抵消+1的-1電荷以形成包含Sn原子的層疊結構。關於具有-1的電荷之結構，可為如圖34E所示之包含二個Zn原子的小基團。舉例而言，藉由包含二個Zn原子的一個小基團，可以抵消包含Sn原子的一個小基團的電荷，以致於層疊結構的總電荷為0。
當圖35B中所示的大基團重複時，取得In-Sn-Zn-O為基礎的晶體(In2SnZn3O8)。注意，取得的In-Sn-Zn-O為基礎的晶體之層疊結構表示為成分公式In2SnZn2O7(ZnO)m(m為0或自然數)。
上述規則也應用至下述氧化物：例如In-Sn-Ga-Zn-O為基礎的四成分金屬氧化物；例如In-Ga-Zn-O為基礎的氧化物(也稱為IGZO)、In-Al-Zn-O為基礎的氧化物、Sn-Ga-Zn-O為基礎的氧化物、Al-Ga-Zn-O為基礎的氧化物、Sn-Al-Zn-O為基礎的氧化物、In-Hf-Zn-O為基礎的氧化物、In-La-Zn-O為基礎的氧化物、In-Ce-Zn-O為基礎的氧化物、In-Pr-Zn-O為基礎的氧化物、In-Nd-Zn-O為基礎的氧化物、In-Sm-Zn-O為基礎的氧化物、In-Eu-Zn-O為基礎的氧化物、In-Gd-Zn-O為基礎的氧化物、In-Tb-Zn-O為基礎的氧化物、In-Dy-Zn-O為基礎的氧化物、In-Ho-Zn-O為基礎的氧化物、In-Er-Zn-O為基礎的氧化物、In-Tm-Zn-O為基礎的氧化物、In-Yb-Zn-O為基礎的氧化物、或In-Lu-Zn-O為基礎的氧化物等三成分金屬氧化物；例 如In-Zn-O為基礎的氧化物、Sn-Zn-O為基礎的氧化物、Al-Zn-O為基礎的氧化物、Zn-Mg-O為基礎的氧化物、Sn-Mg-O為基礎的氧化物、In-Mg-O為基礎的氧化物、或In-Ga-O為基礎的氧化物等二成分金屬氧化物；等等。
舉例而言，圖36A顯示包含於In-Ga-Zn-O為基礎的材料的層疊結構中的中基團的模型。
在圖36A中包含於In-Ga-Zn-O為基礎的材料的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之In原子接合至接近上半部中的一個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的三個四配位O原子而接合至接近上半部及下半部中的一個四配位O原子之Ga原子、Ga原子經由相對於Ga原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之In原子。眾多這些中基團接合，以致於形成大基團。
圖36B顯示包含三個中基團的大基團。注意，圖36C顯示從c軸方向觀測的圖36B中的層疊結構之情形中之原子配置。
此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、+2、及+3，包含In原子、Zn原子、及Ga原子中任何原子的小基團的電荷為0。結果，具有這些小基團的結合之中基團的總電荷總是0。
為了形成In-Ga-Zn-O為基礎的材料之層疊結構，不 僅使用圖36A中所示的中基團，也可使用In原子、Zn原子、及Ga原子的配置不同於圖36A中的配置之中基團，以形成大基團。
當圖36B中所示的大基團重複時，取得In-Ga-Zn-O為基礎的晶體。注意，取得的In-Ga-Zn-O為基礎的晶體之層疊結構以成分公式InGaO3(ZnO)n(n是自然數)表示。
在n=1(InGaZnO4)的情形中，舉例而言，取得圖37A中所示的晶體結構。注意，在圖37A中的晶體結構中，由於如圖34B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga由In取代的結構。
在n=2(InGaZn2O5)的情形中，舉例而言，取得圖37B中所示的晶體結構。注意，在圖37B中的晶體結構中，由於如圖34B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga由In取代的結構。
[實施例11]
在本實施例中，將說明實施例1至9中任何實施例中所述的電晶體中使用的半導體的遷移率。
由於各種原因，真正測量到的絕緣式閘極電晶體的場效遷移率低於其原始遷移率：此現象不僅發生於氧化物半導體的情形。原因之一在於半導體內部的缺陷或是在半導體與絕緣膜之間的介面處的缺陷會降低遷移率。當使用李文森(Levinson)模型時，理論上能夠計算無缺陷存在於 半導體內部之假設下的場效遷移率。
假設半導體之原始遷移率以及測量的場效遷移率分別為μo及μ，以及電位障壁(例如晶粒邊界)存在於半導體中時，以下述公式表示測量的場效遷移率μ。
此處，E代表電位障壁的高度，k代表波茲曼常數，T代表絕對溫度。當電位障壁被假定為歸因於缺陷時，根據李文森模式，電位障壁的高度E以下述公式表示。
此處，e代表基本電荷，N代表通道中每單位面積之平均缺陷密度，ε代表半導體的介電係數，n代表通道中每單位面積的載子數目，Cox代表每單位面積的電容，Vg代表閘極電壓，t代表通道的厚度。注意，在半導體層的厚度小於或等於30nm的情形中，通道的厚度被視為與半導體層的厚度相同。線性區中的汲極電流Id以下述公式表示。
此處，L代表通道長度，W代表通道寬度，L及W均為10μm。此外，Vd代表汲極電壓。當以Vg除上述等式的二側，然後二側取對數時，得到下述公式。
公式5的右側是Vg的函數。從公式中，發現從以ln(Id/Vg)為縱軸及1/Vg為橫軸而繪製的真實測量值而取得之圖形中的線之斜率，可以取得缺陷密度N。亦即，從電晶體的Id-Vg特徵曲線，評估缺陷密度。銦(In)、錫(Sn)、及鋅(Sn)的比例為1：1：1的氧化物半導體的缺陷密度N約為1×1012/cm2。
根據以此方式取得的缺陷密度，從公式2和公式3，計算出μ0為120 cm2/Vs。包含缺陷之In-Sn-Zn氧化物之測量遷移率約為35 cm2/Vs。但是，假設無缺陷存在於氧化物半導體的內部及半導體與絕緣膜之間的介面，則預期氧化物半導體的遷移率μ0為120 cm2/Vs。
注意，即使當無缺陷存在於半導體內部時，在通道與閘極絕緣膜之間的介面的散射仍不利地影響電晶體的傳輸特性。換言之，在離開通道與閘極絕緣膜之間的介面一距 離x的位置之遷移率μ1以下述公式表示。
此處，D代表閘極方向上的電場，B及G是常數。注意，B及G是從真實測量結果取得；根據上述測量結果，B是4.75×107 cm/s，G是10 nm(介面散射影響到達的深度)。當D增加(亦即，當閘極電壓增加時)時，公式6的第二項增加，因此，遷移率μ1降低。
圖38顯示電晶體的遷移率μ2的計算結果，在電晶體中，通道由半導體內部沒有缺陷的理想氧化物半導體形成。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentauraus Device，以及，將氧化物半導體的能帶隙、電子親和力、相對介電係數、及厚度分別假定為2.8 eV、4.7 eV、15及15 nm。這些值是測量濺射法所形成的薄膜而取得的。
此外，閘極、源極、和汲極的功函數分別假定為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣膜的厚度假定為100 nm，以及，其相對介電係數假定為4.1。通道長度及通道寬度均假定為10μm，汲極電壓Vd假定為0.1 V。
如圖38所示，在閘極電壓稍微超過1V處遷移率具有100 cm2/Vs或更大的峰值，且因為介面散射的影響增加而隨著閘極電壓更高而下降。注意，為了降低介面散射，較 佳的是半導體層的表面是原子等級平坦的(原子層平坦)。
使用具有此遷移率的氧化物半導體形成的微小電晶體之特徵的計算結果顯示於圖39A至39C、圖40A至40C、及圖41A至41C。圖42A及42B顯示用於計算的電晶體的剖面結構。圖42A及42B中所示的電晶體均包含半導體區403a和半導體區403c，半導體區403a和半導體區403c在氧化物半導體層中具有n+型導電率。半導體區403a和半導體區403c的電阻率均是2×10-3Ω cm。
圖42A中的電晶體形成於基部絕緣層401和嵌入絕緣體402，嵌入絕緣體402嵌入於基部絕緣層401中且由氧化鋁形成。電晶體包含半導體區403a、半導體區403c、設於半導體區403a與403c之間且作為通道形成區的本質半導體區403b、以及閘極405。閘極405的寬度是33 nm。
閘極絕緣膜404形成於閘極405與半導體區403b之間。側壁絕緣體406a及側壁絕緣體406b形成於閘極405的二側表面上，以及，絕緣體407形成於閘極405上以防止閘極405與另一佈線之間短路。側壁絕緣體具有5 nm的寬度。源極408a和汲極408b設置成分別接觸半導體區403a和半導體區403c。注意，本電晶體的通道寬度是40 nm。
圖42B中的電晶體與圖42A中的電晶體相同之處在於其形成於基部絕緣層401及氧化鋁形成的嵌入絕緣體402 之上以及其包含半導體區403a、半導體區403c、設於它們之間的本質半導體區403b、具有33 nm寬度的閘極405、閘極絕緣膜404、側壁絕緣體406a、側壁絕緣體406b、絕緣體407、源極408a、和汲極408b。
圖42A中所示的電晶體與圖42B中所示的電晶體的不同之處在於側壁絕緣體406a及406b之下的半導體區的導電率型。在圖42A中的電晶體中，在側壁絕緣體406a及側壁絕緣體406b之下的半導體區是具有n+型導電率的部份半導體區403a以及具有n+型導電率的部份半導體區403c，而在圖42B中的電晶體中，在側壁絕緣體406a及側壁絕緣體406b之下的半導體區是部份本質半導體區403b。換言之，在圖42B的半導體層中，設置寬度Loff的區域，其既未與半導體區403a(半導體區403c)重疊，也未與閘極405重疊。此區域稱為偏移區，以及，寬度Loff稱為偏移長度。如圖中所見般，偏移長度等於側壁絕緣體406a(側壁絕緣體406b)的寬度。
計算中所使用的其它參數如上所述。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentaurus Device。圖39A至39C顯示具有圖42A中所示的結構之電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)之閘極電壓(Vg：閘極與源極之間的電位差)的相依性。在汲極電壓(汲極與源極之間的電位差)為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。
圖39A顯示閘極絕緣膜的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖39B顯示閘極絕緣膜的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖39C顯示閘極絕緣膜的厚度為5 nm的情形中電晶體的閘極電壓相依性。當閘極絕緣膜更薄時，特別是在關閉狀態時的汲極電流Id(關閉狀態電流)顯著地降低。相反地，遷移率μ的峰值及開啟狀態時的汲極電流Id(開啟狀態電流)並無顯著改變。圖形顯示在約1V的閘極電壓時汲極電流Id超過10μA。
圖40A至40C顯示具有圖42B中所示的結構且偏移長度Loff為5 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓Vg的相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖40A顯示閘極絕緣膜的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖40B顯示閘極絕緣膜的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖40C顯示閘極絕緣膜的厚度為5 nm的情形中電晶體的閘極電壓相依性。
圖41A至41C顯示具有圖42B中的結構及偏移長度Loff為15 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖41A顯示閘極絕緣膜的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖 41B顯示閘極絕緣膜的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖41C顯示閘極絕緣膜的厚度為5 nm的情形中電晶體的閘極電壓相依性。
在任一結構中，隨著閘極絕緣膜更薄，關閉狀態電流顯著地降低，而遷移率μ的峰值及開啟狀態電流並無明顯改變。
注意，在圖39A至39C中遷移率μ的峰值約為80 cm2/Vs，在圖40A至40C中約為60 cm2/Vs，以及，在圖41A至41C中約為40 cm2/Vs；因此，遷移率μ的峰值隨著偏移長度Loff增加而降低。此外，同理可用於關閉狀態電流。開啟狀態電流也隨著偏移長度Loff增加而降低；但是，開啟狀態電流的下降比關閉狀態電流的下降更緩和。此外，圖形顯示在任一結構中，在閘極電壓約1V時，汲極電流超過10μA。
藉由加熱基底時形成氧化物半導體、或是在形成氧化物半導體膜之後藉由執行熱處理，電晶體能具有有利的特徵，所述電晶體中，使用含有In、Sn、及Zn作為主成分的氧化物半導體作為通道形成區。注意，主成分意指包含於成分中之5原子%或更高的元素。
在形成含有In、Sn、及Zn作為主成分的氧化物半導體膜之後刻意地加熱基底，能增進電晶體的場效遷移率。此外，電晶體的臨界電壓正向地偏移而使電晶體常關。
舉例而言，圖43A至43C均顯示電晶體的特徵，在電晶體中，使用含有In、Sn、及Zn作為主成分且具有3μm 的通道長度L及10μm的通道寬度W之氧化物半導體膜以及厚度100 nm的閘極絕緣膜。注意，Vd設定於10 V。
圖43A顯示電晶體之特徵，電晶體的含有In、Sn、及Zn作為主成分之氧化物半導體膜是藉由濺射法且未刻意地加熱基底而形成的。電晶體的場效遷移率為18.8 cm2/Vsec。另一方面，當在刻意地加熱基底時形成含有In、Sn、及Zn作為主成分的氧化物半導體膜時，場效遷移率增進。圖43B顯示電晶體的特徵，電晶體的包含In、Sn、及Zn作為主成分之氧化物半導體膜是在200℃中加熱基底時形成的。電晶體的場效遷移率為32.2 cm2/Vsec。
在形成含有In、Sn、及Zn作為主成分的氧化物半導體膜之後執行熱處理，進一步增進場效遷移率。圖43C顯示電晶體的特徵，電晶體之含有In、Sn、及Zn作為主成分的氧化物半導體膜是在200℃中以濺射形成並接著接受650℃的熱處理。電晶體的場效遷移率為34.5 cm2/Vsec。
預期基底的刻意加熱具有降低濺射形成期間被吸入氧化物半導體膜中的濕氣之功效。此外，在膜形之後的熱處理能夠從氧化物半導體膜釋放及移除氫、羥基、或濕氣。依此方式，能夠增進場效遷移率。此場效遷移率的增進被假定為不僅藉由脫水或脫氫來移除雜質而取得，也可藉由降低導因於密度增加的原子間距離之縮減而取得。此外，藉由從氧化物半導體移除雜質而高度純化，以使氧化物半導體晶化。在使用此高度純化的非單晶氧化物半導體的情 形中，理想地，預期實現超過100 cm2/Vsec的場效遷移率。
含有In、Sn、及Zn作為主成分的氧化物半導體以下述方式結晶：氧離子植入氧化物半導體；藉由熱處理以釋放含於氧化物半導體中的氫、羥基、或濕氣；以及，經由熱處理或稍後執行的另一熱處理，以使氧化物半導體結晶。藉由此結晶處理或再結晶處理，取得具有有利結晶性的非單晶氧化物半導體。
膜形成期間基底的刻意加熱及/或膜形成之後的熱處理不僅有助於增進場效遷移率，也有助於使電晶體常關。在使用含有In、Sn、及Zn作為主成分且未刻意地加熱基底而形成的氧化物半導體膜作為通道形成區的電晶體中，臨界電壓趨向於負向偏移。但是，當使用刻意地加熱基底時形成的氧化物半導體膜時，能夠解決臨界電壓負向偏移的問題。亦即，臨界電壓偏移，以致於電晶體變成常關；藉由比較圖43A和43B，能確認此趨勢。
注意，藉由改變In、Sn、及Zn的比例，也能控制臨界電壓；當In、Sn、及Zn的成分比例為2：1：3時，預期形成常關電晶體。此外，藉由如下所述地設定靶的成分比例，取得具有高結晶性的氧化物半導體膜：In：Sn：Zn=2：1：3。
基底的刻意加熱之溫度或是熱處理的溫度為150℃或更高，較佳地200℃或更高，又較佳地為400℃或更高。當在高溫下執行膜形成或熱處理時，電晶體是常關的。
藉由在膜形成期間刻意地加熱基底及/或在膜形成後執行熱處理，能增進抗閘極偏壓應力的穩定度。舉例而言，當在150℃下以2 MV/cm的強度施加閘極偏壓一小時時，臨界電壓的漂移小於±1.5V，較佳地小於±1.0V。
在氧氛圍中執行熱處理；或者，在氮或惰性氣體氛圍中、或是在降壓下，首先執行熱處理，然後在含氧的氛圍中執行熱處理。在脫水或脫氫後，氧供應至氧化物半導體，因而進一步增加熱處理的效果。關於脫水或脫氫後供應氧的方法，可以使用氧離子由電場加速且佈植至氧化物半導體膜中的方法。
在氧化物半導體中或是在氧化物半導與堆疊膜之間的介面處，容易造成導因於氧空乏的缺陷；但是，當藉由熱處理而在氧化物半導體中包含過量的氧時，固定造成的氧空乏能由過量的氧補償。過量的氧是主要存在於晶格之間的氧。當氧的濃度設定在1×1016/cm3至2×1020/cm3時，能夠在氧化物半導體中包含過量的氧而不會造成晶體變形等等。
當執行熱處理以致於至少部份氧化物半導體包含晶體時，能夠取得更穩定的氧化物半導體膜。舉例而言，當以X光繞射(XRD)來分析使用In：Sn：Zn=1：1：1的成分比之靶而以濺射但未刻意地加熱基底所形成的氧化物半導體膜時，觀測到光暈圖案。藉由使形成的氧化物半導體膜接受熱處理而將其晶化。熱處理的溫度適當地設定：舉例而言，當以650℃執行熱處理時，以X光繞射分析，可 以觀測到清楚的繞射峰值。
執行In-Sn-Zn-0膜的XRD分析。使用Bruker AXS製造的X光繞射儀D8 ADVANCE，執行XRD分析，以及，以平面外方法執行測量。
製備樣品A及樣品B以及對其執行XRD分析。於下，將說明樣品A和樣品B的製造方法。
在已接受脫氫處理的石英基底上形成厚度100 nm的In-Sn-Zn-O膜。
在氧氛圍中，以100 W(DC)功率之濺射設備，形成In-Sn-Zn-O膜。使用具有In：Sn：Zn=1：1：1的原子比之In-Sn-Zn-O靶作為靶。注意，在膜形成時的基底加熱溫度設定在200℃。使用依此方式製造的樣品作為樣品A。
接著，以類似於樣品A的方法製造的樣品接受650℃的熱處理。關於熱處理，首先執行氮氛圍中的熱處理一小時，以及，又執行氧氛圍中的熱處理一小時但未降低溫度。使用此方式製造的樣品作為樣品B。
圖46顯示樣品A及樣品B的XRD光譜。在樣品A中觀測到沒有導因於晶體的峰值，但是，在樣品B中，當2θ約35度、及37度至38度時，觀測到導因於晶體的峰值。
如上所述，藉由在含有In、Sn、及Zn作為主成分的氧化物半導體沈積期間刻意地加熱基底、及/或藉由在沈積後執行熱處理，能增進電晶體的特徵。
這些基底加熱及熱處理具有防止不利於氧化物半導體的氫及羥基等雜質被包含於膜中的效果或者具有從膜中移除氫及羥基的有利效果。亦即，藉由從氧化物半導體中移除作為施子雜質的氫，而將氧化物半導體高度純化，因而取得常關電晶體。氧化物半導體的高度純化使得電晶體的關閉狀態電流能夠為1 aA/μm或更低。此處，關閉狀態電流的單位代表每微米通道寬度的電流。
圖47顯示測量時電晶體的關閉狀態電流與基底溫度(絕對溫度)的倒數之間的關係。此處，為了簡明起見，水平軸代表以1000乘以測量時基底溫度的倒數而取得的值(1000/T)。
具體而言，如圖47所示，當基底溫度為125℃時，關閉狀態電流為1 aA/μm(1×10-18 A/μm)或更低，當基底溫度為85℃時，關閉狀態電流為100 zA/μm(1×10-19 A/μm)或更低。關閉狀態電流的對數與溫度倒數之間的比例關係顯示在室溫時(27℃)的關閉狀態電流為1 zA/μm(1×10-21 A/μm)或更低。較佳地，在125℃、85℃、及室溫時，關閉狀態電流分別為0.1 aA/μm(1×10-19 A/μm)或更低、10 zA/μm(1×10-20 A/μm)或更低、及0.1 zA/μm(1×10-22 A/μm)或更低。上述關閉狀態電流的值明顯地低於使用Si作為半導體膜的電晶體的關閉狀態電流。藉由使用關閉狀態電流值相當低的包含氧化物半導體的電晶體作為實施例1至6中任一實施例所述的電晶體，能夠提供即使在電力關閉之後仍然能相當高地保持資料固持特徵 的邏輯電路。此外，由於資料固持特徵增進，所以，能提供具有低耗電的邏輯電路。
評估氧化物半導體膜形成後執行650℃熱處理之樣品B的基底溫度與電晶體之電特徵之間的關係。
用於測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的Lov、及0μm的dW。注意，Vds設定於10V。注意，基底溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。
將參考圖44A及44B以及圖45A及45B，說明用於測量的電晶體之一實例。注意，在圖44A及44B以及圖45A及45B中，使用In-Sn-Zn-O膜作為半導體膜。
圖44A及44B是具有頂部閘極頂部接觸結構的共平面電晶體的上視圖及剖面視圖。圖44A是電晶體的上視圖。圖44B是圖44A中的A1-A2剖面視圖。
圖44B中所示的電晶體包含基底701；設於基底701之上的基部絕緣膜702；設於基部絕緣膜702的周圍中的保護絕緣膜704；設於基部絕緣膜702及保護絕緣膜704之上且包含高電阻區706a和低電阻區706b之氧化物半導體膜706；設於氧化物半導體膜706上的閘極絕緣膜708；閘極電極710，設置成與氧化物半導體膜706重疊而與閘極絕緣膜708設於其間；設置成接觸閘極電極710的側表面之側壁絕緣膜712；設置成接觸至少低電阻區706b的成對電極714；層間絕緣膜716，設置成遮蓋至少氧化物半導體膜706、閘極電極710、及成對電極714；以及， 佈線718，設置成經由形成在層間絕緣膜716中的開口而連接至成對電極714中至少之一。
雖然未顯示，但是，保護膜可以設置成遮蓋層間絕緣膜716和佈線718。藉由保護膜，因層間絕膜716的表面導電而產生的微小量的漏電流可以降低，因此，電晶體的關閉狀態電流降低。
圖45A及45B是具有頂部閘極頂部接觸結構的電晶體的上視圖及剖面視圖。圖45A是電晶體的上視圖。圖45B是圖45A中的B1-B2剖面視圖。
圖45B中所示的電晶體包含基底601；設於基底601之上的基部絕緣膜602；設於基部絕緣膜602上的氧化物半導體膜606；接觸氧化物半導體膜606之成對電極614；設於氧化物半導體膜606及成對電極614上的閘極絕緣膜608；閘極電極610，設置成與氧化物半導體膜606重疊而以閘極絕緣膜608設於其間；層間絕緣膜616，設置成遮蓋閘極絕緣膜608和閘極電極610；佈線618，經由形成於層間絕緣膜616中的開口而連接至成對電極614；以及，保護膜620，設置成遮蓋層間絕緣膜616及佈線618。
關於基底601，可以使用玻璃基底。關於基部絕緣膜602，可以使用氧化矽膜。關於氧化物半導體膜606，可以使用In-Sn-Zn-O膜。關於成對電極614，可以使用鎢膜。關於閘極絕緣膜608，可以使用氧化矽膜。閘極電極610具有氮化鈦膜及鎢膜的堆疊結構。層間絕緣膜616具有氧 氮化矽膜及聚醯亞胺膜的堆疊結構。佈線618均具有鈦膜、鋁膜、及鈦膜依序形成的堆疊結構。關於保護膜620，可以使用聚醯亞胺。
注意，在具有圖45A中所示的結構之電晶體中，閘極電極610與成對電極614中之一重疊的部份之寬度稱為Lov。類似地，未與氧化物半導體膜606重疊的成對電極614中之部份的寬度稱為dw。
圖48顯示Ids(實線)及場效遷移率(虛線)之Vgs相依性。圖49A顯示基底溫度與臨界電壓之間的關係，圖49B顯示基底溫度與場效遷移率之間的關係。
從圖49A中，發現臨界電壓隨著基底溫度增加而變低。注意，在-40℃至150℃的範圍中，臨界電壓從1.09V下降至-0.23V。
從圖49B中，發現場效遷移率隨著基底溫度增加而降低。注意，在-40℃至150℃的範圍中，場效遷移率從36 cm2/Vs下降至32 cm2/Vs。因此，發現在上述溫度範圍中電特徵的變異小。
在以含有In、Sn、及Zn作為主成分的此氧化物半導體用於通道形成區的電晶體中，以維持在1 aA/μm或更低的關閉狀態電流，取得30 cm2/Vsec或更高、較佳地40 cm2/Vsec或更高、又更較佳地60 cm2/Vsec或更高之場效遷移率，這可以取得邏輯電路所需的開啟狀態電流。舉例而言，在L/W為33 nm/40 nm的FET中，當閘極電壓為2.7V及汲極電壓為1.0V時，12μA或更高的開啟狀態電流 能夠流通。此外，在電晶體操作所需的溫度範圍中，能夠確保充分的電特徵。根據這些特徵，即使當包含氧化物半導體的電晶體設於使用矽半導體形成的邏輯電路中時，仍然能夠取得具有新穎功能的邏輯電路，而不會降低操作速度。
本申請案根據2011年5月20日向日本專利局申請之日本專利申請序號2011-113430，其整體內容於此一併列入參考。
100‧‧‧反及電路
101‧‧‧第一電晶體
102‧‧‧第二電晶體
103‧‧‧第三電晶體
104‧‧‧第四電晶體
105‧‧‧第五電晶體
106‧‧‧第六電晶體
107‧‧‧第七電晶體
108‧‧‧第八電晶體
109‧‧‧第九電晶體
110‧‧‧第十電晶體
111‧‧‧第十一電晶體
112‧‧‧第十二電晶體
113‧‧‧第十三電晶體
115‧‧‧第十五電晶體
116‧‧‧第十六電晶體
117‧‧‧第十七電晶體
118‧‧‧第十八電晶體
120‧‧‧佇鎖電路
121‧‧‧時脈式反相器
122‧‧‧反相器
123‧‧‧時脈式反相器
124‧‧‧第二十四電晶體
125‧‧‧第二十五電晶體
126‧‧‧第二十六電晶體
127‧‧‧第二十七電晶體
128‧‧‧第二十八電晶體
129‧‧‧第二十九電晶體
130‧‧‧第三十電晶體
131‧‧‧第三十一電晶體
132‧‧‧第三十二電晶體
133‧‧‧反相器
140‧‧‧電容器
141‧‧‧電容器
142‧‧‧電容器
143‧‧‧電容器
150‧‧‧電容器
151‧‧‧電容器
152‧‧‧電容器
153‧‧‧電容器
160‧‧‧時脈式反相器
160A‧‧‧時脈式反相器
160B‧‧‧時脈式反相器
161‧‧‧電晶體
162‧‧‧電晶體
163‧‧‧電晶體
164‧‧‧電晶體
200‧‧‧反及電路
300‧‧‧反及電路
400‧‧‧反及電路
401‧‧‧基部絕緣層
402‧‧‧嵌入絕緣體
403a‧‧‧半導體區
403b‧‧‧本質半導體區
403c‧‧‧半導體區
404‧‧‧閘極絕緣膜
405‧‧‧閘極
406a‧‧‧側壁絕緣體
406b‧‧‧側壁絕緣體
407‧‧‧絕緣體
408a‧‧‧源極
408b‧‧‧汲極
500‧‧‧反或電路
501‧‧‧第一電晶體
502‧‧‧第二電晶體
503‧‧‧第三電晶體
504‧‧‧第四電晶體
505‧‧‧第五電晶體
506‧‧‧第六電晶體
507‧‧‧第七電晶體
508‧‧‧第八電晶體
509‧‧‧第九電晶體
510‧‧‧第十電晶體
511‧‧‧第十一電晶體
512‧‧‧第十二電晶體
513‧‧‧第十三電晶體
515‧‧‧第十五電晶體
516‧‧‧第十六電晶體
517‧‧‧第十七電晶體
518‧‧‧第十八電晶體
524‧‧‧第二十四電晶體
525‧‧‧第二十五電晶體
526‧‧‧第二十六電晶體
527‧‧‧第二十七電晶體
528‧‧‧第二十八電晶體
529‧‧‧第二十九電晶體
530‧‧‧第三十電晶體
531‧‧‧第三十一電晶體
532‧‧‧第三十二電晶體
540‧‧‧電容器
541‧‧‧電容器
542‧‧‧電容器
543‧‧‧電容器
550‧‧‧電容器
551‧‧‧電容器
552‧‧‧電容器
553‧‧‧電容器
600‧‧‧反或電路
601‧‧‧基底
602‧‧‧基部絕緣膜
606‧‧‧氧化物半導體膜
610‧‧‧閘極電極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
700‧‧‧反或電路
701‧‧‧基底
702‧‧‧基部絕緣膜
704‧‧‧保護絕緣膜
706‧‧‧氧化物半導體膜
706a‧‧‧高電阻區
706b‧‧‧低電阻區
708‧‧‧閘極絕緣膜
710‧‧‧閘極電極
712‧‧‧側壁絕緣膜
714‧‧‧電極
716‧‧‧層間絕緣膜
718‧‧‧佈線
800‧‧‧反或電路
901‧‧‧電晶體
902‧‧‧絕緣膜
903‧‧‧氧化物半導體層
904‧‧‧源極電極
905‧‧‧汲極電極
906‧‧‧閘極絕緣膜
907‧‧‧閘極電極
908‧‧‧高濃度區
909‧‧‧通道形成區
911‧‧‧電晶體
912‧‧‧絕緣膜
913‧‧‧氧化物半導體層
914‧‧‧源極電極
915‧‧‧汲極電極
916‧‧‧閘極絕緣膜
917‧‧‧閘極電極
918‧‧‧高濃度區
919‧‧‧通道形成區
3000‧‧‧基底
3001‧‧‧電晶體
3003a‧‧‧電極
3003b‧‧‧電極
3004‧‧‧邏輯電路
3106‧‧‧元件分離絕緣膜
3100a‧‧‧佈線
3100b‧‧‧佈線
3100c‧‧‧佈線
3100d‧‧‧佈線
3140a‧‧‧絕緣膜
3140b‧‧‧絕緣膜
3141a‧‧‧絕緣膜
3141b‧‧‧絕緣膜
3142a‧‧‧絕緣膜
3142b‧‧‧絕緣膜
3170a‧‧‧記憶元件
3170b‧‧‧記憶元件
3171a‧‧‧電晶體
3171b‧‧‧電晶體
3303‧‧‧電極
3501a‧‧‧電極
3501b‧‧‧電極
3501c‧‧‧電極
3502a‧‧‧電極
3502b‧‧‧電極
3502c‧‧‧電極
3503a‧‧‧電極
3503b‧‧‧電極
3505‧‧‧電極
9900‧‧‧基底
9901‧‧‧算術邏輯單元
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧滙流排介面
9909‧‧‧唯讀記憶體
9920‧‧‧唯讀記憶體介面
圖1顯示根據實施例1的NAND電路。
圖2A至2C是佇鎖電路、反相器、及時脈式反相器的電路圖。
圖3是佇鎖電路的電路圖。
圖4是根據實施例1的NAND電路的時序圖。
圖5顯示根據實施例1的NAND電路的操作。
圖6顯示根據實施例1的NAND電路的操作。
圖7顯示根據實施例1的NAND電路的操作。
圖8顯示根據實施例1的NAND電路的操作。
圖9顯示根據實施例2的NAND電路的操作。
圖10是根據實施例2的NAND電路的時序圖。
圖11顯示根據實施例2的NAND電路的操作。
圖12顯示根據實施例2的NAND電路的操作。
圖13顯示根據實施例2的NAND電路的操作。
圖14顯示根據實施例2的NAND電路的操作。
圖15顯示根據實施例3的NAND電路的操作。
圖16顯示根據實施例3的NAND電路的操作。
圖17顯示根據實施例4的NOR電路的操作。
圖18是根據實施例4的NOR電路的時序圖。
圖19顯示根據實施例4的NOR電路的操作。
圖20顯示根據實施例4的NOR電路的操作。
圖21顯示根據實施例4的NOR電路的操作。
圖22顯示根據實施例4的NOR電路的操作。
圖23顯示根據實施例5的NOR電路的操作。
圖24是根據實施例5的NOR電路的時序圖。
圖25顯示根據實施例5的NOR電路的操作。
圖26顯示根據實施例5的NOR電路的操作。
圖27顯示根據實施例5的NOR電路的操作。
圖28顯示根據實施例5的NOR電路的操作。
圖29顯示根據實施例6的NOR電路的操作。
圖30顯示根據實施例6的NOR電路的操作。
圖31A及31B均是電晶體的剖面視圖。
圖32是邏輯電路的結構的剖面視圖。
圖33是包含邏輯電路的CPU的方塊圖。
圖34A至34E顯示氧化物材料的晶體結構。
圖35A至35C顯示氧化物材料的晶體結構。
圖36A至36C顯示氧化物材料的晶體結構。
圖37A及37B顯示氧化物材料的晶體結構。
圖38顯示藉由計算取得的遷移率的閘極電壓相依性。
圖39A至39C均顯示藉由計算取得的遷移率與汲極電流的閘極電壓相依性。
圖40A至40C均顯示藉由計算取得的遷移率與汲極電流的閘極電壓相依性。
圖41A至41C均顯示藉由計算取得的遷移率與汲極電流的閘極電壓相依性。
圖42A及42B顯示用於計算的電晶體的剖面結構。
圖43A至43C顯示均包含氧化物半導體膜之電晶體的特徵曲線。
圖44A及44B是上視圖及剖面視圖，顯示電晶體的結構；圖45A及45B是上視圖及剖面視圖，顯示電晶體的結構；圖46顯示樣品A及樣品B的XRD光譜。
圖47顯示測量電晶體時關閉狀態電流與基底溫度之間的關係。
圖48顯示Ids與場效遷移率的Vgs相依性。
圖49A顯示基底溫度與臨界電壓之間的關係，以及，圖49B顯示基底溫度與場效遷移率之間的關係。
100‧‧‧反及電路
101‧‧‧第一電晶體
102‧‧‧第二電晶體
103‧‧‧第三電晶體
104‧‧‧第四電晶體
105‧‧‧第五電晶體
106‧‧‧第六電晶體
107‧‧‧第七電晶體
108‧‧‧第八電晶體
109‧‧‧第九電晶體
110‧‧‧第十電晶體
111‧‧‧第十一電晶體
112‧‧‧第十二電晶體
113‧‧‧第十三電晶體
CLK‧‧‧時脈訊號
OUT‧‧‧輸出訊號
CLKB‧‧‧訊號
OUTB‧‧‧訊號
A、B‧‧‧輸入訊號
AB‧‧‧輸入訊號A的反相之訊號
BB‧‧‧輸入訊號B的反相之訊號
GND‧‧‧接地電位
VDD‧‧‧電源電位
A、B、C、D、E、F、G‧‧‧節點

Claims (10)

  1. 一種半導體積體電路，包含邏輯電路，該邏輯電路包括：比較器，配置成比較二輸出節點的電位；電荷固持部，電連接至該比較器，該電荷固持部包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；及第八電晶體；以及輸出節點電位決定部，電連接至該電荷固持部，其中，該第一電晶體的源極和汲極中之一電連接至該第三電晶體的源極和汲極中之一，其中，該第五電晶體的源極和汲極中之一電連接至該第七電晶體的源極和汲極中之一及該二輸出節點中之一，其中，該第一電晶體的該源極和該汲極中之另一個電連接至該二輸出節點中之另一個，其中，該第五電晶體的該源極和該汲極中之另一個電連接至該第七電晶體的該源極和該汲極中之另一個及該輸出節點電位決定部， 其中，該第三電晶體的該源極和該汲極中之另一個電連接至該輸出節點電位決定部，其中，該第一電晶體的閘極電連接至該第二電晶體的源極和汲極中之一，其中，該第三電晶體的閘極電連接至該第四電晶體的源極和汲極中之一，其中，該第五電晶體的閘極電連接至該第六電晶體的源極和汲極中之一，以及其中，該第七電晶體的閘極電連接至該第八電晶體的源極和汲極中之一。
  2. 如申請專利範圍第1項之半導體積體電路，其中，該比較器包括第一p通道電晶體、第二p通道電晶體、第三p通道電晶體、及第四p通道電晶體，其中，該第一p通道電晶體的閘極及該第二p通道電晶體的閘極均被供予時脈訊號，其中，該第三p通道電晶體的閘極電連接至該二輸出節點中之一，以及其中，該第四p通道電晶體的閘極電連接至該二輸出節點中之另一節點。
  3. 如申請專利範圍第1項之半導體積體電路，其中，該輸出節點電位決定部是一n通道電晶體，其中，該n通道電晶體的閘極被供予時脈訊號，以及其中，該n通道電晶體的源極和汲極中之一電連接至接地電位端。
  4. 如申請專利範圍第1項之半導體積體電路，其中，該比較器包括第一n通道電晶體、第二n通道電晶體、第三n通道電晶體、及第四n通道電晶體，其中，該第一n通道電晶體的閘極及該第二n通道電晶體的閘極均被供予時脈訊號，其中，該第三n通道電晶體的閘極電連接至第一輸出節點，以及其中，該第四n通道電晶體的閘極電連接至第二輸出節點。
  5. 如申請專利範圍第1項之半導體積體電路，其中，該輸出節點電位決定部是一p通道電晶體，其中，該p通道電晶體的閘極被供予時脈訊號，以及其中，該p通道電晶體的源極和汲極中之一電連接至電源電位端。
  6. 如申請專利範圍第1項之半導體積體電路，其中，該電荷固持部又包括：第一儲存電容器，電連接至該第一電晶體的該閘極及該第二電晶體的該源極和該汲極中之一；第二儲存電容器，電連接至該第三電晶體的該閘極及該第四電晶體的該源極和該汲極中之一；第三儲存電容器，電連接至該第五電晶體的該閘極及該第六電晶體的該源極和該汲極中之一；以及第四儲存電容器，電連接至該第七電晶體的該閘極及該第八電晶體的該源極和該汲極中之一。
  7. 如申請專利範圍第1項之半導體積體電路，其中，該第一電晶體及該第二電晶體彼此重疊，其中，該第三電晶體及該第四電晶體彼此重疊，其中，該第五電晶體及該第六電晶體彼此重疊，以及其中，該第七電晶體及該第八電晶體彼此重疊。
  8. 如申請專利範圍第3項之半導體積體電路，其中，該n通道電晶體包括氧化物半導體層。
  9. 如申請專利範圍第4項之半導體積體電路，其中，該第一n通道電晶體、該第二n通道電晶體、該第三n通道電晶體、及該第四n通道電晶體均包括氧化物半導體。
  10. 如申請專利範圍第1項之半導體積體電路，其中，該第一電晶體包括包含矽的第一層；其中，該第二電晶體包括包含氧化物半導體的第二層；其中，該第三電晶體包括包含矽的第三層；其中，該第四電晶體包括包含氧化物半導體的第四層；其中，該第五電晶體包括包含矽的第五層；其中，該第六電晶體包括包含氧化物半導體的第六層；其中，該第七電晶體包括包含矽的第七層；及其中，該第八電晶體包括包含氧化物半導體的第八層。
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