TWI605593B - 半導體裝置 - Google Patents

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TWI605593B
TWI605593B TW102140093A TW102140093A TWI605593B TW I605593 B TWI605593 B TW I605593B TW 102140093 A TW102140093 A TW 102140093A TW 102140093 A TW102140093 A TW 102140093A TW I605593 B TWI605593 B TW I605593B
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山崎舜平
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半導體能源研究所股份有限公司
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Description

半導體裝置
本發明係屬於關於一種半導體裝置，特別是一種包含氧化物半導體層的半導體裝置。
請注意，本說明書中之半導體裝置可為所有可利用半導體特性而有功能的裝置，並且光電裝置、半導體電路及電子應用設備皆為半導體裝置。
一種利用半導體薄膜形成於具有絕緣表面的基板上而形成電晶體(亦稱為薄膜電晶體(TFT))的技術已被重視。電晶體廣泛應用於電子應用設備例如整合電路(IC)或影像顯示裝置(顯示裝置)。矽基半導體材料係一眾所皆知的可應用於電晶體的薄膜半導體材料，而氧化物半導體作為另一種材料漸被關注。
例如，揭示包含半導體層利用包含銦(In)、鎵(Ga)、鋅(Zn)的非晶氧化物形成(In-Ga-Zn-O基非晶氧化物)的電晶體(參照專利文獻1)。
[參考文獻] [專利文獻]
[專利文獻1]日本專利公開號No. 2011-181801
氧化物半導體中的氧空缺作為施體以產生氧化物半導體中為載子的電子。當許多氧空缺存在於包含電晶體的通道形成區域的氧化物半導體中，電子產生於通道形成區域中，造成電晶體的臨界電壓往負方向偏移。
為達成高速運作、低功率消耗、高整合性、降低成本等的電晶體，需要小型化電晶體。然而，小型化電晶體造成臨界電壓往負方向偏移。
鑒於上述問題，本發明之一實施例的目的係提供的半導體裝置包含，包括氧化物半導體層於通道形成區域中的電晶體，電晶體的臨界電壓係可控制的，稱為正常關態切換元件。
另外，本發明之一實施例的目的係使包含電晶體的半導體裝置，其中使用氧化物半導體於通道形成區域，以具有高穩定電子特性及高可靠性。
於使用氧化物半導體於通道形成區域的電晶體中，提供複數閘極電極。由控制複數閘極電極，達成正常關態切換元件。詳細如下所述。
本發明之一實施例係一種半導體裝置包含第 一絕緣膜，氧化物半導體層形成於第一絕緣膜上且包含通道形成區域，第二絕緣膜覆蓋氧化物半導體層上，源極電極層及汲極電極層電連接氧化物半導體層。半導體裝置更包含第一閘極電極層重疊通道形成區域，且第一絕緣膜設置於其間，第二閘極電極層重疊通道形成區域，且第二絕緣膜設置於其間，及第三閘極電極層重疊氧化物半導體層的側面，垂直通道寬度方向，且第二絕緣膜設置於其間。
本發明之另一實施例關於包含電晶體的半導體裝置，或包含包括電路的電晶體的半導體裝置。例如，本發明之一實施例關於包含電晶體的半導體裝置，其中通道形成區域使用氧化物半導體層形成，或包含電路的半導體裝置，使用例如電晶體形成。例如，本發明關於電子應用包含，作為組件，半導體整合電路包含LSI、CPU、設置於功率電路的功率元件、記憶體、閘流體、轉換器或影像感測器等，或發光顯示裝置包含發光元件或光電元件，典型為液晶顯示面板。
依據本發明之一實施例，可提供半導體裝置包含，電晶體包括氧化物半導體於通道形成區域中，其中電晶體的臨界電壓係可控制，稱為正常關態切換元件。
於包含包括氧化物半導體的電晶體的半導體裝置中，可提供穩定的電子特性及可達成高可靠性。
102‧‧‧基板
104‧‧‧第一閘極電極
106‧‧‧第一絕緣膜
107‧‧‧n型區域
108‧‧‧氧化物半導體層
109‧‧‧導電膜
110‧‧‧源極電極層
110a‧‧‧源極電極層
110b‧‧‧源極電極層
111‧‧‧導電膜
112‧‧‧汲極電極層
112a‧‧‧汲極電極層
112b‧‧‧汲極電極層
114‧‧‧第二絕緣膜
115‧‧‧導電膜
116‧‧‧第二閘極電極
118‧‧‧第三閘極電極
118a‧‧‧第三閘極電極
118b‧‧‧第三閘極電極
120‧‧‧第三絕緣膜
208‧‧‧氧化物層疊
208a‧‧‧第一氧化物層疊
208b‧‧‧氧化物半導體層
208c‧‧‧第二氧化物層疊
208d‧‧‧第三氧化物層疊
210‧‧‧源極電極層
210a‧‧‧源極電極層
210b‧‧‧源極電極層
212‧‧‧汲極電極層
212a‧‧‧汲極電極層
212b‧‧‧汲極電極層
258‧‧‧氧化物層疊
300‧‧‧記憶單元
301‧‧‧附屬記憶單元
308‧‧‧氧化物層疊
308a‧‧‧第一氧化物層疊
308b‧‧‧氧化物半導體層
308c‧‧‧第二氧化物層疊
308d‧‧‧第三氧化物層疊
311‧‧‧電晶體
312‧‧‧電容
313‧‧‧電晶體
500‧‧‧微電腦
501‧‧‧直流電源
503‧‧‧電源閘極控制器
504‧‧‧電源閘極
505‧‧‧CPU
506‧‧‧揮發記憶體部分
507‧‧‧非揮發記憶體部分
508‧‧‧介面
509‧‧‧感測器部分
511‧‧‧光感測器
512‧‧‧放大器
513‧‧‧AD轉換器
1141‧‧‧切換元件
1142‧‧‧記憶單元
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時間控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧排流匯介面
1199‧‧‧可複寫ROM
3000‧‧‧基板
3106‧‧‧氧化物半導體層
3108_1‧‧‧源極電極層
3108a_1‧‧‧源極電極層
3108b_1‧‧‧源極電極層
3110_1‧‧‧汲極電極層
3110a_1‧‧‧汲極電極層
3110b_1‧‧‧汲極電極層
3108_2‧‧‧源極電極層
3108a_2‧‧‧源極電極層
3108b_2‧‧‧源極電極層
3110_2‧‧‧汲極電極層
3110a_2‧‧‧汲極電極層
3110b_2‧‧‧汲極電極層
3112‧‧‧第二絕緣膜
3116‧‧‧第三絕緣膜
3117_1‧‧‧電容電極層
3117_2‧‧‧電容電極層
3200_1‧‧‧電晶體
3200_2‧‧‧電晶體
3220‧‧‧第一絕緣膜
3205_1‧‧‧電容
3205_2‧‧‧電容
3240‧‧‧閘極電極層
3300‧‧‧元件隔離絕緣層
8100‧‧‧警報裝置
8101‧‧‧微電腦
8200‧‧‧室內單元
8201‧‧‧外殼
8202‧‧‧空氣出口
8203‧‧‧CPU
8204‧‧‧戶外單元
8300‧‧‧電冰箱
8301‧‧‧外殼
8302‧‧‧門
8303‧‧‧冷庫門
8304‧‧‧CPU
9700‧‧‧汽車
9701‧‧‧電池
9702‧‧‧控制電路
9703‧‧‧駕駛裝置
9704‧‧‧處理單元
第1A至1C圖顯示半導體裝置的一實施例的上視圖及截面圖。
第2A至2D圖顯示半導體裝置的製造方法的一實施例的截面圖。
第3A至3D圖顯示半導體裝置的製造方法的一實施例的截面圖。
第4A至4D圖顯示半導體裝置的製造方法的一實施例的截面圖。
第5A至5C圖顯示半導體裝置的一實施例的上視圖及截面圖。
第6圖顯示依據本發明之一實施例的氧化物層疊的截面結構。
第7A及7B圖各顯示依據本發明之一實施例的氧化物層疊的真空能階及導帶底部的能階差。
第8A及8B圖各顯示依據本發明之一實施例的氧化物層疊的能帶結構。
第9A至9C圖顯示依據本發明之一實施例的氧化物層疊的截面結構。
第10A至10C圖顯示半導體裝置的一實施例的上視圖及截面圖。
第11A至11C圖各顯示記憶單元的範例。
第12圖顯示記憶單元的範例。
第13A至13C圖顯示記憶單元的結構的範例。
第14圖顯示半導體裝置的方塊圖。
第15A至15C圖顯示半導體裝置的方塊圖。
第16A至16C圖顯示半導體裝置可應用的電子應用設備。
第17圖顯示包含氧化物半導體層的電晶體的電子特性的改變。
第18圖顯示包含氧化物半導體層的電晶體的能帶結構。
第19A至19C圖各顯示包含氧化物半導體層的電晶體的劣化模式。
第20A及20B圖係能帶圖及顯示相應的包含氧化物半導體層的電晶體的劣化模型的圖。
第21A及21B圖係能帶圖及顯示相應的包含氧化物半導體層的電晶體的劣化模型的圖。
第22A及22B圖係能帶圖及顯示相應的包含氧化物半導體層的電晶體的劣化模型的圖。
第23圖係包含氧化物半導體層的電晶體的截面圖。
以下，說明書將伴隨參考圖式揭示本發明之實施例。請注意，本發明不限於以下之敘述，而所屬技術領域中具有通常知識者所能輕易了解的模式及細節係可有所變化。因此，本發明之詮釋不限於發明說明書中所揭示如下實施例。請注意，在本說明書中，一般性的編號例如「第一」及「第二」僅用於簡便，且不表示步驟次序及層 的層疊次序。另外，在本說明書中，一般性的編號不表示特定名稱而限制本發明。
請注意，本說明書中的單詞例如「上」等不特別表示組件置於另一組件的「直接上方」。例如，「閘極電極於閘極絕緣膜上」，可表示另有一層於閘極絕緣膜及閘極電極之間的情況。「下」亦表示如此。
此外，本說明書中，單詞例如「電極」或「導線」不限制組件的功能。例如，「電極」有時可作為「導線」的部分，或是相反。另外，例如，單詞「電極」或「導線」可也表示複數「電極」或「導線」的組合。
「源極」及「汲極」的功能有時相互置換，例如當配置相反極性之電晶體或當電路之運作電流方向改變時。因此，本說明書中，單詞「源極」及「汲極」可相互置換。
請注意，本說明書中，單詞「電連接」包含組件經由一具有電功能的物體連接。此物體並沒有特別的限制，而可具有任何電功能，只要經由此物體連接的組件之間的電訊號可傳輸且接收。
(第一實施例)
本實施例的半導體裝置的結構範例如第1A至1C圖中所示。第1A圖係半導體裝置的上視圖。第1B圖係沿第1A圖中的虛線A1至A2的截面圖。第1C圖係沿第1A圖中的虛線B1至B2的截面圖。請注意，為了簡化 圖式，許多組件以穿透方式顯示或未顯示於上視圖第1A圖中。
請注意，第1B圖係沿通道寬度方向的截面圖。第1C圖係沿通道長度方向的截面圖。
第1A至1C圖中所示的半導體裝置包含第一絕緣膜106，氧化物半導體層108於第一絕緣膜106上且包含通道形成區域，第二絕緣膜114於半導體層108上，及源極電極層110及汲極電極層112電連接氧化物半導體層108。半導體裝置更包含閘極電極層104重疊通道形成區域且第一絕緣膜106設置於其間，第二閘極電極層116重疊通道形成區域且第二絕緣膜114設置於其間，及第三閘極電極層118重疊氧化物半導體層108的側面於通道寬度方向且第二絕緣膜114設置於其間。
另外，第1A至1C圖中所示的半導體裝置中，形成第三閘極電極層118以於通道寬度方向中面對氧化物半導體層108的兩側面，由第三閘極電極層118a及第三閘極電極層118b表示。唯，未限制此種結構，第三閘極電極層118可形成以於通道寬度方向面對氧化物半導體層108的一側面之一。請注意，較佳的是，如本實施例中所示，形成第三閘極電極層118以於通道寬度方向中面對氧化物半導體層108的兩側面，因為可輕易控制電晶體的臨界電壓。
如上所述，本發明之一實施例中，使用複數閘極電極層於氧化物半導體層108，可控制電晶體的臨界 電壓，因此電晶體可為正常關態。例如，可每個第一閘極電極層104及第三閘極電極層118作為控制電晶體的臨界電壓的電極。第二閘極電極層116可作為控制電晶體的驅動的電極。請注意，第一至第三閘極電極層的結構不限於此，例如，第二閘極電極層116可作為電晶體的臨界電壓的電極。請注意，本實施例中，第一閘極電極層104及第三閘極電極層118作為控制電晶體的臨界電壓的電極，且第二閘極電極層116作為控制電晶體的驅動的電極的例子於下敘述。
第一閘極電極層104作為控制電晶體的臨界電壓的電極可供應電場垂直氧化物半導體層108的通道形成區域。相對的，第三閘極電極層118(第三閘極電極層118a及118b)作為控制電晶體的臨界電壓的電極可供應電場水平氧化物半導體層108的通道形成區域。也就是，第一閘極電極層104及第三閘極電極層118可分別作為背閘極電極及側閘極電極。由提供側閘極電極，氧化物半導體層108的通道形成區域可完全空乏或實質上完全空乏，且具有此種結構的電晶體具有極低關態電流的效應。另外，氧化物半導體層108的厚度可很大。當氧化物半導體層108的厚度很大，氧化物半導體層108可輕易由第三閘極電極層118的電位影響且臨界電壓可輕易控制。氧化物半導體層108的厚度可為，例如，15nm至1500nm。
此處，敘述控制電晶體的臨界電壓的範例。例如，電晶體的臨界電壓僅由第一閘極電極層104控制的 情況，第一絕緣膜106較佳的是形成為薄以使電場可供應至氧化物半導體層108。然而，形成第一絕緣膜106為薄很困難，因為第一絕緣膜106較佳的是形成為厚以提供氧至氧化物半導體層108。因此，僅由第一閘極電極層104控制電晶體的臨界電壓可能很困難。另外，第三閘極電極層118係設置相對於氧化物半導體層108的通道形成區域係水平。供應垂直電場至通道形成區域產生控制電晶體的臨界電壓的效應大於供應水平電場。因此僅由第三閘極電極層118，難以控制電晶體的臨界電壓。
唯，依據本發明之一實施例的半導體裝置，可解決上述問題，利用二閘極電極層，第一閘極電極層104及第三閘極電極層118，控制電晶體的臨界電壓。也就是，電晶體的臨界電壓由結合第一閘極電極層104的臨界電壓控制及第三閘極電極層118的臨界電壓控制，較易控制。
於本實施例中敘述的控制半導體裝置的臨界電壓的方法，例如，供應至第一閘極電極層104的電位可為接地(此種電位亦稱為GND)或浮置狀態，且供應至第三閘極電極層118的電位可為負。當此電位供應至第一閘極電極層104及第三閘極電極層118，電晶體的臨界電壓可往正方向偏移。
另外，第一閘極電極層104具有阻擋外部電場的功能，也就是，防止外部電場影響電晶體的功能(特別是防止靜電場的功能)。第一閘極電極層104的防止靜 電場的功能可防止電晶體因外部電場例如靜電場的效應的電子特性改變。
另外，第1A至1C圖中所示的半導體裝置中，例如，源極電極層110具有源極電極層110a及110b的層疊結構，且汲極電極層112具有汲極電極112a及112b的層疊結構。
當源極電極層110及汲極電極層112具有層疊結構，可製造具有短通道長度(亦稱為L長度)效應的電晶體。例如，利用易與氧結合的材料形成源極電極層110a及汲極電極層112a，並接觸氧化物半導體層108，發生一種現象，氧化物半導體層108中所含的氧擴散或移動進入易與氧結合的導電材料中。某些電晶體製造過程中的加熱步驟，由於此種現象，因而產生氧空缺於氧化物半導體層108的區域與源極電極層110a及汲極電極層112a接觸的區域中及附近，因此此區域成為n型。
於本實施例中的半導體裝置中，唯，可製造源極電極層110b及汲極電極層112b分別形成於源極電極層110a及汲極電極層112a上，且使用不易與氧結合的導電材料於源極電極層110b及汲極電極層112b，因此電晶體具有短通道長度(L長度)。例如，電晶體的通道長度(L長度)可為100nm或更少，較佳的是50nm或更少，更佳的是30nm或更少。請注意，通道長度(L長度)係第1C圖中源極電極層110b及汲極電極層112b之間的距離。另外，氧化物半導體層108中作為n型的區域 於第1C圖中以n型區域107表示。因此，n型區域107作為電晶體的源極區域或汲極區域。
第二閘極電極層116作為控制電晶體驅動的情況，通道形成區域表示第1C圖中氧化物半導體層108重疊第二閘極電極層116的區域。請注意，於n型區域107形成於氧化物半導體層108中的情況，通道形成區域表示氧化物半導體層108重疊第二閘極電極層116且夾置於n型區域107之間的區域。如上所述，通道形成區域主要形成於氧化物半導體層108重疊第二閘極電極層116的區域，且依據氧化物半導體層108的半導體特性。因此，於某些情況，當氧化物半導體層108重疊第二閘極電極層116的區域係i型區域，作為通道形成區域，當係n型區域，不作為通道形成區域。此外，通道表示通道形成區域中電流主要流過的區域。例如，第1C圖中，通道表示半導體層108中重疊第二閘極電極層116且於源極電極層110b及汲極電極層112b之間及鄰接第二閘極絕緣膜114的區域。
另外，本實施例揭示之半導體裝置可包含第三絕緣膜120於第二絕緣膜114上，第二閘極電極層116及第三閘極電極層118。第三絕緣膜120可作為電晶體對電晶體的保護膜之功能。
其次，第1A圖至1C圖中所示的半導體裝置中所包含的元件細節於下敘述。
基板102不限於簡單的支撐基板，而可為另 一裝置例如電晶體形成的基板。於此情況，至少一第一閘極電極層104，第二閘極電極層116，第三閘極電極層118，源極電極層110，及汲極電極層112可電連接至上述之另一裝置。
因第一閘極電極層104係與第一絕緣膜106接觸，較佳的是使用不易與氧結合的導電材料。作為導電材料，例如，較佳的是，使用導電氮化物例如氮化鉭或氮化鈦或釕。請注意，不易與氧結合的導電材料包含，氧不易擴散或傳輸的材料種類。
第一絕緣膜106可具有提供氧至氧化物半導體層108的功能，亦可具有防止雜質從基板102擴散的功能；因此，第一絕緣膜106為含有氧的絕緣膜。特別較佳的是，第一絕緣膜106為含有超量的氧的絕緣膜。含有超量的氧的氧化物絕緣膜表示，由熱處理等，氧可從氧化物絕緣膜釋放。也就是，第一絕緣膜106為可由加熱釋放氧的氧化物絕緣膜。較佳的是，第一絕緣膜106為於熱解吸附頻譜分析中，轉變成為氧原子為1.0×1019atoms/cm3或更多的氧釋放量的膜。此外，超量的氧表示氧可由熱處理傳輸至氧化物半導體層，氧化矽，或氧氮化矽，超過化學計量的氧組成，或可填充因缺氧造成的Vo(氧空缺)。從第一絕緣膜106釋放的氧可擴散至氧化物半導體層108的通道形成區域，以使可能形成於氧化物半導體層中的氧空缺填充氧。如此，可達成電晶體的穩定電子特性。
請注意，於基板102係另一裝置形成的基板 的情況，第一絕緣膜106亦可作為層間絕緣膜。此時，較佳的是，第一絕緣膜106接受平面化處理，例如化學機械研磨(CMP)處理以具有平整表面。
較佳的是，氧化物半導體層可作為氧化物半導體層108的包含由In-M-Zn氧化物表示的層，其含有至少銦(In)，鋅(Zn)，及M(M係金屬元素，例如Al、Ga、Ge、Y、Zr、Sn、La、Ce或Hf)。用於氧化物半導體層108的詳細材料及形成方法於下的電晶體製造方法敘述中描述。
請注意，由減少氧化物半導體層中的雜質濃度以使以氧化物半導體層本質或實質上本質，使氧化物半導體層作為通道的電晶體具有穩定的電子特性。「實質本質」這個詞表示氧化物半導體層具有載子密度低於1×1017/cm3，較佳的是低於1×1015/cm3，更佳的是低於1×1013/cm3的狀態。
於氧化物半導體層中，氫、氮、碳、矽及除了氧化物半導體的主要成分以外的金屬元素，為雜質。例如，氫及氮形成施體能階而增加載子密度。矽形成雜質能階於氧化物半導體層中。雜質能階成為陷阱，其可劣化電晶體的電子特性。
請注意，為使氧化物半導體層本質或實質上本質，氧化物半導體層中的矽濃度，由SIMS量測，係設定為低於1×1019atoms/cm3，較佳的是低於5×1018atoms/cm3，更佳的是低於1×1018atoms/cm3。氧化物半導 體層中之氫濃度設定為低於或等於2×1020atoms/cm3，較佳的是低於或等於5×1019atoms/cm3，更佳的是低於或等於1×1019atoms/cm3，再更佳的是低於或等於5×1018atoms/cm3。氧化物半導體層之氮濃度設定為低於5×1019atoms/cm3，較佳的是低於或等於5×1018atoms/cm3，更佳的是低於或等於1×1018atoms/cm3，再更佳的是低於或等於5×1017atoms/cm3。
於氧化物半導體層包含結晶之情形，高濃度之矽或碳可能減少氧化物半導體層之結晶程度。為使不降低氧化物半導體層之結晶程度，氧化物半導體層中之矽的濃度設定為低於1×1019atoms/cm3，較佳的是低於5×1018atoms/cm3，更佳的是低於1×1018atoms/cm3，並且碳濃度低於1×1019atoms/cm3，較佳的是低於5×1018atoms/cm3，更佳的是低於1×1018atoms/cm3。
如上所述，使用高度純化的氧化物半導體層於通道形成區域的電晶體，具有極低的關態電流，且於電晶體的通道寬度方向常態化的關態電流極低，如幾yA/μm至幾zA/μm。
當可用於氧化物半導體層108的氧化物半導體的膜中的侷限能階密度減少，可賦予包含氧化物半導體層108的電晶體穩定的電子特性。請注意，賦予電晶體穩定的電子特性，氧化物半導體層108中因侷限能階造成的吸收常數，由等光電流(CPM)法量測得到，設定為低於1×10-3/cm，較佳的是低於3×10-4/cm。
對於第一源極電極層110a及第一汲極電極層112a，可使用易與氧結合的導電材料。例如，可使用Al、Cr、Cu、Ta、Ti、Mo或W。特別是，較佳的是，使用具有高熔點的Ti或W，可允許後續製程之溫度相對較高。請注意，易與氧結合的導電材料包含，氧容易擴散或傳輸的材料種類。
n型區域107係氧化物半導體層108的部分區域，氧從源極電極層110a及汲極電極層112a側取出因而產生許多氧空缺。另外，n型區域107可含有源極電極層110a及汲極電極層112a的組成物。例如，於鎢膜作為源極電極層110a及汲極電極層112a的情況，n型區域107可含有鎢元素。
唯，於形成具有極短通道長度的電晶體的情況，由氧空缺產生的n型區域有時延伸至電晶體的通道長度方向。此時，電晶體的電子特性改變。例如，臨界電壓偏移或電晶體的開關不能由閘極電壓控制(也就是，電晶體常開)。因此，於形成具有極短通道長度的電晶體時，較不佳的是，使用易與氧結合的導電材料於源極電極及汲極電極。
因此，本實施例中，源極電極及汲極電極具有層疊結構，且決定通道長度的源極電極層110b及汲極電極層112b，使用不易與氧結合的導電材料形成。作為導電材料，較佳的是使用，例如，導電氮化物例如氮化鉭或氮化鈦或釕。請注意，不易與氧結合的導電材料包含， 氧不容易擴散或傳輸的材料種類。
由使用上述不易與氧結合的導電材料於源極電極層110b及汲極電極層112b，可抑制產生於氧化物半導體層108的通道形成區域中的氧空缺，以抑制通道區域改變為n型。以此方式，即使電晶體具有極短通道長度，仍可具有良好的電子特性。
於源極電極層與汲極電極層僅使用上述不易與氧結合的導電材料形成的情況，與氧化物半導體層108的接觸電阻變為過高；因此，較佳的是，如第1C圖中所示，源極電極層110a及汲極電極層112a形成於氧化物半導體層108上，並且源極電極層110b及汲極電極層112b形成以覆蓋源極電極層110a及汲極電極層112a。此時，較佳的是，氧化物半導體層108具有與源極電極層110a或汲極電極層112a較大之接觸面積，並且氧化物半導體層108具有與源極電極層110b或汲極電極層112b較小之接觸面積。因產生氧空缺，氧化物半導體層108與源極電極層110a或汲極電極層112a接觸的區域變為n型區域。由於n型區域氧化物半導體層108與源極電極層110a或汲極電極層112a的接觸電阻可減小。因此，當氧化物半導體層108與源極電極層110a或汲極電極層112a的具有較大的接觸面積，n型區域的面積亦可較大。
可形成第二絕緣膜114，使用絕緣膜含有以下一種或是多種：氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧 化鑭、氧化釹、氧化鉿及氧化鉭。第二絕緣膜114可為上述任何材料的層疊。請注意，第二絕緣膜114作為閘極絕緣膜的功能。
對於第二閘極電極層116及第三閘極電極層118，可使用Al、Cr、Cu、Ta、Ti、Mo或W等材料。
較佳的是，氧不易擴散或傳輸的材料用於第三絕緣膜120。此外，較佳的是，使用含有極少氫的材料於第三絕緣膜120。第三絕緣膜120的氫濃度較佳的是5×1019/cm3，更佳的是5×1018/cm3。請注意，第三絕緣膜120作為電晶體的保護絕緣膜的功能。當第三絕緣膜120含有的氫如上所述，電晶體的關態電流可很低。例如，較佳的是，使用氮化矽膜或氮氧化矽膜作為第三絕緣膜120。
如上所述，如依據本發明的一實施例的電晶體具有複數閘極電極層，因而控制電晶體的臨界電壓，且因此可達成所謂的正常關態切換元件。此外，可提供包含此種電晶體的半導體裝置。
本實施例可與本說明書中的任何其它實施例任意地結合。
(第二實施例)
本實施例中，如第1A至1C圖中所示且於第一實施例中所述的半導體裝置的製造方法，將參照第2A至2D圖、第3A至3D圖及第4A至4D圖敘述。
首先，準備基板102。對於基板102，可使用玻璃基板、陶瓷基板、石英基板或藍寶石基板等。或是，可使用由矽或碳化矽等製成的單晶半導體基板或多晶半導體基板，由鍺等製成的化合物半導體基板，絕緣覆矽(SOI)基板等。再者，可使用提供有半導體元件的任何這些基板。
再來，導電膜形成於基板102上且製成所需的形狀，其中形成第一閘極電極層104(參照第2A圖)。
作為第一閘極電極層104，例如，導電膜含有氮化鉭、氮化鈦、釕或含有上述材料作為主要成分的合金材料，由濺鍍法等形成單層或層疊。
再來，絕緣膜105形成於基板102及第一閘極電極層104上(參照第2B圖)。
可使用於第一絕緣膜106的材料可使用於絕緣膜105。例如，絕緣膜105可由電漿增強化學氣相沉積(PE-CVD)法或濺鍍法等，使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等或上述材料的任何混合的氧化物絕緣膜形成。此外，可使用上述材料的層疊，且至少絕緣膜105與氧化物半導體層108接觸的上層，使用含有可作為氧化物半導體層108的供氧源的氧的材料。
再來，平坦化絕緣膜105的表面以形成第一 絕緣膜106(參照第2C圖)。第一絕緣膜106可由平坦化製程例如CMP法形成於絕緣膜105上。
由離子植入法、離子摻雜法或電漿浸潤離子植入法等，氧可加入至第一絕緣膜106。由加入氧，第一絕緣膜106可更包含超量的氧。
再來，由濺鍍法、CVD法分子束磊晶(MBE)法、原子層沉積(ALD)法或脈衝雷射沉積(PLD)法及選擇性蝕刻，氧化物半導體膜形成於第一絕緣膜106上，因而形成氧化物半導體層108(參照第2D圖)。請注意，蝕刻前可執行加熱。
可用於氧化物半導體層108的氧化物半導體層，較佳的是包含，由In-M-Zn氧化物表示的層，包含以下至少一種銦(In)、鋅(Zn)及M(M係金屬元素例如Al、Ga、Ge、Y、Zr、Sn、La、Ce或Hf)。或是，較佳的是，氧化物半導體含有In及Zn兩者。為減少包含氧化物半導體的電晶體的電子特性的波動，氧化物半導體較佳的是含有In及Zn之外的穩定物。
可提供鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)、鋯(ZR)等作為穩定物。可提供鑭係元素，例如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等作為另一穩定物。
作為氧化物半導體，例如，可使用以下的任 何：氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物或In-Hf-Al-Zn氧化物。
請注意，例如，In-Ga-Zn氧化物表示含有In、Ga及Zn作為主要成分的氧化物，且In、Ga及Zn的比率沒有特別的限制。In-Ga-Zn氧化物可含有In、Ga及Zn以外的金屬元素。此外，本說明書中，使用In-Ga-Zn氧化物形成的膜亦稱為IGZO膜。
或是，由InMO3(ZnO)m表示的膜(m滿足m>0且m非整數)可用作為氧化物半導體。請注意，M表示一或更多的金屬元素選自Ga、Fe、Mn及Co。或是，作為氧化物半導體，可使用由化學式In2SnO5(ZnO)n(n>0且n為自然數)表示的材料。
請注意，較佳的是，由濺鍍法形成氧化物半導體膜。作為濺鍍法，可使用RF濺鍍法、DC濺鍍法或 AC濺鍍法等。特別是，較佳的是，使用DC濺鍍法，因為沉積過程中產生的灰塵可減少且膜厚可一致。
氧化物半導體膜的結構如下所述。
氧化物半導體膜約略分類為單晶氧化物半導體膜及非單晶氧化物半導體膜。非單晶氧化物半導體膜包含任一沿c軸排列的結晶氧化物半導體(CAAC-OS)膜、多晶氧化物半導體膜、微晶氧化物半導體膜或非晶氧化物半導體膜等。
首先，將敘述CAAC-OS膜。
CAAC-OS膜係氧化物半導體膜之一，具有複數沿c軸排列的結晶部分。
於CAAC-OS膜的穿隧電子顯微鏡(TEM)影像中，結晶部分之間的邊界，也就是晶粒邊界，並不能清楚觀測。因此，於CAAC-OS膜中，因晶粒邊界造成的電子移動率降低較不易發生。
根據於實質上平行樣本表面之方向觀測的CAAC-OS膜的TEM影像(截面TEM影像)，金屬原子在結晶部分中係層狀排列。每個金屬原子層具有反應CAAC-OS膜之形成表面(此後，CAAC-OS膜之形成表面稱為形成表面)或是CAAC-OS膜之上表面之形態結構，並且相對於CAAC-OS膜之形成表面或上表面平行排列。
另一方面，根據於實質上垂直樣本表面之方向觀測的CAAC-OS膜的TEM影像(平面TEM影像)，金屬原子在結晶部分中係三邊狀或六邊狀排列。唯，於不 同的結晶部分之間，金屬原子的排列並沒有規律。
由截面TEM影像及平面TEM影像，得知CAAC-OS膜之結晶部分的排列。
在本說明書中，“平行”是指兩條直線形成的角度為大於或等於-10°且小於或等於10°，因此也包括角度為大於或等於-5°且小於或等於5°的情況。另外，“垂直”是指兩條直線形成的角度為80°至100°之間，因此也包括角度為85°至95°之間的情況。
大部分包含於CAAC-OS膜中的結晶部分每個適配於邊長小於100nm的立方體中。因此，有包含於CAAC-OS膜中的結晶部分適配於邊長小於10nm、小於5nm或小於3nm的立方體中的情況。請注意，某些情況中，複數包含於CAAC-OS膜中的結晶部分相互連接，而形成一較大的結晶區域。例如，某些情況中，具有的2500nm2或更多、5μm2或更多或1000μm2或更多的面積的結晶區域，可於平面TEM中觀測到。
CAAC-OS膜由X光散射裝置(XRD)進行結構分析。例如，當由出平面法分析包含InGaZnO4結晶的CAAC-OS膜，於散射角(2θ)為31度附近常出現峰值。此峰值係由InGaZnO4結晶的(009)面產生，表示CAAC-OS膜具有c軸排列，並且c軸係沿實質上垂直於CAAC-OS膜的形成表面或上表面的方向。
另一方面，當CAAC-OS膜係以入平面法分析，即X光以實質上垂直c軸的方向進入樣本，於散射角 (2θ)為56度附近常出現峰值。此峰值係由InGaZnO4結晶的(110)面產生。此處，固定2θ為56度附近，於環繞樣本表面作為一軸(軸)的法向量而旋轉樣本的條件下進行分析(掃描)。於樣本係單晶InGaZnO4的例子，顯現六個峰值。此六個峰值係由相當於(110)面的結晶面產生。另一方面，於CAAC-OS膜的例子，即使當於固定2θ為56度附近進行掃描時，並未觀測到明顯的峰值。
如上所述，CAAC-OS膜中具有c軸排列，雖然結晶部分之間的a軸與b軸方向不同，c軸係沿平行於形成表面的法向量的方向或沿上表面的法向量的方向。因此，於相應於平行結晶的a-b平面的平面之TEM截面影像中所觀測，每個金屬原子層係以層狀方式排列。
請注意，結晶部分係於CAAC-OS膜沉積時同時形成，或是經由結晶化處理，例如熱處理，中形成。如上所述，結晶的c軸係沿平行於形成表面的法向量或是上表面的法向量的方向。因此，例如，於CAAC-OS膜的形狀因蝕刻等而改變時，c軸可能不會平行於CAAC-OS膜的形成表面的法向量或是上表面的法向量。
此外，CAAC-OS膜的結晶部分的c軸排列分佈不需要一致。例如，於結晶成長而使CAAC-OS膜的結晶部分產生於膜的上表面附近時，於某些情況，上表面附近的結晶部分的c軸排列比率高於形成表面附近的結晶部分的c軸排。此外，當雜質加入CAAC-OS膜時，加入摻 雜的區域改變，且於某些情況，CAAC-OS膜中的沿c軸排列的結晶部分的比率依不同區域而改變。
請注意，當由出平面法分析具有InGaZnO4結晶的CAAC-OS膜時，亦可能觀測到2θ除了於31度附近具有峰值之外，於36度附近具有峰值。2θ於36度附近具有峰值表示部分CAAC-OS膜包含具有無c軸排列的結晶。較佳的是，CAAC-OS膜中，2θ的峰值出現於31度附近而2θ的峰值不出現於36度附近。
CAAC-OS膜係具有低雜質濃度的氧化物半導體膜。雜質係氧化物半導體膜的主要成分之外的元素，例如氫、碳、矽或過度金屬。特別是，相較於氧化物半導體膜中所包含的金屬元素，與氧具有較高的結合強度的元素，例如矽，由剝奪氧化物半導體膜中的氧並造成結晶程度下降，分散氧化物半導體膜的原子排列。此外，重金屬例如鐵或鎳、氬或二氧化碳等具有大原子半徑(分子半徑)，因此當含有於氧化物半導體層中時，分散氧化物半導體膜原子排列並降低結晶程度。請注意，含有於氧化物半導體膜中的雜質可作為載子陷阱或載子產生源。
CAAC-OS膜係具有低缺陷能階密度的氧化物半導體膜。某些情況中，當捕捉氫於期間，氧化物半導體膜中的氧空缺作為載子陷阱或作為載子產生源。
雜質濃度低且缺陷能階密度低(氧空缺的數量極低)的狀態稱為「高度純淨本質」或「實質高度純淨本質」狀態。高度純淨本質或實質高度純淨本質的氧化物 半導體膜具有極少載子產生源，因此具有低載子濃度。因此，包含此氧化物半導體膜的電晶體極少具有負的臨界電壓(正常開態)。高度純淨本質或實質高度純淨本質的氧化物半導體膜具有低缺陷能階密度，因此具有極少載子陷阱。因此，包含此氧化物半導體膜的電晶體極具有極小的電子特性變化且具有高可靠性。由氧化物半導體膜中的載子陷阱捕捉的電荷需長時間才能釋出，且可能有類似固定電荷的行為。因此，於某些情況，包含具有高雜質濃度及高缺陷能階密度的氧化物半導體膜的電晶體具有不穩定的電子特性。
由使用CAAC-OS膜於電晶體中，因可見光或紫外光造成的電晶體的電子特性變化小。
再來，敘述微晶氧化物半導體膜。
於由TEM得到的影像中，某些情況中，微晶氧化物半導體中的結晶部分不能清楚找到。於大部分情況，微晶氧化物半導體層的結晶部分大於或等於1nm並且小於或等於100nm，或大於或等於1nm並且小於或等於10nm。大小大於或等於1nm並且小於或等於10nm，或大小大於或等於1nm並且小於或等於3nm的微晶特別稱為奈晶(nc)。包含奈晶的氧化物半導體膜稱為nc-OS(奈晶氧化物半導體)膜。於TEM得到的影像中，某些情況，不能發現結晶邊界於nc-OS膜中。
於nc-OS膜中，微晶範圍區域(例如，區域具有尺寸大於或等於1nm且小於或等於10nm，特別 是，區域具有尺寸大於或等於1nm且小於或等於3nm)具有週期性原子排列。此外，nc-OS膜中不同的結晶部分間沒有規律的原子排列方向；因此，未觀測到整體膜的排列方向。因此，於某些情況，nc-OS膜與非晶氧化物半導體無法依靠分析方法分別。例如，當nc-OS膜使用XRD裝置利用具有大於結晶部分的直徑的X光，由出平面法進行結構分析，不會出現顯示結晶平面的峰值。此外，由使用具有探針直徑大於結晶部分直徑(例如大於或等於50nm)的電子束得到，nc-OS膜的選擇區域電子散射圖案中顯示光暈圖案。同時，由使用具有探針直徑接近或小於結晶部分的直徑(例如大於或等於1nm且小於或等於30nm)的電子束得到，nc-OS膜的奈米電子束散射影像中顯示點狀。此外，於nc-OS膜的奈米電子束散射影像中，於某些情況，顯示圈狀(環狀)的高發光區域。另外，於nc-OS膜的奈米電子束散射影像中，於某些情況，複數的點狀顯示於類環狀區域中。
因nc-OS膜具有比非晶氧化物半導體膜有規律的氧化物半導體膜，nc-OS膜具有較非晶氧化物半導體膜低的缺陷能階密度。唯，nc-OS膜中的不同結晶部分間沒有規律的結晶排列；因此，nc-OS膜具有高於CAAC-OS膜的缺陷能階密度。
請注意，氧化物半導體膜可為包含二或更多膜的層疊，例如非晶氧化物半導體膜、微晶氧化物半導體膜以及CAAC-OS膜。
較佳的是，使用以下條件於沉積CAAC-OS膜。
減少沉積過程中進入CAAC-OS膜的雜質量，可防止結晶狀態為雜質破壞。例如，存在於沉積腔室中的雜質(例如氫、水、二氧化碳及氮)濃度可減少。除此之外，存在於沉積氣體中的雜質濃度可減少。特別是，使用露點-80℃或更低的沉積氣體，較佳的是-100℃或更低。
藉由增高沉積時的基板加熱溫度使濺鍍粒子到達基板之後易於發生濺鍍粒子遷移。特別是，沉積時基板加熱溫度為高於或等於100℃且低於或等於740℃，較佳為高於或等於200℃且基於或等於500℃。由增高沉積時的基板加熱溫度，使平面狀的濺鍍粒子在到達基板時在基板表面上發生遷移，於是濺鍍粒子的平坦的面附著到基板。
此外，較佳的是沉積氣體中增加氧的比率並最佳化功率以減少沉積時的電漿傷害。沉積氣體中氧的比率等於30Vol%或更高，較佳的是100Vol%。
作為濺度標靶的範例，In-Ga-Zn-O化合物標靶於下敘述。
多晶In-Ga-Zn-O化合物標靶由於預定的分子比例混合InOX粉末、GaOY粉末以及ZnOZ粉末，供給壓力，並於高於或等於1000℃的溫度或低於或等於1500℃的溫度進行熱處理而製造。請注意，x、y及z各為正數。混合粉末的種類及分子比例可適當的依所需的濺鍍標 靶決定。
再來，較佳的是執行第一熱處理。可執行第一熱處理於溫度高於或等於250℃並且小於或等於650℃，較佳的是高於或等於300℃並且小於或等於500℃，於鈍氣氣氛中，於含有10ppm或更多的氧化氣體的氣氛中，或是減壓的狀態。或者，第一熱處理可以於鈍氣氣氛中進行一熱處理，而後於含有10ppm或更多的氧化氣體的氣氛中執行另一熱處理的方式執行，以補償被吸收的氧。由第一熱處理，氧化物半導體層108的結晶程度可提升，並且另外，雜質例如氫或水可從至少第一絕緣膜106、及氧化物半導體層108中移除。請注意，第一熱處理步驟可於形成氧化物半導體層108的蝕刻步驟前執行。
再來，形成作為源極電極層110a及汲極電極層112a的導電膜109於的於氧化物半導體層108(參照第3A圖)上。對於導電膜109，可使用Al、Cr、Cu、Ta、Ti、Mo、W或含有上述任一材料作為主要成分的合金。例如，100nm厚的鎢膜由濺鍍法等形成。
再來，製造導電膜109成為所需的形狀，其中形成源極電極層110a及汲極電極層112a(參照第3B圖)。
此時，過度蝕刻導電膜109，以使部分蝕刻氧化物半導體層108，如第3B圖中所示。唯，當導電膜109與氧化物半導體層108的蝕刻選擇性高，不易蝕刻氧化物半導體層108。請注意，由過度蝕刻導電膜109，部分第 一絕緣膜106，特別是，第一絕緣膜106於源極電極層110a及汲極電極層112a的邊緣的外側，被蝕刻。
再來，形成作為源極電極層110b及汲極電極層112b的導電膜111於氧化物半導體層108、源極電極層110a及汲極電極層112a上(參照第3C圖)。對於導電膜111，導電氮化物可使用例如氮化鉭或氮化鈦或釕，或含有任一此材料作為主要材料的合金。例如，由濺鍍法等形成20nm厚的氮化鉭膜。
再來，蝕刻導電膜111以於氧化物半導體層108上分離，而形成源極電極層110b及汲極電極層112b(參照第3D圖)。此時，如第3D圖所示，可蝕刻部分氧化物半導體層108。當蝕刻源極電極層110b及汲極電極層112b，部分第一絕緣膜106，特別是，第一絕緣膜106於源極電極層110b及汲極電極層112b的邊緣的外側，可被蝕刻。
請注意，於形成具有極短通道長度(源極電極層110b及汲極電極層112b之間的距離)的電晶體的情況，可以先蝕刻第一導電膜111以覆蓋源極電極層110a及汲極電極層112a的方式形成源極電極層110a及汲極電極層112a，再來利用光阻遮罩進行蝕刻，光阻遮罩利用適用於細線的製程製造，例如電子束曝光。請注意，利用正光阻作為光阻遮罩，可以最小化暴露區域，產量可以因此提升。以上述的方式，可形成電晶體具有通道長度30nm或更小。
再來，較佳的是執行第二熱處理。可執行第二熱處理於與第一熱處理相似的條件。由第二熱處理，雜質例如氫及水可更由氧化物半導體層108中移除。此外，由第二熱處理，形成n型區域107於氧化物半導體層108中與源極電極層110a及汲極電極層112a接觸處(參照第3D圖)。請注意，不僅由第二熱處理可形成n型區域107，由濺鍍法形成導電膜109等亦可形成n型區域107。
再來，形成第二絕緣膜114於氧化物半導體層108、源極電極層110b及汲極電極層112b上(參照第4A圖)。可形成第二絕緣膜114使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等。第二絕緣膜114可為任何上述材料的層疊。第二絕緣膜114可由執行濺鍍法、CVD法、MBE法、ALD法或PLD法等。
較佳的是，第二絕緣膜114接續形成後的熱處理形成。例如，第二絕緣膜114係於PE-CVD裝置形成且接續於真空中接受熱處理。熱處理可以從第二絕緣膜114中移除氫或水氣等。由熱處理，第二絕緣膜114可去氫化及去水化以更緻密。
再來，形成作為第二閘極電極層116及第三閘極電極層118的導電膜115於第二絕緣膜114上(參照第4B圖)。
用於第二閘極電極層116及第三閘極電極層118的材料可用於導電膜115。例如，可使用20nm厚的氮化鉭膜及400nm厚的鎢膜的層疊作為導電膜115。
再來，導電膜115製造成所需的形狀以形成第二閘極電極層116及第三閘極電極層118(參照第4C圖)。請注意，因第4C圖顯示通道長度方向的截面，第三閘極電極層118未顯示。
再來，第三絕緣膜120形成於第二絕緣膜114、第二閘極電極層116及第三閘極電極層118上(參照第4D圖)。較佳的是，氧不易擴散或傳輸的材料用於第三絕緣膜120。此外，較佳的是，於形成膜時，使用含有極少氫的材料形成第三絕緣膜120。第三絕緣膜120的氫含量較佳的是低於5×1019/cm3，更佳的是低於5×1018/cm3。當第三絕緣膜120的氫含量具有上述值，電晶體的關閉態電流可低。
例如，較佳的是使用氮化矽膜或氮氧化矽膜作為第三絕緣膜120。第三絕緣膜120可由濺鍍法、CVD法、MBE法、ALD法或PLD法形成。特別是，對於第三絕緣膜120，較佳的是由濺鍍法形成氮化矽膜，於水或氫含量低的情況。
再來，較佳的是執行第三熱處理。第三熱處理可於與第一熱處理相似的條件下執行。由第三熱處理，氧容易從第一絕緣膜106及第二絕緣膜114釋放，因此氧化物半導體層108中的氧空缺可減少。
經由上述製程步驟，可製造第1A至1C圖中顯示的半導體裝置。
雖然上述實施例中敘述的導電膜可由濺鍍法形成，此種膜可由其它方法形成，例如熱CVD法。可使用金屬有機化學氣相沉積(MOCVD)法或原子層沉積(ALD)法作為熱CVD法的範例。
熱CVD法具有無因電漿傷害產生的缺陷的優點，因為它不使用電漿形成膜。
可以於腔室中的壓力設定為大氣壓或減壓的方式執行熱CVD法沉積，且來源氣體及氧化氣體一起供應至腔室，且於基板附近或基板上相互反應。
例如，於鎢膜使用ALD的沉積裝置形成時，複數次連續導入WF6氣體及B2H6以形成最初的鎢膜，而後一起導入WF6氣體及H2，因而形成鎢膜。請注意，可使用SiH4氣體代替B2H6氣體。
請注意，本實施例可與本說明書中的任何其它實施例適當結合。
(第三實施例)
本實施例中，敘述具有與第一實施例中不同結構的電晶體，參照第5A至5C、6、7A、7B、8A、8B及9A至9C圖。
第5A、5B及5C圖係顯示本發明之一實施例的電晶體的上視圖及截面圖。第5A圖係電晶體的上視 圖，且沿5A圖中的虛線A3-A4的截面顯示於第5B圖中。沿5A圖中的虛線B3-B4的截面顯示於第5C圖中。請注意，為簡化圖式，一些於5A圖中的上視圖中的組件，以透視的方式表示或未顯示。請注意，與第一實施例所述的電晶體相同部分或具有相似功能的部分給予相同參考編號，且省略重複敘述。
請注意，第5B圖係通道寬度方向的截面圖。第5C圖係通道長度方向的截面圖。
如第5A至5C圖中所示的半導體裝置包含，第一絕緣膜106於基板102上，第一氧化物層208a於第一絕緣膜106上，氧化物半導體層208b於第一氧化物層208a上且包含通道形成區域，第二氧化物層208c於氧化物半導體層208b上，第二絕緣膜114覆蓋第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c，以及源極電極層210和汲極電極層212電連接氧化物半導體層208b。半導體裝置更包含閘極電極層104重疊通道形成區域且第一絕緣膜106設置於其間，第二閘極電極層116重疊通道形成區域且第二絕緣膜114設置於其間，以及第三閘極電極層118重疊氧化物層疊208的側面於通道寬度方向且第二絕緣膜114設置於其間。
請注意，氧化物層疊208包含第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c。
如上所述，本發明之一實施例中，使用複數閘極電極層作為氧化物半導體層208b，電晶體的臨界電 壓被控制，因而電晶體可為正常關態。例如，每個第一閘極電極層104及第三閘極電極層118可作為控制電晶體的臨界電壓的電極。第二閘極電極層116可作為控制電晶體驅動的電極。
於本實施例中所述的控制半導體裝置的臨界電壓的方法中，例如，供應至第一閘極電極層104的電位可為接地(此種電位亦稱為GND)或於浮置狀態，且供應至第三閘極電極層118的電位可為負。當這些電位供應至第一閘極電極層104及第三閘極電極層118，電晶體的臨界電壓可往正方向偏移。
如第5A至5C圖中所示的半導體裝置與如第1A至1C圖中所示的半導體裝置的不同在於氧化物半導體層、源極電極層及汲極電極層的結構。特別是，第5A至5C圖中所示的半導體裝置，設置氧化物層疊208包含第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c以代替如第1A至1C圖中所示的氧化物半導體層108。另外，設置源極電極層210及汲極電極層212以替代源極電極層110及汲極電極112。
首先，敘述源極電極層210及汲極電極層212如下。
源極電極層210包含源極電極層210a及源極電極層210b。汲極電極層212包含汲極電極層212a及汲極電極層212b。敘述於第一實施例中，可用於源極電極層110a及汲極電極層112a的材料，可用於源極電極層 210a及汲極電極層212a。敘述於第一實施例中，可用於源極電極層110b及汲極電極層112b的材料，可用於源極電極層210b及汲極電極層212b。
源極電極層210及汲極電極層212的末端的截面與如第1A至1C圖中所示的源極電極層110及汲極電極層112不同。特別是，較佳的是，於截面中的源極電極層210及汲極電極層212的側面傾斜且邊緣係錐狀而不是垂直上升。也就是，源極電極層210及汲極電極層212的截面結構中，源極電極層210及汲極電極層212各具有底部末端與氧化物層疊208接觸及上部末端提供於相對於底部末端的外側，及該底部末端或上部末端或兩者具有彎曲。當源極電極層210及汲極電極層212的側面具有上述結構時，第二絕緣膜114的覆蓋程度可以提升。因此，第二絕緣膜114的崩潰電壓可以提升。
作為形成源極電極層210及汲極電極層212的條件，可使用乾蝕刻裝置包含高密度電漿源的電導耦合電漿(ICP)。源極電極層210a及汲極電極層212a各於以下條件蝕刻：ICP 2000W、偏壓50W、壓力0.67Pa、CF4/O2的流速60/40sccm且基板溫度40℃。源極電極層210b及汲極電極層212b的蝕刻條件如下：ICP 2000W、偏壓50W、壓力0.67Pa、CF4的流速100sccm且基板溫度40℃。
請注意，於第5C圖中，氧化物層疊208中的n型區域顯示為n型區域207。n型區域207可形成於第 二氧化物層208c及氧化物半導體層208b中。因此，n型區域207可作為電晶體的源極區域或汲極區域。
於第二閘極電極層116係作為控制電晶體的驅動的電極的情況，通道形成區域表示第5C圖中氧化物層疊208重疊第二閘極電極層116的區域。請注意，於n型區域207形成於氧化物層疊208中的情況，通道形成區域表示氧化物層疊208重疊第二閘極電極層116且夾置於n型區域207之間的區域。通道形成區域主要形成於氧化物層疊208重疊閘極電極層116的區域，且依氧化物層疊208的半導體特性。因此，當氧化物層疊208重疊第二閘極電極層116的區域係i-type區域，作為通道形成區域，而當係n型區域，於某些情況不作為通道形成區域。此外，通道表示通道形成區域中電流主要流過的區域。例如，於第5C圖中，通道形成區域表示氧化物半導體層重疊第二閘極電極層116且設置於源極電極層210b及汲極電極層212b之間的區域。
再來，參照第6、7A、7B、8A及8B圖，敘述第5A至5C圖中所示的氧化物層疊208。
第6圖中的層疊結構包含氧化物層疊208於第一絕緣膜106及第二絕緣膜114之間。此外，氧化物層疊208包含第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c。
氧化物半導體層208b可具有如第一實施例中敘述的與氧化物半導體層108相似的結構。
每個第一氧化物層208a及第二氧化物層208c係含有一或多種形成氧化物半導體層208b的金屬元素的氧化物層。
氧化物半導體層208b包含由In-M-Zn氧化物表示的層，氧化物半導體層208b含有至少銦、鋅及M(M係金屬元素，例如Al、Ga、Ge、Y、Zr、Sn、La、Ce或Hf)。較佳的是，氧化物半導體層208b含有銦，因為電晶體的載子移動率可提升。
第一氧化物層208a於氧化物半導體層208b下，第一氧化物層208a包含由In-M-Zn氧化物表示的氧化物層(M係金屬元素，例如Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf)，且M相對於In的原子比高於氧化物半導體層208b中的原子比。特別是，第一氧化物層208a中的任何上述元素的量的原子比相較於氧化物半導體層208b，係1.5倍或更多，較佳的是2倍或更多更加的是3倍或更多。任何上述元素相較於銦更易於與氧結合，因此有抑制氧化物層中的氧空缺的功能。也就是，相較於氧化物半導體層208b，氧空缺較不易產生於第一氧化物層208a中。
此外，第二氧化物層208c於氧化物半導體層208b上，與第一氧化物層208a相似，第二氧化物層208c包含由In-M-Zn氧化物表示的氧化物層(M係金屬元素，例如Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf)，並且其中M與In之原子比係高於氧化物半導體層208b中之 原子比。特別是，相較於氧化物半導體層208b中之原子比，第二氧化物層208c中上述任何元素的原子比係1.5倍或更多，較佳的是2倍或更多，更佳的是3倍或更多。
也就是，於每個第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c係含有至少銦、鋅及M(M係金屬元素，例如Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf)之In-M-Zn氧化物，並且第一氧化物層208a具有In：M：Zn之原子比為x1：y1：z1，氧化物半導體層208b具有In：M：Zn之原子比為x2：y2：z2，以及第二氧化物層208c具有In：M：Zn之原子比為x3：y3：z3，每個y1/x1及y3/x3較佳的是大於y2/x2。相較於y2/x2，每個y1/x1及y3/x3係1.5倍或更多，較佳的是2倍或更多，更佳的是3倍或更多。此時，於氧化物半導體層208b中，若y2係大於或等於x2，電晶體可具有穩定的電子特性。唯，當y2係大於3倍x2或更多，電晶體的場效移動率會降低。因此，y2較佳的是小於3倍x2。
請注意，當第一氧化物層208a係In-M-Zn氧化物，較佳的是，In與M的原子比中，In的比率小於50atomic%，且M的比率大於或等於50atomic%，並且更佳的是In與M的原子比中，In的比率小於25atomic%，且M的比率大於或等於75atomic%。當氧化物半導體層208b係In-M-Zn氧化物，較佳的是In與M的原子比如下所述：In的比率大於或等於25atomic%，且M的比率小於75atomic%；更佳的是，In的比率大於或等於34 atomic%，且M的比率小於66atomic%。當第二氧化物層208c係In-M-Zn氧化物，較佳的是In與M的原子比中，In的比率小於50atomic%，且M的比率大於或等於50atomic%，並且更佳的是In與M的原子比中，In的比率小於25atomic%，且M的比率大於或等於75atomic%。
第一氧化物層208a與第二氧化物層208c的組成元素可相互不同，或它們的組成元素可相同且有相同或不同的原子比。
例如，對於第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c，可使用含有銦、鋅及鎵的氧化物半導體。典型地，第一氧化物層208a可使用含有In：Ga：Zn的原子比為1：3：2的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：6：4的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：9：6的In-Ga-Zn氧化物或含有In：Ga：Zn的原子比與前述任何原子比相近的氧化物而形成。氧化物半導體層208b可使用含有In：Ga：Zn的原子比為1：1：1的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為3：1：2的In-Ga-Zn氧化物或含有In：Ga：Zn的原子比與前述任何原子比相近的氧化物而形成。第二氧化物層208c可使用含有In：Ga：Zn的原子比為1：3：2的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：6：4的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：9：6的In-Ga-Zn氧化物或含有In：Ga：Zn的原子比與前述任何原子比相近的氧化物而形成。
第一氧化物層208a及第二氧化物層208c的厚度係大於或等於3nm且小於或等於100nm，較佳的是大於或等於3nm且小於或等於50nm。氧化物半導體層208b的厚度係大於或等於3nm且小於或等於200nm，較佳的是大於或等於3nm且小於或等於100nm，更佳的是大於或等於3nm且小於或等於50nm。
較佳的是，每個第一氧化物層208a及第二氧化物層208c含有一或更多種形成氧化物半導體層208b的金屬元素，並且用於形成第一氧化物層208a及第二氧化物層208c的氧化物半導體的導帶底端與真空能階的距離相較於用於形成氧化物半導體層208b的氧化物半導體的導帶底端與真空能階的距離更接近，更接近的大小係0.05eV或更多、0.07eV或更多、0.1eV或更多、0.15eV或更多，並且係2eV或更少、1eV或更少、0.5eV或更少、0.4eV或更少。也就是，較佳的是，每個第一氧化物層208a及第二氧化物層208c含有一或更多種形成氧化物半導體層208b的金屬元素，並且用於形成第一氧化物層208a及第二氧化物層208c的氧化物半導體的導帶底端與真空能階的距離相較於用於形成氧化物半導體層208b的氧化物半導體的導帶底端與真空能階的距離更接近，更接近的大小係0.05eV或更多且2eV或更少。
於此種結構中，當電壓施加於第二閘極電極層116，通道形成於氧化物層疊208中之氧化物半導體層208b，因為氧化物半導體層208b的導帶底端的能階係最 低。也就是，第二氧化物層208c形成於氧化物半導體層208b與第二絕緣膜114之間，其中得到電晶體的通道不接觸第二絕緣膜114的結構。
此處，揭示氧化物層疊208之能帶結構。製造與氧化物層疊208相應的層疊，其中In-Ga-Zn氧化物具有3.15eV之能隙作為一層，相應於每個第一氧化物層208a及第二氧化物層208c，及In-Ga-Zn氧化物具有2.8eV之能隙作為一層，相應於氧化物半導體層208b，並且分析上述層疊的能帶結構。請注意，為了簡化，層疊係表示氧化物層疊，且形成層疊的層係表示第一氧化物層、氧化物半導體層以及第二氧化物層。
每個第一氧化物層、氧化物半導體層以及第二氧化物層的厚度係10nm。利用光譜橢圓偏振器(由HORIBA Jobin Yvon製造的UT-300)測量能隙。此外，第一氧化物層及氧化物半導體層介面附近的能隙係3eV，並且第二氧化物層及氧化物半導體層介面附近的能隙係3eV。
於第7A圖中，量測當從第二氧化物層側蝕刻氧化物層疊的每個層的真空能階與價帶頂端之間的能階差異，並繪製成圖。利用紫外光電子能譜儀(UPS)(由UL VAC-PHI,Inc.製造的VersaProbe)測量真空能階與價帶頂端間的能階差異。
於第7B圖中，每個層的真空能階與導帶底端的能階差異(電子親和力)，由每個層的真空能階與價帶 頂端間的能階差異減去能隙計算，並繪製成圖。
第7B圖的部分能帶結構繪製揭示於第8A圖。第8A圖顯示氧化矽膜設置接觸第一氧化物層與第二氧化物層的例子。於第8A圖中，垂直軸表示能階且水平軸表示距離。此處，EcI1及EcI2表示氧化矽膜的導帶底端的能階，EcS1表示第一氧化物層的導帶底端的能階，EcS2表示氧化物半導體層的導帶底端的能階，EcS3表示第二氧化物層的導帶底端的能階。
如第8A圖中所示，第一氧化物層、氧化物半導體層及第二氧化物層的導帶底端的能階連續改變。這可理解為第一氧化物層、氧化物半導體層及第二氧化物層的組成相互接近的事實，並且氧容易擴散穿越。
請注意，雖然如第8A圖中所示的情形，第一氧化物層與第二氧化物層具有相同的能隙，第一氧化物層及第二氧化物層可以是具有不同能隙的氧化物層。例如，如第8B圖中所示的部分能階結構，EcS1高於EcS3。或是，雖然未揭示於第8A及8B圖中，EcS3可高於EcS1。
如第7A及7B圖及第8A及8B圖，包含氧化物層疊的電晶體中，通道係形成於作為井區的氧化物半導體層中。請注意，因為導帶底端的能階係連續改變，氧化物層疊亦可稱作U形井。此外，通道亦可形成為具有稱作埋入通道的結構。
因為每個第一氧化物層208a及第二氧化物層208c係含有一或更多種形成氧化物半導體層208b的金屬 元素的氧化物層，氧化物層疊208亦可表示為多層含有相同主要成分的層疊的氧化物層疊。多層含有相同主要成分的層疊的氧化物層疊形成為具有連續的能帶(此處，特別是，井結構具有U形形狀，其導帶底端的能階在任何兩層之間係連續改變)。此係因當氧化物半導體的缺陷能階或是雜質，例如，缺陷能階如束縛中心或重結合中心，或是形成阻障而阻礙載子流動的雜質於兩層之介面之間混雜，能帶失去連續性，因此載子被束縛或是因介面間的重結合而消失。
為了形成連續的能帶，需將多層成為連續的層疊而不暴露空氣，使用包含載鎖腔室的多腔室沉積裝置(濺鍍系統)。每個濺鍍系統較佳的是具有高真空抽取能力(至約1×10-4Pa至5×10-7Pa的真空)，由吸式真空抽取幫浦例如冷凍幫浦以儘可能去除水等對於氧化物半導體的雜質。或是，較佳的是，渦輪分子幫浦與冷束縛一起使用，以防止氣體經由抽取系統回流至腔室。
為了得到高純淨的本質氧化物半導體，不僅腔室必須使用高真空抽取，並且濺鍍氣體也必須高純淨化。當使用高純淨氣體具有露點-40℃或更低，較佳的是-80℃或更低，更佳的是-100℃或更低之氧氣或氬氣作為濺鍍氣體，儘可能減少防止水氣等進入氧化物半導體層。
第一氧化物層208a及第二氧化物層208c設置於氧化物半導體層208b之上或之下各可作為阻障層並可防止束縛能階形成於氧化物層疊208與各接觸氧化物層 疊208的絕緣層(第一絕緣膜106及第二絕緣膜114)之間的介面，以免影響作為電晶體的主要載子路徑的氧化物半導體層208b。
例如，氧化物半導體層中含有的氧空缺表現為侷域能階於氧化物半導體的能隙中的深能階區域。載子束縛於此種侷域能階，會使電晶體的可靠性降低。因此，須減少氧化物半導體層中含有的氧空缺。在氧化物層疊208中設置較氧化物半導體層208b不易產生氧空缺的氧化物層接觸於氧化物半導體層208b之上或之下，以使氧化物半導體層208b中的氧空缺可減少。例如，氧化物半導體層208b中，因侷域能階產生的吸收常數，由恆定光電流法(CPM)量測而得，係使小於1×10-3/cm，較佳的是小於1×10-4/cm。
此外，於氧化物半導體層208b接觸包含不同組成元素(例如包含氧化矽膜的基底絕緣層)的絕緣層的情況，雜質元素(例如矽)可能會混合進入氧化物半導體層208b中的通道形成區域。當介面能階由混合雜質元素而形成這些層的介面之間，電晶體的電子特性會降低，例如造成電晶體的臨界電壓降低。唯，因氧化物層疊208中的第一氧化物層208a含有形成氧化物半導體層208b的一或更多種金屬元素，介面能階較不易形成於第一氧化物層208a與氧化物半導體層208b之間。因此，設置第一氧化物層208a可減少電晶體的電子特性的波動，例如臨界電壓。
在通道形成於第二絕緣膜114及氧化物半導體層208b的介面附近的情況，介面散射發生於介面，並且電晶體的場效移動率降低。唯，因氧化物層疊208中，第二氧化物層208c含有一或更多種形成氧化物半導體層208b的金屬元素，於第二氧化物層208c及氧化物半導體層208b之間的界面的載子散射較不易發生，因此電晶體的場效移動率可提升。
此外，每個第一氧化物層208a及第二氧化物層208c亦作為阻障層，抑制因與氧化物層疊208接觸的絕緣層(第一絕緣膜106及第二絕緣膜114)的組成元素進入氧化物半導體層208b形成的雜質能階。
例如，於使用含有矽的絕緣層作為與氧化物層疊208相互接觸的每個第一絕緣膜106及第二絕緣膜114的情況，某些情況下，絕緣層中的矽或絕緣層中可能含有的碳進入第一氧化物層208a或第二氧化物層208c至從介面起算數奈米深。雜質例如矽、碳等進入氧化物半導體層形成雜質能階。雜質能階作為施體並產生電子，以使氧化物半導體層可能成為n型。
唯，當第一氧化物層208a及第二氧化物層208c的厚度大於數奈米時，雜質，例如氧或碳不會到達氧化物半導體層208b，故可抑制雜質能階的影響。
此處，氧化物半導體層中的矽濃度低於或等於3×1018atoms/cm3，較佳的是低於或等於1×1018atoms/cm3，更佳的是低於或等於3×1017atoms/cm3。另外，氧 化物半導體層中的碳濃度低於或等於3×1018atoms/cm3，較佳的是低於或等於3×1017atoms/cm3。特別更佳的是，作為載子路徑的氧化物半導體層208b夾置或被圍繞於第一氧化物層208a及第二氧化物層208c間，以防止多量的為14族的矽及碳進入氧化物半導體層208b。也就是，氧化物半導體層208b中含有的矽及碳濃度較佳的是低於第一氧化物層208a及第二氧化物層208c中的濃度。
請注意，氧化物半導體層中的雜質濃度可由二次離子質量能譜儀(SIMS)量測。
若氧化物半導體層含有氫或是水氣，可作為施體並形成n型區域；因此，為達成井結構，從外側提供保護絕緣層(例如氮化矽層)於氧化物層疊208上以防止氫或水氣從外部進入，是有用的。
如第8A及8B圖中所示，雜質或缺陷造成的陷阱能階可能形成於第一氧化物層及第二氧化物層與絕緣膜，例如氧化矽膜，之間的介面附近。第一氧化物層及第二氧化物層使氧化物半導體層與陷阱能階能夠相互隔離。唯，於EcS1或EcS3及EcS2間的能階差異小的情況，氧化物半導體層中的電子可能穿越能階差異而達到陷阱能階。當電子束縛於陷阱能階時，它們成為固定負電荷，因而電晶體的臨界電壓往正方向偏移。
因此，較佳的是，每個EcS1及EcS2之間的能階差異以及EcS3及EcS2之間的能階差異大於或等於0.1eV，更佳的是大於或等於0.15eV，因可減少電晶體 的臨界電壓改變量，並使電晶體具有穩定電子特性。
包含於多層結構中的每個氧化物層利用至少含有銦(In)的濺鍍標靶形成，並且膜可由濺鍍法形成，較佳的是DC濺鍍法。當濺鍍標靶含有銦，可提升其導電率；因此，使用DC濺鍍法形成膜較佳。
使用由In-M-Zn氧化物(M係金屬元素例如Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf)表示的材料作為形成第一氧化物層208a及第二氧化物層208c的材料。較佳的是使用Ga作為M。唯，具有高Ga比率的材料，特別是InGaXZnYOZ材料，其中x大於10，並不適合，因為沉積過程中可能產生粉末，使用DC濺鍍法沉積變困難。
請注意，對於每個第一氧化物層208a及第二氧化物層208c，使用的材料的銦的比率的原子比小於氧化物半導體層208b使用的材料。氧化物層中含有的銦及鎵可由飛行時間二次離子質能譜儀(亦稱作TOF-SIMS)以及X光光電子能譜儀(亦稱作XPS)量測以相互比較。
當第一氧化物層208a含有第一絕緣膜106的組成元素(例如矽)作為雜質，其可能具有非晶結構。請注意，氧化物半導體層208b中的通道形成區域較佳的是具有結晶部分。於具有結晶部分的氧化物半導體層208b堆疊於具有非晶結構的第一氧化物層208a上的情況，氧化物層疊可稱作具有不同結晶結構的異質結構。
另外，第二氧化物層208c可能具有非晶結構 或包含結晶部分。形成第二氧化物層208c於具有結晶部分的氧化物半導體層208b上使第二氧化物層208c具有結晶結構。於某些情況中，氧化物半導體層208b與第二氧化物層208c之間的邊界無法由穿透式電子顯微鏡(TEM)的截面觀測清楚地辨識。請注意，第二氧化物層208c具有較氧化物半導體層208b較低的結晶程度。因此，邊界可由結晶程度決定。
較佳的是，至少氧化物層疊208中的氧化物半導體層208b係CAAC-OS。對於CAAC-OS的詳細敘述，可參考本說明書中的第二實施例。當氧化物半導體層208b具有如上所述的高度結晶的CAAC-OS，電晶體的臨界電壓變化可減小，且電子特性可穩定。
如上所述，設置氧化物層疊與氧化物半導體接觸以形成包含氧化物半導體及氧化物的氧化物層疊，其中，可防止雜質例如氫或水氣或與氧化物半導體接觸的絕緣膜中含有的雜質進入氧化物半導體膜並形成載子。
此外，具有此種氧化物層疊，於氧化物及氧化物半導體間不易發生介面散射。因此，介面處的載子動量不會受到妨礙，因而電晶體的場效移動率較高。另外，形成氧化物接觸氧化物半導體可防止雜質進入氧化物半導體膜，以使包含氧化物半導體的電晶體可具有穩定的電子特性。
另外，包含氧化物半導體層208b的氧化物層疊208可具有如第9A至9C圖中所示的結構。
第9A至9C顯示層疊258的結構的截面結構範例。氧化物層疊258包含：第一氧化物層208a於絕緣膜106上，氧化物半導體層208b於第一氧化物層208a上，第二氧化物層208c於氧化物半導體層208b上，及第三氧化物層208d接觸第一氧化物層208a的側面及氧化物半導體層208b的側面。該氧化物半導體層208b由第一氧化物層208a、第二氧化物層208c及第三氧化物層208d圍繞。另外，第三氧化物層208d接觸第二絕緣膜114且形成第二閘極電極層116接觸第二絕緣膜114。
如第9A圖中所示，氧化物層疊258具有任一曲率半徑或任何複數曲率半徑的彎曲表面。此種情況，只少部分接觸第二絕緣膜114的第三氧化物層208d的表面係彎曲表面。
第三氧化物層208d包含，例如，可應用於第一氧化物層208a的材料。第三氧化物層208d以如下的方法形成：例如，當第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c由乾蝕刻法等蝕刻，第一氧化物層208a的反應產物附著於氧化物半導體層208b及第二氧化物層208c的側面。
於某些情況，當形成第三氧化物層208d，過度蝕刻第一絕緣膜106並形成階梯狀截面。
請注意，於某些情況，第一氧化物層208a、第二氧化物層208c及第三氧化物層208d不能嚴格相互區分。因為氧化物半導體層208b可說是由氧化物圍繞。
或是，氧化物層疊258可具有如第9B圖中所示的結構。如第9B圖中所示的氧化物層疊258於末端具有傾斜結構(錐角)區域。由於末端形成傾斜(錐角)區域，第二絕緣膜114的覆蓋度可提升。或是，可設置如第6C圖中所示，部分錐狀區域切斷的結構。
如上所述，本實施例的半導體裝置包含氧化物層疊，其係包含氧化物半導體層及氧化物層形成於氧化物半導體層的上及下的層疊，且於氧化物層疊的截面，氧化物層疊具有彎曲表面或傾斜表面。因氧化物層疊的截面具有彎曲表面或傾斜彎曲表面，氧化物層疊的層覆蓋度可增加。因此，膜可一致地形成於氧化物層疊上，因此，可妨礙從低膜密度或沒有膜形成的區域至氧化物層疊中的雜質入侵，因而可防止半導體裝置的電子特性劣化。因此，可提供具有穩定電子特性的半導體裝置。
如上所述，依據本發明的一實施例的電晶體具有複數閘極電極層，因而電晶體的臨界電壓被控制，因此可達成稱為正常關態的切換元件。此外，可提供包含此種電晶體的半導體裝置。
本實施例可與本說明書中的其它實施例自由結合。
(第四實施例)
本實施例中，敘述如第三實施例中參照第5A至5C圖的電晶體的修改範例，參照第10A至10C圖。
第10A、10B及10C圖係顯示本發明之一實施例的電晶體的上視圖及截面圖。第10A圖係電晶體的上視圖，且沿10A圖中的虛線A5-A6的截面顯示於第10B圖中。沿10A圖中的虛線B5-B6的截面顯示於第10C圖中。請注意，為簡化圖式，一些於10A圖中的上視圖中的組件，以透視的方式表示或未顯示。請注意，與第一實施例或第三實施例所述的電晶體相同部分或具有相似功能的部分給予相同參考編號，且省略重複敘述。
請注意，第10B圖係通道寬度方向的截面圖。第10C圖係通道長度方向的截面圖。
如第10A至10C圖中所示的半導體裝置包含，第一絕緣膜106，氧化物層疊308於第一絕緣膜106上且包含通道形成區域，第二絕緣膜114於氧化物層疊308上，及源極電極層210及汲極電極層212電連接至氧化物層疊308。半導體裝置更包含閘極電極層104重疊通道形成區域且第一絕緣膜106設置於其間，第二閘極電極層116重疊通道形成區域且第二絕緣膜114設置於其間，以及第三閘極電極層118重疊氧化物層疊308的側面於通道寬度方向且第二絕緣膜114設置於其間。
氧化物層疊308包含第一氧化物層308a、氧化物半導體層308b、第二氧化物層308c及第三氧化物層308d。
如上所述，本發明之一實施例中，使用複數閘極電極層作為氧化物半導體層308b，電晶體的臨界電 壓被控制，因而電晶體可為正常關態。例如，每個第一閘極電極層104及第三閘極電極層118可作為控制電晶體的臨界電壓的電極。第二閘極電極層116可作為控制電晶體驅動的電極。請注意，第一至第三閘極電極層的結構不限於這些，例如，第二閘極電極層116可作為控制電晶體的臨界電壓的電極。
於本實施例中所述的控制半導體裝置的臨界電壓的方法中，例如，供應至第一閘極電極層104的電位可為接地(此種電位亦稱為GND)或於浮置狀態，且供應至第三閘極電極層118的電位可為負。當這些電位供應至第一閘極電極層104及第三閘極電極層118，電晶體的臨界電壓可往正方向偏移。
如第10A至10C圖中所示的半導體裝置與如第5A至5C圖中所示的半導體裝置的氧化物層疊的結構不同。特別是，氧化物層疊的製造方法不同。第10A至10C圖中所示的半導體裝置的氧化物層疊308，可由以下方法形成：形成第一氧化物層308a、氧化物半導體層308b及第二氧化物層308c，形成源極電極層210及汲極電極層212，以及之後形成第三氧化物層308d於第二氧化物層308c、源極電極層210及汲極電極層212上。
可形成第一氧化物層308a、氧化物半導體層308b及第二氧化物層308c分別使用具有與第三實施例中所述的第一氧化物層208a、氧化物半導體層208b及第二氧化物層208c相似的組成元素的材料。可形成第三氧化 物層308d使用具有與第一氧化物層308a及第二氧化物層308c相似的組成元素的材料。
例如，第一氧化物層308a、氧化物半導體層308b、第二氧化物層308c及第三氧化物層308d，可使用含有銦、鋅及鎵的氧化物半導體。典型地，第一氧化物層308a可使用含有In：Ga：Zn的原子比為1：3：2的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：6：4的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：9：6的In-Ga-Zn氧化物或含有In：Ga：Zn的原子比與前述任何原子比相近的氧化物而形成。氧化物半導體層308b可使用含有In：Ga：Zn的原子比為1：1：1的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為3：1：2的In-Ga-Zn氧化物或含有In：Ga：Zn的原子比與前述任何原子比相近的氧化物而形成。第二氧化物層308c可使用含有In：Ga：Zn的原子比為1：3：2的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：6：4的In-Ga-Zn氧化物、含有In：Ga：Zn的原子比為1：9：6的In-Ga-Zn氧化物或含有In：Ga：Zn的原子比與前述任何原子比相近的氧化物而形成。
請注意，較佳的是，於上述結構中，第三氧化物層308d含有與第二氧化物308c相同量的Ga，或含有比第二氧化物層308c量大的Ga。當第三氧化物層308d含有的Ga的量比第二氧化物層308c含有的Ga的量大，導帶底端的能階可比第二氧化物層308c更接近真空能 階。
當氧化物層疊308有以下結構，可得到上述的結構：第一氧化物層308a使用含有In：Ga：Zn的原子比為1：3：2的In-Ga-Zn氧化物形成，氧化物半導體層308b使用含有In：Ga：Zn的原子比為1：1：1的In-Ga-Zn氧化物形成，第二氧化物層308c使用含有In：Ga：Zn的原子比為1：3：2的In-Ga-Zn氧化物形成且第三氧化物層308d使用含有In：Ga：Zn的原子比為1：6：4的In-Ga-Zn氧化物形成。請注意，氧化物層疊308的結構不限於此，例如，第二氧化物層308c可使用含有In：Ga：Zn的原子比為1：6：4的In-Ga-Zn氧化物形成且第三氧化物層308d使用含有In：Ga：Zn的原子比為1：9：6的In-Ga-Zn氧化物形成。
第三氧化物層308d的厚度係大於或等於3nm且小於或等於100nm，較佳的是大於或等於3nm且小於或等於50nm。
如上所述，本發明的一實施例的電晶體具有複數閘極電極層，因而電晶體的臨界電壓被控制，因此可達成所謂的正常關態切換元件。此外，可提供包含此種電晶體的半導體裝置。
本實施例可與本說明書中的任何其它實施例自由結合。
(第五實施例)
本實施例中，敘述半導體記憶體裝置的範例，作為上述實施例中的半導體裝置的範例。
本實施例中半導體裝置的範例包含包括複數記憶單元的記憶體單元陣列，可儲存二或更多位元的資料。
敘述本實施例中的半導體裝置中的記憶單元陣列參照第11A至11C圖。
第11A圖顯示本實施例中的記憶單元陣列的電路組態的範例。第11A圖中所示的記憶單元陣列包含複數記憶單元300，複數位元線BL，複數字線WL(包含字線WL_1及字線WL_2)，複數電容線CL(包含電容線CL_1及電容線CL_2)，源極線SL，及複數閘極線SGL(包含閘極線SGL_a及閘極線SGL_b)。雖然第11A圖中的範例顯示二記憶單元，此係非限制範例，且記憶單元陣列可配置為矩陣。
例如，複數位元線BL的電位由包含解碼器的驅動電路控制。例如，複數字線WL的電位各由包含解碼器的驅動電路控制。例如，複數電容線CL的電位各由包含解碼器的驅動電路控制。例如，恆定電位提供至源極線SL。例如，訊號或恆定電位提供至每個複數閘極線SGL。請注意，相同的訊號或相同的恆定電位可提供至每個複數閘極線SGL。當訊號係輸入至複數閘極線SGL，複數閘極線SGL的電位由使用，例如解碼器，的驅動電路控制。
記憶單元300包含複數附屬記憶單元301(包 含附屬記憶單元301_1及附屬記憶單元301_2)。
複數附屬記憶單元301各具有儲存一或更多位元的資料的功能。複數附屬記憶單元301可具有儲存複數位元的資料的功能。例如，使用四種電位作為位元線BL的電位，因此可儲存於一附屬記憶單元中的資料的位元數量可增加。
每個附屬記憶單元301包含電晶體311、電容312及電晶體313。
電晶體311的源極電連接複數位元線BL之一。電晶體311作為決定資料是否寫入的選擇電晶體。對於電晶體311，可使用任何上述實施例所述的半導體裝置。
於此種情況，一記憶單元300中，使用相同的氧化物半導體層或氧化物層疊，形成包含於複數附屬記憶單元301中包含的電晶體311。例如，使用相同氧化物半導體層於附屬記憶單元301_1中的電晶體311及附屬記憶單元301_2中的電晶體311。
複數附屬記憶單元301中包含的電晶體311的臨界電壓由複數閘極線SGL控制。例如，第11A圖中，附屬記憶單元301_1中的電晶體311及附屬記憶單元301_2中的電晶體311的臨界電壓由閘極線SGL_a及閘極線SGL_b控制。
如此，相同的閘極線SGL由複數附屬記憶單元301共用，因此閘極線SGL的數量相較於設置閘極線 予每個附屬記憶單元301的情況可減少。
電容312的一對電極的其中之一電連接電晶體311的汲極，且其中之另一電連接複數電容線CL的其中之一。電容312作為保持資料的儲存電容。
電晶體313的閘極電連接電晶體311的汲極，電晶體313的源極或汲極的其中之一電連接至複數位元線BL的其中之一，且其中之另一電連接源極線SL。請注意，電晶體313作為設定將輸出的資料的值的輸出電晶體。
此係如第11A圖中所示的記憶單元陣列的電路組態範例。
此外，敘述如第11A圖中所示的記憶單元陣列的驅動方法範例，參照第11B及11C圖。第11B圖及11C圖係顯示如第11A圖中所示的記憶單元陣列的驅動方法範例的時序圖。此處，敘述一位元的資料依序寫入附屬記憶單元301_1及附屬記憶單元301_2，而後讀取寫入的資料的範例。另外，電晶體311係n通道電晶體，而電晶體313係p通道電晶體。
首先，當資料寫入附屬記憶單元301_1中，於T11期間，字線WL_1的電位設定為VH以開啟附屬記憶單元301_1中的電晶體311。電位VH係，例如，高於參考電位的電位(例如，高功率供應電位)。電位VH相應於高電位準位。
附屬記憶單元301_1中，當電晶體311開 啟，電晶體313的閘極電位變為等於位元線BL的電位。因此，資料寫入至附屬記憶單元301_1。
再來，於T12期間，字線WL_1的電位設定為電位VL，以關閉附屬記憶單元301_1中的電晶體311，且字線WL_2的電位設定為電位VH以開啟附屬記憶單元301_2中的電晶體311。電位VL係，例如，低於或等於參考電位。電位VL相應於低電位準位。
附屬記憶單元301_2中，當電晶體311係開啟，電晶體313的閘極電位變為等於位元線BL的電位。因此，資料寫入至附屬記憶單元301_2中。
經由上述步驟，兩個位元的資料寫入記憶單元300中。
其後，於T13期間，字線WL_1及字線WL_2的電位設定為電位VL以關閉附屬記憶單元301_1及附屬記憶單元301_2中的電晶體311。因此，保持寫入的資料。
另外，由T11至T13的期間，閘極線SGL_a及閘極線SGL_b的電位設定為電位VL2。電位VL2為負電位。閘極線SGL_a及閘極線SGL_b的電位設定為電位VL2，以使附屬記憶單元301_1及附屬記憶單元301_2中的電晶體311的臨界電壓往正方向偏移。因此，附屬記憶單元301_1及附屬記憶單元301_2中的電晶體311的漏電流及可減少。
此時，附屬記憶單元301_1及附屬記憶單元 301_2中的電晶體313的閘極係浮置狀態，因此累積在電晶體313的閘極中的電荷保持一段時間。
另外，當執行上述的操作於每列中的記憶體單元300，資料可寫入至所有記憶單元300。
此外，當資料從記憶單元300讀出，於T21期間，字線WL_1及字線WL_2的電位設定為電位VL，因此附屬記憶單元301_1及附屬記憶單元301_2中的電晶體311關閉。另外，電容線CL_1的電位設定為電位VL，而電容線CL_2的電位設定為電位VH。
此時，於附屬記憶單元301_1中，電晶體313的電阻依電晶體313的閘極電位而定。因此，相應於電晶體313的源汲與汲極之間的電流值的電位可讀出作為從附屬記憶單元301_1經由位元線BL的資料。
再來，於T22期間，字線WL_1及字線WL_2的電位設定為電位VL，以使附屬記憶單元301_1及附屬記憶單元301_2中的電晶體311維持關閉。另外，電容線CL_1的電位設定為電位VH，而電容線CL_2的電位設定為電位VL。
此時，附屬記憶單元301_2中，相應於電晶體313的源汲與汲極之間的電流值的電位可讀出作為從附屬記憶單元301_1經由位元線BL的資料。
此外，當對每列中的記憶單元300重複執行上述操作，資料可從所有記憶單元300中讀出。
此係如第11A圖中所示的半導體裝置驅動方 法的範例。
請注意，如第12圖中所示，可配置未設置電晶體313於每個附屬記憶單元301中的組態。
此時，如第12圖中所示的記憶單元陣列包含電容線CL2代替複數電容線CL。另外，未提供源極線SL。
恆定電位供應至電容線CL2。
另外，電容312的一對電極的其中之一電連接電晶體311的源極，且其中之另一電連接至電容線CL2。
如第12圖中所示的記憶單元，於資料寫入期間，字線WL的電位係依序設定為電位VH使附屬記憶單元301開啟電晶體311，因而資料可經由位元線BL重複寫入。此外，於資料讀取期間中，位元線的電位預先設定為讀取電位或浮置，且字線WL的電位依序設定為電位VH使附屬記憶單元301開啟電晶體311，以使資料可經由位元線BL讀出。此外，當位元線BL的電位與預定電位相比，資料可從記憶單元300中讀出。
此時，使用具有低關態電流的電晶體作為電晶體311，當電晶體311關閉時，累積於電容312的一對電極的其中之一的電荷可長時間保持。
因此，如第12圖所示的記憶單元可長時間保持累積於電容312中的電荷，因為電晶體311的關態電流非常低。也就是，功率消耗可適當減少，因為更新操作變 為不需要或是更新操作的頻率變為極低。又，即使未提供功率源，儲存的資料可長時間保持。
再來，將敘述如第11A至11C圖中所示的記憶單元300的結構範例，參照第13A至13C圖。第13A圖係記憶單元於電晶體311的通道寬度方向的截面圖。第13B圖係記憶單元於電晶體311的通道長度方向的截面圖。第13C圖係記憶單元於電晶體311的通道長度方向的截面圖，其顯示的與第13B部分不同。
如第13A至13C圖中所示的記憶單元，包含使用第一導體材料的電晶體3200_1及電晶體3200_2於其下部分中，及包含使用第二半導體材料形成的電晶體、電容3205_1及電容3205_2於其上部分中。
此處，第一半導體材料及第二半導體材料較佳的是具有不同的能隙。例如，第一半導體材料可為非半導體氧化物的半導體材料(例如矽)，且第二半導體材料可為包含氧化物半導體材料的氧化物半導體。電晶體包含，例如結晶矽，作為氧化物半導體之外的材料，可輕易於高速操作。另一方面，包含氧化物半導體的電晶體因為具有低關態電流，而能使電荷長時間儲存。
第13A至13C圖中所示的電晶體3200_1及電晶體3200_2各包含設置於包含半導體材料(例如結晶矽)的基板3000中的通道形成區域，設置摻雜區域以使通道形成區域夾置於其間，設置金屬互化物區域接觸摻雜區域，閘極絕緣膜設置於通道形成區域上，且閘極電極層 設置於絕緣膜上。請注意，為了簡明，未明顯顯示於圖式中的具有源極電極層或汲極電極層的電晶體，可稱為電晶體。此外，此種情況，電晶體連接的敘述，源極區域及源極電極層可整體稱為源極電極層，且汲極區域及汲極電極層可整體稱為汲極電極層。也就是，本說明書中，「源極電極層」這個詞可包含源極區域。
此外，元件隔離絕緣層3300形成於基板3000上以包圍電晶體3200_1或電晶體3200_2，且絕緣膜3220形成以覆蓋電晶體3200_1或電晶體3200_2。請注意，元件隔離絕緣層3300可由元件隔離技術，例如區域矽氧化(LOCOS)或淺溝槽隔離(STI)而形成。另外，元件隔離絕緣層3300上，提供閘極電極層3240作為上述電晶體的背閘極電極，使用第二半導體材料。
例如，使用結晶矽基板形成的電晶體3200_1或電晶體3200_2可於高速操作。使用電晶體作為輸出電晶體，資料可以高速讀取。因此，例如，電晶體3200_1及電晶體3200_2分別相應於附屬記憶單元301_1中的電晶體313及附屬記憶單元301_2中的電晶體313，如第11A圖中所示。
另外，作為形成於上部分的電晶體、電容3205_1及電容3205_2前的處理，執行CMP處理於覆蓋電晶體3200_1或電晶體3200_2的氧化物絕緣膜3220，其中氧化物絕緣膜3220係平面化，以及同時，暴露電晶體3200_1及電晶體3200_2的閘極電極層的上表面。
此外，形成包含氧化物半導體層3106的記憶單元於第一絕緣膜3220上，源極電極層3108_1(源極電極層3108a_1及源極電極層3108b_1)設置接觸氧化物半導體層3106，源極電極層3108_2(源極電極層3108a_2及源極電極層3108b_2)設置接觸氧化物半導體層3106，汲極電極層3110_1(汲極電極層3110a_1及汲極電極層3110b_1)設置接觸氧化物半導體層3106，汲極電極層3110_2(汲極電極層3110a_2及汲極電極層3110b_2)設置接觸氧化物半導體層3106，第二絕緣膜3112設置於氧化物半導體層3106上，源極電極層3108a_1、源極電極層3108a_2、汲極電極層3110_1、汲極電極層3110_2、閘極電極層3114_1及閘極電極層3114_2設置於第二絕緣膜3112上，閘極電極層3114a_1及閘極電極層3114a_2重疊氧化物半導體層3106的側面且第二絕緣膜3112夾置於其間，以及第三絕緣膜3116設置於閘極電極層3114_1、閘極電極層3114_2、閘極電極層3114a_1及閘極電極層3114a_2上。
此外，記憶單元包含電容電極層3117_1重疊汲極電極層3110_1且第三絕緣膜3116夾置於其間，以及電容電極層3117_2重疊汲極電極層3110_2且第三絕緣膜3116夾置於其間。
閘極電極層3240相應於，例如，如第1A至1C圖中所示的第一閘極電極層104。由可用於形成第一閘極電極層104的材料形成的層，可作為閘極電極層 3240。
氧化物半導體層3106相應於，例如，如第1A至1C圖中所示的氧化物半導體層108。可使用材料可應用於氧化物半導體層108的層，作為氧化物半導體層3106。
源極電極層3108_1及3108_2相應於，例如，如第1A至1C圖中所示的源極電極層110。汲極電極層3110_1及3110_2相應於，例如，如第1A至1C圖中所示的汲極電極層112。作為源極電極層3108_1及3108_2，可使用材料可應用於源極電極層110的層。作為汲極電極層3110_1及3110_2，可使用材料可應用於汲極電極層112的層。
另外，汲極電極層3110_1連接作為輸出電晶體的電晶體3200_1的閘極電極層。因此，依據閘極電極層3114_1的電位，累積於電晶體3200_1的閘極電極層中的電荷可保持作為第一資料。另外，汲極電極層3110_2連接作為輸出電晶體的電晶體3200_2的閘極電極層。因此，依據閘極電極層3114_2的電位，累積於電晶體3200_2的閘極電極層中的電荷可保持作為第二資料。如上所述，第一及第二資料可為二或更多位元的資料。
源極電極層3108_1作為如第11A至11C圖中所示的附屬記憶單元301_1中的電晶體311的源極。此外，源極電極層3108_1連接另一作為位元線BL的導線層。
源極電極層3108_2作為如第11A至11C圖中所示的附屬記憶單元301_2中的電晶體311的源極。此外，源極電極層3108_2連接另一作為位元線BL的導線層。
汲極電極層3110_1作為如第11A至11C圖中所示的附屬記憶單元301_1中的電晶體311的汲極。
汲極電極層3110_2作為如第11A至11C圖中所示的附屬記憶單元301_2中的電晶體311的汲極。
第二絕緣膜3112相應於，例如，如第1A至1C圖中所示的第二絕緣膜114。第二絕緣膜3112可為，例如，材料可用於第二絕緣膜114的層。
閘極電極層3240相應於，例如，如第1A至1C圖中所示的第一閘極電極層104。閘極電極層3114_1及3114_2相應於，如第1A至1C圖中所示的第二閘極電極層116。閘極電極層3114a_1及3114a_2分別相應於，例如，如第1A至1C圖中所示的第三閘極電極層118a及118b。
閘極電極層3114_1作為如第11A至11C圖中所示的附屬記憶單元301_1中的電晶體311的閘極。此外，閘極電極層3114_1可電連接另一作為字線WL_1的導線層。
閘極電極層3114_2作為如第11A至11C圖中所示的附屬記憶單元301_2中的電晶體311的閘極。此外，閘極電極層3114a_2可電連接另一作為字線WL_2的 導線層。
第三絕緣膜3116相應於，例如，如第1A至1C圖中所示的第三絕緣膜120。第三絕緣膜3116可使用，例如，材料可用於第二絕緣膜120的層。
可應用於汲極電極層3110_1及汲極電極層3110_2的層的材料，例如，使用於電容電極層3117_1及電容電極層3117_2。
於第13A至13C圖中，電容3205_1包含汲極電極層3110_1、第三絕緣膜3116及電容電極層3117_1。電容3205_1相應於如第11A至11C圖中所示的附屬記憶單元301_1的電容312。
於第13A至13C圖中，電容3205_2包含汲極電極層3110_2、第三絕緣膜3116及電容電極層3117_2。電容3205_2相應於如第11A至11C圖中所示的附屬記憶單元301_2的電容312。
此外，電容電極層3117_1可電連接作為電容線CL_1的另一導線層。此外，電容電極層3117_2可電連接作為電容線CL_2的另一導線層。
因為如第13A圖中所示的包含第二氧化物半導體材料的電晶體的關態電流低，由於此種電晶體，所儲存的資料可長時間保持。也就是，因為可提供不需要更新操作或是更新操作的頻率極低的半導體裝置，功率消耗可大幅減少
如第13A至13C圖中所示，可形成電晶體 3200_1及電晶體3200_2重疊使用第二半導體材料的電晶體；因此，由這些電晶體所佔據的面積可減少。因此，半導體裝置的整合度可提升。
此係本實施例的半導體裝置的敘述。
另外，於本實施例中的半導體裝置的範例中，可使用具有低關態電流的場效電晶體作為選擇電晶體，其中，資料保存期間可延長。因此，功率消耗可減少。
此外，於本實施例中的半導體裝置的範例中，另一閘極電極層重疊每個電晶體的氧化物半導體層的側面，因而複數電晶體的臨界電壓可被控制。另外，不需對每個附屬記憶單元提供閘極電極層控制選擇電晶體的臨界電壓，因此導線的數量可減少。
本實施例可與本說明書中的任何其它實施例自由結合。
(第六實施例)
本實施例中，敘述電子應用設備的範例及可使用任何於第一實施例至第五實施例中所述的半導體裝置的電子應用設備。
任何於第一實施例至第五實施例中所述的半導體裝置可應用於不同種電子應用設備(包含遊戲機)及電子裝置。電子應用設備的範例包含電視的顯示裝置或螢幕等、發光裝置、個人桌上電腦及個人筆記型電腦、文字 處理器、影像再生裝置，產生靜態影像或動態影像儲存於記憶媒體中，如數位多功能影音光碟(DVDs)、可攜式光碟(CD)機、收音機、錄音機、頭戴式立體聲電話、立體聲音響、無線電話機、收發機、行動電話、汽車電話、可攜式遊戲機、計算機、可攜式資訊終端、電子筆記本，電子書閱讀器、電子翻譯機、聲音輸入裝置、相機例如攝影機及數位靜態相機、電子刮鬍刀及IC晶片。電子裝置的範例包含高頻加熱應用設備例如微波爐、電鍋、電子清洗機、電子吸塵器、空調系統例如冷氣機、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷庫、電冰箱冷庫、保存DNA的冷庫，輻射計量器及醫藥設備如透析器。另外，電子裝置的範例包含警報裝置例如煙霧偵測器、瓦斯警報裝置及安全警報器。此外，這些範例亦包含工業設備如引導光源、交通光源、傳送帶、電梯、電扶梯、工業機器人及電源儲能系統。另外，移動物體等由油引擎及電馬達驅動，使用非水二次電池的能源等亦包含於電子裝置的分類中。移動物體的範例包含電動汽車(EV)，包含內燃機引擎及馬達的混合電動汽車(HEV)，充電式混合電動汽車(PHEV)，履帶代替這些車輛的輪子的履帶車輛、包含電動輔助腳踏車、機車、電動輪椅等的電動機踏車、高爾夫球車、舟或船、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船等。特別是如第14、15A至15C及16A至16C圖中所示的這些電子應用設備及電子裝置的範例。
首先，作為警報裝置的範例，敘述火警警報器結構參照第14圖。本說明書中的火警警報器表示任何可於火警發生時迅速發出警報的裝置，例如，住宅火警警報器、自動火警警報器系統及用於自動火警警報器系統的火警偵測器皆包含於此分類。
如第14圖中所示的警報裝置至少包含微電腦500。此處，微電腦500設至於警報裝置中。微電腦500包含電源閘極控制器503電連接高電位電源供應線VDD，電源閘極504電連接高電位電源供應線VDD及電源閘極控制器503，中央處理單元(CPU)505電連接電源閘極504，以及感測器部分509電連接電源閘極504及CPU 505。此外，CPU 505包含揮發記憶體部分506及非揮發記憶體部分507。
如第14圖中所示的微電腦500可使用上述任何實施例中的半導體裝置於CPU 505的揮發記憶體部分506。
CPU 505經由介面508電連接排流匯線502。介面508以及CPU 505電連接電源閘極504。例如，作為介面508的排流匯標準，可使用I2C排流匯。發光元件530經由介面508電連接電源閘極504設置於本實施例中所述的警報裝置。
較佳的是，發光元件530係直接發光元件，例如，可使用有機EL元件、無機EL元件或發光二極體(LED)。
電源閘極控制器503包含計時器及由計時器控制電源閘極504。電源閘極504允許或停止從高電位電源供應線VDD供應電源至CPU 505、感測器部分509及介面508，依據電源閘極控制器503的控制。此處，作為電源閘極504的範例，可為切換元件如電晶體。
由使用電源閘極控制器503及電源閘極504，電源供應至感測器部分509、CPU 505及介面508於量測光量的期間，以及提供電源至感測器部分509、CPU 505及介面508可於量測期間之間時停止。警報裝置以此方式運作，其中功率消耗相較於電源持續供應至上述結構的情況可減少。
當電晶體作為電源閘極504，較佳的是使用具有極低關態電流的電晶體，且使用於非揮發記憶體部分507，例如，包含氧化物半導體的電晶體。使用此種電晶體，當電源閘極504的電源供應停止時，可減少漏電流，因而可達成減少警報裝置的功率消耗。
可提供直流電源501於本實施例中所述的警報裝置中，因而電流供應從直流電源501至高電位電源供應線VDD。於高電位側的直流電源501的電極電連接高電位電源供應線VDD，於低電位側直流電源501的電極電連接低電位電源供應線VSS。低電位電源供應線VSS電連接微電腦500。此處，高電位電源供應線VDD係提供高電位H。低電位電源供應線VSS係提供低電位L，例如，接地電位(GND)。
當使用電池作為直流電源501時，例如，電池包含一電極電連接高電位電源供應線VDD，一電極電連接低電位電源供應線VSS，且設置於可保持電池的外殼中的情況。請注意本實施例中所述的警報裝置不需要包含直流電源501，且可具有，例如，電源供應從設置於警報裝置外的交流電流電源經由導線供應的結構。
作為上述的電池，可使用二次電池，例如二次鋰離子電池(亦稱為鋰離子儲存電池或鋰離子電池)。此外，較佳的是，提供太陽能電池以對二次電池充電。
感測器部分509量測關於非正常狀況的物理量並傳輸量測值至CPU 505。與非正常狀況相關的物理量係依警報裝置使用目的的非正常狀況，於警報裝置作為火警警報器的功能時，量測與火警相關的物理量。由此，感測器部分509量測關於煙霧的光量作為與火警相關的物理量。
感測器部分509包含光感測器511電連接電源閘極504，放大器512電連接電源閘極504，且AD轉換器513電連接電源閘極504及CPU 505。提供光感測器511、放大器512及AD轉換器513於感測器部分509中，以及當電源閘極504允許電源供應至感測器部分509時，發光元件530運作。
以上述的方式，包含光感測器511的感測器部分509可併入微電腦500中，因而組件的數量可減少且警報裝置的外殼可以減小。請注意，對於任意的光感測器 或光電轉換元件的電路組態，光感測器或光電轉換元件可另外設置以電連接微電腦500。
於包含上述IC晶片的警報裝置中，使用CPU 505，其中的複數電路包含敘述於任意上述實施例中的半導體裝置結合並設置於單一IC晶片上。
第15A至15C圖係顯示至少部分包含任何第一實施例至第五實施例中所述的半導體裝置的CPU的特定組態的方塊圖。
如第15A圖中所示的CPU包含算數邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、時間控制器1195、暫存器1196、暫存器控制器1197、排流匯介面1198、可複寫ROM 1199及ROM介面1189於基板1190上。使用半導體基板、SOI基板或玻璃基板等，作為基板1190。可提供ROM 1199及ROM介面1189於分開的晶片上。當然，第15A圖中的CPU係一簡化組態的範例，且實際的CPU依應用可具有許多不同的組態。
經由排流匯介面1198輸入至CPU中的指令輸入至指令解碼器1193且於其中解碼，而後輸入至ALU控制器1192、中斷控制器1194、暫存器控制器1197及時間控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197及時間控制器1195依解碼後的指令執行不同控制。特別是，ALU控制器1192產生控制ALU 1191運 作的訊號。當CPU執行程式，中斷控制器1194判斷從外部輸入/輸出裝置或週邊電路的中斷指令基於它們的優先順序或屏蔽狀態，以及執行指令。暫存器控制器1197產生暫存器1196的位址，並讀取/寫入資料從/至暫存器1196，依據CPU的狀態。
時間控制器1195產生控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194及暫存器控制器1197的運作時間的訊號。例如，時間控制器1195包含內部時脈產生器用於產生內部時脈訊號CLK2，基於參考時脈訊號CLK1，且供應內部時脈訊號CLK2至上述電路。
如第15A圖中所示的CPU，提供記憶單元於暫存器中1196中。對於暫存器1196的記憶單元，可使用上述任何實施例中敘述的電晶體。
於第15A圖中所示的CPU中，暫存器控制器1197依據從ALU 1191的指令選擇暫存器1196中的保持資料的運作。也就是，暫存器控制器1197選擇資料由正反器或電容保持於包含於暫存器1196中的記憶單元。當選擇資料由正反器保持，電源供應電壓供應至暫存器1196中的記憶體單元。當選擇資料由電容保持，資料覆寫於電容中，且停止供應電源供應電壓至暫存器1196中的記憶體單元。
電源供應可由設置於記憶單元群組及電源供應電位VDD或電源供應電位VSS供應至的節點的切換元 件而停止，如第15B或15C圖中所示。如第15B或15C圖中所示的電路於下敘述。
第15B或15C圖各顯示記憶體電路的組態範例，其中任何於上述實施例中敘述的電晶體，作為控制電源供應電位的供應至記憶體單元的切換元件。
如第15B圖中所示的記憶體裝置包含切換元件1141及包含複數記憶單元1142的記憶單元群組1143。特別是，對於每個記憶單元1142，可使用任何上述實施例中所述的電晶體。經由切換元件1141供應高電源供應電位VDD至每個包含於記憶單元群組1143中的記憶單元1142。此外，供應訊號IN及低電源供應電位VSS至每個記包含於記憶單元群組1143中的記憶單元1142。
於第15B圖中，任何敘述於上述實施例中的電晶體作為切換元件1141，且電晶體的開關由訊號SigA供應至其閘極電極層而控制。
請注意，第15B圖揭示組態僅包含一電晶體的切換元件1141；唯，並不特別限制，而切換元件1141可包含複數電晶體。於切換元件1141包含作為切換元件的功能的複數電晶體的情況，複數電晶體可以並聯或串連的方式相互連接，或以並聯及串連的組合方式連接。
雖然切換元件1141控制高電源供應電位VDD至每個包含於記憶單元群組1143中的記憶單元1142，如第15B圖，切換元件1141可控制低電源供應電位VSS的供應。
第15C圖顯示記憶體裝置的範例，其中經由切換元件1141供應低電源供應電位VSS至每個包含於記憶單元群組1143中的記憶單元1142。供應低電源供應電位VSS至每個包含於記憶單元群組1143中的記憶單元1142可由切換元件1141控制。
資料可保持即使當切換元件設置於記憶單元群組及電源供應電位VDD或電源供應電位VSS供應至的節點，CPU的運作暫時停止且電源供應電壓停止；因此，功率消耗可降低。特別是，例如，當個人電腦不輸入資料至輸入裝置例如鍵盤，CPU的運作可暫時停止，因而功率消耗可減少。
雖然提供CPU作為範例，電晶體亦可應用於LSI，例如數位訊號處理器(DSP)、客製化LSI或場可程式閘極陣列(FPGA)。
於第16A圖中，警報裝置8100係一住宅火警警報器且係使用感測器部分及微電腦8101的電子裝置的範例。微電腦8101係各包含CPU，其中使用的電晶體如上述實施例所述，的電子裝置的範例。
於第16A圖中，空調包含室內單元8200及室外單元8204係電子裝置的範例，各包含CPU，其中使用任何敘述於上述實施例中的電晶體。特別是，室內單元8200包含外殼8201、空氣出口8202及CPU 8203等。雖然CPU 8203設置於第16A圖中的室內單元8200，CPU 8203可設置於室外單元8204。或是，CPU 8203可皆設置 於室內單元8200及室外單元8204。由使用任何敘述於上述實施例中的電晶體作為空調中的CPU，空調的功率消耗可降低。
第16A圖中，電冰箱8300係包含CPU的電子裝置的範例，其中使用任何敘述於上述實施例中的電晶體。特別是，電冰箱8300包含外殼8301、冰箱門8302、冷庫門8303及CPU 8304等。第16A圖中，設置CPU 8304於外殼8301中。當使用任何敘述於上述實施例中的電晶體作為電冰箱8300的CPU 8304，電冰箱8300的功率消秏可減少。
第16B及16C圖顯示電動汽車的範例，其係此種電子裝置的範例。電動汽車9700配備二次電池9701。二次電池9701所輸出的電功率由控制電路9702調整且電功率係提供至駕駛裝置9703。控制電路9702由處理單元9704控制，處理單元9704包含ROM、RAM或CPU等，未顯示於圖中。當使用任何上述實施例中敘述的電晶體於電動汽車9700中的CPU時，電動汽車9700的功率消耗可減少。
駕駛裝置9703係單獨包含DC馬達或AC馬達或與內燃機引擎組合。處理單元9704輸出控制訊號控制電路9702基於由駕駛輸入資料，例如操作資料(例如加速、減速或停止)，或駕駛中的電動汽車9700的資料(例如上坡、下坡的資料，或駕駛中的車輪負荷資料)。控制電路9702調整從二次電池9701供應的電能，以回應 處理單元9704的控制訊號以控制駕駛裝置9703的輸出。當使用AC馬達，雖然未顯示，亦併入有把直流電轉換成交流電的反轉器。
本實施例可與本說明書中的任何其它實施例自由結合。
(第七實施例)
為了提升包含氧化物半導體(OS)層的電晶體的可靠性，釐清影響可靠性的因素是很重要的。此處，為了提升包含氧化物半導體層的電晶體的可靠性，製作劣化機制模型如下所述。
請注意，氧化物半導體層的氧空缺形成氧化物半導體層中的深能階DOS。為了減少深能階DOS，重要的是，使氧化物半導體層為含有超過化學計量的氧的狀態並提供氧化物半導體層以提供氧而從外部修復氧空缺。
當執行+閘極BT(+GBT：+閘極偏壓溫度)測試於包含氧化物半導體層的電晶體，臨界電壓(Vth)與原始Vg-Id特性比較往正方向偏移。另外，當執行-閘極BT(-GBT：-閘極偏壓溫度)測試於包含氧化物半導體層的電晶體，臨界電壓(Vth)與原始Vg-Id特性比較往負方向偏移。以此方式，電晶體的臨界電壓變為交替正及負，與閘極BT測試的+閘極BT測試及-閘極BT測試的交替關聯(參照第17圖)。
第17圖顯示包含氧化物半導體層的電晶體的 Vg-Id特性的改變與固定電荷無關，而與能階(陷阱能階)有關。
第18圖係包含氧化物半導體層的電晶體的能帶圖模型。請注意，第18圖顯示未供應閘極電壓的狀態。第18圖中，假設三種缺陷能階(DOS)於氧化物半導體層中，於氧化物半導體層及閘極絕緣膜(GI)之間的介面，於氧化物半導體層及保護絕緣膜(Passivation)之間的介面。作為缺陷能階，有兩種淺能階DOS及一種深能階DOS。請注意，每個缺陷能階具有能階分布。此處，第一淺能階(寬能階DOS)具有寬能階分布，且第二淺能階(峰能階DOS)具有窄能階分佈。另外，於價帶頂端至深能階DOS之間的能階差異(△ Evd)大於導帶底端至峰能階DOS之間的能階差異(△ Ecs)。
例如，當其能階高於費米能階，淺能階變為中性，且當其能階低於費米能階，淺能階帶負電。另一方面，當其能階高於費米能階，深能階帶正電，且當其能階低於費米能階，深能階變為中性。
第19A至19C圖各顯示包含氧化物半導體層的電晶體的劣化模式的Vg-Id特性。包含氧化物半導體層的電晶體具有三種劣化模式。特別是，第19A圖顯示開態電流降低的劣化模式，第19B圖顯示臨界電壓往正向偏移的劣化模式，及第19C圖顯示臨界電壓往負向偏移的劣化模式。
何種缺陷能階造成包含氧化物半導體層的電 晶體的如此劣化將於以下敘述。
首先，解釋第19A圖中所示的開態電流降低的劣化模式。當量測Vg-Id特性，當閘極電壓上升，電子由寬能階DOS所捕捉(參照第20A圖)。此時，被捕捉的電子不貢獻導電性，因而電晶體的開態電流降低，即，線低化(參照第20B圖)。因此，劣化模式之一的電晶體的開態電流降低，可能因寬能階DOS所引起。請注意，圖式中的N表示中性。
再來，將解釋當執行+閘極BT測試時的臨界電壓往正向偏移並參照第21A及21B圖。
當執行+閘極BT測試，電子由正閘極電壓吸引並由峰能階DOS捕捉(參照第21A圖)。當+閘極BT測試時電子，即負電荷，被捕捉，具有長釋放時間因此表現類似固定電荷。因為負固電荷，即使閘極電壓(偏壓)係關閉，可能仍有相當的等效負電壓供應。因此，當於+閘極BT測試之後量測電晶體的電子特性，電晶體的臨界電壓特性(Vg-Id特性)往正方向偏移(參照第21B圖)。
再來，將解釋當執行-閘極BT測試時的臨界電壓往負向偏移並參照第22A及22B圖。
當-閘極電壓Vg供應至電晶體且電晶體發光於執行-閘極BT測試中，電洞，也就是正電荷，由深能階DOS捕捉(參照第22A圖)。因為導帶(Ec)底部至深能階DOS之間的能階差異大且價帶(Ev)頂端至深能階 DOS之間的能階差異大，在電洞被吸引前需要一段長時間。另外，於半導體氧化物層中的電洞具有大等效質量，且電洞不易注入，即使從汲極。正電荷具有長的釋放時間因此表現類似固定電荷。因為正固電荷，即使閘極電壓(偏壓)關閉後，可能仍有相當的等效正電壓供應。因此，當於-閘極BT測試之後量測電晶體的電子特性，電晶體的臨界電壓特性(Vg-Id特性)往負方向偏移(參照第22B圖)。
再來，將參考第23圖敘述n型區域，其中氧化物半導體層連接源極電極及汲極電極。第23圖係包含氧化物半導體層的電晶體的截面圖。電晶體包含閘極電極，閘極絕緣膜形成於閘極電極上，氧化物半導體層形成於閘極絕緣膜上，源極電極及汲極電極形成於氧化物半導體層上，以及絕緣膜(含有超量的氧(exO)的絕緣膜)形成於氧化物半導體層、源極電極及汲極電極上。
形成氧化物半導體層，而後形成源極電極及汲極電極接觸氧化物半導體層。例如，當源極電極及汲極電極由濺鍍法形成，對於氧化物半導體層的電漿傷害或用於源極電極及汲極電極的材料的原子或分子因濺鍍而碰撞使部分氧化物半導體層成為n型，因而形成n型區域(n+層)。
另外，n型區域亦由源極電極及汲極電極形成之後的熱處裡形成。例如，由熱處理，氫進入氧化物半導體層中的氧空缺位置(形成VoH)或氧化物半導體層中所 含有的In減少，因而形成n型區域。
另一方面，於未形成源極電極及汲極電極的氧化物半導體層區域中，即通道未形成的區域，形成含有超量的氧(exO)的絕緣膜連接於氧化物半導體層。因此，由於形成含有超量的氧的絕緣膜後執行熱處理，氧化物半導體層中的氧空缺由超量的氧(exO)修復並且減少，其中氧化物半導體層變為i型(i層)。
請注意，當氧化物半導體層係In-Ga-Zn氧化物，與銦鍵結的氧，因銦與氧的鍵能低，易於釋放(易形成In-Vo)。請注意，較佳的是，峰能階DOS與In-VoH於機率上相關，且可由n型區域形成。寬能階DOS及深能階DOS係被認為分別與In-Vo-HO-Si及In-Vo-In相關。
為了減少氧化物半導體層中缺陷能階的密度，重要的是減少氧空缺(Vo)。特別是，氧空缺可由防止Si進入氧化物半導體層或由過量的氧修復而減少。另外，因為VoH造成作為缺陷能階的淺能階的形成，較佳的是，減少氧化物半導體層中的氫。
本發明係基於申請於2012年11月15日之日本專利申請案號No.2012-251701，及申請於2012年11月16日之日本專利申請案號No.2012-251860，全部內容併同參考。
102‧‧‧基板
104‧‧‧第一閘極電極
106‧‧‧第一絕緣膜
108‧‧‧氧化物半導體層
112b‧‧‧汲極電極層
114‧‧‧第二絕緣膜
116‧‧‧第二閘極電極
118a‧‧‧第三閘極電極
118b‧‧‧第三閘極電極
120‧‧‧第三絕緣膜

Claims (11)

  1. 一種半導體裝置包含：第一閘極電極層；於該第一閘極電極層上的第一絕緣膜；於該第一絕緣膜上的氧化物半導體層，且該氧化物半導體層包含通道形成區域，其中該通道形成區域重疊該第一閘極電極層且該第一絕緣膜於該通道形成區域及該第一閘極電極層之間；電連接該氧化物半導體層的源極電極層及汲極電極層；覆蓋該氧化物半導體層的第二絕緣膜；重疊該通道形成區域的第二閘極電極層，且該第二絕緣膜於該第二閘極電極層及該通道形成區域之間；及重疊該氧化物半導體層的側面的第三閘極電極層，且該第二絕緣膜於該第三閘極電極層與該氧化物半導體層的該側面之間，其中該氧化物半導體層的該側面與通道寬度方向垂直。
  2. 一種半導體裝置包含：第一閘極電極層；於該第一閘極電極層上的第一絕緣膜；於該第一絕緣膜上的第一氧化物層；於該第一氧化物層上的氧化物半導體層，且該氧化物半導體層包含通道形成區域，其中該通道形成區域重疊該第一閘極電極層且該第一絕緣膜於該通道形成區域及該第 一閘極電極層之間；於該氧化物半導體層上的第二氧化物層；電連接該氧化物半導體層的源極電極層及汲極電極層；覆蓋該第一氧化物層、該氧化物半導體層及該第二氧化物層的第二絕緣膜；重疊該通道形成區域的第二閘極電極層，且該第二絕緣膜於該第二閘極電極層及該通道形成區域之間；及重疊該氧化物半導體層的側面的第三閘極電極層，且該第二絕緣膜於該第三閘極電極層及該氧化物半導體層的該側面之間，其中該氧化物半導體層的該側面與通道寬度方向垂直。
  3. 如申請專利範圍第1或2項之半導體裝置，其中該第三閘極電極層面對該氧化物半導體層的該側面。
  4. 如申請專利範圍第1或2項之半導體裝置，其中該源極電極層包含：第一導電層；及覆蓋該第一導電層的第二導電層，及其中該汲極電極層包含：第三導電層；及覆蓋該第三導電層的第四導電層。
  5. 如申請專利範圍第4項之半導體裝置，其中該第一導電層及該第三導電層包含選自Al、Cr、Cu、Ta、Ti、Mo及W的群組中的至少之一。
  6. 如申請專利範圍第4項之半導體裝置，其中該第二導電層及該第四導電層包含選自氮化鉭、氮化鈦及釕的群組中的至少之一。
  7. 如申請專利範圍第1或2項之半導體裝置，其中該第一絕緣膜由加熱釋放氧。
  8. 如申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體層包含In、Zn及M(M係選自Al、Ga、Ge、Y、Zr、Sn、La、Ce及Hf組成的群組中的至少之一)。
  9. 如申請專利範圍第1或2項之半導體裝置，其中該第一閘極電極層含有包含選自氮化鉭、氮化鈦及釕的群組中的至少之一。
  10. 如申請專利範圍第2項之半導體裝置，其中該第一氧化物層於導帶底端的能階係較該氧化物半導體層於導帶底端的能階接近真空能階0.05eV或更多及2eV或更少，及其中該第二氧化物層於導帶底端的能階係較該氧化物半導體層於導帶底端的能階接近真空能階0.05eV或更多及2eV或更少。
  11. 如申請專利範圍第2項之半導體裝置，其中該第一氧化物層、該氧化物半導體層及該第二氧化物層包含In、Zn及M(M係選自Al、Ga、Ge、Y、Zr、Sn、La、Ce及Hf的群組中的至少之一)，其中該第一氧化物層的M對In的原子比係大於該氧 化物半導體層的M對In的原子比，及其中該第二氧化物層的M對In的原子比係大於該氧化物半導體層的M對In的原子比。
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