JP5059703B2 - 薄膜トランジスタ、その製造方法、これを含む有機電界発光表示装置、及びその製造方法 - Google Patents

薄膜トランジスタ、その製造方法、これを含む有機電界発光表示装置、及びその製造方法 Download PDF

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Description

本発明は薄膜トランジスタ、その製造方法、及びこれを含む有機電界発光表示装置に係り、さらに詳細には金属触媒を利用して結晶化した半導体層のチャネル領域の位置によって金属触媒の濃度を調節して電気的特性が優れた薄膜トランジスタ、その製造方法、及びこれを具備する有機電界発光表示装置に関する。
一般的に、多結晶シリコン層は高い電界効果移動度と高速動作回路に適用が可能であってＣＭＯＳ回路構成が可能であることから、薄膜トランジスタ用半導体層の用途で多く用いられている。このような多結晶シリコン層を利用した薄膜トランジスタは主に能動マトリックス液晶ディスプレイ装置（ＡＭＬＣＤ）の能動素子と有機電界発光素子（ＯＬＥＤ）のスイッチング素子及び駆動素子に用いられる。
前記非晶質シリコンを多結晶シリコンに結晶化する方法は固相結晶化法（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、エキシマレーザ結晶化法（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）、金属誘導結晶化法（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）及び金属誘導側面結晶化法（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）等がある。固相結晶化法は非晶質シリコン層を約７００℃以下の温度、すなわち薄膜トランジスタで用いられるディスプレイ素子の基板を形成するガラスの変形温度、で数時間ないし数十時間にかけてアニーリングする方法である。エキシマレーザ結晶化法はエキシマレーザを非晶質シリコン層に照射して非常に短時間の間局部的に高い温度で加熱して結晶化する方法である。金属誘導結晶化法はニッケル、パラジウム、金、アルミニウム等の金属を非晶質シリコン層と接触させるか注入して、前記金属により非晶質シリコン層が多結晶シリコン層に相変化が誘導される現象を利用する方法である。金属誘導側面結晶化法は金属とシリコンが反応して生成されたシリサイドが側面に続けて伝播されながら順に非晶質シリコン層の結晶化を誘導する方法である。
しかし、前記の固相結晶化法は工程時間が長いだけでなく高温で長時間熱処理することによって基板の変形が生じやすいという短所があって、エキシマレーザ結晶化法は高価のレーザ装置が必要であるだけでなく多結晶化された表面の突起（ｐｒｏｔｒｕｓｉｏｎ）が発生して半導体層とゲート絶縁膜の界面特性が悪くなるという短所がある。
現在、金属を利用して非晶質シリコン層を結晶化する方法は固相結晶化（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）より低い温度で迅速な時間内に結晶化させることができる長所を有しているため多く研究されている。金属を利用した結晶化法は金属誘導結晶化（ＭＩＣ、Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法と金属誘導側面結晶化（ＭＩＬＣ、Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＳＧＳ結晶化（Ｓｕｐｅｒ Ｇｒａｉｎ ＳｉｌｉｃｏｎＣｒｙｓｔａｌｌｉｚａｔｉｏｎ）法等がある。
薄膜トランジスタの特性を決定する重要な要素のうちの一つが漏れ電流であるが、特に前記の金属触媒を利用して結晶化した半導体層では前記金属触媒がチャネル領域に残留して漏れ電流を増加させる。したがってチャネル領域における金属触媒の濃度を一定濃度以下に制御しないと薄膜トランジスタの漏れ電流が増加して電気的特性が低下する問題点がある。
特開２００２−１１０５４３号公報
本発明は前記した従来技術の問題点を解決するためのものであって、金属触媒を利用して結晶化した半導体層において、前記半導体層のチャネル領域の位置によって金属触媒の濃度を調節して電気的特性が優れた薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置を提供することに目的がある。
前記した目的を達成するために本発明は基板と；前記基板上に位置して、チャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層と；前記半導体層の一定領域に対応するように位置するゲート電極と；前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜；及び前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を含み、前記半導体層のチャネル領域には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ（原子数）／ｃｍ３以下で存在することを特徴とする薄膜トランジスタを提供する。
また本発明は基板を形成して、前記基板上にチャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層を形成して、前記半導体層の一定領域に対応するように位置するゲート電極を形成して、前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜を形成して、前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を形成することを含み、前記半導体層のチャネル領域には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在するように形成することを特徴とする薄膜トランジスタの製造方法を提供する。
また本発明は基板と；前記基板上に位置して、チャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層と；前記半導体層の一定領域に対応するように位置するゲート電極と；前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜と；前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極と；前記ソース／ドレイン電極と電気的に連結される第１電極と；前記第１電極上に位置する発光層を含む有機膜層；及び前記有機膜層上に位置する第２電極を含み、前記半導体層のチャネル領域には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在することを特徴とする有機電界発光表示装置を提供する。
また本発明は基板を形成して、前記基板上にチャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層を形成して、前記半導体層の一定領域に対応するように位置するゲート電極を形成して、前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜を形成して、前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を形成して、前記ソース／ドレイン電極に電気的に連結される第１電極を形成して、前記第１電極上に発光層を含む有機膜層を形成して、前記有機膜層上に第２電極を形成することを含み、前記半導体層のチャネル領域には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下に存在するように形成することを特徴とする有機電界発光表示装置の製造方法を提供する。
前記したように本発明によると、金属触媒を利用して結晶化した半導体層を利用した薄膜トランジスタ及び有機電界発光表示装置において、チャネル領域の位置によって金属触媒の濃度を調節して電気的特性が優れた薄膜トランジスタ、その製造方法、有機電界発光表示装置、及びその製造方法を提供することができる。
以下、本発明をさらに具体的に説明するために本発明による望ましい実施形態を添付した図面を参照してさらに詳細に説明する。しかし本発明はここで説明される実施形態に限定されず、他の形態に具体化されることも可能である。
図１は本発明の第１実施形態による薄膜トランジスタを説明するための断面図である。
図１を参照すると、まず基板１００が用意される。前記基板１００はガラス基板またはプラスチック基板とすることができる。前記基板１００上にバッファー層１１０が位置する。前記バッファー層１１０は前記基板１００で発生する水分または不純物の拡散を防止するか、結晶化時熱の伝達速度を調節することによって、非晶質シリコン層の結晶化を十分に行わせることができ、シリコン酸化膜、シリコン窒化膜のような絶縁膜を利用して単層またはこれらの複層で形成することができる。
前記バッファー層１１０上にパターニングされている半導体層１２０が位置する。前記半導体層１２０はＭＩＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法またはＳＧＳ（Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）法等のように金属触媒を利用した結晶化法により結晶化した半導体層であり、チャネル領域１２１及びソース／ドレイン領域１２２、１２３を具備する。前記半導体層１２０はＭＩＣ法やＭＩＬＣ法に比べて非晶質シリコン層に拡散する金属触媒の濃度を低濃度に制御することができるＳＧＳ法により結晶化することが望ましい。
前記ＳＧＳ法は非晶質シリコン層に拡散する金属触媒の濃度を低濃度に調節して結晶粒の大きさを数μｍないし数百μｍまで調節することができる結晶化法である。前記非晶質シリコン層に拡散する金属触媒の濃度を低濃度に調節するための一実施形態で前記非晶質シリコン層上にキャッピング層を形成して、前記ギャッピング層上に金属触媒層を形成した後熱処理して金属触媒を拡散させることができ、工程によってはキャッピング層を形成せずに金属触媒層を低濃度で形成することにより、拡散する金属触媒の濃度を低濃度に調節することができる。
前記半導体層１２０のチャネル領域１２１には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在する。
図２は金属触媒を利用して結晶化した半導体層において、特に半導体層のチャネル領域に存在する金属触媒の濃度による漏れ電流特性を示したグラフである。ここで横軸は金属触媒の濃度（ａｔｏｍｓ／ｃｍ３）であり、縦軸は単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）を示す。
図２を参照すると、金属触媒の濃度が６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３を超過する９．５５×Ｅ１８、５．９９×Ｅ１８、または１．３１×Ｅ１８ａｔｏｍｓ／ｃｍ３の場合は、単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が１．０Ｅ−１２Ａ／μｍ以上になることを確認することができる。しかし金属触媒の濃度が６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下の場合には単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が４．０Ｅ−１３Ａ／μｍ以下になることを確認することができる。薄膜トランジスタの特性を決定する重要な要素のうちの一つが漏れ電流であるが、前記漏れ電流が単位長さ１μｍ当たりＥ−１３Ａ／μｍのオーダーまたはそれ以下の漏れ電流値Ｉｏｆｆ（Ａ／μｍ）を維持する場合、薄膜トランジスタは優れた電気的特性を有することができる。したがって電気的特性が優れた薄膜トランジスタを製造するためには、半導体層のチャネル領域で金属触媒の濃度が６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下に制御されなければならないことが分かる。
また、図３Ａは図２で単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が４．０Ｅ−１３Ａ／μｍ以下になる薄膜トランジスタにおいて、表面濃度測定装置を利用して半導体層の表面から垂直方向に各深さに該当する金属触媒の濃度値を示した表であり、図３Ｂは前記濃度値を深さによって示したグラフである。ここで横軸は半導体層の表面から垂直方向への深さ（Å）であり、縦軸は金属触媒の濃度（ａｔｏｍｓ／ｃｍ３）である。
図３Ａ及び図３Ｂを参照すると、図２で単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が４．０Ｅ−１３Ａ／μｍ以下になる薄膜トランジスタにおいて、半導体層の表面から垂直方向に存在する金属触媒の総濃度を計算して見れば、半導体層の表面から垂直方向に１５０Å内に存在する金属触媒の総濃度が６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３になることを確認することができる。また半導体層の表面から垂直方向に１５０Åを超過する地点における金属触媒の総濃度は６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３を超過していることにもかかわらず、薄膜トランジスタの電気的特性が優秀なことから見て、前記１５０Åを超過している地点における金属触媒の濃度は薄膜トランジスタの漏れ電流特性を決定することにおいて影響をほとんど及ぼさないことが分かる。
したがって図２及び図３Ａ、図３Ｂを参照すると、単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）がＥ−１３Ａ／μｍのオーダーまたはそれ以下を維持することができる電気的特性が優れた薄膜トランジスタを製造するためには半導体層のチャネル領域に存在する金属触媒の濃度を６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下に制御しなければならなくて、特に半導体層の表面から垂直方向に１５０Å内に存在する金属触媒の濃度を６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下に制御しなければならない。
続いて、図１を参照すると、前記半導体層１２０を含む基板全面にかけてゲート絶縁膜１３０が位置する。前記ゲート絶縁膜１３０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層とすることができる。
前記ゲート絶縁膜１３０上に前記半導体層１２０の対応する一定領域にゲート電極１４０が位置する。前記ゲート電極１４０はアルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金上にアルミニウム合金が積層された多重層とすることができる。
前記ゲート電極１４０を含む前記基板１００全面にかけて層間絶縁膜１５０が位置する。前記層間絶縁膜１５０はシリコン窒化膜、シリコン酸化膜またはこれらの多重層とすることができる。
前記層間絶縁膜１５０上に前記半導体層１２０のソース／ドレイン領域１２２、１２３と電気的に連結されるソース／ドレイン電極１６２、１６３が位置する。ここで、前記ソース／ドレイン電極１６２、１６３はモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、モリブデン合金（Ｍｏ ａｌｌｏｙ）、アルミニウム合金（Ａｌ ａｌｌｏｙ）、及び銅合金（Ｃｕ ａｌｌｏｙ）のうちから選択されるいずれか一つで形成することができる。これによって本発明の第１実施形態による薄膜トランジスタは完成される。
図４は本発明の第２実施形態による薄膜トランジスタを説明するための断面図である。下記で特別に言及する場合を除いては前記の第１実施形態で言及したことを参照する。
図４を参照すると、まず基板４００が用意される。前記基板４００上にバッファー層４１０が位置する。前記バッファー層４１０上にゲート電極４２０が位置する。前記ゲート電極４２０上にゲート絶縁膜４３０が位置する。
前記ゲート絶縁膜４３０上にパターニングされている半導体層４４０が位置する。前記半導体層４４０はＭＩＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法またはＳＧＳ（Ｓｕｐｅｒ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）法等のように金属触媒を利用した結晶化法により結晶化した半導体層であり、チャネル領域４４１及びソース／ドレイン領域４４２、４４３を具備する。前記半導体層４４０はＭＩＣ法やＭＩＬＣ法に比べて非晶質シリコン層に拡散する金属触媒の濃度を低濃度に制御することができるＳＧＳ法により結晶化することが望ましい。
前記半導体層４４０のチャネル領域４４１には前記半導体層４４０の表面から垂直方向に１５０Å内で前記金属触媒の濃度が６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在する。前記第１実施形態で見たように、図２及び図３Ａ、図３Ｂを参照すると、単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）がＥ−１３Ａ／μｍのオーダーまたはそれ以下を維持することができる電気的特性が優れた薄膜トランジスタを製造するためには半導体層のチャネル領域に存在する金属触媒の濃度を６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下に制御しなければならなくて、特に半導体層の表面から垂直方向に１５０Å内に存在する金属触媒の濃度を６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下に制御しなければならない。
続いて、前記半導体層４４０上に前記ソース／ドレイン領域４４２、４４３と電気的に連結されるソース／ドレイン電極４６２、４６３が位置する。この時前記半導体層４４０と前記ソース／ドレイン電極４６２、４６３間にオーミックコンタクト層４５０を位置することができる。前記オーミックコンタクト層４５０は不純物がドーピングされた非晶質シリコン膜とすることが可能である。
これによって、本発明の第２実施形態による薄膜トランジスタは完成される。
図５は本発明の一実施形態による薄膜トランジスタを含む有機電界発光表示装置の断面図である。
図５を参照すると、前記本発明の図１の実施形態による薄膜トランジスタを含む前記基板１００全面に絶縁膜５１０を形成する。前記絶縁膜５１０は無機膜であるシリコン酸化膜、シリコン窒化膜またはスピンオンガラス膜の中から選択されるいずれか一つ、または有機膜であるポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）またはアクリレート（ａｃｒｙｌａｔｅ）のうちから選択されるいずれか一つで形成することができる。また前記無機膜と前記有機膜の積層構造で形成することもできる。
前記絶縁膜５１０をエッチングして前記ソースまたはドレイン電極１６２、１６３を露出させるビアホールを形成する。前記ビアホールを介して前記ソースまたはドレイン電極１６２、１６３のうちいずれか一つと連結される第１電極５２０を形成する。前記第１電極５２０はアノードまたはカソードで形成することができる。前記第１電極５２０がアノードである場合、前記アノードはＩＴＯ、ＩＺＯまたはＩＴＺＯのうちからいずれか一つで構成された透明導電膜で形成することができ、カソードである場合前記カソードはＭｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはこれらの合金を用いて形成することができる。
続いて、前記第１電極５２０上に前記第１電極５２０の表面一部を露出させる開口部を有する画素定義膜５３０を形成して、前記露出した第１電極５２０上に発光層を含む有機膜層５４０を形成する。前記有機膜層５４０はさらに、正孔注入層、正孔輸送層、正孔抑制層、電子抑制層、電子注入層及び電子輸送層で構成された群から選択される一つまたは複数の層を含むことができる。続いて、前記有機膜層５４０上に第２電極５５０を形成する。これによって本発明の一実施形態による有機電界発光表示装置を完成する。
したがって、本発明の実施形態による薄膜トランジスタ及び有機電界発光表示装置の半導体層のチャネル領域には半導体層の表面から１５０Åまで結晶化のための金属触媒の濃度が６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在することで、単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が４．０Ｅ−１３Ａ／μｍ以下になり、薄膜トランジスタがディスプレイに用いられる時優れた電気的特性を有することができる。
本発明の第１実施形態による薄膜トランジスタを説明するための断面図である。 金属触媒を利用して結晶化した半導体層において、特に半導体層のチャネル領域に存在する金属触媒の濃度による漏れ電流特性を示したグラフである。 図２で単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が４．０Ｅ−１３Ａ／μｍ以下になる薄膜トランジスタにおいて、表面濃度測定装置を利用して半導体層の表面から垂直方向に各深さに該当する金属触媒の濃度値を示した表である。 前記濃度値を深さによって示したグラフである。 本発明の第２実施形態による薄膜トランジスタを説明するための断面図である。 本発明の一実施形態による薄膜トランジスタを含む有機電界発光表示装置を説明するための断面図である。
符号の説明
１００、４００ 基板
１１０、４１０ バッファー層
１２０、４４０ 半導体層
１３０、４３０ ゲート絶縁膜
１４０、４２０ ゲート電極
１５０ 層間絶縁膜
１６２、１６３、４６２、４６３ ソース／ドレイン電極
５１０ 絶縁膜
５２０ 第１電極
５３０ 画素定義膜
５４０ 有機膜層
５５０ 第２電極

Claims (12)

  1. 基板と；
    前記基板上に位置して、チャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層と；
    前記半導体層の一定領域に対応するように位置するゲート電極と；
    前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜；及び
    前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を含み、
    前記半導体層のチャネル領域には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在し、且つ前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が前記半導体層の表面から遠くなるほど増加する濃度勾配を有することを特徴とする薄膜トランジスタ。
  2. 前記半導体層はＳＧＳ結晶化法によって結晶化したことを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記薄膜トランジスタは単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が０より大きく４．０Ｅ−１３Ａ／μｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
  4. 基板を形成して、
    前記基板上にチャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層を形成して、
    前記半導体層の一定領域に対応するように位置するゲート電極を形成して、
    前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜を形成して、
    前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を形成することを含み、
    前記半導体層のチャネル領域には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在するように、且つ前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が前記半導体層の表面から遠くなるほど増加する濃度勾配を有するように形成することを特徴とする薄膜トランジスタの製造方法。
  5. 前記半導体層はＳＧＳ結晶化法によって結晶化することを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
  6. 前記薄膜トランジスタは単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が０より大きく４．０Ｅ−１３Ａ／μｍ以下になるように形成することを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
  7. 基板と；
    前記基板上に位置して、チャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層と；
    前記半導体層のチャネル領域に対応するように位置するゲート電極と；
    前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜と；
    前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極と；
    前記ソース／ドレイン電極と電気的に連結される第１電極と；
    前記第１電極上に位置する発光層を含む有機膜層；及び
    前記有機膜層上に位置する第２電極を含み、
    前記半導体層のチャネル領域には前記半導体層の表面から１５０Åまで前記金属触媒の濃度が６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在し、且つ前記半導体層の表面から１５０Åまで前記金属触媒の濃度が前記半導体層の表面から遠くなるほど増加する濃度勾配を有することを特徴とする有機電界発光表示装置。
  8. 前記半導体層はＳＧＳ結晶化法によって結晶化したことを特徴とする請求項７に記載の有機電界発光表示装置。
  9. 前記薄膜トランジスタは単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が０より大きく４．０Ｅ−１３Ａ／μｍ以下であることを特徴とする請求項７に記載の有機電界発光表示装置。
  10. 基板を形成して、
    前記基板上にチャネル領域及びソース／ドレイン領域を含み、金属触媒を利用して結晶化した半導体層を形成して、
    前記半導体層の一定領域に対応するように位置するゲート電極を形成して、
    前記半導体層と前記ゲート電極を絶縁させるために前記ゲート電極と前記半導体層間に位置するゲート絶縁膜を形成して、
    前記半導体層のソース／ドレイン領域に電気的に連結されるソース／ドレイン電極を形成して、
    前記ソース／ドレイン電極と電気的に連結される第１電極を形成して、
    前記第１電極上に発光層を含む有機膜層を形成して、
    前記有機膜層上に第２電極を形成することを含み、
    前記半導体層のチャネル領域には前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が０より大きく６．５×Ｅ１７ａｔｏｍｓ／ｃｍ３以下で存在するように、且つ前記半導体層の表面から垂直方向に１５０Å内で前記金属触媒の濃度が前記半導体層の表面から遠くなるほど増加する濃度勾配を有するように形成することを特徴とする有機電界発光表示装置の製造方法。
  11. 前記半導体層はＳＧＳ結晶化法によって結晶化することを特徴とする請求項１０に記載の有機電界発光表示装置の製造方法。
  12. 前記薄膜トランジスタは単位長さ１μｍ当たり漏れ電流値Ｉｏｆｆ（Ａ／μｍ）が０より大きく４．０Ｅ−１３Ａ／μｍ以下になるように形成することを特徴とする請求項１０に記載の有機電界発光表示装置の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8784189B2 (en) 2009-06-08 2014-07-22 Cfph, Llc Interprocess communication regarding movement of game devices
US8613671B2 (en) * 2009-06-08 2013-12-24 Cfph, Llc Data transfer and control among multiple computer devices in a gaming environment
US8287386B2 (en) * 2009-06-08 2012-10-16 Cfph, Llc Electrical transmission among interconnected gaming systems
US8771078B2 (en) 2009-06-08 2014-07-08 Cfph, Llc Amusement device including means for processing electronic data in play of a game of chance
US8419535B2 (en) * 2009-06-08 2013-04-16 Cfph, Llc Mobile playing card devices
US8545328B2 (en) * 2009-06-08 2013-10-01 Cfph, Llc Portable electronic charge device for card devices
US8545327B2 (en) * 2009-06-08 2013-10-01 Cfph, Llc Amusement device including means for processing electronic data in play of a game in which an outcome is dependant upon card values
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101082254B1 (ko) * 2009-11-04 2011-11-09 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
WO2011077925A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
CN105353551A (zh) * 2009-12-28 2016-02-24 株式会社半导体能源研究所 液晶显示装置及电子设备
WO2011111549A1 (en) 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101137391B1 (ko) * 2010-03-24 2012-04-20 삼성모바일디스플레이주식회사 박막 트랜지스터를 갖는 기판, 이를 제조하는 방법, 및 상기 박막 트랜지스터를 갖는 기판을 구비하는 유기 발광 표시 장치
KR101041147B1 (ko) 2010-04-07 2011-06-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치
KR101720533B1 (ko) * 2010-08-31 2017-04-03 삼성디스플레이 주식회사 다결정 실리콘층의 제조 방법, 상기 다결정 실리콘층 제조 방법을 포함하는 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 및 상기 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
TWI453835B (zh) 2012-01-11 2014-09-21 Chunghwa Picture Tubes Ltd 畫素結構及其製作方法
US9601557B2 (en) * 2012-11-16 2017-03-21 Apple Inc. Flexible display
US10271518B2 (en) * 2014-01-17 2019-04-30 John S Greeson Sensing mat for an animal treatment system
US20150209654A1 (en) 2013-11-12 2015-07-30 Deq Systems Corp. Reconfigurable playing cards and game display devices
US9600112B2 (en) 2014-10-10 2017-03-21 Apple Inc. Signal trace patterns for flexible substrates
KR102708773B1 (ko) 2016-12-26 2024-09-23 엘지디스플레이 주식회사 플렉서블 표시장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3980298B2 (ja) 1993-11-12 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
TW280943B (ja) * 1994-07-15 1996-07-11 Sharp Kk
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3472024B2 (ja) * 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3939399B2 (ja) * 1997-07-22 2007-07-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP4176362B2 (ja) * 2001-03-16 2008-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) * 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP3608613B2 (ja) * 2001-03-28 2005-01-12 株式会社日立製作所 表示装置
KR100425156B1 (ko) 2001-05-25 2004-03-30 엘지.필립스 엘시디 주식회사 다결정화 방법과 이를 이용한 액정표시장치 제조방법
JP2003100633A (ja) 2001-09-25 2003-04-04 Sharp Corp 半導体装置の製造方法および半導体装置
JP2004104110A (ja) 2002-08-22 2004-04-02 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及びその作製方法
CN100449779C (zh) 2002-10-07 2009-01-07 株式会社半导体能源研究所 半导体器件及其制造方法
JP2003197529A (ja) * 2002-12-13 2003-07-11 Sharp Corp 半導体装置
KR100579179B1 (ko) 2004-06-09 2006-05-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100666564B1 (ko) * 2004-08-04 2007-01-09 삼성에스디아이 주식회사 박막트랜지스터의 제조 방법
KR100611766B1 (ko) * 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR100659758B1 (ko) 2004-09-22 2006-12-19 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
US7683373B2 (en) * 2004-10-05 2010-03-23 Samsung Mobile Display Co., Ltd. Thin film transistor and method of fabricating the same

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