TWI677989B

TWI677989B - 半導體裝置及其製造方法

Info

Publication number: TWI677989B
Application number: TW103130826A
Authority: TW
Inventors: 小林由幸; Yoshiyuki Kobayashi; 松林大介; Daisuke Matsubayashi
Original assignee: 日商半導體能源研究所股份有限公司; Semiconductor Energy Laboratory Co., Ltd.
Priority date: 2013-09-19
Filing date: 2014-09-05
Publication date: 2019-11-21
Also published as: KR20150032628A; JP2015084413A; JP6532992B2; US20150076493A1; US9443934B2; TW201515230A; JP2019135794A; JP2018191004A; JP6377470B2

Abstract

本發明的一個方式的目的之一是提供一種具有高場效移動率的電晶體。另外，本發明的一個方式的目的之一是提供一種電特性穩定的電晶體。另外，本發明的一個方式的目的之一是提供一種關閉時(非導通時)的電流小的電晶體。另外，本發明的一個方式的目的之一是提供一種包括該電晶體的半導體裝置。本發明的一個方式是一種半導體裝置，包括：半導體；具有與半導體的頂面接觸的區域及與半導體的側面接觸的區域的源極電極和汲極電極；具有與半導體接觸的區域的閘極絕緣膜；以及具有隔著閘極絕緣膜與半導體相對的區域的閘極電極，其中，半導體不與源極電極和汲極電極接觸的區域的通道寬度方向的長度短於半導體與源極電極和汲極電極接觸的區域的通道寬度方向的長度。

Description

半導體裝置及其製造方法

本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。另外，本發明的一個方式係關於一種半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器。另外，係關於一種半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器的製造方法。或者，係關於一種半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器的驅動方法。尤其是，本發明的一個方式係關於一種包含氧化物半導體的半導體裝置、顯示裝置或發光裝置。

注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。

作為用於電晶體的半導體的矽，根據用途分別使用非晶矽或多晶矽。例如，當應用於構成大型的顯示裝置的電晶體時，較佳為使用已確立了大面積基板上的形成技術的非晶矽。另一方面，當應用於構成一體地形成有驅動電路的高功能的顯示裝置的電晶體時，較佳為使用可以製造具有高場效移動率的電晶體的多晶矽。作為多晶矽的形成方法，已知藉由對非晶矽進行高溫下的加熱處理或雷射處理來形成的方法。

近年來，氧化物半導體受到關注。例如，已公開了使用包含銦、鎵及鋅的非晶氧化物半導體的電晶體(參照專利文獻1)。

氧化物半導體可以利用濺射法等形成，所以可以用於構成大型顯示裝置的電晶體的通道形成區。另外，使用氧化物半導體的電晶體具有高場效移動率，所以可以實現一體地形成有驅動電路的高功能的顯示裝置。另外，因為可以改良使用非晶矽的電晶體的生產設備的一部分而進行利用，所以還具有可以抑制設備投資的優點。

已知使用氧化物半導體的電晶體的洩漏電流在非導通狀態下極小。例如，公開了一種應用了使用氧化物半導體的電晶體的洩漏特性的低耗電的CPU等(參照專利文獻2)。

此外，還公開了藉由使用由半導體而成的活性層構成阱型電勢可以得到具有高場效移動率的電晶體(參照專利文獻3)。

[專利文獻1]日本專利申請公開第2006-165528號公報

[專利文獻2]日本專利申請公開第2012-257187號公報

[專利文獻3]日本專利申請公開第2012-59860號公報

本發明的一個方式的課題之一是提供一種具有高場效移動率的電晶體。另外，本發明的一個方式的課題之一是提供一種電特性穩定的電晶體。另外，本發明的一個方式的課題之一是提供一種關閉時(非導通時)的電流小的電晶體。另外，本發明的一個方式的課題之一是提供一種包括該電晶體的半導體裝置。另外，本發明的一個方式的課題之一是提供一種新穎的半導體裝置。

注意，上述課題的記載不妨礙其他課題的存在。此外，本發明的一個方式並不需要解決所有上述課題。另外，從說明書、圖式、申請專利範圍等的記載這些課題以外的課題是顯然的，而可以從說明書、圖式、申請專利範圍等的記載中抽出這些以外的課題。

本發明的一個方式是一種半導體裝置，包括：半導體；具有與半導體的頂面接觸的區域及與半導體的側面接觸的區域的源極電極和汲極電極；具有與半導體接觸的區域的閘極絕緣膜；以及具有隔著閘極絕緣膜與半導體相對的區域的閘極電極，其中，半導體不與源極電極和汲極電極接觸的區域的通道寬度方向的長度短於半導體與源極電極和汲極電極接觸的區域的通道寬度方向的長度。

本發明的一個方式是上述半導體裝置，其中，半導體不與源極電極和汲極電極接觸的區域比半導體與源極電極和汲極電極接觸的區域薄。

本發明的一個方式是上述半導體裝置，其中，半導體是氧化物半導體。

本發明的一個方式是一種半導體裝置的製造方法，該半導體裝置包括：半導體；具有與半導體的頂面接觸的區域及與半導體的側面接觸的區域的源極電極和汲極電極；具有與半導體接觸的區域的閘極絕緣膜；以及具有隔著閘極絕緣膜與半導體相對的區域的閘極電極，作為該半導體裝置的製造方法包括：藉由在形成覆蓋半導體的導電膜之後在半導體上分割導電膜，形成具有與半導體的頂面接觸的區域及與半導體的側面接觸的區域的源極電極和汲極電極的步驟，將源極電極和汲極電極用作遮罩，使半導體不與源極電極和汲極電極接觸的區域的厚度薄且該區域的通道寬度方向的長度短。

本發明的一個方式可以提供一種具有高場效移動率的電晶體。另外，本發明的一個方式可以提供一種電特性穩定的電晶體。另外，本發明的一個方式可以提供一種關閉時的電流小的電晶體。另外，本發明的一個方式可以提供一種包括該電晶體的半導體裝置。另外，本發明的一個方式可以提供一種新穎的半導體裝置等。注意，上述效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不需要具有所有上述效果。另外，從說明書、圖式、申請專利範圍等的記載這些效果以外的效果是顯然的，而可以從說明書、圖式、申請專利範圍等的記載中抽出這些以外的效果。

10‧‧‧電子槍室

12‧‧‧光學系統

14‧‧‧樣本室

16‧‧‧光學系統

18‧‧‧拍攝裝置

20‧‧‧觀察室

22‧‧‧膠片室

24‧‧‧電子

28‧‧‧物質

32‧‧‧螢光板

102‧‧‧絕緣膜

104‧‧‧導電膜

106a‧‧‧氧化物半導體層

106b‧‧‧氧化物半導體層

107‧‧‧氧化物半導體層

112‧‧‧絕緣膜

116a‧‧‧導電膜

116b‧‧‧導電膜

400‧‧‧基板

402‧‧‧絕緣膜

404‧‧‧導電膜

406‧‧‧半導體

406a‧‧‧氧化物半導體層

406b‧‧‧氧化物半導體層

406c‧‧‧氧化物半導體層

407‧‧‧氧化物半導體層

412‧‧‧絕緣膜

416a‧‧‧導電膜

416b‧‧‧導電膜

418‧‧‧絕緣膜

600‧‧‧基板

602‧‧‧絕緣膜

604‧‧‧導電膜

606‧‧‧半導體

612‧‧‧絕緣膜

614‧‧‧導電膜

616a‧‧‧導電膜

616b‧‧‧導電膜

800‧‧‧RFID標籤

801‧‧‧通信器

802‧‧‧天線

803‧‧‧無線信號

804‧‧‧天線

805‧‧‧整流電路

806‧‧‧恆壓電路

807‧‧‧解調變電路

808‧‧‧調變電路

809‧‧‧邏輯電路

810‧‧‧記憶體電路

811‧‧‧ROM

901‧‧‧外殼

902‧‧‧外殼

903‧‧‧顯示部

904‧‧‧顯示部

905‧‧‧麥克風

906‧‧‧揚聲器

907‧‧‧操作鍵

908‧‧‧觸控筆

911‧‧‧外殼

912‧‧‧外殼

913‧‧‧顯示部

914‧‧‧顯示部

915‧‧‧連接部

916‧‧‧操作鍵

921‧‧‧外殼

922‧‧‧顯示部

923‧‧‧鍵盤

924‧‧‧指向裝置

931‧‧‧外殼

932‧‧‧冷藏室門

933‧‧‧冷凍室門

941‧‧‧外殼

942‧‧‧外殼

943‧‧‧顯示部

944‧‧‧操作鍵

945‧‧‧透鏡

946‧‧‧連接部

951‧‧‧車體

952‧‧‧車輪

953‧‧‧儀表板

954‧‧‧燈

1189‧‧‧ROM介面

1190‧‧‧基板

1191‧‧‧ALU

1192‧‧‧ALU控制器

1193‧‧‧指令解碼器

1194‧‧‧中斷控制器

1195‧‧‧時序控制器

1196‧‧‧暫存器

1197‧‧‧暫存器控制器

1198‧‧‧匯流排介面

1199‧‧‧ROM

1200‧‧‧記憶元件

1201‧‧‧電路

1202‧‧‧電路

1203‧‧‧開關

1204‧‧‧開關

1206‧‧‧邏輯元件

1207‧‧‧電容元件

1208‧‧‧電容元件

1209‧‧‧電晶體

1210‧‧‧電晶體

1213‧‧‧電晶體

1214‧‧‧電晶體

1220‧‧‧電路

2100‧‧‧電晶體

2200‧‧‧電晶體

2201‧‧‧絕緣膜

2202‧‧‧導電膜

2203‧‧‧導電膜

2204‧‧‧絕緣膜

2205‧‧‧導電膜

2206‧‧‧導電膜

2207‧‧‧絕緣膜

2211‧‧‧半導體基板

2212‧‧‧絕緣層

2213‧‧‧閘極電極

2214‧‧‧閘極絕緣膜

2215‧‧‧源極區及汲極區

3001‧‧‧佈線

3002‧‧‧佈線

3003‧‧‧佈線

3004‧‧‧佈線

3005‧‧‧佈線

3200‧‧‧電晶體

3300‧‧‧電晶體

3400‧‧‧電容元件

4000‧‧‧RFID標籤

5000‧‧‧基板

5001‧‧‧像素部

5002‧‧‧掃描線驅動電路

5003‧‧‧掃描線驅動電路

5004‧‧‧信號線驅動電路

5010‧‧‧電容佈線

5012‧‧‧閘極佈線

5013‧‧‧閘極佈線

5014‧‧‧源極電極或汲極電極

5016‧‧‧電晶體

5017‧‧‧電晶體

5018‧‧‧液晶元件

5019‧‧‧液晶元件

5020‧‧‧像素

5021‧‧‧開關電晶體

5022‧‧‧驅動電晶體

5023‧‧‧電容元件

5024‧‧‧發光元件

5025‧‧‧信號線

5026‧‧‧掃描線

5027‧‧‧電源線

5028‧‧‧共用電極

8000‧‧‧表示模組

8001‧‧‧上蓋

8002‧‧‧下蓋

8003‧‧‧FPC

8004‧‧‧觸控面板

8005‧‧‧FPC

8006‧‧‧單元

8007‧‧‧背光單元

8008‧‧‧光源

8009‧‧‧框架

8010‧‧‧印刷電路板

8011‧‧‧電池

在圖式中：圖1A至圖1C是示出根據本發明的一個方式的電晶體的俯視圖及剖面圖；圖2A和圖2B是示出根據本發明的一個方式的電晶體的俯視圖及剖面圖；圖3A和圖3B是示出根據本發明的一個方式的電晶體的俯視圖及剖面圖；圖4A和圖4B是示出根據本發明的一個方式的電晶體的俯視圖及剖面圖；圖5A至圖5C是示出根據本發明的一個方式的電晶體的俯視圖及剖面圖；圖6A和圖6B是示出根據本發明的一個方式的電晶體的俯視圖及剖面圖；圖7A至圖7D是示出根據本發明的一個方式的半導體裝置的剖面圖及電路圖；圖8A和圖8B是根據本發明的一個方式的記憶體裝置的電路圖；圖9是根據本發明的一個方式的RFID標籤的塊圖；圖10A至圖10F是示出根據本發明的一個方式的RFID標籤的使用例子的圖；圖11是示出根據本發明的一個方式的CPU的塊圖；圖12是根據本發明的一個方式的記憶元件的電路圖；圖13A至圖13C是根據本發明的一個方式的顯示裝置的俯視圖及電路圖；圖14是說明根據本發明的一個方式的顯示模組的圖；圖15A至圖15F是示出根據本發明的一個方式的電子裝置的圖；圖16A和圖16B是示出用於計算的結構的圖；圖17A和圖17B是示出藉由計算得到的Vg-Id特性的圖；圖18是示出藉由計算得到的電流密度的分佈的圖；圖19A和圖19B是示出氧化物半導體的奈米束電子繞射圖案的圖；圖20A和圖20B是示出穿透式電子繞射測定裝置的一個例子的圖；圖21是示出根據穿透式電子繞射測定的結構解析的一個例子的圖。

將參照圖式詳細地說明本發明的實施方式及實施例。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同目標的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。

注意，在圖式中，有時為了清楚瞭解而誇大尺寸、膜(層)的厚度或區域。

另外，電壓大多指某個電位與標準電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓改稱為電位。

另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書中的序數詞不表示特定發明的事項的固有名稱。

注意，例如當導電性充分低時，有時即使表示為“半導體”也具有“絕緣體”的特性。此外，“半導體”和 “絕緣體”的境界不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。

另外，例如當導電性充分高時，有時即使表示為“半導體”也具有“導電體”的特性。此外，“半導體”和“導電體”的境界不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。

注意，半導體的雜質例如是構成半導體的主要成分之外的物質。例如，濃度為低於0.1atomic%的元素是雜質。有時由於包含雜質而例如導致半導體的DOS(Density of State：態密度)變高、載子移動率降低或結晶性降低等。在半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第一族元素、第二族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等，特別是，例如有氫(包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在氧化物半導體中，有時例如氫等雜質的混入導致氧缺損的產生。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有氧、除了氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。

〈電晶體的結構〉

下面說明根據本發明的一個方式的電晶體的結構。

(電晶體結構1〉

圖1A及圖1B是本發明的一個方式的電晶體的俯視圖及剖面圖。圖1A是俯視圖，而圖1B是對應於圖1A所示的點劃線A1-A2及點劃線A3-A4的剖面圖。注意，在圖1A的俯視圖中，為了明確起見而省略一部分的構成要素進行圖示。

圖1A及圖1B所示的電晶體包括：基板400上的具有凸部的絕緣膜402；絕緣膜402的凸部上的半導體406；與半導體406的頂面及側面接觸的導電膜416a及導電膜416b；半導體406、導電膜416a及導電膜416b上的絕緣膜412；與絕緣膜412的頂面接觸且與半導體406的頂面及側面相對的導電膜404；以及導電膜416a、導電膜416b及導電膜404上的絕緣膜418。另外，絕緣膜402也可以不包括凸部。導電膜404用作電晶體的閘極電極。此外，絕緣膜412被用作電晶體的閘極絕緣膜。此外，導電膜416a及導電膜416b用作電晶體的源極電極及汲極電極。

如圖1B所示，半導體406與導電膜416a及導電膜416b重疊的區域比半導體406不與導電膜416a及導電膜416b重疊的區域厚。也就是說，半導體406不與導電膜416a及導電膜416b重疊的區域比半導體406與導電膜416a及導電膜416b重疊的區域薄。

此外，半導體406與導電膜416a及導電膜416b重疊的區域的點劃線A3-A4方向的長度長於半導體406不與導電膜416a及導電膜416b重疊的區域的點劃線A3-A4方向的長度。也就是說，半導體406不與導電膜416a及導電膜416b重疊的區域的點劃線A3-A4方向的長度短於半導體406與導電膜416a及導電膜416b重疊的區域的點劃線A3-A4方向的長度。

另外，當著眼於電晶體的通道形成區時，可以將點劃線A3-A4方向稱為通道寬度方向。通道寬度方向也可以被稱為短邊方向、寬度方向或橫向。同樣地，也可以將點劃線A1-A2方向稱為通道長度方向。通道寬度方向也可以被稱為長邊方向或縱向。

另外，通道長度是指俯視圖中的在半導體與閘極電極重疊的區域中的源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間的距離。也就是說，在圖1A中，通道長度是指在半導體406與導電膜404重疊的區域中的導電膜416a與導電膜416b之間的距離。通道寬度是指在半導體與閘極電極重疊的區域中的源極與汲極平行地相對的長度。也就是說，在圖1A中，通道寬度是指在半導體406與導電膜404重疊的區域中的導電膜416a與導電膜416b平行地相對的長度。

如上所述，圖1A至圖1C所示的半導體為如下形狀：與導電膜416a及導電膜416b接觸的區域較大且不與導電膜416a及導電膜416b接觸的區域(通道形成區)較小的形狀(啞鈴狀、葫蘆狀)。因此，半導體具有如下形狀：容易使來自閘極電極的電場施加到整個通道形成區且能夠減小對源極電極及汲極電極的接觸電阻的形狀。也就是說，圖1A至圖1C所示的電晶體是如下電晶體：因為導通時的電阻(也稱為通態(on-state)電阻)低所以通態電流高，並且因為非導通時的電阻(也稱為關態(off-state)電阻)高所以關態電流低的電晶體。

此外，可以由導電膜404的電場電圍繞半導體406(將由導電膜的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在半導體406的整體(塊內)形成通道。在s-channel結構中可以使大電流流在電晶體的源極-汲極間，來可以得到高通態電流(on-state current)。

由於得到高通態電流，因此s-channel結構可以說是適合於微型化了的電晶體的結構。因為可以使電晶體微型化，所以具有該電晶體的半導體裝置可以實現高集成度及高密度化。例如，較佳為將電晶體的通道長度設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並且較佳為將電晶體的通道寬度設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。

另外，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)。

或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)與半導體406等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)接觸。或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)與半導體406等半導體的至少一部分(或全部)接觸。

或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)與半導體406等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)電連接。或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)與半導體406等半導體的至少一部分(或全部)電連接。

或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的附近。或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的至少一部分(或全部)的附近。

或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的橫方向上。或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的至少一部分(或全部)的橫方向上。

或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的斜上方。或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的至少一部分(或全部)的斜上方。

或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的上方。或者，導電膜416a(或/及導電膜416b)的至少一部分(或全部)設置在半導體406等半導體的至少一部分(或全部)的上方。

對於基板400沒有大的限制。例如，也可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板、穩定鋯基板(氧化釔穩定氧化鋯基板等)等。此外，也可以使用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板400。

作為絕緣膜402，例如可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣膜形成單層或疊層。

作為半導體406，可以使用：矽膜或鍺膜等第 14族半導體膜；碳化矽膜、矽化鍺膜、砷化鎵膜、磷化銦膜、硒化鋅膜、硫化鎘膜或氧化物半導體膜等化合物半導體膜；或者有機半導體膜等。半導體406可以是單層或疊層。

注意，作為半導體406，較佳為使用氧化物半導體。將在後面說明氧化物半導體的具體例子。

作為導電膜416a及導電膜416b，例如可以使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭及鎢中的一種以上的導電膜形成單層或疊層。

作為絕緣膜412，例如可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣膜形成單層或疊層。

作為導電膜404，例如可以使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭及鎢中的一種以上的導電膜形成單層或疊層。

作為絕緣膜418，例如可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣膜形成單層或疊層。

絕緣膜402具有防止雜質從基板400擴散的功能。在此，在半導體406是氧化物半導體時，絕緣膜402可以具有對半導體406供應氧的功能。因此，絕緣膜402較佳是包含氧的絕緣膜。例如，絕緣膜402更佳是包含比化學計量組成多的氧的絕緣膜。

〈氧化物半導體〉

下面詳細說明能夠應用於半導體406的氧化物半導體。

能夠應用於半導體406的氧化物半導體是包含銦的氧化物。氧化物例如在包含銦的情況下具有高載子移動率(電子移動率)。另外，氧化物半導體較佳為包含元素M。元素M較佳為鋁、鎵、釔或錫等。作為可以應用於元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。例如，元素M與氧之間的鍵能高。元素M例如增大氧化物的能隙。此外，氧化物半導體較佳為包含鋅。氧化物在包含鋅時例如容易被晶化。

注意，氧化物半導體不侷限於包含銦的氧化物。氧化物半導體例如也可以為鋅錫氧化物、鎵錫氧化物。

氧化物半導體使用能隙寬的氧化物。氧化物半導體的能隙例如為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。

下面，說明氧化物半導體中的雜質的影響。為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度而實現低載子密度化及高度純化是有效的。氧化物半導體的載子密度小於1×10¹⁷個/cm³、小於1×10¹⁵個/cm³或小於1×10¹³個/cm³。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近的膜中的雜質濃度。

例如，氧化物半導體中的矽有時成為載子陷阱或載子發生源。因此，將氧化物半導體與絕緣膜402之間的利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)分析測定出的矽濃度設定為小於1×10¹⁹atoms/cm³、較佳為小於5×10¹⁸atoms/cm³、更佳為小於2×10¹⁸atoms/cm³。另外，將氧化物半導體與絕緣膜412之間的利用SIMS測定出的矽濃度設定為小於1×10¹⁹atoms/cm³、較佳為小於5×10¹⁸atoms/cm³、更佳為小於2×10¹⁸atoms/cm³。

另外，當氧化物半導體含有氫時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體中的氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，當氧化物半導體中含有氮時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體中的氮濃度設定為小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

另外，為了降低氧化物半導體中的氫濃度，較佳為降低絕緣膜402中的氫濃度。將利用SIMS測定出的絕緣膜402中的氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，為了降低氧化物半導體中的氮濃度，較佳為降低絕緣膜402中的氮濃度。將利用SIMS測定出的絕緣膜402中的氮濃度設定為小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

另外，為了降低氧化物半導體中的氫濃度，較佳為降低絕緣膜412中的氫濃度。將利用SIMS測定出的絕緣膜412中的氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，為了降低氧化物半導體中的氮濃度，較佳為降低絕緣膜412中的氮濃度。將利用SIMS測定出的絕緣膜412中的氮濃度設定為小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

下面，對氧化物半導體的結構進行說明。

氧化物半導體大致分為非單晶氧化物半導體和單晶氧化物半導體。非單晶氧化物半導體包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體及非晶氧化物半導體等。

首先，對CAAC-OS進行說明。

CAAC-OS是包含多個結晶部的氧化物半導體之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。

在CAAC-OS的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。

根據從大致平行於樣本面的方向觀察的CAAC-OS的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS的面(也稱為被形成面)或CAAC-OS的頂面的凸凹的形狀並以平行於CAAC-OS的被形成面或頂面的方式排列。

另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。

另外，在CAAC-OS的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點(參照圖19A)。

由剖面TEM影像及平面TEM影像可知，CAAC-OS的結晶部具有配向性。

使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO₄結晶的CAAC-OS時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO₄結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS的被形成面或頂面的方向。

在本說明書中，六方晶系包括三方晶系和菱方晶系。

另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO₄結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(φ軸)旋轉樣本的條件下進行分析(φ掃描)。當該樣本是InGaZnO₄的單晶氧化物半導體時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS時，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能觀察到明確的峰值。

由上述結果可知，在具有c軸配向性的 CAAC-OS中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。

注意，結晶部在形成CAAC-OS或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS的被形成面或頂面的法線向量。

此外，CAAC-OS中的結晶度不一定均勻。例如，當CAAC-OS的結晶部是由CAAC-OS的頂面附近的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS中的結晶度根據區域而不同。

注意，當利用out-of-plane法分析包括InGaZnO₄結晶的CAAC-OS時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。

CAAC-OS是雜質濃度低的氧化物半導體。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體的主要成分以外的元素。尤其是，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧而打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(分子半徑)大，所以如果其被包含在氧化物半導體內，也會打亂氧化物半導體的原子排列，導致結晶性下降。此外，包含在氧化物半導體中的雜質有時會成為載子陷阱或載子發生源。

另外，CAAC-OS是缺陷態密度低的氧化物半導體。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或者藉由俘獲氫而成為載子發生源。

將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。在高純度本質或實質上高純度本質的氧化物半導體中載子發生源少，所以可以降低載子密度。因此，使用該氧化物半導體的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體具有很少的載子陷阱。因此，使用該氧化物半導體的電晶體的電特性變動小，而成為可靠性高的電晶體。注意，被氧化物半導體的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。所以，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體的電特性有時不穩定。

此外，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性變動小。

接著，對微晶氧化物半導體進行說明。

在微晶氧化物半導體的TEM影像中，有時無法明確地確認到結晶部。微晶氧化物半導體中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將1nm以上且10nm以下或1nm以上且3nm以下的微晶稱為奈米晶(nc：nanocrystal)。並且，將包含奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor)。另外，例如在nc-OS的TEM影像中，有時無法明確地確認到晶界。

在nc-OS的微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中原子排列具有週期性。另外，nc-OS在不同的結晶部之間觀察不到結晶定向的規律性。因此，在整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，在利用使用其直徑大於結晶部的X射線的XRD裝置藉由out-of-plane法對nc-OS進行結構分析時，檢測不出表示結晶面的峰值。此外，在使用其束徑大於結晶部(例如，50nm以上)的電子束獲得的nc-OS的選區電子繞射圖案中，觀察到光暈圖案。另一方面，在進行使用其束徑近於或小於結晶部的電子束獲得的nc-OS的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。

(參照圖19B)

nc-OS是其規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，nc-OS在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。

注意，氧化物半導體例如也可以包括非晶氧化物半導體、微晶氧化物半導體和CAAC-OS中的兩種以上。

在氧化物半導體具有多個結構時，有時藉由利用奈米束電子繞射可以進行結構分析。

圖20A示出一種透過電子繞射測量裝置，包括：電子槍室10；電子槍室10下的光學系統12；光學系統12下的樣本室14；樣本室14下的光學系統16；光學系統16下的觀察室20；設置在觀察室20的拍攝裝置18；以及觀察室20下的膠片室22。以朝向觀察室20的內部的方式設置拍攝裝置18。另外，該透過電子繞射測量裝置也可以不包括膠片室22。

此外，圖20B示出圖20A所示的透過電子繞射測量裝置內部的結構。在透過電子繞射測量裝置內部中，從設置在電子槍室10的電子槍發射的電子藉由光學系統12照射到配置在樣本室14中的物質28。穿過物質28的電子藉由光學系統16入射到設置在觀察室20內部的螢光板32中。在螢光板32中，藉由呈現對應於所入射的電子的強度的圖案，可以測量透過電子繞射圖案。

因為拍攝裝置18朝向螢光板32地設置，所以可以拍攝呈現在螢光板32的圖案。穿過拍攝裝置18的透鏡的中間部及螢光板32的中間部的直線與螢光板32的頂面所形成的角度例如為15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。該角度越小，由拍攝裝置18拍攝的透過電子繞射圖案的應變越大。但是，如果預先知道該角度，則能夠校正所得到的透過電子繞射圖案的應變。另外，有時也可以將拍攝裝置18設置在膠片室22。例如，也可以以與電子24的入射方向相對的方式將拍攝裝置18設置在膠片室22中。在此情況下，可以從螢光板32的背面拍攝應變少的透過電子繞射圖案。

樣本室14設置有用來固定樣本的物質28的支架。支架具有使穿過物質28的電子透過的結構。例如，支架也可以具有將物質28移動到X軸、Y軸、Z軸等的功能。支架的移動功能例如可以具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的範圍中移動的精度。至於這些範圍，可以根據物質28的結構設定最合適的範圍。

接著，說明使用上述透過電子繞射測量裝置測量物質的透過電子繞射圖案的方法。

例如，如圖20B所示，藉由改變物質中的奈米束的電子24的照射位置(掃描物質中的奈米束的電子24)，可以確認到物質的結構逐漸地產生變化的情況。此時，如果物質28是CAAC-OS，則可以觀察到圖19A所示的繞射圖案。或者，如果物質28是nc-OS，則可以觀察到圖19B所示的繞射圖案。

即使物質28是CAAC-OS，也有時部分地觀察到與nc-OS等同樣的繞射圖案。因此，有時可以以在一定的範圍中觀察到CAAC-OS的繞射圖案的區域的比例(也稱為CAAC化率)表示CAAC-OS的優劣。例如，優良的CAAC-OS的CAAC化率為60%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。另外，將觀察到與CAAC-OS不同的繞射圖案的區域的比例表示為非CAAC化率。

作為一個例子，對於具有剛形成之後(表示為as-depo)的CAAC-OS或以350℃或450℃進行加熱處理之後的CAAC-OS的各樣本的頂面，一邊進行掃描一邊得到透過電子繞射圖案。在此，一邊以5nm/秒鐘的速度進行掃描60秒鐘一邊觀察繞射圖案，且在每個0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，從而導出CAAC化率。注意，作為電子線使用束徑為1nm的奈米束電子線。

圖21示出各樣本的CAAC化率。由此可知，與剛形成之後及以350℃進行加熱處理之後相比，以450℃進行加熱處理之後的CAAC化率較高。也就是說，可知藉由以350℃以上高溫(例如400℃以上)進行加熱處理，非CAAC化率變低(CAAC化率變高)。在此，與CAAC-OS不同的繞射圖案的大部分是與nc-OS同樣的繞射圖案。由此可知，藉由進行加熱處理，具有與nc-OS同樣的結構的區域受到相鄰的區域的結構的影響而CAAC化。

藉由採用這種測量方法，有時可以對具有多種結構的氧化物半導體進行結構分析。

氧化物半導體也可以是氧化物半導體的疊層膜。例如，氧化物半導體可以具有兩層或三層結構。

例如，參照圖1C說明氧化物半導體具有三層結構的情況。

關於氧化物半導體層406b(中層)參照上述氧化物半導體的記載。氧化物半導體層406a(下層)及氧化物半導體層406c(上層)包含一種或多種構成氧化物半導體層406b的除了氧以外的元素。由於氧化物半導體層406a及氧化物半導體層406c包含一種或多種構成氧化物半導體層406b的除了氧以外的元素，因此在氧化物半導體層406a與氧化物半導體層406b之間及氧化物半導體層406b與氧化物半導體層406c之間的介面不容易形成介面能階。

另外，在氧化物半導體層406a為In-M-Zn氧化物且在In和M的總和為100atomic%的情況下，較佳的是，In的原子百分比低於50atomic%，M的原子百分比為 50atomic%以上，更佳的是，In的原子百分比低於25atomic%，M的原子百分比為75atomic%以上。另外，在氧化物半導體層406b為In-M-Zn氧化物且在In和M的總和為100atomic%的情況下，較佳的是，In的原子百分比為25atomic%以上，M的原子百分比低於75atomic%，更佳的是，In的原子百分比為34atomic%以上，M的原子百分比低於66atomic%。另外，在氧化物半導體層406c為In-M-Zn氧化物且在In和M的總和為100atomic%的情況下，較佳的是，In的原子百分比低於50atomic%，M的原子百分比為50atomic%以上，更佳的是，In的原子百分比低於25atomic%，M的原子百分比為75atomic%以上。注意，氧化物半導體層406c也可以使用與氧化物半導體層406a相同的氧化物。

在此，在氧化物半導體層406a與氧化物半導體層406b之間有時形成有氧化物半導體層406a和氧化物半導體層406b的混合區。另外，在氧化物半導體層406b與氧化物半導體層406c之間有時形成有氧化物半導體層406b和氧化物半導體層406c的混合區。混合區的介面態密度較低。因此，在氧化物半導體層406a、氧化物半導體層406b以及氧化物半導體層406c的疊層體的能帶結構中，各層之間的介面附近的能量連續地變化(也稱為連接結合)。

氧化物半導體層406b使用其電子親和力大於氧化物半導體層406a及氧化物半導體層406c的氧化物。例如，氧化物半導體層406b使用如下氧化物，該氧化物的電子親和力比氧化物半導體層406a及氧化物半導體層406c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。電子親和力是指真空能階與傳導帶底之間的能量差。

在此，當對閘極電極施加電場時，在氧化物半導體層406a、氧化物半導體層406b和氧化物半導體層406c中的電子親和力大的氧化物半導體層406b中形成通道。

此外，從增加電晶體的通態電流的觀點來看，氧化物半導體層406c的厚度越小越好。例如，將氧化物半導體層406c的厚度設定為低於10nm，較佳為5nm以下，更佳為3nm以下。另一方面，氧化物半導體層406c具有阻擋構成鄰接的絕緣膜的除了氧之外的元素(矽等)侵入其中形成通道的氧化物半導體層406b中的功能。因此，氧化物半導體層406c較佳為具有一定程度的厚度。例如，氧化物半導體層406c的厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上。

另外，從提高可靠性的觀點來看，較佳的是氧化物半導體層406a厚且氧化物半導體層406c薄。明確而言，氧化物半導體層406a的厚度為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。藉由將氧化物半導體層406a的厚度設定為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上，可以使鄰接的絕緣膜與氧化物半導體層406a之間的介面離其中形成通道的氧化物半導體層406b有20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。注意，這有可能使半導體裝置的生產率下降，因此將氧化物半導體層406a的厚度設定為200nm以下，較佳為120nm以下，更佳為80nm以下。

例如，氧化物半導體層406b與氧化物半導體層406a之間的利用SIMS測定出的矽濃度設定為小於1×10¹⁹atoms/cm³、較佳為小於5×10¹⁸atoms/cm³、更佳為小於2×10¹⁸atoms/cm³。例如，氧化物半導體層406b與氧化物半導體層406c之間的利用SIMS測定出的矽濃度設定為小於1×10¹⁹atoms/cm³、較佳為小於5×10¹⁸atoms/cm³、更佳為小於2×10¹⁸atoms/cm³。

另外，為了降低氧化物半導體層406b中的氫濃度，較佳為降低氧化物半導體層406a及氧化物半導體層406c中的氫濃度。將利用SIMS測定出的氧化物半導體層406a及氧化物半導體層406c中的氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，為了降低氧化物半導體層406b中的氮濃度，較佳為降低氧化物半導體層406a及氧化物半導體層406c中的氮濃度。將利用SIMS測定出的氧化物半導體層406a及氧化物半導體層406c中的氮濃度設定為小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為 1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

上述所示的三層結構是氧化物半導體的一個例子。例如，也可以採用不設置氧化物半導體層406a或氧化物半導體層406c的兩層結構。

〈電晶體結構1的製造方法〉

下面，參照圖2A至圖5C說明圖1A至圖1C所示的電晶體的製造方法。注意，圖2A、圖3A、圖4A及圖5A示出電晶體的俯視圖，圖2B、圖3B、圖4B及圖5B示出分別對應於圖2A、圖3A、圖4A及圖5A的點劃線A1-A2及點劃線A3-A4的剖面圖。

首先，在基板400上形成絕緣膜402。可以藉由濺射法、化學氣相成長(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成絕緣膜402。

另外，在將絕緣膜402形成為疊層膜時，也可以從上述形成方法中採用互不相同的形成方法而形成每個層。例如，也可以藉由CVD法形成第一層，而藉由ALD法形成第二層。或者，也可以藉由濺射法形成第一層，而藉由ALD法形成第二層。像這樣，藉由利用互不相同的形成方法形成各層，可以使各層具有不同的功能或性質。而且，藉由層疊這些層，可以構成作為整個疊層膜更合適的膜。

也就是說，藉由濺射法、CVD法、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的層，而藉由濺射法、CVD法、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的層(n是自然數)。另外，第n層的層的形成方法和第n+1層的層的形成方法可以相同或不同。此外，第n層的層的形成方法和第n+2層的層的形成方法也可以相同。或者，所有層的形成方法也可以都相同。

或者，在作為基板400使用矽基板時，也可以藉由熱氧化法形成成為絕緣膜402的絕緣膜。

接著，為了使成為絕緣膜402的絕緣膜的表面平坦化，也可以進行化學機械拋光(CMP：Chemical Mechanical Polishing)處理。藉由進行CMP處理，將成為絕緣膜402的絕緣膜的平均表面粗糙度(Ra)設定為1nm以下，較佳為設定為0.3nm以下，更佳為設定為0.1nm以下。藉由將Ra設定為上述數值以下，有時提高半導體406的結晶性。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。

接著，形成半導體406(參照圖2A和圖2B)。

可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成成為半導體406的半導體。

在對成為半導體406的半導體進行蝕刻來形成半導體406時，較佳為以不對半導體406的加工面造成損傷的方式進行蝕刻。例如，可以使用乾蝕刻法進行中性束蝕刻(neutral beam etching)。因為是中性束，所以不產生電荷累積(charge-up)且能量低，因此能夠以低損傷進行蝕刻。或者，當半導體406為結晶時，也可以使用利用因結晶面而不同的蝕刻速度的濕蝕刻法。藉由利用濕蝕刻法，可以減少對加工面造成的損傷。

例如，可以藉由利用CVD法形成其組成被連續地變換的成為半導體406的半導體。

注意，可以將CVD法分類為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法及利用熱的熱CVD(TCVD：Thermal CVD)法等。再者，可以根據使用的源氣體分類為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。

PECVD法以較低的溫度得到高品質的膜。TCVD法由於不使用電漿，所以不產生電漿損傷，而可以得到缺陷較少的膜。

CVD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，MCVD法及MOCVD法可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，MCVD法及MOCVD法可以藉由一邊進行成膜一邊改變源氣體的流量比，來形成其組成被連續地變換的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，可以提高電晶體的生產率。關於能夠使用MOCVD法的成膜裝置的具體例子將在後面說明。

或者，例如也可以使用濺射法、MBE法、PLD法、ALD法來形成其組成被連續地變換的膜。

絕緣膜402與半導體406接觸。因此，在形成成為半導體406的半導體時，較佳為使用不對絕緣膜402造成損傷的形成方法。也就是說，例如較佳為使用MOCVD法等形成該半導體。

另外，在以疊層膜形成半導體406時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中採用的互不相同的形成方法形成每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由利用互不相同的形成方法形成各層，可以使各層具有不同的功能或性質。而且，藉由層疊這些層，可以構成作為整個疊層膜更合適的膜。

也就是說，在由疊層膜構成半導體406的情況下，例如，在利用濺射法、CVD法(PECVD法、TCVD 法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的層，並利用濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的層時，也可以使第n層的層與第n+1層的層的形成方法不同(n是自然數)。此外，第n層的層的形成方法和第n+2層的層的形成方法也可以相同。或者，所有層的形成方法也可以都相同。

另外，半導體406或半導體406的疊層膜中的至少一個層與絕緣膜402或絕緣膜402的疊層膜中的至少一個層也可以使用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。像這樣，不僅對半導體406和絕緣膜402，還可以對設置在較近的位置的不同層採用相同的形成方法。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。

接著，形成導電膜416a及導電膜416b。

可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成成為導電膜416a及導電膜416b的導電膜。

藉由在形成成為導電膜416a及導電膜416b的導電膜之後對該導電膜的一部分進行蝕刻，形成導電膜416a及導電膜416b。然後，蝕刻半導體406的不與導電膜416a及導電膜416b重疊的區域。此外，藉由選擇半導體406的側面有可能被蝕刻的條件，可以在通道寬度方向上也縮小半導體406(參照圖3A和圖3B)。另外，較佳為採用在形成該導電膜時不使半導體406受到損傷的形成方法。也就是說，對於該導電膜的形成較佳為採用MCVD法等。

另外，在以疊層膜形成導電膜416a及導電膜416b時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中採用的互不相同的形成方法形成每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由不同的形成方法形成各層，可以使各層具有不同的功能或性質。而且，藉由層疊這些層，可以構成作為整個疊層膜更合適的膜。

也就是說，在以疊層膜形成導電膜416a及導電膜416b時，例如藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的層，而藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的層，第n層的層的形成方法和第n+1層的層的形成方法也可以不同(n是自然數)。此外，第n層的層的形成方法和第n+2層的層的形成方法也可以相同。或者，所有層的形成方法也可以都相同。

另外，導電膜416a(導電膜416b)或導電膜416a(導電膜416b)的疊層膜中的至少一個層和半導體406或半導體406的疊層膜中的至少一個層可以採用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。或者，例如與半導體406接觸的導電膜416a(導電膜416b)及與導電膜416a(導電膜416b)接觸的半導體406也可以採用相同的形成方法。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。像這樣，不僅在半導體406和導電膜416a(導電膜416b)中，而且還可以在設置為接近的不同層中採用相同的形成方法。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。

另外，導電膜416a(導電膜416b)或導電膜416a(導電膜416b)的疊層膜中的至少一個層、半導體406或半導體406的疊層膜中的至少一個層和絕緣膜402或絕緣膜402的疊層膜中的至少一個層可以採用相同的形成方法。例如，它們都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。

接著，形成絕緣膜412。

可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣膜412。

另外，在以疊層膜形成絕緣膜412時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中採用的互不相同的形成方法形成每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由互不相同的形成方法形成各層，可以使各層具有不同的功能或性質。而且，藉由層疊這些層，可以構成作為整個疊層膜更合適的膜。

也就是說，在以疊層膜形成絕緣膜412時，例如藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的層，而藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的層，第n層的層的形成方法和第n+1層的層的形成方法也可以不同(n是自然數)。此外，第n層的層的形成方法和第n+2層的層的形成方法也可以相同。或者，所有層的形成方法也可以都相同。

另外，絕緣膜412或絕緣膜412的疊層膜中的至少一個層和導電膜416a(導電膜416b)或導電膜416a(導電膜416b)的疊層膜中的至少一個層也可以採用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。或者，例如與絕緣膜412接觸的導電膜416a(導電膜416b)及與導電膜416a(導電膜416b)接觸的絕緣膜412也可以採用相同的形成方法。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。

另外，絕緣膜412或絕緣膜412的疊層膜中的至少一個層、導電膜416a(導電膜416b)或導電膜416a(導電膜416b)的疊層膜中的至少一個層、半導體406或半導體406的疊層膜中的至少一個層和絕緣膜402或絕緣膜402的疊層膜中的至少一個層也可以採用相同的形成方法。例如，它們都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。

接著，形成導電膜404(參照圖4A和圖4B)。

可以藉由濺射法、CVD法、MBE法、PLD 法、ALD法等形成成為導電膜404的導電膜。

絕緣膜412用作電晶體的閘極絕緣膜。因此，導電膜404較佳為採用在形成成為導電膜404的導電膜時不使絕緣膜412受到損傷的形成方法。也就是說，在形成該導電膜時較佳為使用MCVD法等。

另外，在以疊層膜形成導電膜404時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中採用的互不相同的形成方法形成每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由不同的形成方法形成各層，可以使各層具有不同的功能或性質。而且，藉由層疊這些層，可以構成作為整個疊層膜更合適的膜。

也就是說，在以疊層形成導電膜404時，例如藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的層，而藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的層，並且第n層的層的形成方法和第n+1層的層的形成方法也可以不同(n是自然數)。此外，第n層的層的形成方法和第n+2層的層的形成方法也可以相同。或者，所有層的形成方法也可以都相同。

另外，導電膜404或導電膜404的疊層膜中的至少一個層和絕緣膜412或絕緣膜412的疊層膜中的至少一個層也可以採用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。或者，例如與絕緣膜412接觸的導電膜404及與導電膜404接觸的絕緣膜412也可以採用相同的形成方法。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。

另外，導電膜404或導電膜404的疊層膜中的至少一個層、絕緣膜412或絕緣膜412的疊層膜中的至少一個層、導電膜416a(導電膜416b)或導電膜416a(導電膜416b)的疊層膜中的至少一個層、半導體406或半導體406的疊層膜中的至少一個層和絕緣膜402或絕緣膜402的疊層膜中的至少一個層可以採用相同的形成方法。例如，它們都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。其結果是，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。

接著，形成絕緣膜418。

可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣膜418。

另外，在以疊層膜形成絕緣膜418時，也可以藉由從濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中採用的互不相同的形成方法形成每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由不同的形成方法形成各層，可以使各層具有不同的功能或性質。而且，藉由層疊這些層，可以構成作為整個疊層膜更合適的膜。

也就是說，在以疊層形成絕緣膜418時，例如藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的層，而藉由濺射法、CVD法(PECVD法、TCVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的層，並且第n層的層的形成方法和第n+1層的層的形成方法也可以不同(n是自然數)。此外，第n層的層的形成方法和第n+2層的層的形成方法也可以相同。或者，所有層的形成方法也可以都相同。

另外，絕緣膜418或絕緣膜418的疊層膜中的至少一個層和導電膜416a(導電膜416b)或導電膜 416a(導電膜416b)的疊層膜中的至少一個層也可以採用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。或者，例如與絕緣膜418接觸的導電膜416a(導電膜416b)及與導電膜416a(導電膜416b)接觸的絕緣膜418也可以採用相同的形成方法。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。

另外，絕緣膜418或絕緣膜418的疊層膜中的至少一個層、導電膜416a(導電膜416b)或導電膜416a(導電膜416b)的疊層膜中的至少一個層、半導體406或半導體406的疊層膜中的至少一個層、絕緣膜402或絕緣膜402的疊層膜中的至少一個層和絕緣膜412或絕緣膜412的疊層膜中的至少一個層可以採用相同的形成方法。例如，它們都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。

如上所述，可以製造根據本發明的一個方式的電晶體。

〈電晶體結構1的變形例子〉

另外，如圖5A所示，其俯視圖與圖1A同樣，如圖5B的剖面圖所示，也可以在絕緣膜412下配置氧化物半導體層407。作為氧化物半導體層407，可以使用作為氧化物半導體層406c示出的半導體。在該情況下，半導體406可以是如圖5C所示的疊層膜。關於圖5C所示的氧化物半導體層406a及氧化物半導體層406b參照圖1C的說明。另外，關於其他結構，參照圖1A至圖1C所示的電晶體的記載。

〈電晶體結構2〉

圖6A和圖6B是本發明的一個方式的電晶體的俯視圖及剖面圖。圖6A是俯視圖，圖6B是對應於圖6A所示的點劃線B1-B2以及點劃線B3-B4的剖面圖。另外，在圖6A的俯視圖中，為了明確起見而省略一部分的構成要素進行圖示。

圖6A和圖6B所示的電晶體包括：基板600上的導電膜614；導電膜614上的絕緣膜602；絕緣膜602上的半導體606；與半導體606的頂面及側面接觸的導電膜616a及導電膜616b；半導體606、導電膜616a及導電膜616b上的絕緣膜612；以及與絕緣膜612的頂面接觸且與半導體606的頂面及側面相對的導電膜604。另外，也可以在基板600和導電膜614之間包括絕緣膜。導電膜614或/及導電膜604用作電晶體的閘極電極。此外，絕緣膜602或/及絕緣膜612被用作電晶體的閘極絕緣膜。導電膜616a及導電膜616b用作電晶體的源極電極及汲極電極。

另外，也可以設置覆蓋電晶體的保護絕緣膜。關於保護絕緣膜參照絕緣膜418的記載。

另外，電晶體也可以使用導電膜604形成s-channel結構。

此外，關於基板600參照基板400的記載。關於導電膜614參照導電膜404的記載。關於絕緣膜602參照絕緣膜412的記載。關於半導體606參照半導體406的記載。關於導電膜616a及導電膜616b參照導電膜416a及導電膜416b的記載。關於絕緣膜612參照絕緣膜412的記載。關於導電膜604參照導電膜404的記載。

〈半導體裝置〉

下面例示根據本發明的一個方式的半導體裝置。

〈電路〉

下面說明利用本發明的一個方式的電晶體的電路的一個例子。

[剖面結構]

圖7A示出本發明的一個方式的半導體裝置的剖面圖。在圖7A所示的半導體裝置中，下部包括使用第一半導體的電晶體2200，而上部包括使用第二半導體的電晶體2100。圖7A示出作為使用第二半導體的電晶體2100應用圖1A至圖1C所示的電晶體的例子。

作為第一半導體也可以使用其能隙與第二半導體不同的半導體。例如，也可以作為第一半導體使用氧化物半導體之外的半導體，而作為第二半導體使用氧化物半導體。當作為第一半導體使用單晶矽時，可以形成適合進行高速工作的電晶體2200。當作為第二半導體使用氧化物半導體時，可以形成適合降低關態電流(off-state current)的電晶體2100。

注意，電晶體2200可以是n通道型或p通道型，並且根據電路使用合適的電晶體。此外，有時也可以作為電晶體2100或/及電晶體2200不使用上述電晶體或圖7A所示的電晶體。

圖7A所示的半導體裝置在隔著絕緣膜2201及絕緣膜2207的電晶體2200上包括電晶體2100。此外，電晶體2200和電晶體2100之間設置有用作佈線的多個導電膜2202。此外，藉由埋入各種絕緣膜中的多個導電膜2203使設置在上層和下層的佈線或電極電連接。另外，該半導體裝置還包括電晶體2100上的絕緣膜2204、絕緣膜2204上的導電膜2205以及(藉由相同的製程)形成在與電晶體2100的源極電極及汲極電極相同的層中的導電膜2206。

藉由採用層疊多個電晶體的結構，可以高密度地設置多個電路。

在此，在作為用於電晶體2200的第一半導體使用單晶矽時，較佳為電晶體2200的第一半導體附近的絕緣膜的氫濃度高。藉由使用該氫使矽的懸空鍵終結，可以提高電晶體2200的可靠性。另一方面，在作為用於電晶體2100的第二半導體使用氧化物半導體時，較佳為電晶體2100的第二半導體附近的絕緣膜的氫濃度低。因為該氫成為在氧化物半導體中生成載子的原因之一，所以有時還成為降低電晶體2100的可靠性的原因。因此，在層疊使用單晶矽的電晶體2200和使用氧化物半導體的電晶體2100時，為了提高兩個電晶體的可靠性，在它們之間設置具有阻擋氫的功能的絕緣膜2207是有效的。

作為絕緣膜2207，例如可以使用包含氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氧化釔穩定氧化鋯(YSZ)等的絕緣膜形成單層或疊層。

此外，較佳為在電晶體2100上以覆蓋使用氧化物半導體的電晶體2100的方式形成具有阻擋氫的功能的絕緣膜。作為絕緣膜可以使用與絕緣膜2207相同的絕緣膜，特別較佳為應用氧化鋁膜。氧化鋁膜的不使氫、水分等雜質和氧的兩者透過的膜的遮斷效果高。因此，藉由作為覆蓋電晶體2100的絕緣膜使用氧化鋁膜，可以防止來自包含在電晶體2100中的氧化物半導體的氧的脫離，並還可以防止對氧化物半導體中的水及氫的混入。

另外，電晶體2200不僅是平面型電晶體，而且還可以是各種類型的電晶體。例如，可以是FIN(鰭)型電晶體等。圖7D示出此時的剖面圖的例子。在半導體基板2211上設置有絕緣層2212。半導體基板2211具有先端細的凸部(也稱為鰭)。也可以在凸部上設置絕緣膜。該絕緣膜被用作形成凸部時的遮罩。另外，凸部可以是先端不細的形狀，例如該凸部也可以是大致長方體或先端粗的形狀。在半導體基板2211的凸部上設置有閘極絕緣膜2214，且在該閘極絕緣膜2214上設置有閘極電極2213。在半導體基板2211中形成有源極區及汲極區2215。另外，雖然在此示出了半導體基板2211具有凸部的例子，但是根據本發明的一個方式的半導體裝置不侷限於此。例如，也可以加工SOI基板形成凸型的半導體區域。

[電路結構例子]

在上述電路中，藉由使電晶體2100及電晶體2200的電極的連接為不同，可以構成各種電路。下面說明可以使用本發明的一個方式的半導體裝置實現的電路結構的例子。

[CMOS反相器]

圖7B所示的電路圖示出所謂的CMOS反相器的結構，其中將p通道型電晶體2200和n通道型電晶體2100串聯連接且將各閘極連接。

[CMOS類比開關]

此外，圖7C所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用這種結構，可以用作所謂的CMOS類比開關。

[記憶體裝置的例子]

參照圖8A和圖8B示出半導體裝置(記憶體裝置)的一個例子，其中使用根據本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。

圖8A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容元件3400。另外，作為電晶體3300可以使用上述電晶體。

電晶體3300是使用氧化物半導體的電晶體。藉由減小電晶體3300的關態電流，可以在長期間使半導體裝置的特定的節點保持儲存內容。也就是說，不需要更新工作或可以使更新工作的頻率極低，從而實現耗電量低的半導體裝置。

在圖8A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。此外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。再者，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容元件3400的電極的一個電連接，第五佈線3005與電容元件3400的電極的另一個電連接。

圖8A所示的半導體裝置藉由具有能夠保持電晶體3200的閘極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。

對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容元件3400的電極的一個電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為非導通狀態的電位而使電晶體3300成為非導通狀態，使節點FG保持電荷(保持)。

因為電晶體3300的關態電流極小，所以節點FG的電荷被長時間地保持。

接著，對資訊的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為如下緣故：在電晶體3200為n通道型電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓V_{th_H}低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓V_{th_L}。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。從而，藉由將第五佈線3005的電位設定為V_{th_H}與V_{th_L}之間的電位V₀，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，如果第五佈線3005的電位為V₀(>V_{th_H})，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即使第五佈線3005的電位為V₀(<V_{th_L})，電晶體3200還保持“非導通狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資訊。

注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。為了不讀出其他記憶單元的資訊，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“關閉狀態”的電位，即低於V_{th_H}的電位，即可。或者，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“導通狀態”的電位，即高於V_{th_L}的電位，即可。

圖8B所示的半導體裝置與圖8A所示的半導體裝置不同之處是圖8B所示的半導體裝置不包括電晶體3200之處。在此情況下也可以藉由與圖8A所示的半導體裝置相同的工作進行資訊的寫入及保持工作。

說明圖8B所示的半導體裝置中的資訊讀出。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線 3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的電極的一個電位(或積累在電容元件3400中的電荷)而具有不同的值。

例如，在電容元件3400的電極的一個電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，在再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的電極的一個電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。

而且，可以藉由對第三佈線3003的電位和規定的電位進行比較讀出資訊。

在此情況下，可以採用一種結構，其中對用來驅動記憶單元的驅動電路使用應用上述第一半導體的電晶體，且將作為電晶體3300的應用第二半導體的電晶體層疊在驅動電路上而設置。

上述半導體裝置可以應用使用氧化物半導體的關態電流極小的電晶體來長期間地保持儲存內容。也就是說，不需要更新工作或可以使更新工作的頻率極低，從而可以實現耗電量低的半導體裝置。此外，在沒有電力的供應時(但是，較佳為固定電位)也可以長期間地保持儲存內容。

此外，因為該半導體裝置在寫入資訊時不需要高電壓，所以其中不容易產生元件的劣化。由於例如不如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如絕緣膜的劣化等的問題。換言之，根據本發明的一個方式的半導體裝置是對習知的非揮發性記憶體所具有的問題的重寫的次數沒有限制而其可靠性得到極大提高的半導體裝置。再者，根據電晶體的導通狀態或關閉狀態而進行資訊寫入，而可以進行高速工作。

〈RFID標籤〉

下面，參照圖9說明上述電晶體或包括記憶體裝置的RFID標籤。

根據本發明的一個方式的RFID標籤在其內部包括記憶體電路，在該記憶體電路儲存資訊，並使用非接觸單元諸如無線通訊進行與外部的資訊的收發。根據這種特徵，RFID標籤可以被用於藉由讀取物品等的個體資訊識別物品的個體識別系統等。注意，這些用途要求高可靠性。

參照圖9說明RFID標籤的結構。圖9是示出RFID標籤的結構例子的塊圖。

如圖9所示，RFID標籤800包括接收從與通信器801(也稱為詢問器、讀出器/寫入器等)連接的天線 802發送的無線信號803的天線804。此外，RFID標籤800包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，作為包括在解調變電路807中的呈現整流作用的電晶體的半導體，例如也可以使用充分地抑制反向電流的氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使對解調變電路的輸入和從解調變電路的輸出之間的關係靠近於線形關係。注意，資料傳輸方法大致分類成如下三種方法：將一對線圈設置成彼此相對並且藉由互感相互通信的電磁耦合方法；使用感應場進行通信的電磁感應方法；以及使用電波進行通信的電波方法。RFID標籤800可以用於上述任何方法。

接著，說明各電路的結構。天線804是用作在與通信器801連接的天線802之間進行無線信號803的收發的。此外，整流電路805是用來將藉由由天線804接收無線信號生成的輸入交流信號整流，例如進行半波兩倍壓整流，並由後級的電容元件使被整流的信號平滑化，從而生成輸入電位的電路。另外，整流電路805的輸入一側或輸出一側也可以包括限幅電路。限幅電路是用來在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使某個程度以上的電力輸入到後級的電路中的電路。

恆壓電路806是用來從輸入電位生成穩定的電源電壓而供應到各電路的電路。另外，恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是用來利用穩定的電源電壓的上升生成邏輯電路809的重設信號的電路。

解調變電路807是用來藉由包絡檢測使輸入交流信號解調並生成解調信號的電路。此外，調變電路808是用來根據從天線804輸出的資料進行調變的電路。

邏輯電路809是用來分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資訊的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是用來保持固有號碼(ID)等並根據處理進行輸出的電路。

注意，上述各電路可以適當地選擇。

在此，可以將上述記憶體裝置用於記憶體電路810。因為根據本發明的一個方式的記憶體裝置即使在遮斷電源的狀態下也可以保持資訊，所以適合於RFID標籤。再者，因為根據本發明的一個方式的記憶體裝置的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體裝置可以抑制由於在資料的寫入時電力不夠而產生錯誤工作或錯誤寫入的情況。

此外，因為根據本發明的一個方式的記憶體裝置可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對 ROM811寫入資料的指令防止使用者自由地重寫。藉由生產者在預先寫入固有號碼後出貨，可以僅使出貨的良品具有固有號碼而不使所製造的所有RFID標籤具有固有號碼，由此不發生出貨後的產品的固有號碼不連續的情況而可以容易進行對應於出貨後的產品的顧客管理。

〈RFID標籤的使用例子〉

下面，參照圖10A至圖10F說明根據本發明的一個方式的RFID標籤的使用例子。RFID標籤可以廣泛應用，例如可以提供到物品諸如鈔票、硬幣、有價證券類、無記名債券類、證書類(駕駛證、居民卡等，參照圖10A)、包裝用容器類(包裝紙、瓶子等，參照圖10C)、儲存介質(DVD、錄影帶等，參照圖10B)、車輛類(自行車等，參照圖10D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者可以提供到各種物品的裝運標籤(參照圖10E和圖10F)等。

根據本發明的一個方式的RFID標籤4000以附著到表面上或者嵌入的方式固定到物品。例如，RFID嵌入在書本的紙張裡，或者嵌入在包裝的有機樹脂中以在每個物品中固定。根據本發明的一個方式的RFID標籤4000而言，因為實現了尺寸小、厚度薄以及重量輕，所以即使在固定到物品中以後也不會影響到所述物品本身的設計性。另外，由根據本發明的一個方式的RFID標籤4000可以對鈔票、硬幣、有價證券類、無記名債券類或證書類等賦予認證功能，而且藉由利用該認證功能可以防止對其的偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中提供根據本發明的一個方式的RFID標籤4000，提高檢測系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RFID標籤4000，可以提高防止偷竊等的安全性。

如上所述，可以將根據本發明的一個方式的RFID標籤用於上述各種用途。

〈CPU〉

下面說明包括上述電晶體或上述記憶體裝置等半導體裝置的CPU。

圖11是示出其一部分使用上述電晶體的CPU的一個例子的結構的塊圖。

圖11所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189 也可以設置在不同的晶片上。當然，圖11所示的CPU只不過是簡化其結構而所示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖11所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。

藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。

ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。

另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。

在圖11所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述電晶體或記憶體裝置等。

在圖11所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。

圖12是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括當電源關閉時丟失儲存資料的電路1201、當電源關閉時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。

在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。

在此示出開關1203使用具有一導電型(例如，n通道型)的電晶體1213構成，而開關1204使用具有與一導電型相反的導電型(例如，p通道型)的電晶體1214構成的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的導通狀態或關閉狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或關閉(即，電晶體1214的導通狀態或關閉狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。

電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分作為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接的。在此，將連接部分作為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以採用輸入低電源電位(GND等)或高電源電位(VDD等)的結構。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以採用對電容元件1208的一對電極中的另一個輸入固定電位的結構。例如，可以採用對其輸入低電源電位(GND等)或高電源電位(VDD等)的結構。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。

另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。

控制信號WE輸入到電晶體1209的閘極。開關1203及開關1204的第一端子與第二端子之間的導通狀態或關閉狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於關閉狀態。

對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖12示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。

另外，雖然圖12示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。

在圖12所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在氧化物半導體以外的半導體或基板1190中的電晶體。例如，可以使用其通道形成在矽膜或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用由氧化物半導體形成通道的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。

圖12所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。

在根據本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。

另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。

另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短直到在再次開始供應電源電壓之後電路1201再次保持原來的資料為止的時間。

另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(導通狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。

藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理器整體或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制耗電量。

雖然對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF-ID(Radio Frequency Identification：射頻識別)。

〈顯示裝置〉

下面說明根據本發明的一個方式的顯示裝置的結構例子。

[結構例子]

圖13A示出根據本發明的一個方式的顯示裝置的俯視圖。此外，圖13B示出將液晶元件用於根據本發明的一個方式的顯示裝置的像素時的像素電路。另外，圖13C示出將有機EL元件用於根據本發明的一個方式的顯示裝置的像素時的像素電路。

用於像素的電晶體可以使用上述電晶體。在此示出使用n通道型電晶體的例子。注意，也可以將藉由與用於像素的電晶體相同的製程製造的電晶體用作驅動電路。像這樣，藉由將上述電晶體用於像素或驅動電路，可以製造顯示品質或/及可靠性高的顯示裝置。

圖13A示出主動矩陣型顯示裝置的一個例子。在顯示裝置的基板5000上設置有像素部5001、第一掃描線驅動電路5002、第二掃描線驅動電路5003以及信號線驅動電路5004。像素部5001藉由多個信號線與信號線驅動電路5004電連接並藉由多個掃描線與第一掃描線驅動電路5002及第二掃描線驅動電路5003電連接。另外，在由掃描線和信號線劃分的區域中分別設置有包括顯示元件的像素。此外，顯示裝置的基板5000藉由FPC(Flexible Printed Circuit：撓性印刷電路)等連接部與時序控制電路(也稱為控制器、控制IC)電連接。

第一掃描線驅動電路5002、第二掃描線驅動電路5003及信號線驅動電路5004與像素部5001相同地形成在基板5000上。因此，與另外製造驅動電路的情況相比，可以減少製造顯示裝置的成本。此外，在另外製造驅動電路時，佈線之間的連接數增加。因此，藉由在相同的基板5000上設置驅動電路，可以減少佈線之間的連接數，從而可以實現可靠性或/及良率的提高。

[液晶顯示裝置]

此外，圖13B示出像素的電路結構的一個例子。在此示出可以應用於VA型液晶顯示裝置的像素等的像素電路。

這種像素電路可以應用於一個像素包括多個像素電極的結構。各像素電極連接到不同的電晶體，且各電晶體被構成為能夠由不同的閘極信號驅動。由此，可以獨立地控制施加到多域設計的像素的每一個像素電極的信號。

分離電晶體5016的閘極佈線5012和電晶體5017的閘極佈線5013以對它們供應不同的閘極信號。另一方面，電晶體5016和電晶體5017共同使用用作資料線的源極電極或汲極電極5014。電晶體5016和電晶體5017適當地使用上述電晶體。由此，可以提供顯示品質或/及可靠性高的液晶顯示裝置。

說明與電晶體5016電連接的第一像素電極及與電晶體5017電連接的第二像素電極的形狀。第一像素電極和第二像素電極的形狀被狹縫分離。第一像素電極具有擴展為V字型的形狀，而第二像素電極被形成為圍繞第一像素電極的外側。

電晶體5016的閘極電極與閘極佈線5012電連接，而電晶體5017的閘極電極與閘極佈線5013電連接。對閘極佈線5012和閘極佈線5013供應不同的閘極信號來使電晶體5016和電晶體5017的工作時序，從而可以控制液晶的配向。

此外，也可以由電容佈線5010、用作電介質的閘極絕緣膜、與第一像素電極或第二像素電極電連接的電容電極形成電容元件。

在多域結構中，一個像素包括第一液晶元件5018和第二液晶元件5019。第一液晶元件5018由第一像素電極、反電極和其間的液晶層構成，而第二液晶元件5019由第二像素電極、反電極和其間的液晶層構成。

另外，根據本發明的一個方式的顯示裝置不侷限於圖13B所示的像素電路。例如，也可以對圖13B所示的像素電路進一步提供開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。

[有機EL面板]

圖13C示出像素的電路結構的另一個例子。在此示出使用有機EL元件的顯示裝置的像素結構。

在有機EL元件中，藉由對發光元件施加電壓，來自有機EL元件所包括的一對電極中的一個的電子和來自該一對電極中的另一個的電洞注入包含發光有機化合物的層中，從而電流流過。而且，藉由使電子和電洞再結合，發光有機化合物形成激發態，並且當該激發態恢復到基態時發光。根據這種機制，這種發光元件被稱為電流激勵型發光元件。

圖13C是示出像素電路的一個例子的圖。在此示出一個像素使用兩個n通道型電晶體的例子。另外，作為n通道型電晶體可以使用上述電晶體。此外，該像素電路可以應用數位時間灰階級驅動。

說明可以應用的像素電路的結構及應用數位時間灰階級驅動時的像素的工作。

像素5020包括開關電晶體5021、驅動電晶體5022、發光元件5024以及電容元件5023。在開關電晶體5021中，閘極電極與掃描線5026連接，第一電極(源極電極和汲極電極中的一個)與信號線5025連接，第二電極(源極電極和汲極電極中的另一個)與驅動電晶體5022的閘極電極連接。在驅動電晶體5022中，閘極電極藉由電容元件5023與電源線5027連接，第一電極與電源線5027連接，第二電極與發光元件5024的第一電極(像素電極)連接。發光元件5024的第二電極相當於共用電極5028。共用電極5028與形成在同一基板上的共用電位線電連接。

開關電晶體5021及驅動電晶體5022可以使用上述電晶體。由此，實現顯示品質或/及可靠性高的有機EL顯示裝置。

將發光元件5024的第二電極(共用電極5028)的電位設定為低電源電位。注意，低電源電位是低於設定為電源線5027的高電源電位的電位，例如作為低電源電位可以設定GND、0V等。藉由將高電源電位和低電源電位設定為發光元件5024的正向臨界電壓以上，並對發光元件5024施加其電位差，在發光元件5024中使電流流過而使發光元件5024發光。注意，發光元件5024的正向電壓是指設定為所希望的亮度的電壓，至少包括正向臨界電壓。

另外，有時藉由代替使用驅動電晶體5022的閘極電容省略電容元件5023。至於驅動電晶體5022的閘極電容，在通道形成區域和閘極電極之間形成有電容。

接著，說明輸入到驅動電晶體5022的信號。在採用電壓輸入電壓驅動方式時，對驅動電晶體5022輸入使驅動電晶體5022成為導通或關閉的兩種狀態的視訊信號。另外，為了使驅動電晶體5022在線性區域中工作，對驅動電晶體5022的閘極電極施加高於電源線5027的電壓的電壓。此外，對信號線5025施加對電源線電壓加上驅動電晶體5022的臨界電壓Vth的值以上的電壓。

當進行類比灰階級驅動時，對驅動電晶體5022的閘極電極施加對發光元件5024的正向電壓加上驅動電晶體5022的臨界電壓Vth的值以上的電壓。另外，輸入視訊信號以使驅動電晶體5022在飽和區域中工作，在發光元件5024中使電流流過。此外，為了使驅動電晶體5022在飽和區域中工作，使電源線5027的電位高於驅動電晶體5022的閘極電位。藉由採用類比方式的視訊信號，可以在發光元件5024中使與視訊信號對應的電流流過，而進行類比灰階級驅動。

此外，根據本發明的一個方式的顯示裝置不侷限於圖13C所示的像素結構。例如，還可以對圖13C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。

當對圖13A至圖13C所例示的電路應用上述電晶體時，源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以採用能夠由控制電路等控制第一閘極電極的電位，且對第二閘極電極輸入低於供應到源極電極的電位的電位等如上所例示的電位的結構。

〈模組〉

下面，參照圖14說明應用根據本發明的一個方式的半導體裝置的顯示模組。

在圖14所示的顯示模組8000中，在上蓋8001與下蓋8002之間包括與FPC8003連接的觸控面板8004、與FPC8005連接的單元8006、背光單元8007、框架8009、印刷電路板8010和電池8011。另外，有時不包括背光單元8007、電池8011、觸控面板8004等。

例如，可以將根據本發明的一個方式的半導體裝置用於單元8006。

上蓋8001及下蓋8002根據觸控面板8004及單元8006的尺寸可以適當地改變形狀或尺寸。

觸控面板8004是能夠將電阻膜式或靜電電容式觸控面板重疊在單元8006而使用的。此外，也可以使單元8006的反基板(密封基板)具有觸控面板功能。或者，也可以在單元8006的每個像素中設置光感測器，以製成光觸控面板。或者，也可以在單元8006的每個像素中設置觸摸感測器用電極，以製成靜電電容式觸控面板。

背光單元8007包括光源8008。也可以採用將光源8008設置於背光單元8007的端部，且使用光擴散板的結構。

除了單元8006的保護功能之外，框架8009還具有用來阻擋因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架8009也可以具有散熱板的功能。

印刷電路板8010包括電源電路以及用來輸出視訊信號和時脈信號的信號處理電路。作為用來給電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另外設置的電池8011的電源。在使用商用電源的情況下也可以不包括電池8011。

此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。

〈電子裝置〉

根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖15A至圖15F示出這些電子裝置的具體例子。

圖15A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖15A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。

圖15B是可攜式資料終端，包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入裝置的功能的顯示裝置。另外，可以藉由在顯示裝置設置觸控面板來附加作為位置輸入裝置的功能。或者，也可以藉由在顯示裝置的像素部設置還被稱為光感測器的光電轉換元件來附加作為位置輸入裝置的功能。

圖15C是膝上型個人電腦，包括外殼921、顯示部922、鍵盤923以及指向裝置924等。

圖15D是電冷藏冷凍箱，包括外殼931、冷藏室門932、冷凍室門933等。

圖15E是視頻攝影機，包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。

圖15F是一般的汽車，包括車體951、車輪952、儀表板953及燈954等。

實施例1

在本實施例中，使用元件模擬軟體計算因電晶體的半導體的形狀不同而產生的電特性的差。

計算是使用Synopsys公司的Sentaurus並以3D結構進行的。圖16A和圖16B示出計算時使用的電晶體的結構。圖16A是電晶體的俯視圖。圖16B示出對應於圖16A所示的點劃線F1-F2及F3-F4的剖面圖。

圖16B所示的電晶體包括：絕緣膜102；絕緣膜102上的氧化物半導體層106a；氧化物半導體層106a上的具有凸部及凹部的氧化物半導體層106b；接觸於氧化物半導體層106b的凸部的頂面、氧化物半導體層106b的凸部的側面、氧化物半導體層106a的側面以及絕緣膜102的側面的導電膜116a及導電膜116b；接觸於氧化物半導體層106b的凹部的頂面、氧化物半導體層106b的凹部的側面、氧化物半導體層106a的側面以及絕緣膜102的側面的氧化物半導體層107；隔著氧化物半導體層107與氧化物半導體層106b的凹部的頂面、氧化物半導體層106b的凹部的側面、氧化物半導體層106a的側面以及絕緣膜102的側面相對的絕緣膜112；以及隔著絕緣膜112及氧化物半導體層107與氧化物半導體層106b的凹部的頂面、氧化物半導體層106b的凹部的側面、氧化物半導體層106a的側面以及絕緣膜102的側面相對的導電膜104。

另外，如圖所示，在氧化物半導體層106b與導電膜116a或導電膜116b之間配置有n型區域(表示為n)。

如圖16A所示，將氧化物半導體層106b的凹部中的點劃線F1-F2方向(也稱為通道長度方向、長邊方向或縱向)的長度為L1，氧化物半導體層106b的凹部中的點劃線F3-F4方向(也稱為通道寬度方向、短邊方向或橫向)的長度為W1。此外，氧化物半導體層106b的凸部及凹部的點劃線F1-F2方向的長度為L2。此外，氧化物半導體層106b的凸部中的點劃線F3-F4方向的長度為W2。注意，在圖式中，從氧化物半導體層106b中的凹部突出的凸部的突出量(也稱為伸出量)上下相等。

此外，如圖16B所示，將氧化物半導體層106b的凸部的高度與凹部的高度的差(也稱為凹部的深度)表示為t。此外，將如下兩個介面的高度的差表示為h：氧化物半導體層106a與氧化物半導體層106b之間的介面；以及不與氧化物半導體層106a及氧化物半導體層106b重疊的區域中的絕緣膜112與導電膜104之間的介面(在此相當於絕緣膜112的厚度)。因此，當h為正值時，可以看作圖16A和圖16B所示的電晶體為s-channel結構。

另外，t是W2與W1的差。

在沒有特別的說明時，關於絕緣膜102參照絕緣膜402的記載。關於氧化物半導體層106a參照氧化物半導體層406a的記載。關於氧化物半導體層106b參照氧化物半導體層406b的記載。關於導電膜116a及導電膜116b參照導電膜416a及導電膜416b的記載。關於氧化物半導體層107參照氧化物半導體層407的記載。關於絕緣膜112參照絕緣膜412的記載。關於導電膜104參照導電膜404的記載。

下面的表示出計算時使用的條件。

圖17A和圖17B示出藉由計算得到的電晶體的Vg-Id特性。圖17A示出汲極電壓Vd為1V時的Vg-Id特性，圖17B示出汲極電壓Vd為0.1V時的Vg-Id特性。曲線的左側記載有t的值。如上所述，t是W2與W1的差。此外，W2為40nm。因此，當t為0nm時W1為40nm，當t為10nm時W1為30nm，當t為20nm時W1為20nm，當t為30nm時W1為10nm。

從圖17A和圖17B可知，隨著t增大(隨著W1變小)Vg-Id特性提高。明確而言，汲極電流Id開始上升時的閘極電壓Vg接近正值。此外，可知次臨界擺幅值(也稱為S值)變小。也就是說，當以相同的閘極電壓Vg做比較時，電晶體關閉時的汲極電流變小。

作為汲極電流Id開始上升時的閘極電壓Vg接近正值且S值變小的理由，可以認為是因電晶體的通道形成區縮小而使閘極電極的電場的效果提高。

圖18是示出t為0nm(左圖)或30nm(右圖)時的氧化物半導體層106b的電流密度的計算結果的剖面圖。注意，作為閘極電壓Vg施加-3V，作為汲極電壓Vd施加1V。

從圖18可知，當t為0nm時，距離用作氧化物半導體層106b中的閘極電極的導電膜104遠的區域的電流密度較高。另一方面，當t為30nm時，整個氧化物半導體層106b的電流密度較低。

從該結果還可知，藉由增大t可以提高閘極電壓Vg的效果，而可以使電晶體關閉時的汲極電流Id減少。

藉由本實施例可知根據本發明的一個方式的電晶體是電特性良好的電晶體。

Claims

一種半導體裝置，包括：絕緣膜；在該絕緣膜上的半導體，該半導體包括第一區域、第二區域、以及設置於該第一區域與該第二區域之間的第三區域；在該第一區域上且與該第一區域的頂面接觸的源極電極；在該第二區域上且與該第二區域的頂面接觸的汲極電極；該半導體上的閘極絕緣膜；以及隔著該閘極絕緣膜與該半導體相對的閘極電極，該閘極電極與該第三區域重疊，其中，在通道寬度方向上，該第三區域的長度短於該第一區域及該第二區域的長度，其中，該半導體具有凹部，其中，該閘極電極的底面的一部分與該凹部彼此重疊，其中，該閘極電極的該底面的另一部分定位成低於該半導體的底面，其中，該絕緣膜具有凸部，並且其中，該半導體被設置在該凸部上。
一種半導體裝置，包括：絕緣膜；在該絕緣膜上的半導體，該半導體包括第一區域、第二區域、以及設置於該第一區域與該第二區域之間的第三區域；在該第一區域的頂面上且與該第一區域的頂面接觸的源極電極；在該第二區域的頂面上且與該第二區域的頂面接觸的汲極電極；該半導體上的閘極絕緣膜；以及隔著該閘極絕緣膜與該半導體相對的閘極電極，該閘極電極與該第三區域重疊，其中，在通道寬度方向上，該第三區域的長度短於該第一區域及該第二區域的長度，其中，該半導體具有凹部，其中，該閘極電極的底面的一部分與該凹部彼此重疊，其中，該閘極電極的該底面的另一部分定位成低於該半導體的底面，其中，在該通道寬度方向上，該半導體的側面隔著該閘極絕緣膜與該閘極電極相對，其中，該絕緣膜具有凸部，並且其中，該半導體被設置在該凸部上。
根據申請專利範圍第1或2項之半導體裝置，其中該第三區域的厚度小於該第一區域的厚度及該第二區域的厚度。
根據申請專利範圍第1或2項之半導體裝置，其中該源極電極及該汲極電極覆蓋該半導體的側面。
根據申請專利範圍第1或2項之半導體裝置，其中該半導體為氧化物半導體。
根據申請專利範圍第5項之半導體裝置，其中該氧化物半導體包括銦、鎵及鋅。
根據申請專利範圍第1或2項之半導體裝置，其中該半導體具有疊層結構。
一種半導體裝置，包括：絕緣膜在該絕緣膜上的第一半導體；在該第一半導體上且與該第一半導體的第一部分接觸的源極電極；在該第一半導體上且與該第一半導體的第二部分接觸的汲極電極；該第一半導體、該源極電極以及該汲極電極上的第二半導體；該第二半導體上的閘極絕緣膜；以及隔著該閘極絕緣膜與該第二半導體相對的閘極電極，其中，該閘極電極的該底面的一部分定位成低於該第一半導體的底面，並且其中，在通道寬度方向上，該第一半導體的不與該源極電極及該汲極電極接觸的區域的長度短於該第一半導體的與該源極電極或該汲極電極接觸的區域的長度，其中，該絕緣膜具有凸部，並且其中，該第一半導體被設置在該凸部上。
根據申請專利範圍第8項之半導體裝置，其中該第一半導體的不與該源極電極及該汲極電極接觸的該區域的厚度小於該第一半導體的與該源極電極或該汲極電極接觸的該區域的厚度。
根據申請專利範圍第8項之半導體裝置，其中該源極電極及該汲極電極覆蓋該第一半導體的側面。
根據申請專利範圍第8項之半導體裝置，其中該第一半導體是第一氧化物半導體，並且該第二半導體是第二氧化物半導體。
根據申請專利範圍第11項之半導體裝置，其中該第一氧化物半導體包括銦、鎵及鋅，並且該第二氧化物半導體包括銦、鎵及鋅。
一種半導體裝置的製造方法，包括如下步驟：在絕緣膜上形成半導體；在該半導體上形成導電膜；在該半導體上分割該導電膜以形成源極電極及汲極電極；在該半導體上形成閘極絕緣膜；以及形成隔著該閘極絕緣膜與該半導體相對的閘極電極，其中，該半導體包括第一區域、第二區域、以及設置於該第一區域與該第二區域之間的第三區域；其中，該源極電極與該第一區域的頂面接觸；其中，該汲極電極與該第二區域的頂面接觸；其中，該第三區域的厚度小於該第一區域及該第二區域的厚度，其中，在通道寬度方向上，該第三區域的長度短於該第一區域及該第二區域的長度，其中，該半導體具有凹部，其中，該閘極電極的底面的一部分與該凹部彼此重疊，其中，該閘極電極的該底面的另一部分定位成低於該半導體的底面，其中，該絕緣膜具有凸部，並且其中，該半導體被設置在該凸部上。
根據申請專利範圍第13項之半導體裝置的製造方法，其中該源極電極及該汲極電極覆蓋該半導體的側面。
根據申請專利範圍第13項之半導體裝置的製造方法，其中該半導體為氧化物半導體。
根據申請專利範圍第15項之半導體裝置的製造方法，其中該氧化物半導體包括銦、鎵及鋅。
根據申請專利範圍第13項之半導體裝置的製造方法，其中該半導體具有疊層結構。