TWI619010B - 半導體裝置 - Google Patents

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TWI619010B
TWI619010B TW103100198A TW103100198A TWI619010B TW I619010 B TWI619010 B TW I619010B TW 103100198 A TW103100198 A TW 103100198A TW 103100198 A TW103100198 A TW 103100198A TW I619010 B TWI619010 B TW I619010B
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田村輝
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Abstract

本發明的目的之一是根據電路的使用狀態高效率地控制對多個電路的電源供應。由位址監控電路監控快取記憶體及輸入輸出介面的存取狀態或待機狀態，並根據該存取狀態或待機狀態進行電源閘控。位址監控電路定期獲取且監控信號處理電路與快取記憶體之間的位址信號或信號處理電路與輸入輸出介面之間的位址信號。並且，當快取記憶體及輸入輸出介面中的一個處於待機狀態而另一個處於存取狀態時，對處於待機狀態的電路進行電源閘控。

Description

半導體裝置
本發明係關於一種物體(product；包括機器(machine)、產品(manufacture)及元件(composition of matter))以及方法(process；包括單純方法及生產方法)。尤其是，本發明的一個實施例係關於一種半導體裝置、顯示裝置、發光裝置、上述裝置的驅動方法和上述裝置的製造方法。尤其是，本發明的一個實施例係關於例如半導體裝置和驅動方法。
近年來，已進行了以微電腦等半導體裝置的低功耗化為目的的技術開發。
作為上述半導體裝置，例如，可以舉出在不需要電源供應期間能夠停止對CPU(Central Processing Unit：中央處理單元)及記憶體等供應電源電壓的微電腦等(例如，專利文獻1)。
[專利文獻1]日本專利申請公開第2009-116851號公 報
然而，習知的微電腦所降低的功耗並不充分。例如，因為在習知的微電腦中以同一時序控制對CPU及記憶體等各電路供應電源電壓，所以對本來不需要電源供應的電路也供應了電源電壓，而浪費了電力。
於是，本發明的一個實施例的目的之一是提供一種可以進一步降低功耗的具有新穎的結構的半導體裝置等。或者，本發明的一個實施例的目的之一是提供一種可以高效率地進行電源閘控的具有新穎的結構的半導體裝置等。或者，本發明的一個實施例的目的之一是提供一種可以高效率地進行時脈閘控的具有新穎的結構的半導體裝置等。或者，本發明的一個實施例的目的之一是提供一種可以降低進行電源閘控時的開銷電力的具有新穎的結構的半導體裝置等。或者，本發明的一個實施例的目的之一是提供一種可靠性高的具有新穎的結構的半導體裝置等。或者，本發明的一個實施例的目的之一是提供一種具有新穎的結構的半導體裝置等。
注意，這些目的並不妨礙其他目的的存在。此外，本發明的一個實施例並不需要實現所有上述目的。此外，從說明書、圖式、申請專利範圍等記載中顯然可以看出上述以外的目的的存在，且可以從說明書、圖式、申請專利範圍等記載中抽出上述以外的目的。
在本發明的一個實施例中，由位址監控電路監控快取記憶體及輸入輸出介面是否處於存取狀態，並根據快取記憶體及輸入輸出介面的狀態進行電源閘控。藉由採用該結構，實現各電路的最適電源供應，而抑制電力的浪費。
明確而言，位址監控電路定期獲取且監控信號處理電路與快取記憶體之間的位址信號或信號處理電路與輸入輸出介面之間的位址信號。並且，當快取記憶體及輸入輸出介面中的一個處於待機狀態而另一個處於存取狀態時，對處於待機狀態的電路進行電源閘控。
本發明的一個實施例是一種半導體裝置，包括：電連接到匯流排的信號處理電路、快取記憶體以及輸入輸出介面；監控信號處理電路、快取記憶體及輸入輸出介面是否處於存取狀態的位址監控電路；電連接到信號處理電路、快取記憶體以及輸入輸出介面中的任一個並根據電源閘控控制信號選擇是否對各電路供應電源的第一開關至第三開關；以及根據信號處理電路、快取記憶體及輸入輸出介面的狀態輸出電源閘控控制信號的電源控制電路。
在本發明的一個實施例中，較佳的是，半導體裝置包括：分別電連接到信號處理電路、快取記憶體以及輸入輸出介面並根據時脈閘控控制信號選擇是否對各電路供應時脈信號的第一邏輯電路至第三邏輯電路，而電源控制電路根據信號處理電路、快取記憶體及輸入輸出介面的狀態輸出時脈閘控控制信號。
在本發明的一個實施例中，較佳的是，半導體裝置包括：信號處理電路、快取記憶體以及輸入輸出介面；第一開關至第三開關的各開關之間的將氧化物半導體膜用於半導體層的電晶體以及電容元件。
在本發明的一個實施例中，較佳的是，半導體裝置的電晶體的閘極被供應有時脈閘控控制信號。
在本發明的一個實施例中，在半導體裝置中，較佳為在切換電源閘控控制信號之前的期間停止時脈信號的供應以停止電源供應。
在本發明的一個實施例中，在半導體裝置中，較佳為在切換電源閘控控制信號之後的期間再次開始時脈信號的供應以再次開始電源供應。
藉由本發明的一個實施例，可以提供一種因高效率地進行電源閘控而可以降低功耗且結構新穎的半導體裝置。
T1‧‧‧期間
T2‧‧‧期間
T3‧‧‧期間
T4‧‧‧期間
T5‧‧‧期間
T6‧‧‧期間
T7‧‧‧期間
T8‧‧‧期間
T9‧‧‧期間
T10‧‧‧期間
T11‧‧‧期間
T12‧‧‧期間
100‧‧‧半導體裝置
101‧‧‧信號處理電路
102‧‧‧快取記憶體
103‧‧‧輸入輸出介面
104‧‧‧匯流排
105‧‧‧副信號處理電路
111‧‧‧電源控制電路
112‧‧‧電源電路
113‧‧‧位址監控電路
121‧‧‧電源供應控制開關
122‧‧‧p通道型電晶體
123‧‧‧n通道型電晶體
124‧‧‧OS電晶體
125‧‧‧電容元件
126‧‧‧位準轉換器
131‧‧‧時脈產生電路
132‧‧‧邏輯電路
141‧‧‧外部記憶體
142‧‧‧內部記憶體
143‧‧‧信號處理電路
144‧‧‧副信號處理電路
400‧‧‧快取記憶體
401‧‧‧記憶部
402‧‧‧字線驅動電路
403‧‧‧位元線驅動電路
404‧‧‧記憶體電路
405‧‧‧揮發性記憶部
406‧‧‧非揮發性記憶部
407‧‧‧電晶體
408‧‧‧電晶體
409‧‧‧反相器
410‧‧‧反相器
411‧‧‧電晶體
412‧‧‧電晶體
413‧‧‧電容元件
414‧‧‧電容元件
700‧‧‧電子構件
701‧‧‧引線
702‧‧‧印刷電路板
703‧‧‧電晶體部
704‧‧‧半導體裝置
800‧‧‧半導體基板
801‧‧‧元件分離絕緣膜
802‧‧‧雜質區
803‧‧‧雜質區
804‧‧‧閘極電極
805‧‧‧閘極絕緣膜
809‧‧‧絕緣膜
810‧‧‧佈線
811‧‧‧佈線
812‧‧‧佈線
815‧‧‧佈線
816‧‧‧佈線
817‧‧‧佈線
820‧‧‧絕緣膜
821‧‧‧佈線
830‧‧‧半導體膜
831‧‧‧閘極絕緣膜
832‧‧‧導電膜
833‧‧‧導電膜
834‧‧‧閘極電極
835‧‧‧導電膜
841‧‧‧絕緣膜
843‧‧‧導電膜
901‧‧‧外殼
902‧‧‧外殼
903a‧‧‧顯示部
903b‧‧‧顯示部
904‧‧‧選擇按鈕
905‧‧‧鍵盤
910‧‧‧電子書閱讀器
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧軸部
916‧‧‧電源
917‧‧‧操作鍵
918‧‧‧揚聲器
920‧‧‧電視機
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧支架
924‧‧‧遙控器
930‧‧‧主體
931‧‧‧顯示部
932‧‧‧揚聲器
933‧‧‧麥克風
934‧‧‧操作按鈕
941‧‧‧主體
942‧‧‧顯示部
943‧‧‧操作開關
在圖式中：圖1是說明半導體裝置的一個態樣的方塊圖；圖2A至圖2D是說明半導體裝置的一個態樣的方塊圖；圖3A和圖3B是說明半導體裝置的一個態樣的方塊圖；圖4是說明半導體裝置的一個態樣的工作示意圖； 圖5是說明半導體裝置的一個態樣的方塊圖；圖6A和圖6B是說明半導體裝置的一個態樣的方塊圖及時序圖；圖7是說明半導體裝置的一個態樣的方塊圖；圖8A和圖8B是說明半導體裝置的一個態樣的方塊圖及工作示意圖；圖9A和圖9B是說明半導體裝置的一個態樣的方塊圖及工作示意圖；圖10A和圖10B是說明半導體裝置的一個態樣的電路圖；圖11是說明半導體裝置的一個態樣的剖面示意圖；圖12A和圖12B是示出半導體裝置的製程的流程圖及透視示意圖；圖13A至圖13E示出使用半導體裝置的電子裝置。
下面，參照圖式對實施例進行說明。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是實施例可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施例所記載的內容中。注意，在下面說明的發明的結構中，在不同的圖式中共同使用相同的符號來表示相同的部分。
另外，在圖式中，為便於清楚地說明，有時對大小、層的厚度或區域進行誇張的描述。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
此外，在本說明書等中，電晶體是指至少包括閘極(閘極端子或閘極電極)、汲極以及源極這三個端子的元件。在汲極(汲極端子、汲極區或汲極電極)與源極(源極端子、源極區或源極電極)之間具有通道區，並能夠藉由汲極、通道區以及源極使電流流過。
在此，因為源極和汲極根據電晶體的結構或工作條件等而更換，因此很難限定哪個是源極哪個是汲極。因此，有時不將用作源極的部分或用作汲極的部分稱為源極或汲極，而將源極和汲極中的一者稱為第一電極並將源極和汲極中的另一者稱為第二電極。
注意，本說明書所使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混淆而附加的，而不是為了在數目方面上進行限定而附加的。
注意，在本說明書中，“使A與B連接”的描述除了使A與B直接連接的情況以外，還包括使A與B電連接的情況。在此，“使A與B電連接”的描述是指當在A與B之間存在具有某種電作用的目標物時，能夠進行A和B的電信號的授受。
注意，在本說明書中，為了方便起見，使用“上”“下”等表示配置的詞句以參照圖式說明結構的位置關係。另外，結構的位置關係根據描述各結構的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地換詞句。
另外，為了便於說明，對圖式中的方塊圖的各電路方塊的位置關係進行了特定，雖然在圖式中不同的電路方塊具有不同的功能，但是有時在實際電路或區域中將其設置為也可以在相同的電路或相同的區域中實現不同的功能。此外，為了說明在圖式中的方塊圖的各電路方塊的功能，雖然在圖式中示出一個電路方塊，但是有時在實際電路或區域中將其設置為藉由多個電路方塊進行一個電路方塊所進行的處理。
在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此也包括-5°以上且5°以下的角度的狀態。另外，“垂直”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此也包括85°以上且95°以下的角度的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
另外，按如下順序進行各實施方式的說明。
1．實施例1(基本結構)
2．實施例2(將時脈閘控組合的結構)
3．實施例3(變形例子)
4．實施例4(快取記憶體)
5．實施例5(構成半導體裝置的元件)
6．實施例6(半導體裝置的電子構件及具備該電子構件的電子裝置的結構例子)
實施例1
在本實施例中，對如下半導體裝置的結構例子進行說明：藉由監控半導體裝置內的信號處理電路、快取記憶體以及輸入輸出介面的存取狀態或待機狀態並根據信號處理電路、快取記憶體以及輸入輸出介面的狀態進行電源閘控，實現對各電路的高效率的電源供應。
首先，參照圖1對半導體裝置的方塊圖的一個例子進行說明。
注意，在本說明書中，半導體裝置是指具有半導體元件的裝置。半導體裝置包括用來驅動具有半導體元件的電路的驅動電路等。半導體裝置包括配置於其他基板上的電路等。
圖1所示的半導體裝置100包括：信號處理電路101(圖中縮寫為core)；快取記憶體102(圖中縮寫為cache)；以及輸入輸出介面103(圖中縮寫為I/OI/F)。這些電路藉由匯流排線104(圖中縮寫為CPU_bus)彼此電連接。
另外，圖1所示的半導體裝置100包括：電源控制電路111(圖中縮寫為Power Controller)；電源電 路112(圖中縮寫為Power)；以及位址監控電路113(也稱為記憶體映像(memory map)。圖中縮寫為MEM_map)。
另外，圖1所示的半導體裝置100在信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路與電源電路112之間具有電源供應控制開關(圖中縮寫為SW)121。
信號處理電路101是根據被輸入的信號進行運算處理的電路。作為輸入信號，例如可以舉出時脈信號、從快取記憶體102輸入的信號以及從輸入輸出介面103輸入的信號等。信號處理電路101對快取記憶體102及輸入輸出介面103輸出位址信號，使快取記憶體102及輸入輸出介面103處於存取狀態。信號處理電路101在不從快取記憶體102及輸入輸出介面103獲取信號時，不對快取記憶體102及輸入輸出介面103輸出位址信號，使快取記憶體102及輸入輸出介面103處於待機狀態。注意，本說明書中的信號處理電路是指具有在CPU內處理信號的功能的電路。此外，當CPU為單核心時，半導體裝置100內具有一個信號處理電路，而當CPU為多核心時，半導體裝置100內具有多個信號處理電路。
快取記憶體102是在信號處理電路101進行運算處理時用來暫時儲存資料的電路。注意，本說明書中的快取記憶體具有如下功能：暫時儲存藉由信號處理電路101的運算處理算出的相當於運算結果的信號等資訊，以 實現資料處理的高速化。
輸入輸出介面103是變換相當於信號處理電路101的運算結果的信號而生成輸出信號的電路。輸入輸出介面103例如具有生成輸出裝置用的信號的功能。注意，本說明書中的輸入輸出介面具有如下功能：作為介面將相當於信號處理電路的運算結果的信號等資訊輸出到輸出裝置。
另外，作為輸出裝置，例如可以舉出：快閃記憶體或硬碟等外部記憶體；以及顯示器、揚聲器或印表機等週邊設備等。
信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路藉由匯流排104所包括的資料匯流排、位址匯流排以及控制匯流排進行資料信號、位址信號以及控制信號的輸入輸出。注意，本說明書中的匯流排具有作為半導體裝置100內的內部匯流排的功能。藉由匯流排104，在信號處理電路101與快取記憶體102或輸入輸出介面103之間進行各種信號的輸入輸出，並切換存取狀態或待機狀態。
電源控制電路111輸出用來控制對信號處理電路101、快取記憶體102以及輸入輸出介面103供應電源的電源閘控控制信號(圖中記作power gating control signal)。此外，本說明書中的電源控制電路具有如下功能：生成且輸出用來控制半導體裝置100內的各電路的電源閘控及/或時脈閘控的信號。
電源電路112用來供應對信號處理電路101、快取記憶體102以及輸入輸出介面103供應電源電壓的電位(VDD)。此外，本說明書中的電源電路具有如下功能：生成且輸出用來對半導體裝置100內的各電路進行電源供應的電位。
位址監控電路113監控快取記憶體102或輸入輸出介面103是否處於存取狀態。位址監控電路113藉由獲取在信號處理電路101與快取記憶體102或輸入輸出介面103之間進行輸入輸出的位址信號，可以判斷快取記憶體102或輸入輸出介面103是處於存取狀態還是處於待機狀態。另外，本說明書中的位址監控電路具有如下功能：藉由利用匯流排104獲取在信號處理電路101與快取記憶體102或輸入輸出介面103之間進行輸入輸出的位址信號，監控半導體裝置100內的各電路的狀態，並且將通知各電路所處於的存取狀態或待機狀態的信號輸出到電源控制電路111。
另外，位址監控電路113也可以採用如下結構：為了監控快取記憶體102或輸入輸出介面103的狀態，藉由作為用來判定各電路的狀態使用預先從信號處理電路101輸出的位址信號監控快取記憶體102或輸入輸出介面103的狀態。
電源供應控制開關121根據電源閘控控制信號切換再次開始或停止對信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路的電源供應。注意， 本說明書中的電源供應控制開關121具有如下功能：根據電源閘控控制信號切換再次開始或停止對半導體裝置100內的各電路的電源供應。
圖1所示的半導體裝置100採用如下結構：由位址監控電路113監控快取記憶體102或輸入輸出介面103是處於存取狀態還是處於待機狀態，根據各電路的狀態進行電源閘控的執行和停止。藉由該結構，可以實現信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路的最適電源供應，而抑制電力的浪費。注意，電源閘控的執行是指關閉電源供應控制開關121而停止對作為目標的電路的電源供應。此外，電源閘控的停止是指開啟電源供應控制開關121而再次開始對作為目標的電路的電源供應。此外，在沒有特別的說明的情況下，進行電源閘控是指進行電源閘控的執行和停止。
接著，根據快取記憶體102或輸入輸出介面103的狀態對執行電源閘控的結構進行說明。各電路的狀態可以根據信號處理電路101、快取記憶體102以及輸入輸出介面103有可能處於的多種狀態來決定。因此，在圖2A至圖2D及圖3A和圖3B中，舉出具體例子來說明信號處理電路101、快取記憶體102以及輸入輸出介面103有可能處於的多種狀態。
在圖2A至圖2D及圖3A和圖3B中，粗線箭頭表示信號的輸入輸出，並表示在匯流排104中產生位址信號的輸入輸出。此外，在圖2A至圖2D及圖3A和圖 3B中，“I”表示信號處理電路101與輸入輸出介面103進行信號的輸入輸出的狀態。此外，在圖2A至圖2D及圖3A和圖3B中，“C”表示信號處理電路101與快取記憶體102進行信號的輸入輸出的狀態。此外，在圖2A至圖2D及圖3A和圖3B中，“ID”表示附加的電路為待機狀態(閒置狀態(idle state))。此外，在圖2A至圖2D及圖3A和圖3B中，“A”表示附加的電路為存取狀態。此外，在圖2A至圖2D及圖3A和圖3B中，“PC”表示信號處理電路101將用來執行電源閘控的位址信號輸出到快取記憶體102的狀態。此外，在圖2A至圖2D及圖3A和圖3B中，“PI”表示信號處理電路101將用來執行電源閘控的位址信號輸出到輸入輸出介面103的狀態。此外，在圖2A至圖2D及圖3A和圖3B中，“G”表示附加的電路藉由電源閘控而停止電源供應的狀態。此外，在圖2A至圖2D及圖3A和圖3B中，叉號表示附加的電路藉由電源閘控而停止電源供應的狀態。
首先，圖2A表示信號處理電路101與輸入輸出介面103進行信號的輸入輸出的狀態。在該狀態下，信號處理電路101為“I”，快取記憶體102為“ID”，輸入輸出介面103為“A”。
另外，圖2B表示信號處理電路101與快取記憶體102進行信號的輸入輸出的狀態。在該狀態下，信號處理電路101為“C”，快取記憶體102為“A”，輸入輸出介面103為“ID”。
另外，圖2C表示信號處理電路101執行停止對快取記憶體102的電源供應的電源閘控的狀態。在該狀態下，信號處理電路101為“PC”，快取記憶體102為“G”，輸入輸出介面103為“ID”。此外，電源控制電路111由電源閘控控制信號關閉連接於快取記憶體102的電源供應控制開關121。
另外，圖2D表示信號處理電路101執行停止對輸入輸出介面103的電源供應的電源閘控的狀態。在該狀態下，信號處理電路101為“PI”，快取記憶體102為“ID”，輸入輸出介面103為“G”。此外，電源控制電路111由電源閘控控制信號關閉連接於輸入輸出介面103的電源供應控制開關121。
另外，圖3A表示信號處理電路101與輸入輸出介面103進行信號的輸入輸出且信號處理電路101持續執行停止對快取記憶體102的電源供應的狀態。在該狀態下，信號處理電路101為“I”，快取記憶體102為“G”，輸入輸出介面103為“A”。此外，電源控制電路111由電源閘控控制信號關閉連接於快取記憶體102的電源供應控制開關121。
另外，圖3B表示信號處理電路101與快取記憶體102進行信號的輸入輸出且信號處理電路101持續執行停止對輸入輸出介面103的電源供應的狀態。在該狀態下，信號處理電路101為“C”，快取記憶體102為“A”，輸入輸出介面103為“G”。此外，電源控制電路111由電源 閘控控制信號關閉連接於輸入輸出介面103的電源供應控制開關121。
在上述圖2A至圖2D及圖3A和圖3B中說明的信號處理電路101、快取記憶體102以及輸入輸出介面103可能處於的多個狀態由位址監控電路113監控並用於切換半導體裝置100中的電源閘控。在本實施例中，藉由示出信號處理電路101、快取記憶體102以及輸入輸出介面103可能處於的多個狀態的變遷的一個例子，具體說明電源閘控的切換。
圖4示出半導體裝置100中的信號處理電路101、快取記憶體102以及輸入輸出介面103可能處於的多個狀態的變遷的一個例子。此外，在圖4中，示出期間T1至期間T12的狀態，下面說明根據各期間的狀態的電源閘控的切換。
首先，期間T1中的各電路處於與圖2A中相同的狀態。
接著，期間T2中的各電路處於與圖2A中相同的狀態。
接著，在期間T3中，快取記憶體102處於與在期間T1及期間T2中同樣的待機狀態。因此，電源控制電路111為了停止對快取記憶體102的電源供應，執行電源閘控。其結果是，期間T3中的各電路處於與圖2C中相同的狀態。
接著，在期間T4中，快取記憶體102處於與 期間T3中相同的電源供應停止的狀態，而輸入輸出介面103處於存取狀態。因此，電源控制電路111持續停止對快取記憶體102的電源供應。其結果是，期間T4中的各電路處於與圖3A中相同的狀態。與期間T4相同，期間T5至期間T7中的各電路也處於與圖3A中相同的狀態。
接著，期間T8中的各電路處於與圖2B中相同的狀態。因此，電源控制電路111再次開始對快取記憶體102的電源供應，並且將快取記憶體102切換到存取狀態。
接著，期間T9中的各電路處於與圖2B中相同的狀態。
在期間T10中，輸入輸出介面103處於與在期間T8及期間T9中同樣的待機狀態。因此，電源控制電路111為了停止對輸入輸出介面103的電源供應，執行電源閘控。其結果是，期間T10中的各電路處於與圖2D中相同的狀態。
接著，在期間T11中，輸入輸出介面103處於與期間T10中相同的電源供應停止的狀態，而快取記憶體102處於存取狀態。因此，電源控制電路持續停止對輸入輸出介面103的電源供應。其結果是，期間T11中的各電路處於與圖3B中相同的狀態。與期間T11相同，期間T12的各電路也處於與圖3B中相同的狀態。
本實施例所示的半導體裝置100為如下結構：根據地址監控電路113，定期取得信號處理電路與快 取記憶體之間的位址信號或信號處理電路與輸入輸出介面之間的位址信號，並且監控快取記憶體及輸入輸出介面的狀態。並且，當快取記憶體及輸入輸出介面中的一個處於待機狀態而另一個處於存取狀態時，可以對處於待機狀態的電路進行電源閘控。因此，本實施例中的半導體裝置100可以高效率地進行電源閘控，並可以降低功耗。
另外，可以利用與執行電源閘控同樣的的步驟來停止電源閘控。作為一個例子，以如下步驟進行即可：將用於停止電源閘控的判定位址信號輸出到高速記憶體102或輸入輸出介面103，該判定位址信號引發電源控制電路111切換電源閘控控制信號並開啟電源供應控制開關121。此外，以如下步驟停止電源閘控即可：取得輸入輸出到信號處理電路101與快取記憶體102或輸出輸入介面103之間的位址信號，根據取得的位址信號判斷快取記憶體102或輸出輸入介面103的狀態，該判定結果引發電源控制電路111切換電源閘控而開啟電源供應控制開關121。
如上所述，在本實施例的半導體裝置的一個例子中，由位址監控電路113監控藉由匯流排104彼此電連接的各電路的狀態，並根據各電路的狀態利用電源供應控制開關實現電源供應的最適時機。並且在各電路中，可以使電源供應的最適時機彼此不同。因此，分別使對各電路的電源供應的時機最適化，而可以抑制電力的浪費。
本實施例可以與其他實施例適當地組合而實 施。
實施例2
在本實施例中，根據在上述實施例1中說明的進行電源閘控的結構以及利用控制時脈閘控的信號的結構，對各電路實現高效率的電源供應的半導體裝置的結構例子進行說明。
首先，參照圖5對半導體裝置的方塊圖的一個例子進行說明。
圖5所示的半導體裝置100包括：信號處理電路101；快取記憶體102；以及輸入輸出介面103。這些電路藉由匯流排104電連接。
圖5所示的半導體裝置100包括：電源控制電路111；電源電路112；以及位址監控電路113。
另外，圖5所示的半導體裝置100在信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路與電源電路112之間具有電源供應控制開關121。
圖5所示的電源供應控制開關121包括：p通道型電晶體122；n通道型電晶體123；具有氧化物半導體的電晶體(下面，記作OS電晶體124)；電容元件125；以及位準轉換器126(圖中，縮寫為L.S.)。另外，在許多情況下，用來供應電源的佈線連接於電容元件以維持該佈線的電位。因此，不另行追加電容元件而是將用來維持該佈線的電位的上述電容元件用作電容元件 125。
另外，在圖5中，為了明確地表示OS電晶體124包括氧化物半導體層，附上“OS”的符號。
另外，圖5所示的半導體裝置100包括時脈產生電路131。此外，圖5所示的半導體裝置100在信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路與時脈產生電路131之間具有邏輯電路132。
圖5所示的半導體裝置100與在實施例1中說明的圖1的結構的不同之處在於：圖5所示的半導體裝置100的電源供應控制開關121的結構更具體，其設置有時脈產生電路131及邏輯電路132。於是，在本實施例中，詳細說明與圖1不同之處，而重複的說明援用上述實施例1。
電源控制電路111除了輸出電源閘控控制信號，還輸出時脈閘控控制信號(clock gating control signal)，該時脈閘控控制信號用來控制對各電路的時脈信號的供應。
根據電源閘控控制信號控制p通道型電晶體122及n通道型電晶體123，以使其中一個導通而另一個非導通。例如，當電源閘控控制信號為L位準的信號時，p通道型電晶體122成為導通狀態，而n通道型電晶體123成為非導通狀態，電源供應再次開始。此外，當電源閘控控制信號為H位準的信號時，p通道型電晶體122成為非導通狀態，而n通道型電晶體123成為導通狀態，電 源供應停止。
另外，在圖5的結構中，雖然說明了電源供應控制開關121具有p通道型電晶體122及n通道型電晶體123的結構，但是也可以是其他結構。例如，也可以採用只使用p通道型電晶體122，而省略n通道型電晶體123的結構。
由於OS電晶體124的關態電流(off-state current)極小，因此可以使電荷積蓄於電容元件125。較佳的是，在即將停止上述電源供應之前利用OS電晶體124及電容元件125積蓄電荷並在再次開始上述電源供應之後立即釋放積蓄的電荷。
為了使保持在OS電晶體124與電容元件125之間的節點中的電位以85℃保持10年(3.15×108秒)，較佳的是，電容每1μF的的關態電流值及電晶體的通道寬每1μm的關態電流值為3yA以上且小於5yA(尤科托安培(yoctoampere)：1yA為10-24A)。此時，節點電位的容許的變動較佳為0.5V以內。此外，在60℃下，上述關態電流較佳為30yA以上且小於40yA。
以如下目的設置位準轉換器126：在時脈閘控控制信號被施加到OS電晶體124的閘極時，提升電壓以可以控制OS電晶體124的導通或非導通狀態。注意，也可以省略位準轉換器126。
時脈產生電路131是生成對信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路供 應的時脈信號的電路。注意，本說明書中的時脈產生電路生成且輸出對半導體裝置100內的各電路供應的時脈信號。
邏輯電路132根據時脈閘控控制信號切換再次開始或停止對信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路的時脈信號的供應。作為邏輯電路132的一個例子，可以使用及電路(AND電路)來構成。
圖5所示的半導體裝置100採用如下結構：由位址監控電路113監控各電路的存取狀態或待機狀態，並根據該狀態進行電源閘控及時脈閘控。藉由採用該結構，可以實現信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路的最適電源供應及時脈信號的供應，而抑制電力的浪費。
注意，時脈閘控的執行是指藉由邏輯電路132而停止對作為目標的電路供應時脈信號。此外，時脈閘控之後的停止是指藉由邏輯電路132而再次開始對作為目標的電路的時脈信號的供應。此外，在沒有特別的說明的情況下，進行時脈閘控是指進行時脈閘控的執行和停止。
下面，參照圖6A和圖6B詳細說明圖5所示的使用電源供應控制開關121內的電路的工作。圖6A示出摘出圖5所示的電源供應控制開關121的結構及其周圍的結構的電路結構。
在圖6A所示的電源供應控制開關121的結構 中，較佳為在即將停止電源供應之前停止時脈信號的供應。此外，在圖6A的結構中，較佳為在再次開始電源供應之後立即再次開始時脈信號的供應。也就是說，在圖6A的結構中，較佳為在即將停止電源供應之前使OS電晶體124處於非導通狀態，使電荷積蓄於電容元件125，並且在再次開始電源供應之後立即使OS電晶體124處於導通狀態，使電荷從電容元件125釋放。此外，在圖6A中，為了進行說明，以node_P表示將OS電晶體124及信號處理電路101電連接的佈線上的節點。
在圖6B中，示出對應於上述說明的時脈閘控控制信號、電源閘控控制信號以及節點node_P的電位時序圖。如圖6B所示，藉由在即將停止由電源閘控的電源供應之前將時脈閘控控制信號的H位準切換到L位準而使OS電晶體124處於非導通狀態，使電荷保持於電容元件125中。此外，藉由在再次開始由電源閘控的電源供應之後立即將時脈閘控控制信號的L位準切換到H位準而使OS電晶體124處於導通狀態，使電荷從電容元件125釋放。
藉由進行電源閘控，具有節點node_P的佈線進行充電放電。因此，有進行電源閘控時的功耗比不進行電源閘控時的功耗更大的可能性。將該進行電源閘控時的功耗稱作開銷電力。當為了降低功耗而進行電源閘控時，較佳為將開銷電力抑制為小而降低多餘的功耗。尤其是，在頻繁地進行電源閘控的本實施例的結構中，開銷電力的 降低是重要的。
另外，也可以將電容元件125分割成多個部分。換言之，也可以採用該部分藉由多個OS電晶體中的任一個的源極和汲極連接於節點node_P的結構。
在本實施例的結構中，預先對進行電源供應的佈線積蓄電荷，執行電源閘控。因此，如圖6B中的箭頭所示，可以使當執行電源閘控時的電位急劇下降。另外，在本實施例的結構中，在停止電源閘控之後釋放積蓄的電荷。因此，可以減少對該佈線充電的電荷的量，所以如圖6B中的箭頭所示，可以使當再次開始對該佈線供應電源時的電位急劇上升。因此，可以實現電源閘控的開銷電力的降低。
如上所述，除了在實施例1中所說明的效果，還可以降低電源閘控的開銷電力。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，對上述實施例1中說明的信號處理電路101、快取記憶體102以及輸入輸出介面103的各電路進行電源閘控的結構及設置副信號處理電路105(共處理器：圖中縮寫為co-processor)的半導體裝置的結構例子進行說明。
首先，參照圖7說明半導體裝置的方塊圖的 一個例子。
圖7所示的半導體裝置100包括：信號處理電路101；快取記憶體102；輸入輸出介面103；以及副信號處理電路105。這些電路藉由匯流排104電連接。
此外，圖7所示的半導體裝置100包括：電源控制電路111；電源電路112；以及位址監控電路113。
另外，圖7所示的半導體裝置100在信號處理電路101、快取記憶體102、輸入輸出介面103以及副信號處理電路105的各電路與電源電路112之間具有電源供應控制開關121。
圖7所示的半導體裝置100與在實施例1及實施例2中說明的圖1及圖5的結構的不同之處在於：圖7中設置有副信號處理電路105。於是，在本實施例中，詳細說明與圖1及圖5不同之處，而重複的說明援用上述實施例1及實施例2。
副信號處理電路105進行如反覆載入和儲存的迴圈處理那樣的資料傳送。注意，本說明書中的副信號處理電路具有進行迴圈處理等資料傳送的功能。
圖7所示的半導體裝置100採用如下結構：由位址監控電路113監控信號處理電路101、快取記憶體102、輸入輸出介面103以及副信號處理電路105是處於存取狀態還是處於待機狀態，根據各電路的狀態進行電源閘控。藉由採用該結構，可以實現信號處理電路101、快 取記憶體102、輸入輸出介面103以及副信號處理電路105的各電路的最適電源供應及時脈信號的供應，而抑制電力的浪費。
下面，參照圖8A和圖8B詳細說明圖7所示的副信號處理電路105的工作。圖8A示出外部記憶體141(圖中縮寫為ROM)、內部記憶體142(圖中縮寫為RAM)、信號處理電路143以及副信號處理電路144的方塊圖。
外部記憶體141是快閃記憶體或硬碟等讀取速度較慢的非揮發性記憶體裝置。外部記憶體141中儲存有提取(Fetch)到信號處理電路143的程式和儲存(Store)到內部記憶體142的資料。
內部記憶體142是SDRAM(Synchronous Dynamic Random Access Memory：靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等讀取速度較快的揮發性記憶體裝置。在內部記憶體142中，根據提取到信號處理電路143中的程式，暫時儲存有從外部記憶體141讀取的資料。
信號處理電路143執行依照被提取進來的程式的處理。此外，信號處理電路143根據依照被提取進來的程式進行的處理啟動(Boot up)副信號處理電路144。
副信號處理電路144根據提取到信號處理電路143的程式，進行從外部記憶體141載入(Load)資料且儲存(Store)內部記憶體142的處理。
注意，副信號處理電路144在提取到信號處理電路143的程式進行儲存(Store)及載入(Load)的反覆工作的迴圈處理時是有效的。在此情況下，信號處理電路143可以在啟動(Boot up)副信號處理電路144之後停止對信號處理電路143的電源電壓的供應。在副信號處理電路144中，即使停止對信號處理電路143的電源供應，藉由執行儲存(Store)和載入(Load)的反覆工作，可以實現處理速度的提高及功耗的降低。
另外，為了與圖8A作比較，在圖9A中示出沒有副信號處理電路144的方塊圖。在圖9A的結構中，信號處理電路143根據從外部記憶體141被提取進來(Fetch)的程式，從外部記憶體141載入(Load)資料，並儲存(Store)內部記憶體142。
接著，參照圖8B說明圖8A所示的方塊圖中的信號處理電路143及副信號處理電路144的工作。此外，參照圖9B說明圖9A所示的方塊圖中的信號處理電路143的工作。
如上所述，在圖8A所示的方塊圖的結構中，藉由設置信號處理電路143及副信號處理電路144，在進行如迴圈處理那樣的反覆的處理時，可以停止對信號處理電路143供應電源電壓。另一方面，在圖9A所示的方塊圖的結構中，不設置副信號處理電路而只設置信號處理電路143，在此情況下，在進行如迴圈處理那樣的反覆的處理時，不能停止對信號處理電路143供應電源電壓。
注意，在圖8B及圖9B中，“FE”表示信號處理電路143收進(Fetch)程式的狀態。此外，在圖8B及圖9B中，“LO”表示電路載入(Load)資料的狀態。此外，在圖8B及圖9B中，“ST”表示電路儲存(Store)資料的狀態。此外，在圖8B中，“CO”表示信號處理電路143將程式解碼，並啟動副信號處理電路144的狀態。此外，在圖8B中，“BU”表示信號處理電路143將副信號處理電路144啟動(Boot up)的狀態。此外，在圖8B中，“PG”表示信號處理電路143的電源閘控的執行。此外，在圖8B中，“G”表示電路藉由電源閘控的執行而停止電源供應的狀態。
在圖8A所示的方塊圖的結構中，設置信號處理電路143及副信號處理電路144。因此，如圖8B的期間T4至期間T12所示，在副信號處理電路進行如迴圈處理那樣的反覆的處理時，可以停止對信號處理電路143供應電源電壓。
另一方面，在圖9A所示的方塊圖的結構中，不設置副信號處理電路而只設置信號處理電路143。因此，如圖9B的期間T1至期間T12所示，在進行如迴圈處理那樣的反覆的處理時，不能停止對信號處理電路143供應電源電壓。因此，在進行如迴圈處理那樣的反覆的處理的情況下，藉由設置副信號處理電路來進一步實現功耗的降低。
如上所述，除了在實施例1中所說明的效 果，藉由設置副信號處理電路而停止對信號處理電路供應電源電壓，還可以降低功耗。
本實施例可以與其他實施例適當地組合而實施。
實施例4
在本實施例中，參照圖式對構成根據所公開的發明的一個實施例的半導體裝置的電路進行說明。
包括構成半導體裝置的信號處理電路的暫存器例如可以使用揮發性暫存器和非揮發性暫存器來構成。
藉由採用該結構，可以在即將執行電源閘控之前將資料從揮發性暫存器備份到非揮發性暫存器。此外，可以在再次開始電源供應之後立即將儲存在非揮發性暫存器的資料輸入到揮發性暫存器。由此，可以提前再次開始信號處理電路的工作。
上述非揮發性暫存器例如可以使用關態電流低的電晶體來形成。此時，上述關態電流低的電晶體具有控制非揮發性暫存器的資料的寫入及保存的功能。
作為上述關態電流低的電晶體，例如可以使用具有使用了氧化物半導體膜的半導體層的場效應電晶體。上述包含氧化物半導體的場效應電晶體例如藉由儘量去除氫或水等雜質並供應氧來儘量減少氧缺陷，可以實現較低的關態電流。
藉由使用上述關態電流低的電晶體構成非揮 發性暫存器，僅藉由使該電晶體處於關閉狀態就能夠長期間保存資料，因此可以由簡單的結構構成非揮發性暫存器。
另外，構成半導體裝置的快取記憶體也與暫存器同樣，可以採用使用上述關態電流低的電晶體且設置揮發性記憶部和非揮發性記憶部的結構。
快取記憶體藉由使用關態電流低的電晶體，具有控制記憶單元的資料的寫入及保存的功能。上述快取記憶體即使在停止電源供應時也能夠長時間保存資料。使用關態電流低的電晶體構成的非揮發性記憶部由於可以藉由電晶體的開啟(on)或關閉(off)進行資料的寫入及讀取，因此可以高速地進行資料的輸出輸入。由此，可以提前再次開始快取記憶體的工作。
下面，在本實施例中，參照圖10A和圖10B快取記憶體作為例對作為使用關態電流低的電晶體構成非揮發性記憶部的結構進行說明。
圖10A示出快取記憶體400。圖10A所示的快取記憶體400包括：記憶部401；字線驅動電路402；以及位元線驅動電路403。記憶部401中以矩陣狀設置有記憶體電路404。
字線驅動電路402及位元線驅動電路403控制對記憶體電路404的信號的供應，並在讀取時獲取來自記憶體電路404的信號。
字線驅動電路402藉由字線WL及寫入控制 線OSWE電連接於記憶體電路404。位元線驅動電路403藉由位元線BL及反轉位元線BLB電連接於記憶體電路404。
圖10B示出記憶體電路404。記憶體電路404包括揮發性記憶部405和非揮發性記憶部406。
揮發性記憶部405包括：電晶體407；電晶體408；反相器409；以及反相器410。
藉由具有上述結構，揮發性記憶部405構成SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM可以高速地進行資料的讀取及寫入。
非揮發性記憶部406包括：電晶體411；電晶體412；電容元件413；以及電容元件414。
電晶體411及電晶體412是關態電流極小的電晶體。藉由將關態電流極小的電晶體用於電晶體411及電晶體412，可以長時間保存電容元件413及電容元件414的電荷。
在此，詳細說明如下氧化物半導體膜：能夠應用於作為關態電流極小的電晶體的電晶體411及電晶體412且用於OS電晶體的半導體層。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂 面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能觀察 到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
以上是對用於OS電晶體的半導體層的氧化物半導體的說明。
揮發性記憶部405及非揮發性記憶部406彼此電連接。因此，可以在即將執行電源閘控之前，根據寫入控制線OSWE的信號，將揮發性記憶部405的資料備份到非揮發性記憶部406的資料保存部。
另外，因為揮發性記憶部405構成SRAM，所以要求其能夠進行高速工作。另一方面，非揮發性記憶部406被要求在停止電力的供應之後長時間地保存資料。例如可以藉由將揮發性記憶部405形成於單晶矽基板，並使用氧化物半導體膜形成非揮發性記憶部406，來實現這種結構。
如上所述，可以提高快取記憶體400的工作的可靠性。另外，即使關閉SRAM也可以確實地使資料恢復，而由於只對一部分的記憶元件進行資料的備份，因此可以降低功耗。
注意，在本實施例中，雖然作為揮發性記憶體使用了SRAM，但是並不侷限於此，也可以使用其他的 揮發性記憶體。
本實施例可以與其他實施例適當地組合而實施。
實施例5
在本實施例中，參照圖11對構成根據所公開的發明的一個實施例的半導體裝置的元件的剖面結構，明確而言，對構成快取記憶體的元件的剖面結構進行說明。
圖11示出根據所公開的發明的一個實施例的半導體裝置的剖面結構的一部分的一個例子。在圖11中，例示出上述實施例4所示的電晶體411、電容元件413以及電晶體407。
在本實施例中，例示出電晶體407形成在單晶矽基板上並且將氧化物半導體用於活性層的電晶體411形成在電晶體407上的情況。電晶體407也可以將非晶、微晶、多晶或單晶的矽或鍺等薄膜的半導體用於活性層。或者，在電晶體407中，也可以將氧化物半導體用於活性層。當在所有的電晶體中將氧化物半導體用於活性層時，電晶體411也可以不層疊在電晶體407上，電晶體411和電晶體407也可以形成在同一層上。
當使用薄膜矽形成電晶體407時，可以使用：藉由電漿CVD法等氣相生長法或濺射法形成的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部剝離的單晶矽 等。
另外，在上述實施例4中說明的記憶體電路404所包括的電晶體中，在將氧化物半導體用於電晶體411及電晶體412並將矽用於包括電晶體407的其他電晶體的情況下，相對於使用矽的電晶體的個數，使用氧化物半導體的電晶體的個數少。因此，藉由在使用矽的電晶體上層疊電晶體411及電晶體412，可以緩和電晶體411及電晶體412的設計規則。
如此，藉由採用層疊使用矽的電晶體和使用氧化物半導體的電晶體的結構的暫存器，可以縮小CPU的晶片面積。此外，在一個電路框中，使用矽的電晶體的個數比使用氧化物半導體的電晶體的個數多，因此實際上的CPU的晶片面積根據使用矽的電晶體的個數決定。
在圖11中，在半導體基板800上形成有n通道型電晶體407。
作為半導體基板800，例如可以使用具有n型或p型導電性的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。在圖11中例示使用具有n型導電性的單晶矽基板的情況。
另外，電晶體407與其他電晶體由元件分離絕緣膜801電分離。作為元件分離絕緣膜801的形成方法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽隔離法等。
明確而言，電晶體407包括：形成在半導體基板800中且用作源極區或汲極區的雜質區802及雜質區803；閘極電極804；以及設置在半導體基板800與閘極電極804之間的閘極絕緣膜805。閘極電極804隔著閘極絕緣膜805重疊於形成在雜質區802與雜質區803之間的通道形成區。
電晶體407上形成有絕緣膜809。在絕緣膜809中形成有開口部。並且，在該開口部中形成有接觸於雜質區802的佈線810、接觸於雜質區803的佈線811以及接觸於閘極電極804的佈線812。
並且，佈線810連接於形成在絕緣膜809上的佈線815，佈線811連接於形成在絕緣膜809上的佈線816，佈線812連接於形成在絕緣膜809上的佈線817。
在佈線815至佈線817上形成有絕緣膜820。絕緣膜820中形成有開口部，在該開口部中形成有連接到佈線817的佈線821。
並且，在圖11中，在絕緣膜820上形成有電晶體411及電容元件413。
電晶體411在絕緣膜820上包括：包含氧化物半導體的半導體膜830；半導體膜830上的用作源極電極或汲極電極的導電膜832及導電膜833；半導體膜830、導電膜832及導電膜833上的閘極絕緣膜831；以及位於閘極絕緣膜831上並在導電膜832與導電膜833之間重疊於半導體膜830的閘極電極834。另外，導電膜 833連接於佈線821。
另外，在閘極絕緣膜831上且重疊於導電膜833的位置設置有導電膜835。將導電膜833與導電膜835隔著閘極絕緣膜831彼此重疊的部分用作電容元件413。
另外，在圖11中例示出電容元件413與電晶體411都設置在絕緣膜820上的情況，但是也可以將電容元件413與電晶體407都設置在絕緣膜820下。
並且，在電晶體411及電容元件413上設置有絕緣膜841。在絕緣膜841中設置有開口部，在該開口部中接觸於閘極電極834的導電膜843設置在絕緣膜841上。
另外，在圖11中，電晶體411在半導體膜830的至少一側具有閘極電極834即可，但是也可以具有隔著半導體膜830存在的一對閘極電極。
在電晶體411具有隔著半導體膜830存在的一對閘極電極的情況下，可以對一個閘極電極供應用來控制開啟或關閉的信號，並對另一個閘極電極被施加外部電位。在後者的情況下，可以對一對電極施加相同位準的電位，也可以只對另一個閘極電極施加接地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體411的臨界電壓。
本實施例可以與其他實施例適當地組合而實施。
實施例6
在本實施例中，參照圖12A和圖12B及圖13A至圖13E說明將在上述實施例中說明的由電晶體構成的電路應用於電子構件及具備該電子構件的電子裝置的例子。
在圖12A中，說明將在上述實施例中說明的由電晶體構成的電路應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向和端子的形狀存在多個規格和名稱。於是，在實施例中，說明其一個例子。
藉由組裝製程(後面的製程)，並且藉由在印刷電路板上安裝多個能夠裝卸的構件，完成具備如上述實施例5的圖11所示的電晶體的具有快取記憶體的半導體裝置。
後面的製程可以藉由圖12A所示的製程完成。明確而言，在由前面的製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以降低在前面的製程中的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面並將基板分成多個晶片的切割(dicing)製程。並且，進行如下晶片接合(die bonding)製程(步驟S3)：拾取被切割的各晶片，並將其安裝且接合於引線框架上。該晶片接合製程中的晶片與引線框架的接合可以適當地根據產品選擇合適的方法，如 利用樹脂的接合或利用膠帶的接合等。另外，晶片接合製程中的晶片與引線框架的接合也可以藉由將各晶片安裝於插入物(interposer)上來進行。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
實施由環氧樹脂等密封進行了打線接合的晶片的成型(molding)製程(步驟S5)。藉由進行成型製程，使電子構件的內部被樹脂填充，可以保護安裝於電子構件內部的半導體裝置及金屬細線免受機械外力的影響，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行焊接。
接著，對封裝表面實施標記處理(marking)(步驟S7)。並且藉由最後的檢驗製程(步驟S8)完成構成半導體裝置的電子構件(步驟S9)。
上面說明的電子構件可以構成在上述實施例中所說明的半導體裝置。因此，可以使各電路的電源供應期間最適化，而實現能夠降低功耗的電子構件。
另外，圖12B示出完成的具有半導體裝置的 電子構件的透視示意圖。在圖12B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四側引腳扁平封裝)的透視示意圖。圖12B所示的電子構件700示出引線701及電晶體部703。圖12B所示的電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使每一個在印刷電路板702上彼此電連接，來完成半導體裝置。完成的半導體裝置704設置於電子裝置等的內部。
接著，說明將上述電子構件用於如下電子裝置的情況：電腦、可攜式資訊終端(也包括行動電話、可攜式遊戲機以及音頻再生裝置等)、電子紙、電視機(也稱為電視或電視接收機)以及數位攝影機等。
圖13A示出可攜式資訊終端，其包括外殼901、外殼902、第一顯示部903a和第二顯示部903b等。在外殼901和外殼902中的至少一個中設置有之前的實施例所示的半導體裝置。因此，可以使各電路的電源供應期間最適化，而實現能夠降低功耗的可攜式資訊終端。
另外，第一顯示部903a為具有觸摸輸入功能的面板，例如如圖13A的左圖所示，可以由第一顯示部903a顯示的選擇按鈕904選擇是進行“觸摸輸入”還是進行“鍵盤輸入”。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能容易使用。在此，例如在選擇“鍵盤輸入”的情況下，如圖13A的右圖所示，在第一顯示部903a中顯示鍵盤905。由此，可以如習知的資訊終端 同樣地利用鍵盤迅速地進行文字輸入。
另外，圖13A所示的可攜式資訊終端如圖13A的右圖所示，可以將第一顯示部903a及第二顯示部903b中的一個卸下。藉由作為第一顯示部903a採用具有觸摸輸入功能的面板，可以減輕攜帶時的重量，並可以用一隻手拿著外殼902而用另一隻手進行操作，所以很方便。
圖13A中的可攜式資訊終端可具有在顯示部上顯示各種資訊(例如靜止影像、動態影像和文字影像等)的功能，在顯示部上顯示日曆、日期、時間等的功能，操作或編輯顯示在顯示部上的資訊的功能，控制各種軟體(程式)的處理的功能等。另外，也可以採用在外殼的背面或側面具備外部連接端子(耳機端子、USB端子等)、儲存介質插入部等的結構。
另外，圖13A所示的可攜式資訊終端可以採用以無線方式發送且接收資訊的結構。還可以採用以無線方式從電子書籍伺服器購買且下載所希望的書籍資料等的結構。
再者，也可以使圖13A所示的外殼902具有天線、麥克風功能及無線通訊功能，來將其用作行動電話。
圖13B示出安裝有電子紙的電子書閱讀器910，該電子書閱讀器由兩個外殼，即外殼911及外殼912構成。在外殼911及外殼912中分別設置有顯示部 913及顯示部914。外殼911及外殼912由軸部915連接，並且可以以該軸部915為軸進行開閉動作。此外，外殼911包括電源916、操作鍵917以及揚聲器918等。在外殼911和外殼912中的至少一個中設置有之前的實施例所示的半導體裝置。因此，可以使各電路的電源供應期間最適化，而實現能夠降低功耗的電子書閱讀器。
圖13C示出電視機，其包括外殼921、顯示部922和支架923等。可以藉由外殼921所具有的開關和遙控器924來進行電視機920的操作。在外殼921和遙控器924中安裝有之前的實施例所示的半導體裝置。因此，可以使各電路的電源供應期間最適化，而實現能夠降低功耗的電視機。
圖13D示出智慧手機，其主體930中包括顯示部931、揚聲器932、麥克風933和操作按鈕934等。設置有之前的實施例所示的半導體裝置在主體930中。因此，可以使各電路的電源供應期間最適化，而實現能夠降低功耗的智慧手機。
圖13E示出數位相機，其包括主體941、顯示部942和操作開關943等。設置有之前的實施例所示的半導體裝置在主體941中。因此，可以使各電路的電源供應期間最適化，而實現能夠降低功耗的數位相機。
如上所述，在本實施例所示的電子裝置中安裝有根據之前的實施例的半導體裝置。因此，可以使各電路的電源供應期間最適化，而實現能夠降低功耗的電子裝 置。
本申請案根據2013年1月24日向日本專利局提出申請的日本專利申請案第2013-010716號，其整體內容於此併入參考。

Claims (20)

  1. 一種半導體裝置，包括：電連接於匯流排的信號處理電路、快取記憶體以及輸入輸出介面；監控該信號處理電路、該快取記憶體以及該輸入輸出介面是否處於存取狀態的位址監控電路；第一至第三開關，該第一至第三開關分別電連接於該信號處理電路、該快取記憶體以及該輸入輸出介面，並經配置以選擇是否對應電源閘控控制信號對該信號處理電路、該快取記憶體以及該輸入輸出介面供應電源；以及根據由位址監控電路監控的該信號處理電路的狀態、該快取記憶體的狀態以及該輸入輸出介面的狀態而輸出電源閘控控制信號的電源控制電路。
  2. 根據申請專利範圍第1項之半導體裝置，還包括第一至第三邏輯電路，該第一至第三邏輯電路分別電連接於該信號處理電路、該快取記憶體以及該輸入輸出介面，並經配置以選擇是否對應時脈閘控控制信號對該信號處理電路、該快取記憶體以及該輸入輸出介面供應時脈信號，其中，該電源控制電路係經配置以根據該信號處理電路的狀態、該快取記憶體的狀態以及該輸入輸出介面的狀態而輸出該時脈閘控控制信號。
  3. 根據申請專利範圍第2項之半導體裝置，還包括：電連接於該第一至第三開關中的一個及該信號處理電路、該快取記憶體以及該輸入輸出介面中的一個的節點； 作為半導體層包含氧化物半導體膜的電晶體；以及藉由該電晶體的源極和汲極而電連接於該節點的電容元件。
  4. 根據申請專利範圍第3項之半導體裝置，其中，該時脈閘控控制信號被輸入至該電晶體的閘極。
  5. 根據申請專利範圍第2項之半導體裝置，其中，該時脈閘控控制信號在切換該電源閘控控制信號以停止電源供應之前停止該時脈信號的供應。
  6. 根據申請專利範圍第2項之半導體裝置，其中，該時脈閘控控制信號在切換該電源閘控控制信號以再次開始電源供應之後再次開始該時脈信號的供應。
  7. 一種半導體裝置，包括：匯流排；信號處理電路；藉由該匯流排被供應來自該信號處理電路的第一位址信號的快取記憶體；藉由該匯流排被供應來自該信號處理電路的第二位址信號的輸入輸出介面；獲取該第一位址信號及該第二位址信號的位址監控電路；以及執行該快取記憶體及該輸入輸出介面的電源閘控的電源控制電路，其中，該電源控制電路係經配置以對應該第一位址信號選擇是否執行該快取記憶體的電源閘控， 其中，該電源控制電路係經配置以對應該第二位址信號選擇是否執行該輸入輸出介面的電源閘控。
  8. 根據申請專利範圍第7項之半導體裝置，還包括：電源供應電路；對該快取記憶體供應電源的第一節點；對該輸入輸出介面供應電源的第二節點；在該電源供應電路與該第一節點之間的第一開關；以及在該電源供應電路與該第二節點之間的第二開關，其中，該第一及第二開關的切換由該電源控制電路控制。
  9. 根據申請專利範圍第8項之半導體裝置，還包括：作為半導體層包含第一氧化物半導體膜的第一電晶體；作為半導體層包含第二氧化物半導體膜的第二電晶體；藉由該第一電晶體的源極和汲極電連接於該第一節點的第一電容元件；以及藉由該第二電晶體的源極和汲極電連接於該第二節點的第二電容元件，其中，該第一及第二電晶體的切換由該電源控制電路控制。
  10. 根據申請專利範圍第9項之半導體裝置，其中，該電源控制電路在執行該快取記憶體的電源閘控之前關閉該第一電晶體，其中，該電源控制電路在停止該快取記憶體的電源閘控之後開啟該第一電晶體，其中，該電源控制電路在執行該輸入輸出介面的電源閘控之前關閉該第二電晶體，並且其中，該電源控制電路在停止該輸入輸出介面的電源閘控之後開啟該第二電晶體。
  11. 根據申請專利範圍第9項之半導體裝置，其中，該第一電晶體與該第一開關層疊，並且其中，該第二電晶體與該第二開關層疊。
  12. 一種半導體裝置，包括：匯流排；信號處理電路；藉由該匯流排被供應來自該信號處理電路的第一位址信號的快取記憶體；經配置以藉由該匯流排被供應來自該信號處理電路的第二位址信號的輸入輸出介面；經配置以由該信號處理電路啟動的副信號處理電路；獲取該第一位址信號及該第二位址信號的位址監控電路；以及執行該信號處理電路、該快取記憶體以及該輸入輸出介面的電源閘控的電源控制電路， 其中，該電源控制電路係經配置以根據是否啟動該副信號處理電路選擇是否執行該信號處理電路的電源閘控，其中，該電源控制電路係經配置以對應該第一位址信號選擇是否執行該快取記憶體的電源閘控，並且其中，該電源控制電路係經配置以對應該第二位址信號選擇是否執行該輸入輸出介面的電源閘控。
  13. 根據申請專利範圍第12項之半導體裝置，還包括：電源供應電路；對該信號處理電路供應電源的第一節點；對該快取記憶體供應電源的第二節點；對該輸入輸出介面供應電源的第三節點；在該電源供應電路與該第一節點之間的第一開關；在該電源供應電路與該第二節點之間的第二開關；以及在該電源供應電路與該第三節點之間的第三開關，其中，該第一至第三開關的切換由該電源控制電路控制。
  14. 根據申請專利範圍第13項之半導體裝置，還包括：作為半導體層包含第一氧化物半導體膜的第一電晶體；作為半導體層包含第二氧化物半導體膜的第二電晶體； 作為半導體層包含第三氧化物半導體膜的第三電晶體；藉由該第一電晶體的源極和汲極電連接於該第一節點的第一電容元件；藉由該第二電晶體的源極和汲極電連接於該第二節點的第二電容元件；以及藉由該第三電晶體的源極和汲極電連接於該第三節點的第三電容元件，其中，該第一至第三電晶體的切換由該電源控制電路控制。
  15. 根據申請專利範圍第14項之半導體裝置，其中，該電源控制電路在執行該信號處理電路的電源閘控之前關閉該第一電晶體，其中，該電源控制電路在停止該信號處理電路的電源閘控之後開啟該第一電晶體，其中，該電源控制電路在執行該快取記憶體的電源閘控之前關閉該第二電晶體，其中，該電源控制電路在停止該快取記憶體的電源閘控之後開啟該第二電晶體，其中，該電源控制電路在執行該輸入輸出介面的電源閘控之前關閉該第三電晶體，並且其中，該電源控制電路在停止該輸入輸出介面的電源閘控之後開啟該第三電晶體。
  16. 根據申請專利範圍第14項之半導體裝置， 其中，該第一至第三電晶體與該第一至第三開關層疊。
  17. 根據申請專利範圍第12項之半導體裝置，其中，該信號處理電路包括揮發性暫存器和非揮發性暫存器。
  18. 根據申請專利範圍第17項之半導體裝置，其中，該非揮發性暫存器包括作為半導體層包含氧化物半導體膜的第一電晶體。
  19. 根據申請專利範圍第18項之半導體裝置，其中，該揮發性暫存器包括作為半導體層包含單晶矽基板的部分的第二電晶體。
  20. 根據申請專利範圍第19項之半導體裝置，其中，該第一電晶體與該第二電晶體層疊。
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