JP6285150B2 - 半導体装置 - Google Patents

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Description

半導体特性を利用した半導体装置に関する。
結晶性を有するシリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置や発光装置などで透光性を有する画素電極に用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ところで、半導体装置に用いられるトランジスタは、閾値電圧などの電気的特性の経時劣化による変化が小さいことが望まれる。特に、単極性のトランジスタで構成された回路では、回路から出力される電位がトランジスタの閾値電圧による影響を受けやすい。そのため、単極性のトランジスタで構成された回路の場合は、トランジスタに許容される閾値電圧の範囲が、ＣＭＯＳの回路に比べて狭い傾向にある。よって、半導体装置、特に単極性のトランジスタで構成された回路を有する半導体装置にとって、経時劣化による電気的特性の変化が小さいトランジスタを用いることは、信頼性を確保する上で重要である。
また、半導体装置ではその回路設計によって半導体素子に求められる電気的特性は異なるが、ゲート電圧が０Ｖ以下の時に非導通状態であること、所謂ノーマリーオフであることが要求されるｎチャネル型のトランジスタの場合、その閾値電圧は０Ｖより大きいことが望まれる。よって、トランジスタの閾値電圧は、経時劣化による変化が小さいことのみならず、ノーマリーオフであることを満たすような初期値を有することが求められる。
上述したような技術的背景のもと、本発明は、ノーマリーオフであるトランジスタを有する半導体装置の提供を、課題の一つとする。また、本発明は、信頼性の高い半導体装置の提供を、課題の一つとする。
トランジスタの閾値電圧の初期値と、経時劣化による閾値電圧の変化量とが、半導体膜のレイアウトと、ソース電極またはドレイン電極として機能する導電膜のレイアウトとの関係によって、異なることが見出された。本発明の一態様では、上記関係を利用して、上記課題を解決することができる。
具体的に、本発明の一態様に係る半導体装置は、ゲート電極と、ゲート絶縁膜と、ゲート絶縁膜を間に挟んでゲート電極と重なる位置に設けられた半導体膜と、半導体膜に接するソース電極及びドレイン電極とを有する。そして、半導体膜の端部と、当該半導体膜と重なる領域におけるソース電極またはドレイン電極の端部とは、チャネル幅方向において間隔を有するものとする。
酸化物半導体を含む半導体膜の端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成されやすいと考えられる。しかし、本発明の一態様では、上記構成により、ソース電極及びドレイン電極とは重ならない半導体膜の端部、すなわち、ソース電極及びドレイン電極が形成された領域とは異なる領域における半導体膜の端部を、長く確保することができる。また、ソース電極及びドレイン電極とは重ならない半導体膜の端部、すなわち、ソース電極及びドレイン電極が形成された領域とは異なる領域における半導体膜の端部において、ドレイン電極からソース電極に向かう電気力線の密度を小さくし、当該端部にかかる電界を小さくすることができる。よって、半導体膜の端部において酸素欠損が形成されていたとしても、トランジスタを非導通状態としたいときに当該端部を介してソース電極とドレイン電極の間に流れるリーク電流を、小さく抑えることができる。よって、ノーマリーオフとなるように、トランジスタの閾値電圧を制御することができる。
また、本発明の一態様では、半導体膜の端部にかかる電界を小さくすることで、当該端部からゲート絶縁膜中にキャリアである電子がトラップされるのを防ぐことができる。そして、それにより、閾値電圧の変化を抑え、半導体装置の信頼性を高めることができる。
本発明の一態様では、上記構成により、ノーマリーオフであるトランジスタを有する半導体装置を提供することができる。また、本発明の一態様では、上記構成により、信頼性の高い半導体装置を提供することができる。
トランジスタの上面図及び断面図。 トランジスタの上面図。 トランジスタの上面図及び断面図。 トランジスタの上面図。 トランジスタの上面図。 トランジスタの上面図及び断面図。 トランジスタの上面図。 閾値電圧の変化量の実測値と、シフト値の変化量の実測値。 トランジスタの断面図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 シフトレジスタと順序回路の構成を示す図。 半導体表示装置の構成を示す図。 電子機器の図。 本発明の一態様に係る酸化物積層のバンド構造を説明する図。 トランジスタのゲート電圧とドレイン電流の関係を示すグラフ。 トランジスタのゲート電圧とドレイン電流の関係を示すグラフ。 トランジスタの断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、トランジスタを駆動回路に有している半導体表示装置が、その範疇に含まれる。
〈トランジスタの形態１〉
図１に、本発明の一態様に係る半導体装置が有する、トランジスタの一形態を示す。図１（Ａ）はトランジスタ１０の上面図である。図１（Ｂ）は、図１（Ａ）に示したトランジスタ１０の、破線Ａ１−Ａ２における断面構造を示した図に相当する。図１（Ｃ）は、図１（Ａ）に示したトランジスタ１０の、破線Ａ３−Ａ４における断面構造を示した図に相当する。なお、図１（Ａ）では、トランジスタ１０のレイアウトを明確にするために、ゲート絶縁膜などの各種絶縁膜を省略している。
図１に示すように、トランジスタ１０は、絶縁表面を有する基板１１上に、ゲート電極としての機能を有する導電膜１２と、導電膜１２上のゲート絶縁膜１３と、ゲート絶縁膜１３を間に挟んで導電膜１２と重なる位置に設けられた半導体膜１４と、半導体膜１４に接し、ソース電極またはドレイン電極としての機能を有する導電膜１５及び導電膜１６とを有する。
また、図１では、半導体膜１４、導電膜１５及び導電膜１６上に、酸化物膜１７が設けられている。本発明の一態様では、酸化物膜１７をトランジスタ１０の構成要素に含めても良い。
また、図１（Ａ）では、導電膜１５と導電膜１６の間を最短距離でキャリアが移動する方向をチャネル長方向とし、チャネル長方向を矢印Ｄ１で示す。また、図１（Ａ）では、チャネル長方向に対して垂直な方向をチャネル幅方向とし、チャネル幅方向を矢印Ｄ２で示す。
そして、本発明の一態様では、半導体膜１４の端部と、半導体膜１４と重なる領域における導電膜１５または導電膜１６の端部とは、チャネル幅方向において間隔を有するものとする。別の見方をすると、トランジスタ１０は、チャネル幅方向における半導体膜１４の幅Ｗｉが、導電膜１５または導電膜１６と半導体膜１４とが重なる領域１８の、チャネル幅方向における導電膜１５または導電膜１６の幅Ｗｓｄよりも、大きいと言える。
なお、本発明の一態様では、チャネル幅方向において、半導体膜１４の両端部と、領域１８における導電膜１５及び導電膜１６の両端部とが間隔を有する構成を例示している。そして、図１（Ａ）では、半導体膜１４の両端部と、領域１８における導電膜１５及び導電膜１６の両端部とが、間隔Ｗｄ１と間隔Ｗｄ２とをそれぞれ有して間隔を有する場合を例示している。
本発明の一態様では、上記構成により、トランジスタ１０をノーマリーオフ化し、閾値電圧が変化するのを防ぐことができる。以下、その理由について詳細に説明する。
図２（Ａ）に、トランジスタ１０の上面図において、導電膜１５と導電膜１６の間に、破線の矢印である電気力線を加えた図を示す。図２（Ａ）では、トランジスタ１０がｎチャネル型であり、導電膜１５がドレイン電極、導電膜１６がソース電極である場合の、電気力線を例示している。
図２（Ａ）に示すトランジスタ１０では、電気力線がドレイン電極である導電膜１５から、ソース電極である導電膜１６に向かっている。そして、トランジスタ１０では、半導体膜１４のうち、導電膜１５と導電膜１６とを、矢印Ｄ１で示したチャネル長方向において結ぶ経路を含む領域１９ａに、電気力線が存在する。さらに、トランジスタ１０では、領域１９ａのみならず、半導体膜１４のうち当該経路から外れる領域１９ｂにも、回り込むように電気力線が存在する。
次いで、比較例として、図２（Ｂ）に、トランジスタ１０とは異なる構造を有するトランジスタ２０の上面図と、破線の矢印である電気力線とを図示する。
トランジスタ２０は、絶縁表面上に、ゲート電極としての機能を有する導電膜２２と、導電膜２２上のゲート絶縁膜（図示は省略する）と、ゲート絶縁膜を間に挟んで導電膜２２と重なる位置に設けられた半導体膜２４と、半導体膜２４に接し、ソース電極またはドレイン電極としての機能を有する導電膜２５及び導電膜２６とを有する。
そして、トランジスタ２０は、導電膜２５または導電膜２６の端部と、導電膜２５または導電膜２６と重なる領域における半導体膜２４の端部とが、矢印Ｄ２で示したチャネル幅方向において間隔を有する構造を有する。別の見方をすると、トランジスタ２０は、チャネル幅方向における半導体膜２４の幅Ｗｉが、チャネル幅方向における導電膜２５または導電膜２６の幅Ｗｓｄよりも、小さいと言える。
図２（Ｂ）では、チャネル幅方向において、導電膜２５または導電膜２６の両端部と、導電膜２５または導電膜２６と重なる領域における半導体膜２４の両端部とが、間隔Ｗｄ３と間隔Ｗｄ４とをそれぞれ有する場合を例示している。
図２（Ｂ）では、トランジスタ２０がｎチャネル型であり、導電膜２５がドレイン電極、導電膜２６がソース電極である場合の、電気力線を例示している。
図２（Ｂ）に示すトランジスタ２０では、電気力線が、ドレイン電極である導電膜２５から、ソース電極である導電膜２６に向かっている。そして、トランジスタ２０では、半導体膜２４のうち、導電膜２５と導電膜２６とを、矢印Ｄ１で示したチャネル長方向において結ぶ経路に沿っている電気力線のみが存在する。
よって、図２（Ａ）に示すトランジスタ１０の半導体膜１４の端部と、図２（Ｂ）に示すトランジスタ２０の半導体膜２４の端部とを比較すると、トランジスタ１０における、導電膜１５及び導電膜１６とは重ならない半導体膜１４の端部、すなわち、導電膜１５及び導電膜１６が形成された領域とは異なる領域における半導体膜１４の端部は、トランジスタ２０における、導電膜２５及び導電膜２６とは重ならない半導体膜２４の端部、すなわち、導電膜２５及び導電膜２６が形成された領域とは異なる領域における半導体膜２４の端部よりも、長くなる。
また、図２（Ａ）に示すトランジスタ１０の電気力線と、図２（Ｂ）に示すトランジスタ２０の電気力線とを比較すると、トランジスタ１０は、導電膜１５及び導電膜１６とは重ならない半導体膜１４の端部における電気力線の密度を、トランジスタ２０の導電膜２５及び導電膜２６とは重ならない半導体膜２４の端部における電気力線の密度に比べて、小さくすることができる。換言すると、導電膜１５及び導電膜１６が形成された領域とは異なる領域において、半導体膜１４の端部にかかる電界を、導電膜２５及び導電膜２６が形成された領域とは異なる領域において、半導体膜２４の端部にかかる電界よりも小さくすることができると言える。
半導体膜１４及び半導体膜２４が酸化物半導体を含んでいる場合、半導体膜１４及び半導体膜２４の端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、半導体膜１４及び半導体膜２４の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成されやすいと考えられる。
しかし、トランジスタ１０では、上述したように、導電膜１５及び導電膜１６とは重ならない半導体膜１４の端部を長く確保することができる。また、トランジスタ１０では、導電膜１５及び導電膜１６が形成された領域とは異なる領域において、半導体膜１４の端部にかかる電界を小さくすることができる。よって、半導体膜１４の端部において酸素欠損が形成されていたとしても、トランジスタ１０を非導通状態としたいときに当該端部を介して導電膜１５と導電膜１６の間に流れるリーク電流を、小さく抑えることができる。よって、ノーマリーオフとなるように、トランジスタ１０の閾値電圧を制御することができる。
また、トランジスタ１０では、半導体膜１４の端部にかかる電界を小さくすることで、当該端部からゲート絶縁膜１３中にキャリアである電子がトラップされるのを防ぐことができる。それにより、トランジスタ１０では、閾値電圧の変化が抑えられるため、トランジスタ１０を用いた半導体装置の信頼性を高めることができる。
また、本発明の一態様では、酸化物膜１７として金属酸化物を用いる構成としてもよい。
上記構成を有する酸化物膜１７を用いることで、酸化物膜１７上にシリコンが含まれた膜が設けられても、半導体膜１４と、シリコンを含む膜とを、離隔することができる。よって、半導体膜１４にインジウムが含まれている場合において、酸素との結合エネルギーがインジウムよりも大きいシリコンが、導電膜１５及び導電膜１６とは重ならない半導体膜１４の端部において、インジウムと酸素の結合を切断し、酸素欠損を形成するのを防ぐことができる。それにより、本発明の一態様では、トランジスタの信頼性をさらに高めることができる。
酸素欠損による半導体膜１４のチャネル領域におけるｎ型化を防ぐためには、半導体膜１４のシリコンの濃度が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、さらには２×１０１７ａｔｏｍｓ／ｃｍ３以下であることが望ましい。
なお、上記金属酸化物は、半導体膜１４において酸化物半導体として用いられる金属酸化物よりも、導電性が低い構成とする。上記構成を実現するためには、例えば、金属酸化物としてＩｎ−Ｇａ−Ｚｎ系酸化物を酸化物膜１７に用いる場合、当該金属酸化物は、Ｉｎの原子数比が半導体膜１４に用いられる金属酸化物よりも低いものとすれば良い。具体的に、酸化物膜１７は、スパッタリング法により、金属の原子数比が１：６：４、若しくは１：３：２である、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて、形成することができる。
なお、図１（Ａ）及び図２（Ａ）では、半導体膜１４の両端部と、領域１８における導電膜１５及び導電膜１６の両端部とが、間隔Ｗｄ１と間隔Ｗｄ２とをそれぞれ有する場合を例示している。本発明の一態様では、間隔Ｗｄ１と間隔Ｗｄ２のいずれか一方が存在しない場合でも、本発明の一態様による上記効果を得ることができるが、間隔Ｗｄ１と間隔Ｗｄ２の両方が存在する図１（Ａ）及び図２（Ａ）の構成例の方が、上記効果を高めることができるのでより望ましい。
また、半導体膜１４に酸化物半導体が用いられている場合、導電膜１５及び導電膜１６に用いられる導電材料によっては、導電膜１５及び導電膜１６中の金属が、酸化物半導体から酸素を引き抜くことがある。この場合、半導体膜１４のうち、導電膜１５及び導電膜１６に接する領域が、酸素欠損の形成によりｎ型化される。図１（Ａ）のトランジスタ１０の一部の領域６５を、図１８に拡大して図示する。図１８では、半導体膜１４のうち、導電膜１５及び導電膜１６に接する領域１４ｎがｎ型化されている。
ｎ型化された領域１４ｎは、ソース領域またはドレイン領域として機能するため、半導体膜１４と導電膜１５及び導電膜１６との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域１４ｎが形成されることで、トランジスタ１０の移動度及びオン電流を高めることができ、それにより、トランジスタ１０を用いた半導体装置の高速動作を実現することができる。
なお、導電膜１５及び導電膜１６中の金属による酸素の引き抜きは、導電膜１５及び導電膜１６をスパッタリング法などにより形成する際に起こりうるし、導電膜１５及び導電膜１６を形成した後に行われる加熱処理によっても起こりうる。
また、ｎ型化される領域１４ｎは、酸素と結合し易い導電材料を導電膜１５及び導電膜１６に用いることで、より形成されやすくなる。上記導電材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
〈閾値電圧の変化量について〉
次いで、図２（Ａ）に示すトランジスタ１０と、図２（Ｂ）に示すトランジスタ２０とで、ドレイン電極に高い電圧を印加する試験を行い、それぞれの閾値電圧の変化量を調べた結果について説明する。
まず、試験に用いたトランジスタＡ及びトランジスタＢは、トランジスタ１０と同様の構造を有し、間隔Ｗｄ１及び間隔Ｗｄ２を共に３μｍ、導電膜１５及び導電膜１６の幅Ｗｓｄを２０μｍ、導電膜１５と導電膜１６の間隔（チャネル長）を３μｍとした。また、試験に用いたトランジスタＣ及びトランジスタＤは、トランジスタ２０と同様の構造を有し、間隔Ｗｄ３及び間隔Ｗｄ４を共に３μｍ、半導体膜２４の幅Ｗｉを２０μｍ、導電膜２５と導電膜２６の間隔（チャネル長）を３μｍとした。
また、トランジスタＡ及びトランジスタＢは、導電膜１２として、膜厚２００ｎｍのタングステン膜を用いた。また、ゲート絶縁膜として膜厚４００ｎｍの窒化珪素膜及び膜厚５０ｎｍの酸化窒化珪素膜が導電膜１２側から順に積層された絶縁膜を用いた。また、導電膜１５及び導電膜１６として、膜厚５０ｎｍのタングステン膜、膜厚４００ｎｍのアルミニウム膜、及び膜厚１００ｎｍのチタン膜が、半導体膜１４側から、順に積層された導電膜を用いた。
また、トランジスタＣ及びトランジスタＤは、ゲート絶縁膜及び導電膜に用いられる材料や、その膜厚は、トランジスタＡ及びトランジスタＢと同じとした。具体的に、トランジスタＣ及びトランジスタＤは、導電膜２２として、膜厚２００ｎｍのタングステン膜を用いた。また、ゲート絶縁膜として膜厚４００ｎｍの窒化珪素膜及び膜厚５０ｎｍの酸化窒化珪素膜が導電膜２２側から順に積層された絶縁膜を用いた。また、導電膜２５及び導電膜２６として、膜厚５０ｎｍのタングステン膜、膜厚４００ｎｍのアルミニウム膜、及び膜厚１００ｎｍのチタン膜が、半導体膜２４側から、順に積層された導電膜を用いた。
なお、本明細書において酸化窒化珪素膜等として用いる酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
そして、トランジスタＡの半導体膜１４として、また、トランジスタＣの半導体膜２４として、単層の酸化物半導体膜が用いられた。そして、当該酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）の組成が１：１：１である酸化物ターゲットを用いて形成された、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜（ＩＧＺＯ（１１１））とした。
また、トランジスタＢの半導体膜１４として、また、トランジスタＤの半導体膜２４として、２層の酸化物半導体膜が用いられた。そして、ゲート絶縁膜に近い側の酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）の組成が１：１：１である酸化物ターゲットを用いて形成された、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜（ＩＧＺＯ（１１１））とした。また、ゲート絶縁膜に遠い側の酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）の組成が１：３：２である酸化物ターゲットを用いて形成された、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体膜（ＩＧＺＯ（１３２））とした。
また、試験では、ゲート電極とソース電極を等電位とし、ゲート電極及びソース電極の電位を基準としたときのドレイン電極の電圧（ドレイン電圧と呼ばれる）が、３０Ｖとなるように設定した。また、試験では、トランジスタＡ乃至トランジスタＤが形成された基板の温度を１２５℃とし、暗室内にて光の照射が行われない環境下において１時間載置することで、トランジスタＡ乃至トランジスタＤにストレスを加えた。
図１６及び図１７に、ストレスを加える前と後とで測定した、トランジスタＡ乃至トランジスタＤのゲート電圧Ｖｇ（Ｖ）とドレイン電流Ｉｄ（Ａ）の関係を示す。なお、図１６及び図１７では、ストレスを加える前のゲート電圧Ｖｇとドレイン電流Ｉｄの関係を破線で、ストレスを加えた後のゲート電圧Ｖｇとドレイン電流Ｉｄの関係を実線で示す。そして、図１６（Ａ）がトランジスタＡのデータに相当し、図１６（Ｂ）がトランジスタＢのデータに相当し、図１７（Ａ）がトランジスタＣのデータに相当し、図１７（Ｂ）がトランジスタＤのデータに相当する。
なお、トランジスタＡ乃至トランジスタＤのドレイン電流の測定は、ゲート電圧Ｖｇを−１５Ｖから＋３０Ｖまで変化させることで行った。また、当該測定は、ドレイン電圧Ｖｄが０．１Ｖと１０Ｖの場合について行った。また、当該測定は、４０℃の環境下で行った。
また、図１６及び図１７に示したゲート電圧Ｖｇ（Ｖ）とドレイン電流Ｉｄ（Ａ）の関係を用いて算出した、ストレスを加える前と、加えた後との間に生じた、閾値電圧の変化量（ΔＶｔｈ）と、シフト値の変化量（ΔＳｈｉｆｔ）とを、図８にグラフで示す。なお、各トランジスタの移動度は、比誘電率が４、ゲート絶縁膜の膜厚が２８０ｎｍであるものとし、算出した。以下の表１に、ストレスを加える前と、加えた後との間に生じた、閾値電圧の変化量（ΔＶｔｈ）の値と、シフト値の変化量（ΔＳｈｉｆｔ）の値とを示す。
なお、シフト値とは、ドレイン電流が立ち上がるときのゲート電圧の値と定義する。具体的には、ゲート電圧に対するドレイン電流の関係を示すグラフにおいて、ドレイン電流の傾きの変化が最も急峻となる接線と、最低のドレイン電流に対応する目盛線と、が交差する点における電圧と、定義することができる。シフト値は、ドレイン電圧が１０Ｖであるときの値を用いた。
図８から分かるように、トランジスタ２０の構造を有するトランジスタＣ及びトランジスタＤに比べて、トランジスタ１０の構造を有するトランジスタＡ及びトランジスタＢの方が、閾値電圧の変化量（ΔＶｔｈ）と、シフト値の変化量（ΔＳｈｉｆｔ）とが、共に小さく抑えられていることが分かった。よって、上記試験結果から、トランジスタ１０の方がトランジスタ２０よりも、閾値電圧がプラスにシフトしにくく、信頼性が高いことが分かった。
〈トランジスタの形態２〉
次いで、図３に、本発明の一態様に係る半導体装置が有する、トランジスタの別の形態を示す。図３（Ａ）はトランジスタ３０の上面図である。図３（Ｂ）は、図３（Ａ）に示したトランジスタ３０の、破線Ｂ１−Ｂ２における断面構造を示した図に相当する。図３（Ｃ）は、図３（Ａ）に示したトランジスタ３０の、破線Ｂ３−Ｂ４における断面構造を示した図に相当する。図３（Ｄ）は、図３（Ａ）に示したトランジスタ３０の、破線Ｂ５−Ｂ６における断面構造を示した図に相当する。なお、図３（Ａ）では、トランジスタ３０のレイアウトを明確にするために、ゲート絶縁膜などの各種絶縁膜を省略している。
図３に示すトランジスタ３０は、トランジスタ１０と同様に、絶縁表面を有する基板３１上に、ゲート電極としての機能を有する導電膜３２と、導電膜３２上のゲート絶縁膜３３と、ゲート絶縁膜３３を間に挟んで導電膜３２と重なる位置に設けられた半導体膜３４と、半導体膜３４に接し、ソース電極またはドレイン電極としての機能を有する導電膜３５及び導電膜３６とを有する。
また、図３では、半導体膜３４、導電膜３５及び導電膜３６上に、酸化物膜３７が設けられている。本発明の一態様では、酸化物膜３７をトランジスタ３０の構成要素に含めても良い。
そして、トランジスタ３０は、導電膜３５及び導電膜３６が櫛歯形状を有する点において、図１に示したトランジスタ１０と構造が異なる。具体的に、櫛歯形状とは、その端部に複数の凸部を有する形状に相当する。そして、櫛歯形状を有する導電膜３５及び導電膜３６は、複数の凸部６０と、複数の凸部６０どうしを連結させる連結部６１とを、それぞれ有する。
そして、本発明の一態様では、トランジスタ３０において、半導体膜３４の端部と、半導体膜３４と重なる領域における導電膜３５または導電膜３６の端部とは、矢印Ｄ２で示すチャネル幅方向において間隔を有するものとする。別の見方をすると、トランジスタ３０は、チャネル幅方向における半導体膜３４の幅Ｗｉが、導電膜３５または導電膜３６と半導体膜３４とが重なる領域３８の、チャネル幅方向における導電膜３５または導電膜３６の幅Ｗｓｄよりも、大きいと言える。
さらに、本発明の一態様では、導電膜３５または導電膜３６が有する連結部６１と、半導体膜３４の端部とが間隔を有する。言い換えると、導電膜３５または導電膜３６は、凸部６０において部分的に半導体膜３４と重なっている。そのため、半導体膜３４と重なる領域における導電膜３５または導電膜３６の端部は、複数の凸部６０どうしで間隔を有することとなる。なお、導電膜３５が有する連結部６１と、導電膜３６が有する連結部６１とを、共に半導体膜３４の端部と離隔させるためには、矢印Ｄ１で示すチャネル長方向において、導電膜３５と導電膜３６とがそれぞれ有する連結部の端部どうしの間隔Ｌｓｄ２が、半導体膜３４の幅Ｌｉよりも、大きくなることが必要である。
本発明の一態様では、導電膜３５または導電膜３６が有する連結部６１と、半導体膜３４の端部とが間隔を有する構成により、トランジスタ３０をノーマリーオフ化し、閾値電圧が変化するのを防ぐことができる。以下、その理由について詳細に説明する。
図４に、トランジスタ３０の一部を上面図で示し、なおかつ、導電膜３５と導電膜３６の間に、破線の矢印である電気力線を加えた図を示す。図４では、トランジスタ３０がｎチャネル型であり、導電膜３５がドレイン電極、導電膜３６がソース電極である場合の、電気力線を例示している。
トランジスタ３０では、半導体膜３４の端部と、半導体膜３４と重なる領域における導電膜３５または導電膜３６の端部とが、チャネル幅方向において間隔を有するため、導電膜３５及び導電膜３６とは重ならない半導体膜３４の端部を長く確保することができる。また、トランジスタ３０では、導電膜３５及び導電膜３６が形成された領域とは異なる領域において、導電膜３５と導電膜３６とを結ぶ電流の経路となり得る半導体膜３４の端部にかかる電界を、小さくすることができる。よって、半導体膜３４の端部において酸素欠損が形成されていたとしても、トランジスタ３０を非導通状態としたいときに当該端部を介して導電膜３５と導電膜３６の間に流れるリーク電流を、小さく抑えることができる。よって、ノーマリーオフとなるように、トランジスタ３０の閾値電圧を制御することができる。
また、トランジスタ３０では、半導体膜３４の端部にかかる電界を小さくすることで、当該端部からゲート絶縁膜３３中にキャリアである電子がトラップされるのを防ぐことができる。それにより、トランジスタ３０では、閾値電圧の変化が抑えられるため、トランジスタ３０を用いた半導体装置の信頼性を高めることができる。
また、図４に示すトランジスタ３０では、電気力線が、ドレイン電極である導電膜３５から、ソース電極である導電膜３６に向かっている。そして、トランジスタ３０では、半導体膜３４のうち、導電膜３５と導電膜３６とを、矢印Ｄ１で示したチャネル長方向において結ぶ経路を含む領域３９ａに、電気力線が存在する。さらに、トランジスタ３０では、領域３９ａのみならず、半導体膜３４のうち当該経路から外れる領域３９ｂにも、回り込むように電気力線が存在する。
よって、トランジスタ３０の場合、導電膜３５または導電膜３６が有する連結部６１と半導体膜３４とが重なる構成を有するトランジスタに比べて、導電膜３５から導電膜３６に向かう電気力線の密度を小さくすることができる。よって、トランジスタ３０では、半導体膜３４の端部のみならず、内部においても電界が集中するのを防ぐことができる。したがって、トランジスタ３０は、閾値電圧の変化量を小さく抑えることができ、半導体装置の信頼性を高めることができる。
さらに、本発明の一態様では、導電膜３５が有する凸部６０と、導電膜３６が有する凸部６０とが、矢印Ｄ１で示すチャネル長方向において間隔Ｌｓｄ１を有し、導電膜３５の凸部６０と導電膜３６の凸部６０とが、互いに入り組むことのない構成とする。上記構成により、トランジスタ３０は、ゲート電極としての機能を有する導電膜３２と、導電膜３５または導電膜３６とが重なる領域の面積を、小さく抑えることができ、当該領域に形成される容量を小さくすることができる。そして、トランジスタ３０は、上記容量が小さいことで、Ｓ値（サブスレッショルドスイング値）を小さくすることができる。
なお、Ｓ値が大きいトランジスタの場合、閾値電圧を低くしていくと、ゲート電圧が０Ｖのときに流れるオフ電流が大きいノーマリーオンの状態となりやすいため、単極性のトランジスタで構成された回路では、正常な動作が困難になる。トランジスタ３０は閾値電圧を低くすることができ、なおかつＳ値を小さくすることもできるので、より確実にノーマリーオフとなる。よって、トランジスタ３０を用いることで、単極性のトランジスタで構成された回路の正常な動作を、より確実に確保することができる。
また、負のゲート電圧を加えたときに、トランジスタ３０は、図１に示したトランジスタ１０に比べて、バックチャネル側、すなわち、半導体膜３４のうち、ゲート電極と対向する面とは反対側の面近傍における領域の、チャネル幅中央まで電子の空乏層が広がりやすい。そのため、トランジスタ３０は、図１に示したトランジスタ１０に比べて、実効的なチャネル幅を小さくすることができ、よって、オフ電流の流れる領域が狭窄するため、オフ電流を低下させることができる。
また、本発明の一態様では、酸化物膜３７として、金属酸化物を用いる構成としてもよい。
上記構成を有する酸化物膜３７を用いることで、酸化物膜３７上にシリコンが含まれた膜が設けられても、半導体膜３４と、シリコンを含む膜とを、離隔することができる。よって、半導体膜３４にインジウムが含まれている場合において、酸素との結合エネルギーがインジウムよりも大きいシリコンが、導電膜３５及び導電膜３６とは重ならない半導体膜３４の端部において、インジウムと酸素の結合を切断し、酸素欠損を形成するのを防ぐことができる。それにより、本発明の一態様では、トランジスタの信頼性をさらに高めることができる。
なお、上記金属酸化物は、半導体膜３４において酸化物半導体として用いられる金属酸化物よりも、導電性が低い構成とする。上記構成を実現するためには、例えば、金属酸化物としてＩｎ−Ｇａ−Ｚｎ系酸化物を酸化物膜３７に用いる場合、当該金属酸化物は、Ｉｎの原子数比が半導体膜３４に用いられる金属酸化物よりも低いものとすれば良い。具体的に、酸化物膜３７は、スパッタリング法により、金属の原子数比が１：６：４、若しくは１：３：２である、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて、形成することができる。
また、トランジスタ１０の場合と同様に、半導体膜３４のうち、導電膜３５及び導電膜３６に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタ３０の移動度及びオン電流を高め、トランジスタ３０を用いた半導体装置の高速動作を実現することができる。
〈トランジスタの形態３〉
なお、図３に示したトランジスタ３０は、導電膜３５が有する凸部６０と、導電膜３６が有する凸部６０とが、チャネル長方向において完全に重なり合う構造を有しているが、本発明の一態様では、凸部６０どうしがチャネル長方向において部分的に重なり合う構造を有していても良い。
図５（Ａ）に、凸部６０どうしがチャネル長方向において部分的に重なり合う構造を有したトランジスタ３０の一形態を、上面図で示す。図５（Ａ）に示すトランジスタ３０では、導電膜３５が有する凸部６０と、導電膜３６が有する凸部６０とが、矢印Ｄ１で示すチャネル長方向において、部分的に重なり合う構造を有している。
また、図３に示したトランジスタ３０は、導電膜３５と導電膜３６とが、共に複数の凸部６０を有する場合を例示しているが、トランジスタ３０は、導電膜３５及び導電膜３６のいずれか一方が複数の凸部６０を有する構造であっても良い。
図５（Ｂ）に、導電膜３５が複数の凸部６０を有し、導電膜３６が複数の凸部を有さない構造のトランジスタ３０の一形態を、上面図で示す。図５（Ｂ）では、半導体膜３４と重なる領域における導電膜３６の端部は、半導体膜３４と重なる領域における導電膜３５の端部と異なり、一続きである。
図５（Ａ）及び図５（Ｂ）に例示したトランジスタ３０であっても、図３に示したトランジスタ３０と同じく、本発明の一態様による効果を得ることができる。
〈トランジスタの形態４〉
なお、図１乃至図５では、ゲート電極上に半導体膜が存在するボトムゲート型のトランジスタ構造について説明したが、図１乃至図５に示したトランジスタは、それぞれ、ゲート電極下に半導体膜が存在するトップゲート型であっても良い。
図６に、本発明の一態様に係る半導体装置が有する、トップゲート型のトランジスタの形態を示す。図６（Ａ）はトランジスタ４０の上面図である。図６（Ｂ）は、図６（Ａ）に示したトランジスタ４０の、破線Ｃ１−Ｃ２における断面構造を示した図に相当する。図６（Ｃ）は、図６（Ａ）に示したトランジスタ４０の、破線Ｃ３−Ｃ４における断面構造を示した図に相当する。図６（Ｄ）は、図６（Ａ）に示したトランジスタ４０の、破線Ｃ５−Ｃ６における断面構造を示した図に相当する。なお、図６（Ａ）では、トランジスタ４０のレイアウトを明確にするために、ゲート絶縁膜などの各種絶縁膜を省略している。
図６に示すトランジスタ４０は、絶縁表面を有する基板４１上に、半導体膜４４と、ソース電極またはドレイン電極としての機能を有し、半導体膜４４上に設けられた導電膜４５及び導電膜４６と、半導体膜４４、導電膜４５及び導電膜４６上のゲート絶縁膜４３と、ゲート電極としての機能を有し、ゲート絶縁膜４３を間に挟んで半導体膜４４と重なる位置に設けられた導電膜４２と、を有する。
また、図６では、ゲート絶縁膜４３及び導電膜４２上に、酸化物膜４７が設けられている。本発明の一態様では、酸化物膜４７をトランジスタ４０の構成要素に含めても良い。
そして、トランジスタ４０は、導電膜４５及び導電膜４６が櫛歯形状を有する点において、図３に示したトランジスタ３０と構造が同じである。櫛歯形状を有する導電膜４５及び導電膜４６は、複数の凸部５０と、複数の凸部５０どうしを連結させる連結部５１とを、それぞれ有する。
また、トランジスタ４０は、半導体膜４４の端部と、半導体膜４４と重なる領域における導電膜４５または導電膜４６の端部とが、矢印Ｄ２で示すチャネル幅方向において間隔を有する点において、図３に示したトランジスタ３０と構造が同じである。別の見方をすると、トランジスタ４０は、チャネル幅方向における半導体膜４４の幅Ｗｉが、導電膜４５または導電膜４６と半導体膜４４とが重なる領域４８の、チャネル幅方向における導電膜４５または導電膜４６の幅Ｗｓｄよりも、大きいと言える。
さらに、トランジスタ４０は、導電膜４５または導電膜４６が有する連結部５１と、半導体膜４４の端部とが間隔を有する点において、図３に示したトランジスタ３０と構造が同じである。そのため、半導体膜４４と重なる領域における導電膜４５または導電膜４６の端部は、複数の凸部５０どうしで間隔を有することとなる。なお、導電膜４５が有する連結部５１と、導電膜４６が有する連結部５１とを、共に半導体膜４４の端部と離隔させるためには、矢印Ｄ１で示すチャネル長方向において、導電膜４５と導電膜４６とがそれぞれ有する連結部の端部どうしの間隔Ｌｓｄ２が、半導体膜４４の幅Ｌｉよりも、大きくなることが必要である。
なお、トランジスタ１０の場合と同様に、半導体膜４４のうち、導電膜４５及び導電膜４６に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタ４０の移動度及びオン電流を高め、トランジスタ４０を用いた半導体装置の高速動作を実現することができる。
〈複数のトランジスタのレイアウト〉
また、図３に示したトランジスタ３０を二つ、並列に接続させた場合の上面図を一例として図７（Ａ）に示す。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタのソース電極またはドレイン電極の一方のみが、第２のトランジスタのソース電極またはドレイン電極の一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース電極またはドレイン電極の一方が第２のトランジスタのソース電極またはドレイン電極の一方に接続され、第１のトランジスタのソース電極またはドレイン電極の他方が第２のトランジスタのソース電極またはドレイン電極の他方に接続されている状態を意味する。
図７（Ａ）では、図３に示したトランジスタ３０が二つ、トランジスタ３０ａ及びトランジスタ３０ｂとして図示されている。そして、トランジスタ３０ａの導電膜３５と、トランジスタ３０ｂの導電膜３５とは、連結部６１を共有している。そして、トランジスタ３０ａが有する半導体膜３４と、トランジスタ３０ｂが有する半導体膜３４とは、矢印Ｄ１で示すチャネル長方向、及び矢印Ｄ２で示すチャネル幅方向が、ほぼ一致するように配置されている。
また、図７（Ｂ）では、図６に示したトランジスタ４０が二つ、トランジスタ４０ａ及びトランジスタ４０ｂとして図示されている。そして、トランジスタ４０ａの導電膜４５と、トランジスタ４０ｂの導電膜４５とは、連結部５１を共有している。そして、トランジスタ４０ａが有する半導体膜４４と、トランジスタ４０ｂが有する半導体膜４４とは、矢印Ｄ１で示すチャネル長方向、及び矢印Ｄ２で示すチャネル幅方向が、ほぼ一致するように配置されている。
なお、図７では、２つのトランジスタを並列に接続させた場合を例示しているが、３以上のトランジスタを同様に並列に接続させることもできる。
図７に示すように複数のトランジスタ３０またはトランジスタ４０を配置することで、複数のトランジスタ３０またはトランジスタ４０に用いられるマスクのレイアウトにおける周期性を高めることができる。マスクの周期性が低い場合、上記マスクを用いたフォトリソグラフィーの工程において、露光装置から発せられる光の干渉に起因して、フォトリソグラフィーにより成型された導電膜、絶縁膜、半導体膜などの幅が部分的に狭まるなどの、形状の不具合が生じやすい。しかし、図７では、複数のトランジスタ３０またはトランジスタ４０に用いられるマスクのレイアウトにおける周期性を高めることができ、それにより、フォトリソグラフィーの工程後に導電膜、絶縁膜、半導体膜の形状に不具合が生じるのを防ぐことができる。
〈半導体膜について〉
本発明の一態様に係る半導体装置では、トランジスタの半導体膜として、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどを含む半導体膜を用いても良いし、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を含む半導体膜を、用いても良い。
シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０Ｖ以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０Ｖ以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
また、半導体膜は、単数の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。半導体膜が、３層の酸化物半導体膜で構成されている場合の、トランジスタ１００の構成例を、図９に示す。
図９に示すトランジスタ１００は、絶縁表面を有する基板１１１上に、ゲート電極としての機能を有する導電膜１１２と、導電膜１１２上のゲート絶縁膜１１３と、ゲート絶縁膜１１３を間に挟んで導電膜１１２と重なる位置に設けられた半導体膜１１４と、半導体膜１１４に接し、ソース電極またはドレイン電極としての機能を有する導電膜１１５及び導電膜１１６とを有する。
また、図９では、半導体膜１１４、導電膜１１５及び導電膜１１６上に、酸化物膜１１７が設けられている。本発明の一態様では、酸化物膜１１７をトランジスタ１００の構成要素に含めても良い。
そして、トランジスタ１００では、酸化物半導体膜１１４ａ乃至酸化物半導体膜１１４ｃは、ゲート電極としての機能を有する導電膜１１２側から順に積層されている。
そして、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃは、酸化物半導体膜１１４ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜１１４ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜１１４ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成をトランジスタ１００が有する場合、ゲート電極としての機能を有する導電膜１１２に電圧を印加することで、半導体膜１１４に電界が加わると、半導体膜１１４のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜１１４ｂにチャネル領域が形成される。即ち、酸化物半導体膜１１４ｂとゲート絶縁膜１１３との間に酸化物半導体膜１１４ｃが設けられていることによって、ゲート絶縁膜１１３と離隔している酸化物半導体膜１１４ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜１１４ｃは、酸化物半導体膜１１４ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜１１４ｂと酸化物半導体膜１１４ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ１００の電界効果移動度が高くなる。
また、酸化物半導体膜１１４ｂと酸化物半導体膜１１４ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１００の閾値電圧が変動してしまう。しかし、酸化物半導体膜１１４ａは、酸化物半導体膜１１４ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜１１４ｂと酸化物半導体膜１１４ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ１００の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
例えば、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃは、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、酸化物半導体膜１１４ｂよりも高い原子数比で含む酸化物膜であればよい。具体的に、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃとして、酸化物半導体膜１１４ｂよりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃを、酸化物半導体膜１１４ｂよりも酸素欠損が生じにくい酸化物膜にすることができる。
具体的に、酸化物半導体膜１１４ｂと、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃとが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃの原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、酸化物半導体膜１１４ｂの原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、酸化物半導体膜１１４ｂにおいて、ｙ１がｘ１以上であると、トランジスタ１００に安定した電気的特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタ１００の電界効果移動度が低下してしまうため、ｙ１は、ｘ１の３倍未満であると好ましい。
図１５（Ａ）に、積層された酸化物半導体膜１１４ａ乃至酸化物半導体膜１１４ｃと接するように酸化シリコン膜を設けた場合のバンド構造の一部を、模式的に示す。図１５（Ａ）において、縦軸は電子エネルギー（ｅＶ）を、横軸は距離を、それぞれ示す。また、ＥｃＩ１及びＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体膜１１４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体膜１１４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体膜１１４ｃの伝導帯下端のエネルギーを示す。
図１５（Ａ）に示すように、酸化物半導体膜１１４ａ、酸化物半導体膜１１４ｂ、酸化物半導体膜１１４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜１１４ａ、酸化物半導体膜１１４ｂ、酸化物半導体膜１１４ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
なお、図１５（Ａ）では酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃが同様のエネルギーギャップを有する場合について示したが、それぞれが異なるエネルギーギャップを有していても良い。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１５（Ｂ）のように示される。また、図１５に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
なお、図１５に示すように、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃがあることにより、酸化物半導体膜１１４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１１４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。
したがって、ＥｃＳ１及びＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタの閾値電圧の変動が低減され、安定した電気的特性を得ることができる。
なお、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜１１４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜１１４ａ乃至酸化物半導体膜１１４ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜１１４ｂが結晶質であることにより、トランジスタ１００に安定した電気的特性を付与することができるため、酸化物半導体膜１１４ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜１１４ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜１１４ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、図９に示すトランジスタ１００は、半導体膜１１４の端部が傾斜している構造を有していても良いし、半導体膜１１４の端部が丸みを帯びる構造を有していても良い。
なお、図９では、３層の酸化物半導体膜が積層されている半導体膜１１４を例示しているが、半導体膜１１４は、３以外の複数の酸化物半導体膜が積層された構造を有していても良い。
なお、半導体膜１１４が複数の酸化物半導体膜を積層させた構造を有する場合において、酸化物膜１１７に用いられる金属酸化物は、半導体膜１１４全体の導電性よりも、導電性が低いものとする。例えば、金属酸化物としてＩｎ−Ｇａ−Ｚｎ系酸化物を酸化物膜１１７に用いる場合、当該金属酸化物は、Ｉｎの原子数比が、半導体膜１１４よりも低いものとする。
また、トランジスタ１０の場合と同様に、半導体膜１１４のうち、導電膜１１５及び導電膜１１６に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタ１００の移動度及びオン電流を高め、トランジスタ１００を用いた半導体装置の高速動作を実現することができる。さらに、トランジスタ１００の場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜１１４ｂにまで達していることが、トランジスタ１００の移動度及びオン電流を高め、半導体装置のさらなる高速動作を実現する上で、好ましい。
〈半導体装置の作製方法〉
以下、本発明の一態様に係る半導体装置の作製方法の一例について、説明する。
図１０（Ａ）に示すように、基板２００上に導電膜２０１を形成する。
基板２００としては、後の作製工程において耐えうる程度の耐熱性を有する基板が望ましく、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等が用いられる。
導電膜２０１としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを一種以上含む導電性材料でなる膜を１層または２層以上形成するとよい。例えば、導電膜２０１として、窒化タングステン膜上に銅膜を積層した導電膜や、単層のタングステン膜を用いることができる。
次に、フォトリソグラフィー工程とエッチング工程により、トランジスタのゲート電極としての機能を有する導電膜２０２を、形成する。具体的には、第１のフォトマスクを用いて、レジストからなるマスク（以下、レジストマスクと呼ぶ。）を導電膜２０１上に形成した後、導電膜２０１をエッチングして、導電膜２０２を形成し、次いで、レジストマスクを除去する（図１０（Ｂ）参照）。
次いで、導電膜２０２を覆うように、ゲート絶縁膜２０３を形成し、ゲート絶縁膜２０３上に半導体膜２０４を形成する（図１０（Ｃ）参照）。
ゲート絶縁膜２０３としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。
例えば、２層構造のゲート絶縁膜２０３とする場合、１層目を窒化珪素膜とし、２層目を酸化珪素膜とした多層膜とすればよい。２層目の酸化珪素膜は酸化窒化珪素膜にすることができる。また、１層目の窒化珪素膜を窒化酸化珪素膜とすることができる。
酸化珪素膜は、欠陥密度の小さい酸化珪素膜を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化珪素膜を用いる。酸化珪素膜は、過剰酸素を有する酸化珪素膜を用いると好ましい。窒化珪素膜は水素及びアンモニアの放出量が少ない窒化珪素膜を用いる。水素、アンモニアの放出量は、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて測定すればよい。
次に、フォトリソグラフィー工程とエッチング工程により、半導体膜２０４を所望の形状に加工し、半導体膜２０５を形成する（図１０（Ｄ）参照）。具体的には、第２のフォトマスクを用いて、レジストマスクを半導体膜２０４上に形成し、半導体膜２０４をエッチングして、半導体膜２０５を形成する。そして、レジストマスクを除去する。
半導体膜２０５として、上述した酸化物半導体を用いることができる。
半導体膜２０５として用いる酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないようにすることが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化または実質的にｉ型（真性）である酸化物半導体膜とすることができる。
次いで、半導体膜２０５及びゲート絶縁膜２０３上に導電膜２０６を形成する。導電膜２０６は、導電膜２０１と同じ導電性材料を用いることができる（図１１（Ａ）参照）。
次に、第３のフォトマスクを用いて、導電膜２０６及びゲート絶縁膜２０３上にレジストマスクを形成する。このレジストマスクを用いて、導電膜２０６をエッチングして、半導体膜２０５に接する導電膜２０７、及び導電膜２０８を形成する（図１１（Ｂ）参照）。
次に、基板２００全体を覆って、絶縁膜を形成する。図１１（Ｃ）では、酸化物膜２０９と絶縁膜２１０及び絶縁膜２１１を形成する。
酸化物膜２０９には、金属酸化物を用いることが望ましい。上記構成を有する酸化物膜２０９を用いることで、シリコンが含まれた絶縁膜２１０と、半導体膜２０５とを、離隔することができる。よって、半導体膜２０５に、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンが、半導体膜２０５の端部において、インジウムと酸素の結合を切断し、酸素欠損を形成するのを防ぐことができる。それにより、本発明の一態様では、トランジスタの信頼性をさらに高めることができる。
具体的に、酸化物膜２０９は、スパッタリング法により、金属の原子数比が１：６：４、若しくは１：３：２である、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて、形成することができる。
絶縁膜２１１は、絶縁膜２１０を形成した後、大気に曝すことなく連続的に形成することが好ましい。絶縁膜２１０を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜２１１を連続的に形成することで、絶縁膜２１０、及び絶縁膜２１１における界面の不純物濃度を低減することができると共に、絶縁膜２１１に含まれる酸素を半導体膜２０５に移動させることが可能であり、半導体膜２０５の酸素欠損量を低減することができる。
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜２１０として酸化珪素膜または酸化窒化珪素膜を形成する。
絶縁膜２１０の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
上記条件を用いることで、絶縁膜２１０として酸素を透過する酸化絶縁膜を形成することができる。また、絶縁膜２１０を設けることで、後に形成する絶縁膜２１１の形成工程において、酸化物膜２０９へのダメージ低減が可能である。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶縁膜２１０における水素の含有量を低減することが可能であると共に、絶縁膜２１０に含まれるダングリングボンドを低減することができる。絶縁膜２１１から移動する酸素は、絶縁膜２１０に含まれるダングリングボンドによって捕獲される場合があるため、化学量論的組成よりも多くの酸素を有する絶縁膜２１１に含まれる酸素を効率よく半導体膜２０５へ移動させ、半導体膜２０５に含まれる酸素欠損を補填することが可能である。この結果、半導体膜２０５に混入する水素量を低減できると共に半導体膜２０５に含まれる酸素欠損を低減させることが可能であるため、トランジスタの閾値電圧のマイナスシフトを抑制することができると共に、トランジスタのソース及びドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気的特性を向上させることができる。
本発明の一態様では、絶縁膜２１０として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化珪素膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０−２Ｗ／ｃｍ２である。当該条件により、酸素を透過する酸化窒化珪素膜を形成することができる。
絶縁膜２１１は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化珪素膜または酸化窒化珪素膜を形成する。
絶縁膜２１１の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜２１１中における酸素含有量が化学量論的組成よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、酸化物膜２０９上に絶縁膜２１０が設けられている。このため、絶縁膜２１１の形成工程において、絶縁膜２１０が酸化物膜２０９の保護膜となる。この結果、酸化物膜２０９へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜２１１を形成することができる。
本発明の一態様では、絶縁膜２１１として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化珪素膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０−１Ｗ／ｃｍ２である。
次いで、少なくとも絶縁膜２１１を形成した後に加熱処理を行い、絶縁膜２１０または絶縁膜２１１に含まれる酸素を酸化物膜２０９及び半導体膜２０５に移動させ、酸化物膜２０９及び半導体膜２０５の酸素欠損を補填することが好ましい。なお、該加熱処理は、半導体膜２０５の脱水素化または脱水化を行う加熱処理として行えばよい。
〈本発明の一態様に係る半導体装置の回路構成例〉
次いで、本発明の一態様に係る半導体装置が有する各種回路の構成例について説明する。図１２（Ａ）乃至図１２（Ｃ）に、順序回路８０、及び順序回路８０を含むシフトレジスタ３００の構成例を示す。
図１２（Ａ）に示すシフトレジスタ３００は、第１の順序回路８０＿１乃至第Ｎの順序回路８０＿Ｎで示す複数の順序回路８０と、クロック信号ＣＬＫを伝達する機能を有する配線８１乃至配線８４と、を有する。配線８１にはクロック信号ＣＬＫ１が与えられ、配線８２にはクロック信号ＣＬＫ２が与えられ、配線８３にはクロック信号ＣＬＫ３が与えられ、配線８４にクロック信号ＣＬＫ４が与えられる。
クロック信号は、一定の間隔でハイレベルの電位（Ｈ）と、ローレベルの電位（Ｌ）とが繰り返される信号である。図１２（Ａ）では、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４は、１／４周期ずつ遅延した信号とする。図１２（Ａ）乃至図１２（Ｃ）に示す回路では、上記クロック信号を利用して、順序回路８０の制御を行う。なお、順序回路８０には、さらに複数のクロック信号を入力してもよい。
第１の順序回路８０＿１乃至第Ｎの順序回路８０＿Ｎは、それぞれ、端子９１、端子９２、端子９３、端子９４、端子９５、端子９６、及び端子９７を有する（図１２（Ｂ）参照）。
端子９１、端子９２、及び端子９３は、配線８１乃至配線８４のいずれかに接続される。例えば、第１の順序回路８０＿１において、端子９１は配線８１に接続され、端子９２が配線８２に接続され、端子９３が配線８３に接続されている。また、第２の順序回路８０＿２において、端子９１が配線８２に接続され、端子９２が配線８３に接続され、端子９３が配線８４に接続されている。なお、図１２（Ａ）では、第Ｎの順序回路８０＿Ｎと接続される配線が、配線８２、配線８３、配線８４である場合を示しているが、第Ｎの順序回路８０＿Ｎと接続される配線は、Ｎの値によって異なるものになる。
また、本発明の一態様で示すシフトレジスタ３００の第ｋの順序回路（ｋは３以上Ｎ以下の自然数）において、端子９４は第（ｋ−１）の順序回路の端子９６に接続され、端子９５は第（ｋ＋２）の順序回路の端子９６に接続され、端子９６は第（ｋ＋１）の順序回路の端子９４と、第（ｋ−２）の順序回路の端子９５と、に接続され、端子９７はＯＵＴ＿ｋに信号を出力する。
また、第１の順序回路８０＿１では、端子９４に配線８５からのスタートパルス（ＳＰ１）が入力される。また、第（Ｎ−１）の順序回路８０＿（Ｎ−１）では、スタートパルス（ＳＰ２）が端子９５に入力される。また、第Ｎの順序回路８０＿Ｎでは、スタートパルス（ＳＰ３）が端子９５に入力される。なお、スタートパルス（ＳＰ２）及びスタートパルス（ＳＰ３）は、外部より入力される信号としてもよいし、回路内部で生成される信号としてもよい。
次に、第１の順序回路８０＿１乃至第Ｎの順序回路８０＿Ｎの具体的な構成に関して説明する。
第１の順序回路８０＿１乃至第Ｎの順序回路８０＿Ｎの各々は、図１２（Ｃ）に示すように、トランジスタ３０１乃至トランジスタ３１１で構成される。なお以下の説明では、トランジスタのゲートをゲート端子、ソース及びドレインの一方を第１の端子、ソース及びドレインの他方を第２の端子と呼ぶ。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタのソースとは、半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
図１２（Ｃ）に示す順序回路の構成について説明する。
トランジスタ３０１は、第１の端子が端子９１と接続され、第２の端子が端子９６と接続され、ゲート端子がトランジスタ３０７の第２の端子と接続されている。トランジスタ３０２は、第１の端子が端子９６と接続され、第２の端子が配線７１と接続され、ゲート端子がトランジスタ３０８の第２の端子と接続されている。トランジスタ３０３は、第１の端子が端子９１と接続され、第２の端子が端子９７と接続され、ゲート端子がトランジスタ３０７の第２の端子と接続されている。トランジスタ３０４は、第１の端子が端子９７と接続され、第２の端子が配線７１と接続され、ゲート端子がトランジスタ３０８の第２の端子と接続されている。トランジスタ３０５は、第１の端子が配線７２と接続され、第２の端子がトランジスタ３０６の第１の端子及びトランジスタ３０７の第１の端子と接続され、ゲート端子が端子９４と接続されている。トランジスタ３０６は、第１の端子がトランジスタ３０５の第２の端子及びトランジスタ３０７の第１の端子と接続され、第２の端子が配線７１と接続され、ゲート端子がトランジスタ３０８の第２の端子と接続されている。トランジスタ３０７は、第１の端子がトランジスタ３０５の第２の端子及びトランジスタ３０６の第１の端子と接続され、第２の端子がトランジスタ３０１のゲート端子及びトランジスタ３０３のゲート端子と接続され、ゲート端子が配線７２と接続されている。トランジスタ３０８は、第１の端子がトランジスタ３１０の第２の端子と接続され、第２の端子が、トランジスタ３０２のゲート端子、トランジスタ３０４のゲート端子、及びトランジスタ３０６のゲート端子と接続され、ゲート端子が端子９２と接続されている。トランジスタ３０９は、第１の端子がトランジスタ３０８の第２の端子と接続され、第２の端子が配線７１と接続され、ゲート端子が端子９４と接続されている。トランジスタ３１０は、第１の端子が配線７２と接続され、第２の端子がトランジスタ３０８の第１の端子と接続され、ゲート端子が端子９３と接続されている。トランジスタ３１１は、第１の端子が配線７２と接続され、第２の端子がトランジスタ３０８の第２の端子と接続され、ゲート端子が端子９５と接続されている。
上述した順序回路の各構成は一例にすぎず、本発明の一態様がこれに限定されるものではない。
図１２（Ｃ）における順序回路８０が図１２（Ａ）に示す第１の順序回路８０＿１である場合、端子９１にはクロック信号ＣＬＫ１が与えられ、端子９２にはクロック信号ＣＬＫ２が与えられ、端子９３にはクロック信号ＣＬＫ３が与えられ、端子９４にはスタートパルスＳＰ１が与えられ、端子９５には、第３の順序回路８０＿３の出力信号（ＳＲＯＵＴ＿３と記す）が入力される。また、端子９６から第１の順序回路８０＿１の出力信号（ＳＲＯＵＴ＿１と記す）が第２の順序回路８０＿２の端子９４に出力され、端子９７から出力信号ＯＵＴ＿１が出力される。
また、配線７１には第２電位ＶＳＳが与えられ、配線７２には第１電位ＶＤＤが与えられる。
図１２（Ｃ）における順序回路８０を用いたシフトレジスタ３００は、第１電位ＶＤＤ及び第２電位ＶＳＳ、クロック信号ＣＬＫ１乃至ＣＬＫ４、スタートパルスＳＰ、並びに出力信号ＳＲＯＵＴ＿１乃至ＳＲＯＵＴ＿Ｎの信号に従って所望のパルスを順次出力信号ＯＵＴ＿１乃至ＯＵＴ＿Ｎとして得ることができる。
図１２（Ｃ）に示す順序回路８０のような、単極性のトランジスタで構成される回路の場合、当該回路の各種ノードや端子の電位がトランジスタの閾値電圧分降下する。具体的に、図１２（Ｃ）の場合、トランジスタ３０３が導通状態にあるとき、端子９１に与えられるクロック信号のハイレベルの電位（Ｈ）から、トランジスタ３０３の閾値電圧分だけ降下した電位が、端子９７に与えられる。よって、単極性のトランジスタで構成される回路の場合、トランジスタがノーマリーオフであることを確保できる程度に、その閾値電圧を低くすることが重要である。
本発明の一態様において、上述したトランジスタ１０、トランジスタ３０、トランジスタ４０、及びトランジスタ１００は、閾値電圧がノーマリーオフであることを満たすような初期値を有し、なおかつ閾値電圧のプラスへの変化量を小さく抑えることができる。よって、トランジスタ３０１乃至トランジスタ３１１に、トランジスタ１０、トランジスタ３０、トランジスタ４０、またはトランジスタ１００を用いることで、順序回路８０の信頼性を高めることができる。
特に、トランジスタ３０１乃至トランジスタ３１１がｎチャネル型である場合、端子９７にハイレベルの出力信号を与えるトランジスタ３０３、端子９６にハイレベルの出力信号を与えるトランジスタ３０１、トランジスタ３０３及びトランジスタ３０１のゲート端子にハイレベルの電位を与えるトランジスタ３０５は、その閾値電圧がプラスに大きく変化すると、順序回路８０が正常に動作しない、或いは動作しても端子９６及び端子９７から出力されるハイレベルの電位が、所望の値よりも低くなるなどの不具合が生じやすい。よって、少なくとも、トランジスタ３０３、トランジスタ３０１、及びトランジスタ３０５には、トランジスタ１０、トランジスタ３０、トランジスタ４０、またはトランジスタ１００を用いることが、順序回路８０の信頼性を確保するのに有効である。
なお、本発明の一態様は、図１２（Ｃ）で示した順序回路の構成において、全てのトランジスタにバックゲートを設けてもよい。バックゲートはフローティングの状態であっても良いし、電位が他から与えられる状態であっても良い。後者の場合、通常のゲート（フロントゲート）及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位を制御することで、トランジスタの閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
〈半導体表示装置の構成例〉
本発明の一態様では、本発明の半導体装置の一つに相当する半導体表示装置の、構成例について説明する。
図１３（Ａ）に示すパネル４６０には、画素部４６１に、複数の画素４６２と、画素４６２を行毎に選択するための、走査線ＧＬ１乃至走査線ＧＬｍ（ｍは自然数）で示される走査線ＧＬと、選択された画素４６２に画像信号を供給するための、信号線ＳＬ１乃至信号線ＳＬｎ（ｎは自然数）で示される信号線ＳＬとが、設けられている。走査線ＧＬへの信号の入力は、走査線駆動回路４６３により制御されている。信号線ＳＬへの画像信号の入力は、信号線駆動回路４６４により制御されている。複数の画素４６２は、走査線ＧＬの少なくとも一つと、信号線ＳＬの少なくとも一つとに、それぞれ接続されている。
なお、画素部４６１に設けられる配線の種類及びその数は、画素４６２の構成、数及び配置によって決めることができる。具体的に、図１３（Ａ）に示す画素部４６１の場合、ｎ列×ｍ行の画素４６２がマトリクス状に配置されており、信号線ＳＬ１乃至信号線ＳＬｎ、走査線ＧＬ１乃至走査線ＧＬｍが、画素部４６１内に配置されている場合を例示している。
図１２に示した順序回路８０及びシフトレジスタ３００は、走査線駆動回路４６３または信号線駆動回路４６４に用いることができる。上述したようなトランジスタ１０、トランジスタ３０、トランジスタ４０、またはトランジスタ１００を用いた順序回路８０及びシフトレジスタ３００を、走査線駆動回路４６３または信号線駆動回路４６４に適用させることで、半導体表示装置の信頼性を向上させることができる。
また、図１３（Ｂ）に、画素４６２の構成を一例として示す。各画素４６２は、液晶素子４６５と、当該液晶素子４６５への画像信号の供給を制御するトランジスタ４６６と、液晶素子４６５の画素電極と共通電極間の電圧を保持するための容量素子４６７とを有する。液晶素子４６５は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含んだ液晶層と、を有している。
トランジスタ４６６は、液晶素子４６５の画素電極に、信号線ＳＬの電位を与えるか否かを制御する。液晶素子４６５の共通電極には、所定の電位が与えられている。
以下、トランジスタ４６６と液晶素子４６５の具体的な接続関係について説明する。図１３（Ｂ）では、トランジスタ４６６のゲート電極が、走査線ＧＬ１から走査線ＧＬｍのいずれか１つに接続されている。トランジスタ４６６のソース電極及びドレイン電極の一方は、信号線ＳＬ１から信号線ＳＬｎのいずれか１つに接続され、トランジスタ４６６のソース電極及びドレイン電極の他方は、液晶素子４６５の画素電極に接続されている。
図１３（Ｂ）では、画素４６２において、画像信号の画素４６２への入力を制御するスイッチとして、一のトランジスタ４６６を用いる場合を例示している。しかし、一のスイッチとして機能する、複数のトランジスタを、画素４６２に用いていても良い。
本発明の一態様では、トランジスタ４６６として、上述したようなトランジスタ１０、トランジスタ３０、トランジスタ４０、またはトランジスタ１００を用いることで、半導体表示装置の信頼性を高めることができる。また、酸化物半導体を半導体膜に含むトランジスタはオフ電流が著しく小さいため、当該トランジスタをトランジスタ４６６として用いると、トランジスタ４６６を介して電荷がリークするのを防ぐことができる。よって、液晶素子４６５及び容量素子４６７に与えられた画像信号の電位をより確実に保持することができるので、１フレーム期間内において電荷のリークにより液晶素子４６５の透過率が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トランジスタ４６６のオフ電流が小さい場合、トランジスタ４６６を介して電荷がリークするのを防ぐことができるため、容量素子４６７の面積を小さく抑えることができる。よって、パネル４６０の透過率を高め、それにより、バックライトやフロントライトなどの光供給部から供給される光の、パネル４６０の内部における損失を低減し、液晶表示装置の消費電力を低減させることができる。或いは、静止画を表示する期間において、走査線駆動回路４６３及び信号線駆動回路４６４への電源電位または信号の供給を停止しても良い。上記構成により、画素部４６１への画像信号の書き込み回数を少なくし、半導体表示装置の消費電力を低減させることができる。
次いで、図１３（Ｂ）に、画素４６２の別の一例を示す。画素４６２は、画素４６２への画像信号の入力を制御するトランジスタ４７０と、発光素子４７３と、画像信号に従って発光素子４７３に供給する電流値を制御するトランジスタ４７１と、画像信号の電位を保持するための容量素子４７２と、を有する。
発光素子４７３のアノードとカソードのいずれか一方は、画素４６２に入力される画像信号に従ってその電位が制御される。発光素子４７３のアノードとカソードのいずれか他方には、所定の電位が与えられる。そして、発光素子４７３の輝度は、アノードとカソード間の電位差によって定まる。画素部が有する複数の画素４６２のそれぞれにおいて、発光素子４７３の輝度が画像情報を有する画像信号に従って調整されることで、画素部４６１に画像が表示される。
次いで、画素４６２が有する、トランジスタ４７０、トランジスタ４７１、容量素子４７２、発光素子４７３の接続構成について説明する。
トランジスタ４７０は、ソース電極またはドレイン電極の一方が信号線ＳＬに接続され、ソース電極またはドレイン電極の他方がトランジスタ４７１のゲート電極に接続されている。トランジスタ４７０のゲート電極は、走査線ＧＬに接続されている。トランジスタ４７１は、ソース電極またはドレイン電極の一方が電源線ＶＬに接続され、ソース電極またはドレイン電極の他方が発光素子４７３に接続されている。具体的に、トランジスタ４７１のソース電極またはドレイン電極の他方は、発光素子４７３のアノードとカソードのいずれか一方に接続されている。発光素子４７３のアノードとカソードのいずれか他方には、所定の電位が与えられる。
なお、図１３（Ｃ）では、画素４６２が容量素子４７２を有する場合を例示しているが、例えばトランジスタ４７０のゲート電極と半導体膜の間に形成されるゲート容量や、ゲート電極の寄生容量が十分大きい場合など、他の容量により画像信号の電位を十分保持できる場合には、必ずしも容量素子４７２を画素４６２に設ける必要はない。
発光素子４７３は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子４７３の閾値電圧以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
〈半導体装置を用いた電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示す。
図１４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。表示部５００３または表示部５００４に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１４（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示部５２０２に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。
図１４（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構成としても良い。第１表示部５６０３または第２表示部５６０４に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。なお、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された半導体装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体装置の画素部に設けることでも、付加することができる。
図１４（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う構成としても良い。表示部５８０３に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることできる。
図１４（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。携帯電話が有する回路に、本発明の一態様に係る半導体装置を用いることできる。また、本発明の一態様に係る半導体装置の１つである液晶表示装置を、可撓性を有する基板に形成した場合、図１４（Ｆ）に示すような曲面を有する表示部５９０２に当該液晶表示装置を適用することが可能である。
１０ トランジスタ
１１ 基板
１２ 導電膜
１３ ゲート絶縁膜
１４ 半導体膜
１４ｎ 領域
１５ 導電膜
１６ 導電膜
１７ 酸化物膜
１８ 領域
１９ａ 領域
１９ｂ 領域
２０ トランジスタ
２２ 導電膜
２４ 半導体膜
２５ 導電膜
２６ 導電膜
３０ トランジスタ
３０ａ トランジスタ
３０ｂ トランジスタ
３１ 基板
３２ 導電膜
３３ ゲート絶縁膜
３４ 半導体膜
３５ 導電膜
３６ 導電膜
３７ 酸化物膜
３８ 領域
３９ａ 領域
３９ｂ 領域
４０ トランジスタ
４０ａ トランジスタ
４０ｂ トランジスタ
４１ 基板
４２ 導電膜
４３ ゲート絶縁膜
４４ 半導体膜
４５ 導電膜
４６ 導電膜
４７ 酸化物膜
４８ 領域
５０ 凸部
５１ 連結部
６０ 凸部
６１ 連結部
６５ 領域
７１ 配線
７２ 配線
８０ 順序回路
８１ 配線
８２ 配線
８３ 配線
８４ 配線
８５ 配線
９１ 端子
９２ 端子
９３ 端子
９４ 端子
９５ 端子
９６ 端子
９７ 端子
１００ トランジスタ
１１１ 基板
１１２ 導電膜
１１３ ゲート絶縁膜
１１４ 半導体膜
１１４ａ 酸化物半導体膜
１１４ｂ 酸化物半導体膜
１１４ｃ 酸化物半導体膜
１１５ 導電膜
１１６ 導電膜
１１７ 酸化物膜
２００ 基板
２０１ 導電膜
２０２ 導電膜
２０３ ゲート絶縁膜
２０４ 半導体膜
２０５ 半導体膜
２０６ 導電膜
２０７ 導電膜
２０８ 導電膜
２０９ 酸化物膜
２１０ 絶縁膜
２１１ 絶縁膜
３００ シフトレジスタ
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
３０８ トランジスタ
３０９ トランジスタ
３１０ トランジスタ
３１１ トランジスタ
４６０ パネル
４６１ 画素部
４６２ 画素
４６３ 走査線駆動回路
４６４ 信号線駆動回路
４６５ 液晶素子
４６６ トランジスタ
４６７ 容量素子
４７０ トランジスタ
４７１ トランジスタ
４７２ 容量素子
４７３ 発光素子
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (4)

  1. 第１のトランジスタを有し、
    前記第１のトランジスタは、第１の配線への第１の信号の供給を制御する機能を有し、
    前記第１の配線は、画素に電気的に接続されており、
    前記第１のトランジスタは、
    ゲート電極と、
    前記ゲート電極上の酸化物半導体膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第１の導電膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第２の導電膜と、
    前記酸化物半導体膜上、前記第１の導電膜上、及び前記第２の導電膜上の金属酸化物膜と、を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第１の領域を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第２の領域を有し、
    前記第１の導電膜は、前記第１の領域と前記第２の領域とを連結する第３の領域を有し、
    前記第３の領域は、前記酸化物半導体膜と重ならず、
    前記酸化物半導体膜は、チャネル幅方向において前記第１の領域及び前記第２の領域よりも幅の広い第４の領域を有し、
    前記金属酸化物膜に含まれる一の金属元素は、前記酸化物半導体膜に含まれる一の金属元素と同じである半導体装置。
  2. 第１のトランジスタを有し、
    前記第１のトランジスタは、第１の配線への第１の信号の供給を制御する機能を有し、
    前記第１の配線は、画素に電気的に接続されており、
    前記第１のトランジスタは、
    ゲート電極と、
    前記ゲート電極上の酸化物半導体膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第１の導電膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第２の導電膜と、
    前記酸化物半導体膜上、前記第１の導電膜上、及び前記第２の導電膜上の金属酸化物膜と、を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第１の領域を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第２の領域を有し、
    前記第１の導電膜は、前記第１の領域と前記第２の領域とを連結する第３の領域を有し、
    前記第３の領域は、前記酸化物半導体膜と重ならず、
    前記酸化物半導体膜は、チャネル幅方向において前記第１の領域及び前記第２の領域よりも幅の広い第４の領域を有し、
    前記第２の導電膜は、前記酸化物半導体膜と重なる第５の領域を有し、
    前記第５の領域は、前記第１の領域及び前記第２の領域よりも前記チャネル幅方向における幅が大きく、
    前記金属酸化物膜に含まれる一の金属元素は、前記酸化物半導体膜に含まれる一の金属元素と同じである半導体装置。
  3. 第１のトランジスタ乃至第３のトランジスタを有し、
    前記第１のトランジスタは、第１の配線への第１の信号の供給を制御する機能を有し、
    前記第２のトランジスタは、第２の配線への前記第１の信号の供給を制御する機能を有し、
    前記第３のトランジスタは、前記第１のトランジスタのゲート電極への第１の電位の供給を制御する機能と、前記第２のトランジスタのゲート電極への前記第１の電位の供給を制御する機能と、を有し、
    前記第１の配線は、画素に電気的に接続されており、
    前記第１のトランジスタ乃至前記第３のトランジスタは、
    酸化物半導体膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第１の導電膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第２の導電膜と、
    前記酸化物半導体膜上、前記第１の導電膜上、及び前記第２の導電膜上の金属酸化物膜と、をそれぞれ有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第１の領域を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第２の領域を有し、
    前記第１の導電膜は、前記第１の領域と前記第２の領域とを連結する第３の領域を有し、
    前記第３の領域は、前記酸化物半導体膜と重ならず、
    前記酸化物半導体膜は、チャネル幅方向において前記第１の領域及び前記第２の領域よりも幅の広い第４の領域を有し、
    前記金属酸化物膜に含まれる一の金属元素は、前記酸化物半導体膜に含まれる一の金属元素と同じである半導体装置。
  4. 第１のトランジスタ乃至第３のトランジスタを有し、
    前記第１のトランジスタは、第１の配線への第１の信号の供給を制御する機能を有し、
    前記第２のトランジスタは、第２の配線への前記第１の信号の供給を制御する機能を有し、
    前記第３のトランジスタは、前記第１のトランジスタのゲート電極への第１の電位の供給を制御する機能と、前記第２のトランジスタのゲート電極への前記第１の電位の供給を制御する機能と、を有し、
    前記第１の配線は、画素に電気的に接続されており、
    前記第１のトランジスタ乃至前記第３のトランジスタは、
    酸化物半導体膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第１の導電膜と、
    前記酸化物半導体膜上において前記酸化物半導体膜に電気的に接続されている第２の導電膜と、
    前記酸化物半導体膜上、前記第１の導電膜上、及び前記第２の導電膜上の金属酸化物膜と、をそれぞれ有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第１の領域を有し、
    前記第１の導電膜は、前記酸化物半導体膜と重なる第２の領域を有し、
    前記第１の導電膜は、前記第１の領域と前記第２の領域とを連結する第３の領域を有し、
    前記第３の領域は、前記酸化物半導体膜と重ならず、
    前記酸化物半導体膜は、チャネル幅方向において前記第１の領域及び前記第２の領域よりも幅の広い第４の領域を有し、
    前記第２の導電膜は、前記酸化物半導体膜と重なる第５の領域を有し、
    前記第５の領域は、前記第１の領域及び前記第２の領域よりも前記チャネル幅方向における幅が大きく、
    前記金属酸化物膜に含まれる一の金属元素は、前記酸化物半導体膜に含まれる一の金属元素と同じである半導体装置。
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