TWI608486B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於一種利用半導體元件的半導體裝置及其驅動方法。
利用半導體元件的儲存裝置大致分為揮發性儲存裝置和非揮發性儲存裝置，揮發性儲存裝置是如果沒有電力供給，儲存內容就消失的儲存裝置，而非揮發性儲存裝置是即使沒有電力供給也保持儲存內容的儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM藉由選擇構成記憶元件的電晶體並將電荷積蓄在電容器內來儲存資訊。
根據上述原理，因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資訊時都需要再次進行寫入工作。此外，在構成記憶元件的電晶體中，即使在電晶體未被選擇時，也由於截止狀態下的源極電極與汲極電極之間的洩漏電流(截止電流)等，電荷流出或流入，所以資料 保持期間較短。因此，需要按所定的週期再次進行寫入工作(刷新工作)，而難以充分降低耗電量。此外，因為如果沒有電力供給，儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以長期保持儲存內容。
作為揮發性儲存裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作。在這一點上SRAM優越於DRAM。但是，由於使用正反器等電路，所以有每儲存容量的單價高的問題。此外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，並使該浮動閘極保持電荷來進行儲存，因此，快閃儲存器具有其資料保持期間極長(幾乎永久)並且不需要進行揮發性儲存裝置要進行的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流導致構成記憶元件的閘極絕緣層劣化，從而產生記憶元件因進行所定次數的寫入而不能發揮其功能的問題。為了緩和上述問題的影響，例如，採用使各記憶元件的寫入次數均等的方法，但是，為了採用該方法，需要複雜的週邊電路。另外，即使採用這種方法，也不能從根本上解決壽命問題。總之，快閃記憶體不適合於資訊的重寫頻度高的用途。
此外，為了對浮動閘極注入電荷或從浮動閘極去除該電荷，需要高電壓和用於該目的的電路。再者，還存在當注入電荷或去除電荷時需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開 昭第57-105889號公報
鑒於上述問題，本發明的一個方式的目的之一是提供一種具有新的結構的半導體裝置，其中即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制。
在本發明的一個方式中，使用能夠使電晶體的截止電流足夠小的材料，例如作為寬頻隙半導體的氧化物半導體材料構成半導體裝置。藉由使用能夠使電晶體的截止電流足夠小的半導體材料，可以在長期間保持資訊。
另外，藉由設置電連接到寫入字線的電容元件或雜訊去除電路，可以降低或去除有可能從驅動電路等輸入到儲存單元的與控制信號不同的短脈衝或雜訊等的信號。由此，可以防止因儲存單元所具有的電晶體瞬間地成為導通而寫入在儲存單元中的資料消失的錯誤工作。
更明確而言，例如可以採用如下結構。
本發明的一個方式是一種半導體裝置，該半導體裝置包括寫入字線、讀出字線、位元線、源極電極線、信號線、具有多個儲存單元的儲存單元陣列、第一驅動電路以 及第二驅動電路。儲存單元之一包括：具有第一閘極電極、第一源極電極、第一汲極電極及第一通道形成區的第一電晶體；具有第二閘極電極、第二源極電極、第二汲極電極及第二通道形成區的第二電晶體；以及第一電容元件。第一通道形成區包括與第二通道形成區不同的半導體材料。第一閘極電極與第二汲極電極與第一電容元件的電極的一方電連接而構成保持電荷的節點。第一驅動電路藉由位元線電連接到儲存單元所具有的第一汲極電極，藉由源極電極線電連接到儲存單元所具有的第一源極電極，並藉由信號線電連接到儲存單元所具有的第二源極電極。第二驅動電路藉由讀出字線電連接到儲存單元所具有的第一電容元件的電極的另一方，並藉由寫入字線電連接到儲存單元所具有的第二閘極電極。在第二驅動電路和儲存單元陣列之間具有第二電容元件，並且第二電容元件的電極的一方電連接到寫入字線。
另外，本發明的一個方式是一種半導體裝置，該半導體裝置包括寫入字線、讀出字線、位元線、源極電極線、信號線、具有多個儲存單元的儲存單元陣列、第一驅動電路以及第二驅動電路。儲存單元之一包括：具有第一閘極電極、第一源極電極、第一汲極電極及第一通道形成區的第一電晶體；具有第二閘極電極、第二源極電極、第二汲極電極及第二通道形成區的第二電晶體；以及第一電容元件。第一通道形成區包括與第二通道形成區不同的半導體材料。第一閘極電極與第二汲極電極與第一電容元件的電 極的一方電連接而構成保持電荷的節點。第一驅動電路藉由位元線電連接到儲存單元所具有的第一汲極電極，藉由源極電極線電連接到儲存單元所具有的第一源極電極，並藉由信號線電連接到儲存單元所具有的第二源極電極。第二驅動電路藉由讀出字線電連接到儲存單元所具有的第一電容元件的電極的另一方，並藉由寫入字線電連接到儲存單元所具有的第二閘極電極。在第二驅動電路和儲存單元陣列之間具有第二電容元件以及電阻元件，第二電容元件的電極的一方電連接到寫入字線及電阻元件的端子的一方，電阻元件的端子的另一方電連接到第二驅動電路。
另外，本發明的一個方式是一種半導體裝置，該半導體裝置包括寫入字線、讀出字線、位元線、源極電極線、信號線、具有多個儲存單元的儲存單元陣列、第一驅動電路以及第二驅動電路。儲存單元之一包括：具有第一閘極電極、第一源極電極、第一汲極電極及第一通道形成區的第一電晶體；具有第二閘極電極、第二源極電極、第二汲極電極及第二通道形成區的第二電晶體；以及電容元件。第一通道形成區包括與第二通道形成區不同的半導體材料。第一閘極電極與第二汲極電極與電容元件的電極的一方電連接而構成保持電荷的節點。第一驅動電路藉由位元線電連接到儲存單元所具有的第一汲極電極，藉由源極電極線電連接到儲存單元所具有的第一源極電極，並藉由信號線電連接到儲存單元所具有的第二源極電極。第二驅動電路藉由讀出字線電連接到儲存單元所具有的電容元件的 電極的另一方，並藉由寫入字線電連接到儲存單元所具有的第二閘極電極。第二驅動電路具有電連接到寫入字線的雜訊去除電路，並且雜訊去除電路具有串聯連接的偶數個反相器電路以及電容元件。
另外，本發明的一個方式是一種半導體裝置，該半導體裝置包括寫入字線、讀出字線、位元線、源極電極線、信號線、具有多個儲存單元的儲存單元陣列、第一驅動電路以及第二驅動電路。儲存單元之一包括：具有第一閘極電極、第一源極電極、第一汲極電極及第一通道形成區的第一電晶體；具有第二閘極電極、第二源極電極、第二汲極電極及第二通道形成區的第二電晶體；以及電容元件。第一通道形成區包括與第二通道形成區不同的半導體材料。第一閘極電極與第二汲極電極與電容元件的電極的一方電連接而構成保持電荷的節點。第一驅動電路藉由位元線電連接到儲存單元所具有的第一汲極電極，藉由源極電極線電連接到儲存單元所具有的第一源極電極，並藉由信號線電連接到儲存單元所具有的第二源極電極。第二驅動電路藉由讀出字線電連接到儲存單元所具有的電容元件的電極的另一方，並藉由寫入字線電連接到儲存單元所具有的第二閘極電極。第二驅動電路具有電連接到寫入字線的雜訊去除電路，並且雜訊去除電路具有串聯連接的偶數個反相器電路以及電阻元件。
另外，本發明的一個方式是一種半導體裝置，該半導體裝置包括寫入字線、讀出字線、位元線、源極電極線、 信號線、具有多個儲存單元的儲存單元陣列、第一驅動電路以及第二驅動電路。儲存單元之一包括：具有第一閘極電極、第一源極電極、第一汲極電極及第一通道形成區的第一電晶體；具有第二閘極電極、第二源極電極、第二汲極電極及第二通道形成區的第二電晶體；以及電容元件。第一通道形成區包括與第二通道形成區不同的半導體材料。第一閘極電極與第二汲極電極與電容元件的電極的一方電連接而構成保持電荷的節點。第一驅動電路藉由位元線電連接到儲存單元所具有的第一汲極電極，藉由源極電極線電連接到儲存單元所具有的第一源極電極，並藉由信號線電連接到儲存單元所具有的第二源極電極。第二驅動電路藉由讀出字線電連接到儲存單元所具有的電容元件的電極的另一方，並藉由寫入字線電連接到儲存單元所具有的第二閘極電極。第二驅動電路具有電連接到寫入字線的雜訊去除電路，並且雜訊去除電路具有串聯連接的偶數個反相器電路、電容元件以及電阻元件。
在上述具有雜訊去除電路的結構中，雜訊去除電路還可以包括AND電路。
在上述結構中，第二電晶體的第二通道形成區包含氧化物半導體。
在上述結構中，第一電晶體的第一通道形成區包含氧化物半導體以外的材料。
另外，在上述結構中，有時使用氧化物半導體構成電晶體，但是本發明不侷限於此。也可以使用能夠實現與氧 化物半導體同等的截止電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極電極”和“汲極電極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極電極”和“汲極電極”可以互相調換。
另外，在本說明書等中，“電連接”也包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體而可以在極長期間保持儲存內容。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，固定電位較佳)，也可以在較長期間保持儲存內容。
另外，在根據本發明的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，根據本發明的半導體裝置對改寫次數沒有限制，該限制是現有的非揮發性記憶體的問題，所以可以顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以容易實現高速工作。另外，還有不需要用於擦除資訊的工作的優點。
在根據本發明的半導體裝置中，藉由設置電連接到寫入字線的電容元件或雜訊去除電路，可以降低或去除有可能從驅動電路等輸入到儲存單元的與控制信號不同的短脈衝或雜訊等的信號。由此，可以防止因儲存單元所具有的電晶體瞬間地成為導通而寫入在儲存單元中的資料消失的錯誤工作。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由將該電晶體和使用氧化物半導體的電晶體組合而使用，可以充分地確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以良好地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的材料的電晶體(換言之，能夠進行足夠的高速工作的電晶體)和使用氧 化物半導體的電晶體(作更廣義解釋，截止電流足夠小的電晶體)設置為一體，可以實現具有從來沒有的特徵的半導體裝置。
120‧‧‧半導體層
122‧‧‧絕緣層
122a‧‧‧閘極絕緣層
124‧‧‧掩模
126‧‧‧雜質區
128a‧‧‧閘極電極
128b‧‧‧導電層
130‧‧‧雜質區
132‧‧‧雜質區
134‧‧‧通道形成區
136‧‧‧絕緣層
138‧‧‧絕緣層
140‧‧‧絕緣層
142a‧‧‧源極電極
142b‧‧‧汲極電極
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧導電層
150‧‧‧絕緣層
154‧‧‧佈線
156‧‧‧絕緣層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
170‧‧‧儲存單元
190‧‧‧驅動電路
192‧‧‧驅動電路
201‧‧‧儲存單元陣列
250‧‧‧電容元件
251‧‧‧電阻元件
260‧‧‧雜訊去除電路
500‧‧‧半導體基板
510‧‧‧單晶半導體基板
512‧‧‧氧化膜
514‧‧‧脆化區
516‧‧‧單晶半導體層
518‧‧‧單晶半導體層
701‧‧‧外殼
702‧‧‧外殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧本體
712‧‧‧觸摸筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源開關
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧照相用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽能電池單元
750‧‧‧外部記憶體插槽
761‧‧‧主體
763‧‧‧取景器部
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控操作機
在圖式中：圖1A-1至1B是半導體裝置的電路圖；圖2A至2C是半導體裝置的方塊圖；圖3A至3D是半導體裝置的方塊圖；圖4A至4F是半導體裝置的電路圖；圖5A至5C是半導體裝置的電路圖；圖6A和6B是半導體裝置的剖面圖及平面圖；圖7是半導體裝置的剖面圖；圖8A至8G是根據SOI基板的製造製程的剖面圖；圖9A至9E是根據半導體裝置的製造製程的剖面圖；圖10A至10D是根據半導體裝置的製造製程的剖面圖；圖11A至11D是根據半導體裝置的製造製程的剖面圖；圖12A至12C是根據半導體裝置的製造製程的剖面圖；圖13A和13B是半導體裝置的剖面圖；圖14A至14C是半導體裝置的剖面圖； 圖15A至15C是根據半導體裝置的製造製程的剖面圖；圖16A至16F是電子裝置的圖。
下面，使用圖式對本發明的實施方式的一個例子進行說明。但是，本發明不侷限於以下說明，所屬[發明所屬之技術領域]的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，本發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施方式1
在本實施方式中，參照圖1A-1至2C對根據所公開的發明的一個方式的半導體裝置的電路結構及工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電 晶體，有時附上“OS”的符號。
<基本電路>
首先，參照圖1A-1、1A-2和1B對儲存單元的基本電路結構及其工作進行說明。在圖1A-1所示的具有儲存單元的半導體裝置中，位元線BL與電晶體160的源極電極(或汲極電極)電連接，源極電極線SL與電晶體160的汲極電極(或源極電極)電連接。另外，信號線S與電晶體162的源極電極(或汲極電極)電連接，寫入字線WWL與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極及電晶體162的汲極電極(或源極電極)與電容元件164的電極的一方電連接，讀出字線RWL與電容元件164的電極的另一方電連接。
在此，作為電晶體162，例如，採用使用氧化物半導體的電晶體。使用氧化物半導體的電晶體具有截止電流極少的特徵。由此，藉由使電晶體162成為截止狀態，可以在極長時間保持電晶體160的閘極電極的電位。再者，藉由具有電容元件164，容易保持施加到電晶體160的閘極電極的電荷，也容易讀出所保持有的資訊。
另外，對電晶體160的材料沒有特別的限制。從提高資訊的讀出速度的觀點來看，例如，較佳的是使用利用單晶矽的電晶體等的開關速度快的電晶體。
另外，如圖1B所示，也可以採用不設置電容元件164的結構。
在圖1A-1所示的半導體裝置中，藉由有效地利用能夠保持電晶體160的閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入和保持進行說明。首先，將寫入字線WWL的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容元件164施加信號線S的電位。也就是說，對電晶體160的閘極電極施加所定的電荷(寫入)。在此，將施加兩種不同的電位的電荷(以下將施加低電位的電荷稱為電荷QL，將施加高電位的電荷稱為電荷QH)中的任一方施加到電晶體160的閘極電極。另外，也可以使用施加三種或三種以上的不同電位的電荷來提高儲存容量。然後，藉由將寫入字線WWL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，而保持對電晶體160的閘極電極施加的電荷(保持)。
由於電晶體162的截止電流極小，因此電晶體160的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對源極電極線SL施加所定的電位(固定電位)的狀態下對讀出字線RWL施加適當的電位(讀出電位)時，根據保持在電晶體160的閘極電極中的電荷量，位元線BL具有不同的電位。換言之，電晶體160的導電率根據保持在電晶體160的閘極電極中的電荷控制。
一般地當電晶體160為p通道型時，對電晶體160的閘極電極施加QH時的外觀上的臨界值Vth_H低於對電晶體160的閘極電極施加QL時的外觀上的臨界值Vth_L。
例如，在寫入中，在對電晶體160的閘極電極施加QL的情況下，如果讀出字線RWL的電位成為V0(Vth_H和Vth_L的中間的電位)，則電晶體160成為“導通狀態”。在對電晶體160的閘極電極施加QH的情況下，即使讀出字線RWL的電位成為V0，電晶體160也處於“截止狀態”。因此，藉由看位元線BL的電位可以讀出所保持有的資訊。
另外，當將儲存單元配置為陣列狀而使用時，需要可以唯讀出所希望的儲存單元的資訊。像這樣，當讀出所定的儲存單元的資訊，且不讀出其他儲存單元的資訊時，對讀出的物件之外的儲存單元的讀出字線RWL施加不管閘極電極的狀態如何都使電晶體160成為“截止狀態”的電位，也就是大於Vth_L的電位，即可。或者，對讀出字線RWL施加不管閘極電極的狀態如何都使電晶體160成為“導通狀態”的電位，也就是小於Vth_H的電位，即可。
接著，對資訊的重寫進行說明。資訊的重寫與上述資訊的寫入及保持同樣進行。也就是說，將寫入字線WWL的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘極電極及電容元件164施加信號線S的電位(有關新的資訊的電位)。然後，藉由將寫入字線WWL的電位設定為使電晶 體162成為截止狀態的電位，使電晶體162成為截止狀態，而使電晶體160的閘極電極成為施加有有關新的資訊的電荷的狀態。
另外，雖然在上述說明中電晶體160是p通道型電晶體，但是也可以作為電晶體160使用n通道型電晶體。在此情況下，適當地調節施加到各佈線的電位，即可。
像這樣，根據所公開的發明的半導體裝置藉由再次進行資訊的寫入來可以直接重寫資訊。因此，不需要快閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的處理，可以抑制起因於擦除工作的工作速度的降低。換言之，可以實現半導體裝置的高速工作。
另外，藉由將電晶體162的汲極電極(或源極電極)電連接到電晶體160的閘極電極，該汲極電極(或源極電極)起到與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。以下，有時將電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極電連接的部分稱為節點FG。當電晶體162處於截止狀態時，可以認為該節點FG被埋設在絕緣體中，在節點FG中保持有電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體等形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於電晶體162的洩漏而導致的儲存在節點FG中的電荷的消失。也就是說，藉由利用使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資訊的非揮發性儲存裝置。
例如，當室溫(25℃)下的電晶體162的截止電流為10zA(1zA(zeptoampere)是1×10-21A)以下，並且電容元件164的電容值為10fF左右時，至少可以保持資料104秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在所公開的發明的半導體裝置中，不存在現有的浮動閘極型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣膜的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘極型電晶體中當寫入或擦除數據時所需要的高電壓。
構成圖1A-1所示的半導體裝置的電晶體等的要素包括電阻器和電容器，因此可以將圖1A-1所示的半導體裝置看作如圖1A-2所示的半導體裝置。換言之，在圖1A-2中，可以認為電晶體160和電容元件164分別包括電阻器和電容器。R1和C1分別是電容元件164的電阻值和電容值，電阻值R1相當於由構成電容元件164的絕緣層產生的電阻值。另外，R2和C2分別是電晶體160的電阻值和電容值，電阻值R2相當於由電晶體160處於導通狀態時的閘極絕緣層產生的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容、以及形成在閘極電極和通道形成區之間的電容)的電容值。
在電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在電晶體162的閘極洩漏電流足夠小的條件下，當R1及R2滿足R1ROS、R2ROS時，電荷的保持期間(也可以稱為資訊的保持期間)主要由電晶體162的截止電流決定。
反之，當不滿足上述條件時，即使電晶體162的截止電流足夠小也難以充分確保保持期間。這是因為電晶體162的截止電流之外的洩電流(例如，產生在電晶體160的源極電極和閘極電極之間的洩漏電流等)大。由此，可以說，較佳的是本實施方式所公開的半導體裝置滿足R1ROS及R2ROS的關係。
另一方面，C1和C2滿足C1C2的關係較佳。這是因為藉由增大C1，當由讀出字線RWL控制節點FG的電位時，可以將讀出字線RWL的電位高效地施加到節點FG，而可以將施加到讀出字線RWL的電位間(例如，讀出電位和非讀出電位)的電位差抑制為小的緣故。
像這樣，藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2由電晶體160的閘極絕緣層和電容元件164的絕緣層控制。C1和C2也是同樣的。因此，較佳的是，適當地設定電晶體160的閘極絕緣層或電容元件164的絕緣層的材料或厚度等，以滿足上述關係。
在本實施方式所示的半導體裝置中，節點FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極同等的作用，但是，本實施方式的節點FG具有與快閃記憶體等的 浮動閘極根本不同的特徵。
因為在快閃記憶體中施加到控制閘極的電位高，所以為了防止該電位影響到鄰近的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。而這是阻礙半導體裝置的高集成化的主要原因之一。該原因起因於藉由施加高電場來產生穿隧電流的快閃記憶體的根本原理。
另一方面，根據本實施方式的半導體裝置藉由使用氧化物半導體的電晶體的開關工作，而不使用如上所述的利用穿隧電流進行電荷注入的原理。就是說，不需要快閃記憶體所需要的用於注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給鄰近的單元的高電場的影響，所以容易實現高集成化。
另外，在不需要高電場、不需要大型週邊電路(升壓電路等)這兩點上也優越於快閃記憶體。例如，在寫入兩級(1位元)的資訊的情況下，在一個儲存單元中，可以將施加到根據本實施方式的儲存單元的電壓(同時施加到儲存單元的各端子的電位中的最大電位與最小電位之間的差異)的最大值設定為5V以下，較佳地設定為3V以下。
另外，在使構成電容元件164的絕緣層的相對介電常數εr1與構成電晶體160的絕緣層的相對介電常數εr2不同的情況下，容易在使構成電容元件164的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2．S2S1(較佳的是，滿足S2S1)的同時，實現 C1C2(C1為C2以上)。換言之，容易在縮減構成電容元件164的絕緣層的面積的同時實現C1C2。明確而言，例如，作為構成電容元件164的絕緣層，可以採用由氧化鉿等的high-k材料構成的膜或由氧化鉿等的high-k材料構成的膜與由氧化物半導體構成的膜的疊層結構，並將εr1設定為10以上，較佳地設定為15以上，並且作為構成電晶體160的閘極電容的絕緣層，可以採用氧化矽，並滿足εr2=3至4。
藉由並用這種結構，可以進一步實現根據所公開的發明的半導體裝置的高集成化。
另外，為了增大半導體裝置的儲存容量，除了高集成化以外還可以採用多值化的方法。例如，藉由採用對儲存單元之一寫入三級以上的資訊的結構，與寫入兩級(1位元)的資訊的情況相比，可以增大儲存容量。例如，藉由不僅向電晶體160的閘極電極供應如上所述的施加低電位的電荷QL、施加高電位的電荷QH，而且還供應施加其他電位的電荷Q，可以實現多值化。在此情況下，即使採用規模較大的電路結構(例如，15F2至50F2等：F是最小加工尺寸)也可以確保足夠的儲存容量。
<應用例子>
接著，參照圖2A至2C對應用圖1A-1至1B所示的儲存單元的電路的更具體電路結構及工作進行說明。
圖2A是具有(m×n)個儲存單元170的半導體裝置的電 路圖的一個例子。圖2A中的儲存單元170的結構與圖1A-1相同。但是，在圖2A中，只有第一行的儲存單元170與位元線BL直接連接，並且只有第m行的儲存單元170與源極電極線SL直接連接。其他行的儲存單元170藉由同一列的其他儲存單元170與位元線BL及源極電極線SL電連接。
圖2A所示的半導體裝置包括：m個(m為2以上的整數)寫入字線WWL；m個讀出字線RWL；n個(n為2以上的整數)源極電極線SL；n個位元線BL；n個信號線S；以矩陣狀配置有縱m個(行)×橫n個(列)儲存單元170的儲存單元陣列201；與n個位元線BL及n個信號線S連接的第一驅動電路190；以及與m個寫入字線WWL及m個讀出字線RWL連接的第二驅動電路192。
在圖2A所示的半導體裝置中，在第二驅動電路192和儲存單元陣列201之間具有電容元件250。例如，可以使用圖2B所示的電容元件250。如圖2B所示，電容元件250具有其電極的一方電連接到寫入字線WWL的結構。
或者，在圖2A所示的半導體裝置中，在第二驅動電路192和儲存單元陣列201之間也可以具有電容元件250和電阻元件251(在圖2A中未圖示)。例如，可以使用圖2C所示的電容元件250及電阻元件251。如圖2C所示，電容元件250的電極的一方電連接到寫入字線WWL及電阻元件251的端子的一方。電阻元件251的端子的另一方電連接到第二驅動電路192。
另外，不需要在讀出字線RWL一側設置電容元件250或電容元件250及電阻元件251。或者，也可以與寫入字線WWL一側同樣在讀出字線RWL一側也設置電容元件250或電容元件250及電阻元件251。
資料的寫入、保持及讀出基本上與圖1A-1至1B的情況相同。換言之，以下示出具體寫入工作。注意，雖然在此作為一個例子說明對節點FG施加電位V1(低於電源電位VDD的電位)和基準電位GND中的任何一種的情況，但是對節點FG施加的電位關係不侷限於此。另外，當對節點FG施加電位V1時保持的資料為資料“1”，並且當對節點FG施加基準電位GND時保持的資料為資料“0”。另外，源極電極線SL的電位是VDD或比VDD較低的電位(VR)。但是，如果沒有工作的問題，則也可以暫時改變源極電極線SL的電位。
首先，將連接到儲存單元170的讀出字線RWL的電位設定為GND，將寫入字線WWL的電位設定為V2(高於V1的電位，例如VDD)，來選擇儲存單元170。
當對儲存單元170寫入資料“0”時，對信號線S施加GND，而當對儲存單元170寫入資料“1”時，對信號線S施加V1。此時，因為將寫入字線WWL的電位設定為V2，所以可以對節點FG施加V1。
藉由將讀出字線RWL的電位及寫入字線WWL的電位設定為GND來保持資料。
當將讀出字線RWL的電位固定為GND時，節點FG 的電位被固定為寫入時的電位。換言之，在節點FG施加有作為資料“1”的V1的狀態下，節點FG的電位成為V1，而在節點FG施加有作為資料“0”的GND的狀態下，節點FG的電位成為GND。
另外，因為寫入字線WWL施加有GND，所以不管寫入資料“1”還是資料“0”，電晶體162都成為截止狀態。因為電晶體162的截止電流極小，所以長時間地保持電晶體160的閘極電極的電荷。
藉由將與讀出物件的儲存單元170連接的讀出字線RWL的電位和寫入字線WWL的電位設定為GND，將與讀出物件之外的儲存單元170連接的讀出字線RWL的電位設定為V1，且將寫入字線WWL的電位設定為GND，來讀出數據。
在將與讀出物件的儲存單元170連接的讀出字線RWL的電位設定為GND的情況下，當讀出物件的儲存單元170的節點FG施加有作為資料“1”的V1時，電晶體160成為截止狀態。另一方面，當節點FG施加有作為資料“0”的GND時，電晶體160成為導通狀態。
另外，當將與讀出物件之外的儲存單元170連接的讀出字線RWL的電位設定為V1且將寫入字線WWL的電位設定為GND時，不管讀出物件之外的儲存單元170寫入有資料“1”還是資料“0”，電晶體160都成為導截止狀態。
換言之，藉由進行上述讀出工作，在讀出物件的儲存 單元170寫入有資料“1”時，電晶體160成為截止狀態，且維持開始讀出時的位元線BL的電位或該電位降低。另一方面，在儲存單元170寫入有資料“0”時，電晶體160成為導通狀態，且位元線BL的電位得到提高。
注意，雖然在上述說明中電晶體160為p通道型電晶體，但是也可以將n通道型電晶體用作電晶體160。在此情況下，適當地調節施加到各佈線的電位。
如上所述，所公開的發明的一個方式的半導體裝置藉由電晶體162的開關工作，且利用電晶體162的截止電流極小的特徵長時間地保持節點FG的電荷。因此，如果與控制信號不同的短脈衝或雜訊等的信號被輸入到與電晶體162的閘極電極電連接的寫入字線WWL而電晶體162瞬間地成為導通，則寫入在儲存單元170中的資料有可能消失。
在所公開的發明的一個方式的半導體裝置中，藉由在第二驅動電路192和儲存單元陣列201之間設置電連接到寫入字線WWL的電容元件250或電容元件250及電阻元件251，可以降低或去除與控制信號不同的短脈衝或雜訊等的信號。由此，可以防止因儲存單元170所具有的電晶體162瞬間地成為導通而寫入在儲存單元170中的資料消失的錯誤工作。
注意，與控制信號不同的短脈衝或雜訊等的信號包括：從第二驅動電路192輸入的信號；以及起因於當如打開電源時或切斷電源時等電位不穩定時產生的電位變化的 信號等。
如上所述，藉由在第二驅動電路192和儲存單元陣列201之間設置電連接到寫入字線WWL的電容元件250或電容元件250及電阻元件251，可以降低或去除與控制信號不同的短脈衝或雜訊等的信號。由此，可以防止因儲存單元170所具有的電晶體162瞬間地成為導通而寫入在儲存單元170中的資料消失的錯誤工作。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，參照圖3A至圖4F說明應用圖1A-1至1B所示的儲存單元的電路且與圖2A至2C所示的電路結構不同的電路結構。
圖3A是具有(m×n)個儲存單元170的半導體裝置的電路圖的一個例子。圖3A中的儲存單元170的結構與圖1A-1及圖2A相同，因此省略詳細說明。
圖3A所示的半導體裝置包括：以矩陣狀配置有縱m個(行)×橫n個(列)儲存單元170的儲存單元陣列201；與n個位元線BL及n個信號線S連接的第一驅動電路190；以及與m個寫入字線WWL及m個讀出字線RWL連接的第二驅動電路192。
在圖3A所示的半導體裝置中，第二驅動電路192具有與寫入字線WWL電連接的雜訊去除電路260。例如， 可以使用圖3B所示的雜訊去除電路260。圖3B所示的雜訊去除電路260具有串聯連接的偶數個反相器電路和電容元件。例如，圖3B所示的雜訊去除電路260具有第一反相器電路、第二反相器電路以及電容元件，並且電容元件的電極的一方與第一反相器電路的輸出端子及第二反相器電路的輸入端子電連接。注意，雖然在圖中使用兩個反相器電路，但是只要使用偶數個反相器電路，對其數量沒有限制。在此情況下，只要在電容元件的前後分別至少具有一個反相器電路，即可。
或者，在圖3A所示的半導體裝置中，也可以使用圖3C所示的雜訊去除電路260。圖3C所示的雜訊去除電路260具有串聯連接的偶數個反相器電路和電阻元件。例如，雜訊去除電路260具有第一反相器電路、第二反相器電路以及電阻元件，電阻元件的端子的一方與第一反相器電路的輸出端子電連接，並且電阻元件的端子的另一方與第二反相器電路的輸入端子電連接。注意，雖然在圖中使用兩個反相器電路，但是只要使用偶數個反相器電路，對其數量沒有限制。在此情況下，只要在電阻元件的前後分別至少具有一個反相器電路，即可。
或者，在圖3A所示的半導體裝置中，也可以使用圖3D所示的雜訊去除電路260。圖3D所示的雜訊去除電路260具有串聯連接的偶數個反相器電路、電容元件以及電阻元件。例如，雜訊去除電路260具有第一反相器電路、第二反相器電路、電容元件以及電阻元件，並且電阻元件 的端子的一方與第一反相器電路的輸出端子電連接，電阻元件的端子的另一方及電容元件的電極的一方與第二反相器電路的輸入端子電連接。注意，雖然在圖中使用兩個反相器電路，但是只要使用偶數個反相器電路，對其數量沒有限制。在此情況下，只要在電容元件和電阻元件的前後分別至少具有一個反相器電路，即可。
或者，在圖3A所示的半導體裝置中，也可以使用圖4A所示的雜訊去除電路260。圖4A所示的雜訊去除電路260具有串聯連接的兩個緩衝器電路和電容元件。例如，雜訊去除電路260具有第一緩衝器電路、第二緩衝器電路、電容元件，並且電容元件的電極的一方與第一緩衝器電路的輸出端子及第二緩衝器電路的輸入端子電連接。注意，雖然在圖中使用兩個緩衝器電路，但是只要使用多個緩衝器電路，對其數量沒有限制。在此情況下，只要在電容元件的前後分別至少具有一個緩衝器電路，即可。
或者，在圖3A所示的半導體裝置中，也可以使用圖4B所示的雜訊去除電路260。圖4B所示的雜訊去除電路260具有串聯連接的多個緩衝器電路和電阻元件。例如，雜訊去除電路260具有第一緩衝器電路、第二緩衝器電路以及電阻元件，電阻元件的端子的一方與第一緩衝器電路的輸出端子電連接，並且電阻元件的端子的另一方與第二緩衝器電路的輸入端子電連接。注意，雖然在圖中使用兩個緩衝器電路，但是只要使用多個緩衝器電路，對其數量沒有限制。在此情況下，只要在電阻元件的前後分別至少 具有一個緩衝器電路，即可。
或者，在圖3A所示的半導體裝置中，也可以使用圖4C所示的雜訊去除電路260。圖4C所示的雜訊去除電路260具有串聯連接的多個緩衝器電路、電容元件以及電阻元件。例如，雜訊去除電路260具有第一緩衝器電路、第二緩衝器電路、電容元件以及電阻元件，電阻元件的端子的一方與第一緩衝器電路的輸出端子電連接，並且電阻元件的端子的另一方及電容元件的電極的一方與第二緩衝器電路的輸入端子電連接。注意，雖然在圖中使用兩個緩衝器電路，但是只要使用多個緩衝器電路，對其數量沒有限制。在此情況下，只要在電容元件和電阻元件的前後分別至少具有一個緩衝器電路，即可。
或者，在圖3A所示的半導體裝置中，也可以使用圖4D所示的雜訊去除電路260。圖4D所示的雜訊去除電路260具有緩衝器電路、電容元件和AND電路，並且緩衝器電路的輸出端子與AND電路的輸入端子的一方、另一方及電容元件的電極的一方電連接。注意，雖然在圖中使用一個緩衝器電路，但是也可以使用多個緩衝器電路。
或者，在圖3A所示的半導體裝置中，也可以使用圖4E所示的雜訊去除電路260。圖4E所示的雜訊去除電路260具有緩衝器電路、電阻元件和AND電路，緩衝器電路的輸出端子與AND電路的輸入端子的一方及電阻元件的端子的一方電連接，並且電阻元件的端子的另一方與AND電路的輸入端子的另一方電連接。注意，雖然在圖 中使用一個緩衝器電路，但是也可以使用多個緩衝器電路。
或者，在圖3A所示的半導體裝置中，也可以使用圖4F所示的雜訊去除電路260。圖4F所示的雜訊去除電路260具有緩衝器電路、電容元件、電阻元件和AND電路，緩衝器電路的輸出端子與AND電路的輸入端子的一方及電阻元件的端子的一方電連接，並且電阻元件的端子的另一方與電容元件的電極的一方及AND電路的輸入端子的另一方電連接。注意，雖然在圖中使用一個緩衝器電路，但是也可以使用多個緩衝器電路。
在上述結構中，可以使用偶數個反相器電路構成緩衝器電路。
另外，也可以在讀出字線RWL一側不設置雜訊去除電路260。或者，與寫入字線WWL一側同樣可以在讀出字線RWL一側也設置雜訊去除電路260。
資料的寫入、保持及讀出基本上與圖1A-1至2C的情況相同。
換言之，所公開的發明的一個方式的半導體裝置藉由電晶體162的開關工作，且利用電晶體162的截止電流極小的特徵長時間地保持節點FG的電荷。因此，如果與控制信號不同的短脈衝或雜訊等的信號被輸入到與電晶體162的閘極電極電連接的寫入字線WWL而電晶體162瞬間地成為導通，則寫入在儲存單元170中的資料有可能消失。
在所公開的發明的一個方式的半導體裝置中，藉由設置與寫入字線WWL電連接的雜訊去除電路260，可以降低或去除與控制信號不同的短脈衝或雜訊等的信號。由此，可以防止因儲存單元170所具有的電晶體162瞬間地成為導通而寫入在儲存單元170中的資料消失的錯誤工作。
另外，作為圖3B至3D所示的反相器電路或構成圖4A至4F所示的緩衝器電路的反相器電路，也可以使用改變資料反相位置的反相器電路。例如，藉由改變用於反相器電路的P通道型電晶體的尺寸(通道長度、通道寬度)或N通道型電晶體的尺寸(通道長度、通道寬度)來可以改變反相器電路中的資料反相位置。或者，也可以使用具有磁滯特性的電路(磁滯型反相器電路、磁滯型AND電路)改變反相器電路中的資料反相位置。藉由改變資料反相位置，可以提高降低或去除與控制信號不同的短脈衝或雜訊等的信號的效果。
如上所述，藉由設置與寫入字線WWL電連接的雜訊去除電路260，可以降低或去除與控制信號不同的短脈衝或雜訊等的信號。由此，可以防止因儲存單元170所具有的電晶體162瞬間地成為導通而寫入在儲存單元170中的資料消失的錯誤工作。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，使用圖5A至5C對根據所公開的發明的一個方式的半導體裝置的應用例子進行說明。在此，對半導體裝置所具有的儲存單元陣列的一部分或全部的結構進行說明。注意，在電路圖中，為了示出使用氧化物半導體的電晶體，有時附上符號“OS”。
圖5A、5B及5C是使用多個圖1A-1所示的半導體裝置(以下也表示為儲存單元)來形成的儲存單元陣列的一部分或全部的電路圖。圖5A及5B是儲存單元串聯連接的所謂NAND型半導體裝置的電路圖，圖5C是儲存單元並聯連接的所謂NOR型半導體裝置的電路圖。
圖5A所示的半導體裝置具有源極電極線SL、位元線BL、信號線S、m個寫入字線WWL、m個讀出字線RWL、以及m個儲存單元。圖5A示出半導體裝置具有一個源極電極線SL和一個位元線BL的結構，但是本發明的一個方式不侷限於此，也可以採用具有多個源極電極線SL及多個位元線BL的結構。
在各儲存單元(典型為儲存單元170(i)。在此，i為1以上且m以下的整數)中，電晶體160(i)的閘極電極與電晶體162(i)的汲極電極(或源極電極)與電容元件164(i)的電極的一方電連接。另外，信號線S與電晶體162(i)的源極電極(或汲極電極)電連接，寫入字線WWL(i)與電晶體162(i)的閘極電極電連接。再者，讀出字線RWL(i)與電容元件164(i)的電極的另 一方電連接。
另外，儲存單元170(i)所具有的電晶體160(i)的汲極電極與鄰近的儲存單元170(i-1)所具有的電晶體160(i-1)的源極電極電連接，並且儲存單元170(i)所具有的電晶體160(i)的源極電極與鄰近的儲存單元170(i+1)所具有的電晶體160(i+1)的汲極電極電連接。另外，串聯連接的m個儲存單元中的儲存單元170(1)所具有的電晶體160(1)的汲極電極與位元線BL電連接。另外，串聯連接的m個儲存單元中的儲存單元170(m)所具有的電晶體160(m)的源極電極與源極電極線SL電連接。
儲存單元170(1)所具有的電晶體160(1)也可以藉由選擇電晶體與位元線BL電連接(未圖示)。在此情況下，選擇電晶體的閘極電極與選擇線G1連接。另外，儲存單元170(m)所具有的電晶體160(m)也可以藉由選擇電晶體與源極電極線SL電連接(未圖示)。在此情況下，選擇電晶體的閘極電極與選擇線G2連接。
在圖5A所示的半導體裝置中，按每個行進行寫入工作和讀出工作。以如下步驟進行寫入工作。對進行寫入的行(例如，第i行)的寫入字線WWL(i)施加使電晶體162(i)成為導通狀態的電位，而使進行寫入的行的電晶體162(i)成為導通狀態。由此，對所指定的行的電晶體160(i)的閘極電極施加信號線S的電位，而對該閘極電極施加所定的電荷。像這樣，可以對所指定的行的儲存單 元寫入資料。
另外，以下示出讀出工作。對進行讀出的行(例如，第i行)之外的讀出字線RWL施加不管施加到電晶體160的閘極電極的電荷如何都使進行讀出的行之外的電晶體160成為導通狀態的電位，而使進行讀出的行之外的電晶體160成為導通狀態。然後，對進行讀出的行的讀出字線RWL(i)施加根據電晶體160(i)的閘極電極所具有的電荷對應哪個資料而選擇電晶體160(i)的導通狀態或截止狀態的電位(讀出電位)。此外，對源極電極線SL施加固定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。在此，進行讀出的行的電晶體160(i)之外的在源極電極線SL-位元線BL之間的多個電晶體160(1)至160(m)都處於導通狀態，所以源極電極線SL-位元線BL之間的導電率的大小由進行讀出的行的電晶體160(i)的狀態(導通狀態或截止狀態)決定。因為電晶體的狀態(導通狀態或截止狀態)根據進行讀出的行的電晶體160(i)的閘極電極所具有的電荷對應哪個資料而不同，所以根據其位元線BL的電位具有不同的值。藉由使用讀出電路讀出位元線BL的電位，可以從所指定的行的儲存單元讀出資訊。
圖5B所示的半導體裝置的一部分的結構與圖5A不同。
圖5B所示的半導體裝置與圖5A所示的半導體裝置的不同之處之一是：在圖5B所示的半導體裝置中，位元 線BL與儲存單元170(1)所具有的電晶體160(1)的汲極電極藉由選擇電晶體530電連接。選擇電晶體530的閘極電極與用於轉換選擇電晶體530的導通、截止的選擇線G1電連接。
另外，圖5B所示的半導體裝置與圖5A所示的半導體裝置的不同之處之一是：在圖5A所示的半導體裝置中，各儲存單元的電晶體162的源極電極(或汲極電極)與信號線S連接，而在圖5B所示的半導體裝置中，各儲存單元的電晶體162串聯連接。換言之，儲存單元170(i)所具有的電晶體162(i)的源極電極與鄰近的儲存單元170(i-1)所具有的電晶體162(i-1)的汲極電極電連接，並且儲存單元170(i)所具有的電晶體162(i)的汲極電極與鄰近的儲存單元170(i+1)所具有的電晶體162(i+1)的源極電極電連接。但是，串聯連接的m個儲存單元中，儲存單元170(1)所具有的電晶體162(1)的源極電極與信號線S電連接。另外，在串聯連接的各儲存單元中，與圖5A所示的半導體裝置同樣，電晶體162(i)的汲極電極電連接到電晶體160(i)的閘極電極與電容元件164(i)的電極的一方。
圖5B所示的半導體裝置的其他部分的結構與圖5A所示的半導體裝置同樣，因此，作為其詳細內容可以參照上述記載。
另外，雖然在圖5B所示的半導體裝置中分別設置有信號線S和位元線BL，但是所公開的發明不侷限於此， 也可以採用信號線S與位元線BL為同一佈線的結構。
在圖5B所示的半導體裝置中也按每個行進行寫入工作和讀出工作。寫入工作以如下方法來進行。
寫入工作按每個行進行，並從第m行按順序進行。當對第i行(i=1至m)進行寫入時，對進行寫入的行(第i行)的寫入字線WWL(i)施加使電晶體162(i)成為導通狀態的電位，而使進行寫入的行的電晶體162(i)成為導通狀態。在此，當在電晶體162(i)與信號線S之間有電晶體162(1)至電晶體162(i-1)時，也使到進行寫入的行為止的電晶體162(1)至162(i-1)成為導通狀態，對進行寫入的行的儲存單元170(i)施加信號線S的電位。由此，對所指定的行的電晶體160(i)的閘極電極施加信號線S的電位，而對該閘極電極施加所定的電荷。然後，藉由將寫入字線WWL(i)的電位固定為GND，保持蓄積在電晶體160(i)的閘極電極中的電荷。像這樣，可以對所指定的行(第i行)的儲存單元寫入資料。
另外，在圖5B所示的半導體裝置中，由於將構成各儲存單元170的電晶體162串聯連接，因此難以只重寫任意的行的資料。所以，較佳的是，作為驅動方式進行多個行的同時擦除工作。例如，較佳的是，將從第一行到第m行看作一個組，按每個組進行擦除。當重寫所定的組的數據時，較佳的是，先擦除該組的資料，從第m行按順序寫入資料。另外，當重寫即將重寫之前寫入的行的資料 時，不需要進行擦除工作。
另外，如下所述那樣進行讀出工作。首先，藉由對選擇線G1施加電位，使選擇電晶體成為導通。注意，當有與選擇線G1連接的選擇電晶體以及與選擇線G2連接的選擇電晶體時，使兩個電晶體都成為導通狀態。此外，對進行讀出的行(例如，第i行)之外的讀出字線RWL施加不管施加到電晶體160的閘極電極的電荷如何都使進行讀出的行之外的電晶體160成為導通狀態的電位，而使進行讀出的行之外的電晶體160成為導通狀態。然後，對進行讀出的行的讀出字線RWL(i)施加根據電晶體160(i)的閘極電極所具有的電荷對應哪個資料而選擇電晶體160(i)的導通狀態或截止狀態的電位(讀出電位)。此外，對源極電極線SL施加固定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。在此，源極電極線SL-位元線BL之間的多個電晶體160(1)至160(m)中的進行讀出的行的電晶體160(i)之外的電晶體都處於導通狀態，所以源極電極線SL-位元線BL之間的導電率的大小由進行讀出的行的電晶體160(i)的狀態(導通狀態或截止狀態)決定。因為電晶體的狀態(導通狀態或截止狀態)根據進行讀出的行的電晶體160(i)的閘極電極所具有的電荷對應哪個資料而不同，所以相應地位元線BL的電位成為不同的值。藉由使用讀出電路讀出位元線BL的電位，可以從所指定的行的儲存單元讀出資訊。
圖5C所示的半導體裝置具有n個源極電極線SL、n個位元線BL、n個信號線S、m個寫入字線WWL、m個讀出字線RWL以及多個儲存單元170(1、1)至170(m、n)。
在各儲存單元(典型為儲存單元170(i、j)。在此，i為1以上且m以下的整數，j為1以上且n以下的整數)中，電晶體160(i、j)的閘極電極與電晶體162(i、j)的汲極電極(或源極電極)與電容元件164(i、j)的電極的一方電連接。另外，源極電極線SL(j)與電晶體160(i、j)的源極電極電連接，並且位元線BL(j)與電晶體160(i、j)的汲極電極電連接。另外，信號線S(j)與電晶體162(i、j)的源極電極(或汲極電極)電連接，寫入字線WWL(i)與電晶體162(i、j)的閘極電極電連接。再者，讀出字線RWL(i)與電容元件164(i、j)的電極的另一方電連接。
在圖5C所示的半導體裝置中，按每個行進行寫入工作和讀出工作。使用與上述圖5A所示的半導體裝置相同的方法進行寫入工作。讀出工作如下所述那樣進行。首先，對進行讀出的行(例如，第i行的儲存單元(i、1)至(i、n))之外的讀出字線RWL施加不管施加到電晶體160(i、1)至(i、n)的閘極電極的電荷對應哪個資料都使進行讀出的行之外的電晶體160成為截止狀態的電位，而使進行讀出的行之外的電晶體160成為截止狀態。然後，對進行讀出的行的讀出字線RWL(i)施加根據電 晶體160(i、1)至(i、n)的閘極電極所具有的電荷對應哪個資料而選擇電晶體160(i、1)至(i、n)的導通狀態或截止狀態的電位(讀出電位)。此外，對源極電極線SL(j)施加固定電位，使與位元線BL(j)連接的讀出電路(未圖示)成為工作狀態。在此，源極電極線SL(j)-位元線BL(j)之間的導電率的大小由進行讀出的行的電晶體160(i、1)至(i、n)的狀態(導通狀態或截止狀態)決定。也就是說，位元線BL(j)的電位根據進行讀出的行的電晶體160(i、1)至(i、n)的閘極電極所具有的電荷對應哪個資料而不同。藉由讀出電路讀出位元線BL(j)的電位，可以從所指定的行的儲存單元讀出資訊。
注意，雖然在上述說明中使各儲存單元170所保持的信息量為1位元，但是本實施方式所示的半導體裝置的結構不侷限於此。也可以當進行寫入時準備施加到各電晶體160的閘極電極的三種以上的電位來增加各儲存單元170所保持的信息量。例如，在當進行寫入時準備施加到各電晶體160的閘極電極的四種電位的情況下，可以使各儲存單元保持2位元的資訊。
在圖5A至5C中，也可以兼用信號線S和位元線BL。藉由兼用信號線S和位元線BL，可以減少佈線的數量。此外，在圖5C中，多個儲存單元也可以共同使用源極電極線SL。
也可以使用圖5A或5B所示的NAND型半導體裝置 代替圖2A或圖3A所示的儲存單元陣列201。在此情況下，也可以將圖5A或5B所示的NAND型半導體裝置排成n列使用。另外，也可以使用圖5C所示的NOR型半導體裝置代替圖2A或圖3A所示的儲存單元陣列201。
所公開的發明的一個方式的半導體裝置藉由電晶體162的開關工作，且利用電晶體162的截止電流極小的特徵長時間地保持節點FG的電荷。因此，如果與控制信號不同的短脈衝或雜訊等的信號被輸入到與電晶體162的閘極電極電連接的寫入字線WWL而電晶體162瞬間地成為導通，則寫入到儲存單元170中的資料有可能消失。
在所公開的發明的一個方式的半導體裝置中，如圖2A至4F所示，藉由設置與寫入字線WWL電連接的電容元件250或雜訊去除電路260，可以降低或去除與控制信號不同的短脈衝或雜訊等的信號。由此，可以防止因儲存單元170所具有的電晶體162瞬間地成為導通而寫入在儲存單元170中的資料消失的錯誤工作。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式4
在本實施方式中，參照圖6A至14C說明根據所公開的發明的一個方式的半導體裝置的結構及其製造方法。
<半導體裝置的剖面結構及平面結構>
圖6A和6B是半導體裝置所具有的儲存單元的結構的一個例子。圖6A示出半導體裝置所具有的儲存單元的剖面，圖6B示出半導體裝置所具有的儲存單元的平面。在此，圖6A相當於沿著圖6B的A1-A2及B1-B2的剖面。圖6A和6B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160並在上部具有使用第二半導體材料的電晶體162。在此，較佳的是，第一半導體材料和第二半導體材料是不同的材料。例如，可以使用氧化物半導體以外的半導體材料作為第一半導體材料，並且使用氧化物半導體作為第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳的是，使用單晶半導體。除此之外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長時間地保持電荷。圖6A和6B所示的半導體裝置可以用作儲存單元。
另外，所公開的發明的技術本質在於：為了保持資訊，將如氧化物半導體的能夠充分地降低截止電流的半導體材料用於電晶體162。因此，用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於在此所示的結構。
圖6A和6B中的電晶體160包括：設置在半導體基板500上的半導體層中的通道形成區134；夾著通道形成區134地設置的雜質區132(也稱為源極區及汲極區)； 設置在通道形成區134上的閘極絕緣層122a；以及在閘極絕緣層122a上與通道形成區134重疊地設置的閘極電極128a。注意，在圖式中，雖然有時不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，也有時將源極區或汲極區總括地稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載會包括源極區。
另外，設置在半導體基板500上的半導體層中的雜質區126與導電層128b連接。在此，導電層128b也用作電晶體160的源極電極或汲極電極。另外，在雜質區132和雜質區126之間設置有雜質區130。另外，覆蓋電晶體160地設置有絕緣層136、絕緣層138及絕緣層140。另外，為了實現高集成化，如圖6A和6B所示，較佳的是，採用電晶體160不具有側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極128a的側面設置側壁絕緣層，並設置包括不同雜質濃度的區域的雜質區132。
圖6A和6B中的電晶體162包括：設置在絕緣層140等上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極(或汲極電極)142a及汲極電極(或源極電極)142b；覆蓋氧化物半導體層144、源極電極142a以及汲極電極142b的閘極絕緣層146；以及在閘極絕緣層146上與氧化物半導體層144重疊地設置的閘極電極148a。
在此，較佳的是，氧化物半導體層144藉由被充分地去除氫等的雜質，或者被供給充分的氧，而被高純度化。明確地說，例如，氧化物半導體層144的氫濃度為5×1019atoms/cm3以下，較佳地為5×1018atoms/cm3以下，更佳地為5×1017atoms/cm3以下。另外，上述氧化物半導體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)來測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層144中，載子濃度為低於1×1012/cm3，較佳地為低於1×1011/cm3，更佳地為低於1.45×1010/cm3。例如，室溫(25℃)下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)等於1×10-21A)以下，較佳地為10zA以下。如此，藉由使用被i型化(本質化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，較佳的是，氧化物半導體層144為充分降低了鹼金屬及鹼土金屬的濃度的氧化物半導體層。關於利用SIMS分析法測定的鹼金屬或鹼土金屬的濃度，例如，Na為5×1016cm-3以下，較佳地為1×1016cm-3以下，更佳地為1×1015cm-3以下，Li為5×1015cm-3以下，較佳地為1×1015cm-3以下，K為5×1015cm-3以下，較佳地為1×1015cm-3以下。
一般地認為，由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量金屬雜質也沒有問題，而也可以使用 包含多量的鹼金屬諸如鈉等的廉價的鈉鈣玻璃(神穀、野村以及細野，“酸化物半導體物性 開発現狀(Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44，p.621-633)。但是，這種意見不是適當的。因為對於氧化物半導體來說鹼金屬及鹼土金屬是惡性的雜質，所以較佳的是，氧化物半導體所含有的鹼金屬及鹼土金屬量少。尤其是，鹼金屬中的Na當與氧化物半導體接觸的絕緣膜是氧化物時擴散到氧化物中並成為Na+。另外，在氧化物半導體內，Na斷裂金屬與氧的結合或者擠進結合之中。其結果是，導致電晶體特性的劣化(例如，常開啟化(臨界值向負一側漂移)、遷移率的降低等)。而且，還成為特性偏差的原因。特別在氧化物半導體中的氫濃度充分低時，這些問題變得明顯。由此，當氧化物半導體中的氫濃度是5×1019cm-3以下，特別是5×1018cm-3以下時，強烈要求將鹼金屬的濃度設定為上述值。
另外，較佳的是，氧化物半導體是費米能階(Ef)與本質費米能階(Ei)相等(Ef=Ei)或本質費米能階(Ei)大於費米能階(Ef)(Ef<Ei)的所謂p--型。例如，藉由對氧化物半導體添加作為摻雜劑的錫來可以形成p--型氧化物半導體。另外，當氧化物半導體是i型(本質)或實質上i型時，更容易添加雜質控制費米能階 (Ef)，所以是較佳的。再者，較佳的是，作為閘極電極使用功函數(ΦM)大的材料。藉由採用上述結構可以實現電晶體的常關閉化，並且還對電晶體添加反向偏壓是有效的。因此，因為可以得到截止電流低的電晶體，即85℃下的截止電流值為1yA以下且室溫下的截止電流值為0.1yA以下的電晶體，所以藉由將該電晶體用於記憶元件來可以形成資料保持特性(儲存保持：memory retention)得到提高的半導體裝置。
另外，雖然在圖6A和6B的電晶體162中，為了抑制起因於微型化而產生在元件之間的洩漏，使用被加工為島狀的氧化物半導體層144，但是也可以採用不被加工為島狀的結構。在不將氧化物半導體層加工為島狀的情況下，可以防止由於加工時的蝕刻導致的氧化物半導體層144的污染。
圖6A和6B所示的電容元件164包括汲極電極142b、閘極絕緣層146以及導電層148b。換言之，汲極電極142b用作電容元件164的一方的電極，導電層148b用作電容元件164的另一方的電極。藉由採用這種結構，可以確保足夠的電容。另外，當層疊氧化物半導體層144和閘極絕緣層146時，可以充分確保汲極電極142b和導電層148b之間的絕緣性。再者，當不需要電容時，也可以採用不設置電容元件164的結構。
在本實施方式中，以與電晶體160至少部分重疊的方式設置有電晶體162及電容元件164。藉由採用這種平面 佈局，可以實現高集成化。例如，可以以最小加工尺寸為F，將儲存單元所占的面積設定為15F2至25F2。
在電晶體162和電容元件164上設置有絕緣層150。並且，在形成於閘極絕緣層146及絕緣層150中的開口中設置有佈線154。佈線154是連接儲存單元之一與其他儲存單元的佈線，該佈線相當於兼作圖1A-1至3C的電路圖中的位元線BL及信號線S的佈線。佈線154藉由源極電極142a及導電層128b連接到雜質區126。由此，與將電晶體160中的源極區或汲極區和電晶體162中的源極電極142a分別連接到不同佈線的情況相比可以減少佈線數目，從而可以提高半導體裝置的集成度。
另外，藉由設置導電層128b，可以使雜質區126連接到源極電極142a的位置與源極電極142a連接到佈線154的位置重疊。藉由採用這種平面佈局，可以抑制起因於接觸區的元件面積的增大。換言之，可以提高半導體裝置的集成度。
另外，圖7示出半導體裝置具有圖2A至2C所示的結構的情況下的電連接到寫入字線WWL的電容元件250的剖面的一個例子。
圖7所示的電容元件250包括：設置在半導體層中的雜質區126；設置在與閘極絕緣層122a相同的層中的絕緣層122；設置在與閘極電極128a相同的層中的導電層128c；設置在與源極電極142a及汲極電極142b相同的層中的導電層142c；以及設置在與閘極電極148a相同的層 中的導電層148c。導電層128c與導電層142c與導電層148c電連接而用作電容元件250的電極的一方，雜質區126用作電容元件250的電極的另一方，並且絕緣層122用作電容元件250的電介質。藉由採用上述結構，可以確保足夠的電容。注意，電容元件250不侷限於上述結構。只要使用構成圖6A和6B所示的半導體裝置的半導體層、絕緣層及導電層中的任一個形成電容元件250，即可。例如，作為電容元件250，也可以採用與圖6A和6B所示的電容元件164相同的結構。
<SOI基板的製造方法>
接著，參照圖8A至8G對用於製造上述半導體裝置的SOI基板的製造方法的一個例子進行說明。
首先，準備作為基底基板的半導體基板500(參照圖8A)。作為半導體基板500，可以使用如單晶矽基板、單晶鍺基板等半導體基板。另外，作為半導體基板，可以使用太陽能電池級矽(SOG-Si：Solar Grade Silicon)基板等。此外，還可以使用多晶半導體基板。與使用單晶矽基板等的情況相比，使用太陽能電池級矽或多晶半導體基板等時可以抑制製造成本。
也可以使用：鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃之類的用於電子工業的各種玻璃基板；石英基板；陶瓷基板；藍寶石基板等代替半導體基板500。另外，也可以使用以氮化矽和氧化鋁為主要成分的熱膨脹係 數接近於矽的陶瓷基板。
較佳的是，預先對半導體基板500的表面進行清洗。明確而言，較佳的是，使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)等對半導體基板500進行清洗。
接著，準備接合基板。這裏，作為接合基板使用單晶半導體基板510(參照圖8B)。另外，雖然在這裏使用單晶基板作為接合基板，但是接合基板的結晶性不侷限於單晶。
作為單晶半導體基板510，例如可以使用如單晶矽基板、單晶鍺基板、單晶矽鍺基板等的由第14族元素構成的單晶半導體基板。此外，也可以使用諸如砷化鎵、磷化銦等的化合物半導體基板。作為市場上出售的矽基板，典型的是直徑為5英寸(125mm)、直徑為6英寸(150mm)、直徑為8英寸(200mm)、直徑為12英寸(300mm)、直徑為16英寸(400mm)的圓形的矽基板。另外，單晶半導體基板510的形狀不侷限於圓形，例如，還可以使用被加工為矩形等的基板。另外，單晶半導體基板510可以利用CZ(提拉)法或FZ(浮區)法製造。
在單晶半導體基板510的表面形成氧化膜512(參照圖8C)。另外，從去除污染物的觀點來看，較佳的是，在形成氧化膜512之前預先使用鹽酸和過氧化氫水的混合 液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫以及純水的混合液)等對單晶半導體基板510的表面進行清洗。也可以藉由交替噴出稀氫氟酸和臭氧水來進行清洗。
例如，氧化膜512可以由氧化矽膜、氧氮化矽膜等的單層或疊層形成。作為上述氧化膜512的製造方法，有熱氧化法、CVD法或濺射法等。此外，當使用CVD法形成氧化膜512時，較佳的是，使用四乙氧基矽烷(簡稱為TEOS：化學式Si(OC2H5)4)等的有機矽烷形成氧化矽膜，以實現良好的貼合。
在本實施方式中，藉由對單晶半導體基板510進行熱氧化處理來形成氧化膜512(這裏為SiOx膜)。較佳的是，在氧化氣圍中添加鹵素進行熱氧化處理。
例如，藉由在添加有氯(Cl)的氧化氣圍中對單晶半導體基板510進行熱氧化處理，可以形成被氯氧化的氧化膜512。在這種情況下，氧化膜512成為含有氯原子的膜。藉由利用該氯氧化俘獲外來雜質的重金屬(例如，Fe、Cr、Ni、Mo等)形成金屬氯化物，且藉由該金屬氯化物的汽化，可以降低單晶半導體基板510的污染。
另外，氧化膜512所包含的鹵素原子不侷限於氯原子。也可以使氧化膜512包含氟原子。作為使單晶半導體基板510表面氟氧化的方法，例如可以舉出以下方法：在將單晶半導體基板510浸漬在HF溶液中之後在氧化氣圍 中進行熱氧化處理；或者將NF3添加到氧化氣圍中進行熱氧化處理；等等。
接著，藉由對單晶半導體基板510照射添加由電場加速的離子，在單晶半導體基板510的所定的深度處形成結晶結構受損傷的脆化區514(參照圖8D)。
可以藉由離子的動能、離子的質量和電荷、離子的入射角等來調節形成脆化區514的區域的深度。此外，脆化區514被形成在與離子的平均侵入深度大致相同的深度的區域中。由此，可以藉由離子的添加深度來調節從單晶半導體基板510分離的單晶半導體層的厚度。例如，以單晶半導體層的厚度成為10nm以上且500nm以下，較佳地為50nm以上且200nm以下左右的方式調節平均侵入深度，即可。
可以使用離子摻雜裝置或離子植入裝置進行該離子照射處理。作為離子摻雜裝置的典型例子，有將使製程氣體電漿激發而產生的所有離子種照射到被處理體的非質量分離型裝置。在該裝置中，不對電漿中的離子種進行質量分離而將它照射到被處理體。另一方面，離子植入裝置是質量分離型裝置。在離子植入裝置中，對電漿中的離子種進行質量分離，並將某個特定的質量的離子種照射到被處理體。
在本實施方式中，對使用離子摻雜裝置將氫添加到單晶半導體基板510的例子進行說明。作為源氣體，使用包含氫的氣體。至於照射的離子，提高H3 +的比率較佳。明 確而言，相對於H+、H2 +、H3 +的總量，H3 +的比率為50%以上(更佳地為80%以上)。藉由提高H3 +的比例，可以提高離子照射的效率。
另外，添加的離子不侷限於氫。也可以添加氦等的離子。此外，添加的離子不侷限於一種，也可以添加多種離子。例如，當使用離子摻雜裝置同時照射氫和氦時，與在不同的製程中進行照射的情況相比可以減少製程數，並且可以抑制後面形成的單晶半導體層的表面粗糙。
另外，當使用離子摻雜裝置形成脆化區514時，雖然有與此同時添加重金屬的憂慮，但是藉由隔著含有鹵素原子的氧化膜512進行離子照射，可以防止這些重金屬對單晶半導體基板510的污染。
接著，使半導體基板500和單晶半導體基板510對置，並使它們藉由氧化膜512貼合。由此，貼合半導體基板500和單晶半導體基板510(參照圖8E)。另外，也可以在與單晶半導體基板510貼合的半導體基板500的表面形成氧化膜或氮化膜。
在進行貼合時，較佳的是，對半導體基板500或單晶半導體基板510的一處施加0.001N/cm2以上且100N/cm2以下，例如1N/cm2以上且20N/cm2以下的壓力。藉由施加壓力使接合平面接近而密接，在被貼合的部分中半導體基板500與氧化膜512接合，並以該部分為起點開始自發性的接合而擴展至幾乎整個面。該接合利用范德華力和氫鍵作用，並可以在常溫下進行。
另外，在貼合單晶半導體基板510與半導體基板500之前，較佳的是，對進行貼合的表面進行表面處理。藉由進行表面處理，可以提高單晶半導體基板510和半導體基板500的介面的接合強度。
作為表面處理，可以使用濕處理、乾處理或濕處理與乾處理的組合。此外，還可以使用不同的濕處理的組合或不同的乾處理的組合。
另外，在貼合之後，也可以進行熱處理以增高接合強度。將該熱處理的溫度設定為不使脆化區514發生分離的溫度(例如，室溫以上且低於400℃)。另外，也可以邊在該溫度範圍內加熱邊接合半導體基板500和氧化膜512。作為上述熱處理，可以使用擴散爐、電阻加熱爐等加熱爐、RTA(快速熱退火：Rapid Thermal Anneal)裝置、微波加熱裝置等。另外，上述溫度條件只是一個例子而已，所公開的發明的一個方式不應被解釋為限定於此。
接著，藉由進行熱處理使單晶半導體基板510在脆化區中進行分離，而在半導體基板500上隔著氧化膜512形成單晶半導體層516(參照圖8F)。
另外，較佳的是，使進行上述分離時的熱處理的溫度盡可能地低。這是因為進行分離時的溫度越低，單晶半導體層516的表面粗糙度越低的緣故。明確而言，例如，可以將進行上述分離時的熱處理的溫度設定為300℃以上且600℃以下，當將該溫度設定為500℃以下(400℃以上)時更有效。
另外，也可以在使單晶半導體基板510分離之後，以500℃以上的溫度對單晶半導體層516進行熱處理以降低殘留在單晶半導體層516中的氫的濃度。
接著，藉由對單晶半導體層516的表面照射雷射，形成表面平坦性提高了且缺陷減少了的單晶半導體層518(參照圖8G)。另外，還可以進行熱處理來替代雷射照射處理。
另外，在本實施方式中，雖然在進行了用來分離單晶半導體層516的熱處理之後立即進行了雷射照射處理，但是所公開的發明的一個方式不應被解釋為限定於此。既可以在用來分離單晶半導體層516的熱處理之後先進行蝕刻處理來去除單晶半導體層516表面缺陷多的區域，再進行雷射照射處理，又可以在提高單晶半導體層516表面的平坦性之後進行雷射照射處理。另外，上述蝕刻處理可以使用濕蝕刻或乾蝕刻。另外，在本實施方式中，還可以在進行上述那樣的雷射照射之後進行減薄單晶半導體層516的厚度的薄膜化製程。至於單晶半導體層516的薄膜化，既可使用乾蝕刻和濕蝕刻中的任一種，又可使用其兩者。
藉由上述製程，可以形成具有特性良好的單晶半導體層518的SOI基板(參照圖8G)。
<半導體裝置的製造方法>
接著，參照圖9A至12C而說明使用上述SOI基板的半導體裝置的製造方法。
<下部電晶體的製造方法>
首先，參照圖9A至10D說明下部電晶體160的製造方法。圖9A至10D是示出根據圖8A至8G所示的方法形成的SOI基板的一部分，且相當於圖6A所示的下部電晶體的剖面製程圖。
首先，將單晶半導體層518加工為島狀以形成半導體層120(參照圖9A)。另外，在該製程的前後，為了控制電晶體的臨界值電壓，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到半導體層。在半導體為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。
接著，以覆蓋半導體層120的方式形成絕緣層122(參照圖9B)。絕緣層122是後面成為閘極絕緣層的層。絕緣層122例如可以藉由對半導體層120表面進行熱處理(熱氧化處理或熱氮化處理等)而形成。也可以使用高密度電漿處理代替熱處理。高密度電漿處理例如可以使用He、Ar、Kr、Xe等稀有氣體和氧、氧化氮、氨、氮、氫等中的任一種的混合氣體來進行。當然，也可以使用CVD法或濺射法等形成絕緣層。較佳的是，該絕緣層122採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的 鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或疊層結構。另外，例如，可以將絕緣層122的厚度設定為1nm以上且100nm以下，較佳地為10nm以上且50nm以下。在此，使用電漿CVD法形成包含氧化矽的絕緣層的單層。
接著，在絕緣層122上形成掩模124，將賦予一種導電性的雜質元素添加到半導體層120，來形成雜質區126(參照圖9C)。這裏，在添加雜質元素之後，去除掩模124。
接著，藉由在絕緣層122上形成掩模，去除絕緣層122的與雜質區126重疊的區域的一部分，來形成閘極絕緣層122a(參照圖9D)。作為絕緣層122的去除方法，可以使用濕蝕刻或乾蝕刻等的蝕刻處理。
接著，在閘極絕緣層122a上形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極128a及導電層128b(參照圖9E)。
作為用於閘極電極128a及導電層128b的導電層，可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。另外，也可以藉由使用如多晶矽等的半導體材料形成導電層。其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，可以藉由使用抗蝕劑掩模的蝕刻進行導電層的加工。
接著，以閘極電極128a及導電層128b為掩模，將賦 予一種導電型的雜質元素添加到半導體層，來形成通道形成區134、雜質區132及雜質區130(參照圖10A)。這裏，添加硼(B)等雜質元素，以形成p型電晶體。或者，添加磷(P)或砷(As)等雜質元素，以形成n型電晶體。這裏，可以適當地設定所添加的雜質元素的濃度。另外，在添加雜質元素之後，進行用於活化的熱處理。在此，雜質區的濃度按雜質區126、雜質區132、雜質區130的順序依次高。
接著，以覆蓋閘極絕緣層122a、閘極電極128a、導電層128b的方式形成絕緣層136、絕緣層138及絕緣層140(參照圖10B)。
絕緣層136、絕緣層138、絕緣層140可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是，較佳的是，將低介電常數(low-k)材料用於絕緣層136、絕緣層138、絕緣層140，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層136、絕緣層138、絕緣層140。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層136、絕緣層138、絕緣層140。在本實施方式中，對作為絕緣層136使用氧氮化矽，作為絕緣層138使用氮氧化矽，作為絕緣層140使用氧化矽的情況進行說明。另外，雖然在此 採用絕緣層136、絕緣層138及絕緣層140的疊層結構，但是所公開的發明的一個方式不侷限於此。作為上述絕緣層既可以採用單層或兩層結構，又可以採用四層以上的疊層結構。
接著，藉由對絕緣層138及絕緣層140進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣層138及絕緣層140平坦化(參照圖10C)。在此，進行CMP處理直到露出絕緣層138的一部分為止。當作為絕緣層138使用氮氧化矽，作為絕緣層140使用氧化矽時，將絕緣層138用作蝕刻停止層。
接著，藉由對絕緣層138及絕緣層140進行CMP處理或蝕刻處理，使閘極電極128a及導電層128b的上面露出(參照圖10D)。在此，進行蝕刻處理直到露出閘極電極128a及導電層128b的一部分為止。較佳的是，作為該蝕刻處理使用乾蝕刻，但是也可以使用濕蝕刻。在使閘極電極128a及導電層128b的一部分露出的製程中，為了提高後面形成的電晶體162的特性，較佳的是，使絕緣層136、絕緣層138、絕緣層140的表面盡可能地為平坦。
藉由上述製程，可以形成下部的電晶體160(參照圖10D)。
另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集成化的半導體裝置。
<上部電晶體的製造方法>
接著，參照圖11A至12C說明上部電晶體162的製造方法。
首先，在閘極電極128a、導電層128b、絕緣層136、絕緣層138、絕緣層140等上形成氧化物半導體層，並加工該氧化物半導體層來形成氧化物半導體層144(參照圖11A)。另外，在形成氧化物半導體層之前，可以在絕緣層136、絕緣層138、絕緣層140上設置用作基底的絕緣層。該絕緣層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法等來形成。
另外，作為用於氧化物半導體層的材料，可以使用：四元金屬氧化物如In-Sn-Ga-Zn-O類材料；三元金屬氧化物如In-Ga-Zn-O類材料、In-Sn-Zn-O類材料、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Ce-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho-Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料；二元金屬氧化物如In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；以及In-O材料、Sn-O類材料、 Zn-O類材料等。此外，也可以使上述材料包含SiO2。這裏，例如，In-Ga-Zn-O類材料是指含有銦(In)、鎵(Ga)以及鋅(Zn)的氧化物膜，對其組成比沒有特別的限制。此外，也可以包含In、Ga及Zn以外的元素。
另外，可以將使用由化學式InMO3(ZnO)m(m>0)表示的材料的薄膜用作氧化物半導體層。在此，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，可以使用Ga、Ga及Al、Ga及Mn或Ga及Co等。
此外，較佳的是，將氧化物半導體層的厚度設定為3nm以上且30nm以下。這是因為若使氧化物半導體層的厚度過厚(例如，厚度為50nm以上)，則有電晶體成為常導通狀態的擔憂。
較佳的是，氧化物半導體層使用氫、水、羥基或氫化物等的雜質不容易混入的方式製造。例如，可以藉由濺射法等製造氧化物半導體層。
在本實施方式中，藉由使用In-Ga-Zn-O類氧化物靶材的濺射法形成氧化物半導體層。
作為In-Ga-Zn-O類氧化物靶材，例如可以使用具有In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的組成比的氧化物靶材。另外，靶材的材料及組成不侷限於上述記載。例如還可以使用具有In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的組成比的氧化物靶材。
氧化物靶材的填充率為90%以上且100%以下，較佳 地為95%以上且99.9%以下。這是因為如下緣故：藉由使用高填充率的金屬氧化物靶材，可以將氧化物半導體層形成為緻密的膜。
作為成膜時的氣圍，採用稀有氣體(典型的是氬)氣圍下、氧氣圍下或稀有氣體和氧的混合氣圍下等，即可。另外，為了防止氫、水、羥基、氫化物等混入到氧化物半導體層中，較佳的是，採用使用充分地去除氫、水、羥基、氫化物等的雜質的高純度氣體的氣圍。
例如，可以採用如下方法形成氧化物半導體層。
首先，在被保持為減壓狀態的沉積室內保持基板，並對基板進行加熱以使基板溫度超過200℃且500℃以下，較佳地超過300℃且500℃以下，更佳地為350℃以上且450℃以下。
接著，一邊去除沉積室中的殘留水分，一邊引入充分地去除了氫、水、羥基、氫化物等的雜質的高純度氣體，並使用上述靶材來在基板上形成氧化物半導體層。為了去除沉積室中的殘留水分，較佳的是，作為排氣單元使用低溫泵、離子泵、鈦昇華泵等的吸附型真空泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。由於在利用低溫泵進行了排氣的沉積室中，例如氫、水、羥基或氫化物等的雜質(更佳地還包括包含碳原子的化合物)等被去除，因此可以降低在該沉積室中形成的氧化物半導體層所含有的氫、水、羥基或氫化物等的雜質的濃度。
當成膜時的基板溫度低(例如，100℃以下)時，有 含有氫原子的物質混入到氧化物半導體中的憂慮，所以較佳的是，在上述溫度下加熱基板。藉由在上述溫度下加熱基板形成氧化物半導體層，基板溫度變高，從而氫鍵被熱切斷，含有氫原子的物質不容易被引入到氧化物半導體層中。因此，藉由在上述溫度下加熱基板的狀態下形成氧化物半導體層，可以充分地降低氧化物半導體層所含有的氫、水、羥基或氫化物等的雜質的濃度。另外，可以減輕由濺射導致的損傷。
作為成膜條件的一個例子，採用如下條件：基板與靶材之間的距離是60mm；壓力是0.4Pa；直流(DC)電源是0.5kW；基板溫度是400℃；成膜氣圍是氧(氧流量比率100%)氣圍。另外，藉由使用脈衝直流電源，可以減輕在進行成膜時發生的粉狀物質(也稱為微粒或塵屑)，並且膜厚度分佈也變得均勻，所以採用脈衝直流電源較佳。
另外，較佳的是，在藉由濺射法形成氧化物半導體層之前，進行引入氬氣體產生電漿的反濺射，來去除附著於氧化物半導體層的被形成表面上的粉狀物質(也稱為微粒或塵屑)。反濺射是指如下一種方法，其中對基板施加電壓來在基板附近形成電漿，來對基板一側的表面進行改性。此外，也可以使用氮、氦、氧等的氣體代替氬。
作為氧化物半導體層的加工，可以在氧化物半導體層上形成所希望的形狀的掩模之後對該氧化物半導體層進行蝕刻。可以藉由光刻製程等的方法形成上述掩模。或者， 也可以藉由噴墨法等的方法形成掩模。此外，氧化物半導體層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
然後，也可以對氧化物半導體層144進行熱處理(第一熱處理)。藉由進行熱處理，可以進一步去除包含在氧化物半導體層144中的含有氫原子的物質，調整氧化物半導體層144的結構，降低能隙中的缺陷能階。在惰性氣體氣圍下，熱處理的溫度為250℃以上且700℃以下，較佳地為450℃以上且600℃以下或者低於基板的應變點。較佳的是，作為惰性氣體氣圍應用以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍。例如，引入到熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，較佳地為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳地為0.1ppm以下)。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層144接觸大氣以防止水或氫的混入。
藉由進行熱處理降低雜質來形成i型(本質半導體)或無限趨近於i型的氧化物半導體層，可以實現特性極為優良的電晶體。
此外，由於上述熱處理具有去除氫或水等的效果，所以可以將該熱處理也稱為脫水化處理、脫氫化處理等。例 如，該熱處理也可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣膜之後等進行。另外，上述脫水化處理、脫氫化處理不侷限於進行一次，而也可以進行多次。
接著，在氧化物半導體層144等上形成用來形成源極電極及汲極電極(包括使用與該源極電極及汲極電極相同的層形成的佈線)的導電層，加工該導電層來形成源極電極142a、汲極電極142b(參照圖11B)。
作為導電層，可以利用PVD法或CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，有易於將源極電極142a及汲極電極142b加工為具有傾斜度的形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時縮寫為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)、或含有矽或氧化矽的上述任何一種金屬氧化物材 料。
較佳的是，以形成的源極電極142a及汲極電極142b的端部成為具有傾斜度的形狀的方式對導電層進行蝕刻。這裏，較佳的是，傾斜角例如為30°以上且60°以下。藉由以源極電極142a及汲極電極142b的端部成為具有傾斜度的形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
上部電晶體的通道長度(L)由源極電極142a的下端部與汲極電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，較佳的是，使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝光的解析度高且聚焦深度大。由此，後面形成的電晶體的通道長度(L)可以為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由微型化可以降低半導體裝置的耗電量。
另外，作為與圖11B不同的一個例子，也可以在氧化物半導體層144與源極電極及汲極電極之間設置作為源極區及汲極區的氧化物導電層。
例如，在氧化物半導體層144上形成氧化物導電膜，在其上形成導電層，並且利用同一光刻製程加工氧化物導電膜及導電層，而可以形成作為源極區及汲極區的氧化物導電層、源極電極142a以及汲極電極142b。
另外，形成氧化物半導體膜和氧化物導電膜的疊層， 利用同一光刻製程加工該疊層的形狀，以形成島狀氧化物半導體層144和氧化物導電膜。在形成源極電極142a及汲極電極142b之後，以源極電極142a及汲極電極142b為掩模進一步蝕刻島狀氧化物導電膜，而可以形成作為源極區及汲極區的氧化物導電層。
另外，在進行蝕刻處理以加工氧化物導電層的形狀時，適當地調整蝕刻條件(蝕刻劑的種類、濃度以及蝕刻時間等)，以避免氧化物半導體層被過剩地蝕刻。
較佳的是，作為氧化物半導體層的材料，使用作為其成分包含氧化鋅且不包含氧化銦的物質。作為這種氧化物導電層，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
藉由在氧化物半導體層與源極電極及汲極電極之間設置氧化物導電層，可以實現源極區及汲極區的低電阻化，而可以實現電晶體的高速工作。
藉由採用使用氧化物半導體層144、氧化物導電層以及由金屬材料構成的汲極電極的結構，可以進一步提高電晶體的耐壓性。
作為源極區及汲極區而使用氧化物導電層是為了提高週邊電路(驅動電路)的頻率特性而有效的。這是因為如下緣故：與金屬電極(鉬、鎢等)接觸氧化物半導體層的情況相比，金屬電極(鉬、鎢等)接觸氧化物導電層而可以降低接觸電阻。藉由使氧化物半導體層和源極電極及汲極電極之間夾著氧化物導電層，可以降低接觸電阻，從而 可以提高週邊電路(驅動電路)的頻率特性。
接著，以覆蓋源極電極142a、汲極電極142b並與氧化物半導體層144的一部分接觸的方式形成閘極絕緣層146(參照圖11C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，較佳的是，閘極絕緣層146以含有氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用組合上述材料的疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，減薄其厚度較佳，以確保電晶體的工作。例如，當使用氧化矽時，其厚度可以為1nm以上且100nm以下，較佳地為10nm以上且50nm以下。
當如上述那樣將閘極絕緣層形成為較薄時，存在由於隧道效應等而發生閘極洩漏的問題。為了解決閘極洩漏的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以增大膜厚度，以抑制閘極洩漏電流。另外，還可以採用含有high-k材料的膜與含有氧化 矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等中的任一種膜的疊層結構。
另外，與氧化物半導體層144接觸的絕緣層(在本實施方式中，相當於閘極絕緣層146)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體搭配良好，並且藉由將它用於與氧化物半導體層接觸的絕緣層，可以保持與氧化物半導體層之間的介面的良好狀態。
在此，包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以與包含鎵的氧化物半導體層接觸的方式形成閘極絕緣層時，藉由將包含氧化鎵的材料用於閘極絕緣層，可以保持氧化物半導體層和閘極絕緣層之間的良好的介面特性。另外，藉由使氧化物半導體層與包含氧化鎵的絕緣層接觸地設置，可以減少氧化物半導體層與絕緣層的介面中的氫的聚積。另外，在將與氧化物半導體的成分元素同一族的元素用於絕緣層時，可以得到上述同樣的效果。例如，使用包含氧化鋁的材料形成絕緣層是有效的。另外，由於氧化鋁具有不容易透射水的特性，因此從防止 水侵入到氧化物半導體層中的角度來看，使用該材料是較佳的。
此外，較佳的是，作為與氧化物半導體層144接觸的絕緣層，藉由進行氧氣圍下的熱處理或氧摻雜等使絕緣材料處於其含氧量超過化學計量組成比的狀態。氧摻雜是指對塊體添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以藉由離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層144接觸的絕緣層使用氧化鎵時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。此外，作為與氧化物半導體層144接觸的絕緣層使用氧化鋁時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。或者，作為與氧化物半導體層144接觸的絕緣層使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氣圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理等，可以形成包含其氧含量超過化學計量組成比的區域的絕緣層。藉由使具備這種區域的絕緣層與氧化物半導體層接觸，絕緣層中的過剩的氧被供應到氧化物半導體層中，降低氧化物半導體層中或氧化物半導體層與絕緣層之間的介面中的氧缺陷，從而可以將氧 化物半導體層形成為i型或無限趨近於i型的氧化物半導體。
另外，具有其氧含量超過化學計量組成比的區域的絕緣層既可應用於作為氧化物半導體層144的基底膜形成的絕緣層代替閘極絕緣層146又可應用於閘極絕緣層146及基底絕緣層的兩者。
較佳的是，在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳地為250℃以上且350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理即可。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。此外，當閘極絕緣層146含有氧時，向氧化物半導體層144供應氧而填補該氧化物半導體層144的氧缺陷，從而可以形成i型(本質半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施方式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述，藉由採用第一熱處理和第二熱處理中的至少一方，可以以使氧化物半導體層144儘量不包含含有氫原子的物質的方式使氧化物半導體層144高純度化。
接著，形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極148a及導電層148b(參照圖11D)。
作為閘極電極148a及導電層148b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以該金屬材料為主要成分的合金材料來形成。另外，閘極電極148a及導電層148b可以採用單層結構或疊層結構。
接著，在閘極絕緣層146、閘極電極148a及導電層148b上形成絕緣層150(參照圖12A)。絕緣層150可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，較佳的是，作為絕緣層150使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150的介電常數減少，可以降低產生在佈線、電極等之間的電容，從而實現工作的高速化的緣故。另外，在本實施方式中，採用絕緣層150的單層結構，但是，所公開的發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣層146、絕緣層150中形成到達源極電極142a的開口。然後，在絕緣層150上形成與源極電極142a接觸的佈線154(參照圖12B)。另外，藉由使用掩模等選擇性地進行蝕刻來形成該開口。
在使用PVD法或CVD法形成導電層之後，對該導電層進行構圖來形成佈線154。另外，作為導電層的材料， 可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確而言，例如，可以在包括絕緣層150的開口的區域中藉由PVD法形成薄(5nm左右)的鈦膜之後以埋入開口的方式形成鋁膜。在此，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此為源極電極142a)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
較佳的是，形成在絕緣層150中的開口形成在與導電層128b重疊的區域中。藉由在這種區域中形成開口，可以抑制起因於接觸區的元件面積的增大。
在此，對不使用導電層128b而使如下兩種連接結構重疊的情況進行說明，該兩種連接結構：一是雜質區126與源極電極142a的連接結構；二是源極電極142a與佈線154的連接結構。此時，在形成在雜質區126上的絕緣層136、絕緣層138及絕緣層140中形成開口(稱為下部的接觸)，在下部的接觸中形成源極電極142a，然後，在閘極絕緣層146及絕緣層150中，在與下部的接觸重疊的區域中形成開口(稱為上部的接觸)，並且形成佈線154。當在與下部的接觸重疊的區域中形成上部的接觸時，有如下憂慮：即，由於蝕刻，形成在下部的接觸中的源極電極142a斷開。當為了避免該斷開，以彼此不重疊 的方式形成下部的接觸與上部的接觸時，發生元件面積的增大的問題。
如本實施方式所示那樣，藉由使用導電層128b，可以形成上部的接觸而不使源極電極142a斷開。由此，可以使下部的接觸與上部的接觸重疊地設置，從而可以抑制起因於接觸區域的元件面積的增大。換言之，可以提高半導體裝置的集成度。
接著，以覆蓋佈線154的方式形成絕緣層156(參照圖12C)。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162以及電容元件164(參照圖12C)。
另外，圖7所示的電容元件250所具有的雜質區126、絕緣層122、導電層128c、導電層142c以及導電層148c與電晶體160、電晶體162以及電容元件164的雜質區126、閘極絕緣層122a、閘極電極128a、源極電極142a及汲極電極142b以及閘極電極148a同時形成。
以下示出可以應用於圖6A和6B所示的電晶體162的電晶體的例子。
也可以在圖6A和6B所示的電晶體162的氧化物半導體層144與源極電極142a、汲極電極142b之間設置用作源極區及汲極區的氧化物導電層作為緩衝層。圖13A和13B示出在圖6A和6B所示的電晶體162中設置氧化物導電層的電晶體441、442。
圖13A和13B的電晶體441、442在氧化物半導體層 144與源極電極142a、汲極電極142b之間形成有用作源極區及汲極區的氧化物導電層404a、404b。圖13A和13B的電晶體441、442是根據製造製程氧化物導電層404a、404b的形狀不同的例子。
在圖13A所示的電晶體441中，形成氧化物半導體膜和氧化物導電膜的疊層，在同一光刻製程中加工氧化物半導體膜和氧化物導電膜的疊層來形成島狀的氧化物半導體層144和氧化物導電膜。在氧化物半導體層及氧化物導電膜上形成源極電極142a、汲極電極142b之後，以源極電極142a、汲極電極142b為掩模，對島狀的氧化物導電膜進行蝕刻來形成成為源極區及汲極區的氧化物導電層404a、404b。
在圖13B所示的電晶體442中，藉由在氧化物半導體層144上形成氧化物導電膜，在其上形成金屬導電膜，在同一光刻製程中加工氧化物導電膜及金屬導電膜，形成成為源極區及汲極區的氧化物導電層404a、404b、源極電極142a以及汲極電極142b。
另外，在用來加工氧化物導電層的形狀的蝕刻處理時，適當地調整蝕刻條件(蝕刻劑的種類、濃度、蝕刻時間等)，以免氧化物半導體層受過剩的蝕刻。
作為氧化物導電層404a、404b的形成方法，使用濺射法、真空蒸鍍法(電子束蒸鍍法等)、電弧放電離子電鍍法、噴射法。作為氧化物導電層的材料，可以應用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵、含氧化矽的銦錫 氧化物等。另外，也可以在上述材料中包含氧化矽。
當作為源極區和汲極區將氧化物導電層設置在氧化物半導體層144與源極電極142a、汲極電極142b之間時，可以實現源極區和汲極區的低電阻化，電晶體441、442可以進行高速工作。
另外，藉由採用氧化物半導體層144、氧化物導電層404a、404b、源極電極142a、汲極電極142b的結構，可以提高電晶體441、442的耐壓性。
接著，作為圖6A和6B所示的電晶體162的結構示出頂閘結構，但是本發明不侷限於此，也可以採用底閘結構。圖14A至14C示出底閘結構的例子。
在圖14A所示的電晶體410中，在閘極電極401上設置有閘極絕緣層402，在閘極絕緣層402上設置有氧化物半導體層403，並設置有與氧化物半導體層403連接的源極電極405a、汲極電極405b。另外，閘極電極401、氧化物半導體層403、閘極絕緣層402、源極電極405a、汲極電極405b相當於圖6A和6B所示的閘極電極148a、氧化物半導體層144、閘極絕緣層146、源極電極142a、汲極電極142b。另外，絕緣層400相當於絕緣層136、絕緣層138、絕緣層140等。
圖14B所示的電晶體420與圖14A所示的結構相同之處在於：設置有閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極405a以及汲極電極405b。圖14B所示的電晶體420與圖14A所示的結構不同之處在 於：在圖14B所示的電晶體420中與氧化物半導體層403接觸地設置有絕緣層427。
圖14C所示的電晶體430與圖14A所示的結構相同之處在於：設置有閘極電極401、閘極絕緣層402、氧化物半導體層403、源極電極405a以及汲極電極405b。圖14C所示的電晶體430與圖14A所示的結構不同之處在於：與氧化物半導體層403接觸的源極電極405a和汲極電極405b的位置。換言之，在圖14A所示的電晶體410中，在氧化物半導體層403上源極電極405a與汲極電極405b接觸，而在圖14C所示的電晶體430中，在氧化物半導體層403下源極電極405a與汲極電極405b接觸。
在本實施方式所示的電晶體162中，由於氧化物半導體層144被高純度化，所以其氫濃度為5×1019atoms/cm3以下，較佳地為5×1018atoms/cm3以下，更佳地為5×1017atoms/cm3以下。另外，氧化物半導體層144的載子密度比通常的矽晶片中的載子密度(1×1014/cm3左右)足夠小(例如，低於1×1012/cm3，更佳地為低於1.45×1010/cm3)。另外，電晶體162的截止電流也足夠小。例如，電晶體162的室溫(25℃)下的截止電流(這裏，每單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)為1×10-21A)以下，較佳地為10zA以下。
如此，藉由使用被高純度化而被本質化的氧化物半導體層144，容易充分地降低電晶體的截止電流。並且，藉由使用這種電晶體，可以獲得能夠在極長期間保持儲存內 容的半導體裝置。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式5
參照圖15A至15C說明在上述實施方式中可以用於電晶體的半導體層的氧化物半導體層的一個方式。
本實施方式的氧化物半導體層採用在第一結晶氧化物半導體層上具有比第一結晶氧化物半導體層厚的第二結晶氧化物半導體層的疊層結構。
在絕緣層400上形成絕緣層437。在本實施方式中，作為絕緣層437，利用PCVD法或濺射法形成厚度為50nm以上且600nm以下的氧化物絕緣層。例如，可以使用選自氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜中的一層或疊層。另外，絕緣層400相當於絕緣層136、絕緣層138、絕緣層140等。
接著，在絕緣層437上形成厚度為1nm以上且10nm以下的第一氧化物半導體膜。作為第一氧化物半導體膜的形成方法利用濺射法，並且將該利用濺射法形成膜時的基板溫度設定為200℃以上且400℃以下。
在本實施方式中，在如下條件下形成厚度為5nm的第一氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1： 1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為250℃；壓力為0.4Pa；直流(DC)電源為0.5kW；利用只有氧、只有氬或氬及氧的氣圍。
接著，將配置基板的處理室的氣圍設定為氮或乾燥空氣進行第一加熱處理。將第一加熱處理的溫度設定為400℃以上且750℃以下。藉由第一加熱處理形成第一結晶氧化物半導體層450a(參照圖15A)。
雖然根據第一加熱處理的溫度，但是藉由第一加熱處理，從膜表面發生晶化，結晶從膜表面生長到膜內部，而可以得到c軸取向的結晶。藉由第一加熱處理，多個鋅和氧彙集在膜表面，而在最外表面上形成一層或多層的上平面為六角形且包括鋅和氧的石墨烯型二維結晶，並且該二維結晶在膜厚度方向上生長並重疊而成為疊層。在升高加熱處理的溫度時，結晶從表面生長到內部，然後從內部生長到底部。
藉由第一加熱處理，將作為氧化物絕緣層的絕緣層437中的氧擴散到與第一結晶氧化物半導體層450a的介面或其附近(離介面有±5nm的地點)，來減少第一結晶氧化物半導體層的氧缺陷。因此，較佳的是，用作基底絕緣層的絕緣層437至少在膜中(塊(bulk)中)或第一結晶氧化物半導體層450a與絕緣層437的介面具有超過化學計量比的含量的氧。
接著，在第一結晶氧化物半導體層450a上形成厚於10nm的第二氧化物半導體膜。作為第二氧化物半導體膜 的形成方法利用濺射法，並且將該成膜時的基板溫度設定為200℃以上且400℃以下。藉由將成膜時的基板溫度設定為200℃以上且400℃以下，在與第一結晶氧化物半導體層的表面上接觸地形成的氧化物半導體層中發生前驅物(precursor)的排列，可以使該層具有所謂秩序性。
在本實施方式中，在如下條件下形成厚度為25nm的第二氧化物半導體膜：使用氧化物半導體用靶材(In-Ga-Zn-O類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為400℃；壓力為0.4Pa；直流(DC)電源為0.5kW；利用只有氧、只有氬或氬及氧氣圍。
接著，將配置基板的處理室的氣圍設定為氮或乾燥空氣進行第二加熱處理。將第二加熱處理的溫度設定為400℃以上且750℃以下。藉由第二加熱處理形成第二結晶氧化物半導體層450b(參照圖15B)。藉由在氮氣圍下、氧氣圍下或氮和氧的混合氣圍下進行第二加熱處理，實現第二結晶氧化物半導體層的高密度化並減少缺陷數。藉由第二加熱處理，以第一結晶氧化物半導體層450a為晶核，結晶生長在膜厚度方向上，即從底部向內部進展，而形成第二結晶氧化物半導體層450b。
另外，較佳的是，不接觸大氣地連續進行從絕緣層437的形成到第二加熱處理的製程。較佳的是，在幾乎不包含氫及水分的氣圍(惰性氣圍、減壓氣圍、乾燥空氣氣圍等)下進行從絕緣層437的形成到第二加熱處理的製 程，例如，採用水分的露點為-40℃以下，較佳地為-50℃以下的乾燥氮氣圍。
接著，對由第一結晶氧化物半導體層450a和第二結晶氧化物半導體層450b形成的氧化物半導體疊層進行加工來形成由島狀氧化物半導體疊層形成的氧化物半導體層453(參照圖15C)。雖然在圖式中以虛線表示第一結晶氧化物半導體層450a與第二結晶氧化物半導體層450b的介面並將它們看作氧化物半導體疊層，但是實際上沒有明確的介面，而在此只是為了便於理解明確地示出而已。
藉由在氧化物半導體疊層上形成所希望的形狀的掩模之後對該氧化物半導體疊層進行蝕刻來可以加工氧化物半導體疊層。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。
此外，氧化物半導體疊層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合使用乾蝕刻和濕蝕刻。
另外，根據上述製造方法得到的第一結晶氧化物半導體層及第二結晶氧化物半導體層具有C軸取向。注意，第一結晶氧化物半導體層及第二結晶氧化物半導體層為不是單晶結構且不是非晶結構的結構，而具有如下氧化物，該氧化物包含具有C軸取向的結晶(C Axis Aligned Crystal；也稱為CAAC)。另外，第一結晶氧化物半導體層及第二結晶氧化物半導體層的一部分具有晶粒介面。
另外，作為第一及第二結晶氧化物半導體層，可以使用至少具有Zn的氧化物材料，即：四元金屬氧化物的In- Al-Ga-Zn-O類材料、In-Ga-B-Zn-O類材料、In-Sn-Ga-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料、In-Al-Zn-O類材料、In-Sn-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Ce-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho-Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料；Zn-O類材料等。另外，也可以使用In-Si-Ga-Zn-O類材料、In-Ga-B-Zn-O類材料、In-B-Zn-O類材料。此外，也可以使上述材料包含SiO2。在此，例如，In-Ga-Zn-O類材料是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物膜，對其組成比沒有特別的限制。此外，也可以包含In、Ga及Zn以外的元素。
另外，不侷限於在第一結晶氧化物半導體層上形成第二結晶氧化物半導體層的雙層結構，也可以在形成第二結晶氧化物半導體層之後反復進行用來形成第三結晶氧化物半導體層的成膜和加熱處理的步驟來形成三層以上的疊層結構。
可以將藉由上述製造方法形成的由氧化物半導體疊層形成的氧化物半導體層453適當地用於可應用於本說明書 所公開的半導體裝置的電晶體(例如，實施方式1至實施方式4中的電晶體162、實施方式4中的電晶體410、420、430、441、442)。
另外，在作為氧化物半導體層403使用本實施方式的氧化物半導體疊層的實施方式4中的電晶體162中，電場不從氧化物半導體層的一方的面施加到另一方的面，且電流不向氧化物半導體疊層的厚度方向(從一方的面流到另一方的面的方向，具體地圖6A和6B所示的電晶體162中的上下方向)流過。由於採用電流主要流在氧化物半導體疊層的介面的電晶體結構，所以即使對電晶體照射光或施加BT壓力，電晶體特性的劣化也被抑制或減小。
藉由將如氧化物半導體層453的第一結晶氧化物半導體層和第二結晶氧化物半導體層的疊層用於電晶體，可以實現具有穩定的電特性且可靠性高的電晶體。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式6
在本實施方式中，使用圖16A至16F說明將上述實施方式所說明的半導體裝置應用於電子裝置的情況。在本實施方式中，對將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(也包括可攜式遊戲機、聲音再現裝置等)、數位相機、數碼攝像機等的影像拍攝裝置、電子紙、電視裝置(也稱 為電視、電視接收機)等電子裝置的情況進行說明。
圖16A示出筆記本電腦，該筆記本電腦包括外殼701、外殼702、顯示部703、鍵盤704等。至少在外殼701和外殼702中的一方中設置有上述實施方式所示的半導體裝置。因此，可以實現以高速寫入及讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的筆記本電腦。
圖16B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715及操作按鈕714等。此外，它還包括用來操作可攜式資訊終端的觸摸筆712等。在主體711中設置有上述實施方式所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的可攜式資訊終端。
圖16C示出安裝有電子紙的電子書閱讀器720，該電子書閱讀器720包括兩個外殼，即外殼721和外殼723。外殼721設置有顯示部725，並且外殼723設置有顯示部727。外殼721和外殼723由軸部737彼此連接，並且可以以該軸部737為軸進行開閉動作。此外，外殼721包括電源開關731、操作鍵733及揚聲器735等。在外殼721和外殼723中的至少一方中設置有上述實施方式所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的電子書閱讀器。
圖16D示出行動電話機，該行動電話機包括兩個外 殼，即外殼740和外殼741。再者，滑動外殼740和外殼741而可以從如圖16D所示那樣的展開狀態變成重疊狀態，因此可以實現適於攜帶的小型化。此外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相用透鏡747以及外部連接端子748等。此外，外殼740包括對行動電話機進行充電的太陽能電池單元749和外部記憶體插槽750等。此外，天線被內置在外殼741中。在外殼740和外殼741中的至少一方設置有上述實施方式所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的行動電話機。
圖16E示出數位相機，該數位相機包括主體761、顯示部767、取景器部763、操作開關764、顯示部765以及電池766等。在主體761內設置有上述實施方式所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的數位相機。
圖16F示出電視裝置770，該電視裝置770包括外殼771、顯示部773以及支架775等。可以使用外殼771所具有的開關、遙控操作機780來進行電視裝置770的操作。外殼771及遙控操作機780設置有上述實施方式所示的半導體裝置。因此，可以實現以高速寫入和讀出資訊，能夠長期保持儲存內容，而且耗電量被充分降低了的電視裝置。
如上所述，根據本實施方式的電子裝置安裝有根據上述實施方式的半導體裝置。因此，可以實現耗電量被降低了的電子裝置。
192‧‧‧驅動電路
250‧‧‧電容元件
190‧‧‧驅動電路
170‧‧‧儲存單元
201‧‧‧儲存單元陣列

Claims (9)

  1. 一種半導體裝置，包括：儲存單元，包括：第一電晶體；第一絕緣層，在該第一電晶體上；以及第二電晶體，在該第一絕緣層上；驅動電路；以及電容器，其中該第一電晶體包括第一閘極電極、第一源極電極、第一汲極電極和第一通道形成區，其中該第二電晶體包括第二閘極電極、第二源極電極、第二汲極電極和第二通道形成區，其中該第一通道形成區包括矽，其中該第二通道形成區包括氧化物半導體，其中該第一閘極電極與該第二汲極電極彼此電連接，其中該驅動電路電連接到該第二閘極電極，以及其中該電容器設置在該驅動電路與該儲存單元之間，並且該電容器的一方的電極電連接到該第二閘極電極。
  2. 根據申請專利範圍第1項之半導體裝置，其中該電容器和電阻器設置在該驅動電路與該儲存單元之間，該電容器的該一方的電極電連接到該第二閘極電極和該電阻器的一方的端子，以及該電阻器的另一方的端子電連接到該驅動電路。
  3. 一種半導體裝置，包括： 儲存單元，包括：第一電晶體；第一絕緣層，在該第一電晶體上；以及第二電晶體，在該第一絕緣層上；以及驅動電路，其中該第一電晶體包括第一閘極電極、第一源極電極、第一汲極電極和第一通道形成區，其中該第二電晶體包括第二閘極電極、第二源極電極、第二汲極電極和第二通道形成區，其中該第一通道形成區包括矽，其中該第二通道形成區包括氧化物半導體，其中該第一閘極電極與該第二汲極電極彼此電連接，其中該驅動電路電連接到該第二閘極電極，其中該驅動電路包括電連接到該第二閘極電極的雜訊去除電路，其中該雜訊去除電路包括第一反向器電路、第二反向器電路和電容器，其中該電容器的一方的電極電連接到該第一反向器電路的輸出端子和該第二反向器電路的輸入端子，以及其中該第二反向器電路的輸出端子電連接到該第二閘極電極。
  4. 根據申請專利範圍第3項之半導體裝置，其中該雜訊去除電路包括電阻器，其中該電阻器的一方的端子電連接到該第一反向器電 路的該輸出端子，以及其中該電阻器的另一方的端子電連接到該第二反向器電路的該輸入端子。
  5. 一種半導體裝置，包括：儲存單元，包括：第一電晶體；第一絕緣層，在該第一電晶體上；以及第二電晶體，在該第一絕緣層上；以及驅動電路，其中該第一電晶體包括第一閘極電極、第一源極電極、第一汲極電極和第一通道形成區，其中該第二電晶體包括第二閘極電極、第二源極電極、第二汲極電極和第二通道形成區，其中該第一通道形成區包括矽，其中該第二通道形成區包括氧化物半導體，其中該第一閘極電極與該第二汲極電極彼此電連接，其中該驅動電路電連接到該第二閘極電極，其中該驅動電路包括電連接到該第二閘極電極的雜訊去除電路，其中該雜訊去除電路包括AND電路和電容器，其中該電容器的一方的電極電連接到該AND電路的第一輸入端子，以及其中該AND電路的輸出端子電連接到該第二閘極電極。
  6. 根據申請專利範圍第5項之半導體裝置，其中該雜訊去除電路包括電阻器，其中該電阻器的一方的端子電連接到該AND電路的該第一輸入端子，以及其中該電阻器的另一方的端子電連接到該AND電路的第二輸入端子。
  7. 根據申請專利範圍第1、3及5中任一項之半導體裝置，其中該電容器包括第一導電層、在該第一導電層上的第二絕緣層、在該第二絕緣層上的第二導電層、與該第二導電層接觸的第三導電層、以及與該第三導電層接觸的第四導電層，其中該第一導電層包括矽，其中該第二絕緣層設置在與該第一電晶體的閘極絕緣層相同的層中，其中該第二導電層設置在與該第一閘極電極相同的層中，其中該第三導電層設置在與該第二源極電極和該第二汲極電極相同的層中，以及其中該第四導電層設置在與該第二閘極電極相同的層中。
  8. 根據申請專利範圍第1、3及5中任一項之半導體裝置，其中在室溫(25℃)下該第二電晶體的截止電流小於或等於10zA。
  9. 根據申請專利範圍第2、4及6中任一項之半導體裝置，其中在室溫(25℃)下該第二電晶體的截止電流小於或等於10zA。
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