JP5982147B2 - 発光装置 - Google Patents

Description

本発明は、トランジスタが各画素に設けられた発光装置に関する。

発光素子を用いた表示装置は視認性が高く、薄型化に最適であると共に、視野角にも制限が無いため、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）や液晶表示装置に替わる表示装置として注目されている。発光素子を用いたアクティブマトリクス型の表示装置は、具体的に提案されている構成がメーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を制御するトランジスタ（スイッチング用トランジスタ）と、該発光素子に供給する電流値を制御するトランジスタ（駆動用トランジスタ）とが、各画素に設けられている。

画素に設ける上記トランジスタをすべて同じ極性とすることで、トランジスタの作製工程において、半導体層に一導電性を付与する不純物元素の添加などの工程を、一部省略することができる。下記の特許文献１には、ｎチャネル型トランジスタのみで画素が構成されている発光素子型ディスプレイについて、記載されている。

特開２００３−１９５８１０号公報

ところで、発光装置では、駆動用トランジスタのドレイン電流が発光素子に供給されるため、画素間において駆動用トランジスタの閾値電圧にばらつきが生じると、発光素子の輝度にもそのばらつきが反映されてしまう。従って、閾値電圧のばらつきを見越して駆動用トランジスタの電流値を補正することができる画素構成の提案は、発光装置の画質向上を図る上で、重要な課題である。

また、一般的に、発光素子のアノードとして用いる導電膜は、発光素子のカソードとして用いる導電膜よりも、大気中においてその表面が酸化されにくい。なおかつ、発光素子のアノードとして用いる導電膜は、通常、スパッタリング法を用いて形成されるため、電界発光材料を含む電界発光層上にアノードを形成すると、スパッタダメージにより電界発光層が損傷を受けやすい。よって、アノード、電界発光層、カソードの順に積層された構造を有する発光素子は、作製プロセスも簡易であり、高い発光効率が得られやすい。しかし、上記構造の発光素子にｎチャネル型の駆動用トランジスタを組み合わせる場合、駆動用トランジスタのソースが発光素子のアノードに接続される。よって、電界発光材料の劣化に伴って、発光素子のアノードとカソード間の電圧が増加すると、駆動用トランジスタにおいてソースの電位が上昇し、ゲートとソース間の電圧（ゲート電圧）が小さくなる。そのため、駆動用トランジスタのドレイン電流、すなわち、発光素子に供給される電流が小さくなり、発光素子の輝度が低下する。

上述の問題に鑑み、本発明は、駆動用トランジスタの閾値電圧のばらつきによる画素間の輝度のばらつきが抑えられる、発光装置の提供を課題の一つとする。或いは、本発明は、電界発光層の劣化により、発光素子の輝度が低下するのを抑制できる発光装置の提供を、課題の一つとする。

本発明の一態様では、上記課題を解決するために、駆動用トランジスタのゲートとソース間の電圧を保持する第１の容量素子と、当該第１の容量素子に直列に接続され、なおかつ発光素子と直列に接続された第２の容量素子とを、画素に設ける。また、第１の容量素子が有する容量値は、発光素子及び第２の容量素子で構成される合成容量の容量値よりも、小さい構成とする。上記画素において、駆動用トランジスタのゲートとドレインを接続した状態で、閾値電圧よりも大きい電圧を駆動用トランジスタのゲートとソースの間に印加する。次いで、上記ゲートとドレインを接続したまま、ソースをフローティング（浮遊状態）とすることで、上記第１の容量素子に駆動用トランジスタの閾値電圧が保持される。そして、ソースをフローティング（浮遊状態）としたまま、ゲートに画像信号の電圧を与えると、駆動用トランジスタのゲートとソース間に、画像信号の電圧に閾値電圧を加算した電圧が与えられる。発光素子は、駆動用トランジスタのゲート電圧に見合った値の電流が供給され、階調の表示を行う。

本発明の一態様では、上記構成により、駆動用トランジスタの閾値電圧がシフトしても、閾値電圧の大きさに合わせてそのゲート電圧を定めることができる。また、本発明の一態様では、上記構成により、電界発光材料の劣化に伴って発光素子のアノードとカソード間の電圧が増加しても、駆動用トランジスタのゲート電圧に変化が生じない。

具体的に、本発明の一態様に係る発光装置は、発光素子と、ソースが発光素子のアノードに電気的に接続され、発光素子に流れる電流を制御する第１のトランジスタと、第１のトランジスタのゲートに画像信号を入力するか否かを制御する第２のトランジスタと、第１のトランジスタのゲートとドレインを電気的に接続するか否かを制御する第３のトランジスタと、第１のトランジスタのドレインに第１の電源電位を供給するか否かを制御する第４のトランジスタと、発光素子のアノードに第２の電源電位を供給するか否かを制御する第５のトランジスタと、第１のトランジスタのゲートとソースの間の電圧を保持する第１の容量素子と、第１の容量素子に直列接続で電気的に接続され、発光素子に直列接続で電気的に接続される第２の容量素子と、を備え、第１のトランジスタ乃至第５のトランジスタのそれぞれは、ｎチャネル型トランジスタである発光装置である。

さらに、本発明の一態様に係る発光装置では、第２のトランジスタのドレインに第２の電源電位を供給するか否かを制御する第６のトランジスタを設けてもよい。

さらに、上記本発明の一態様に係る発光装置では、第１のトランジスタ乃至第６のトランジスタにおいて、ソースとドレインの間に設けられるチャネル形成領域が酸化物半導体、或いは単結晶シリコンであってもよい。

本発明の一態様では、上記構成により、駆動用トランジスタの閾値電圧のばらつきによる画素間の輝度のばらつきが抑えられる。或いは、本発明の一態様では、電界発光層の劣化により、発光素子の輝度が低下するのを抑制できる。

発光装置における画素部を示す回路図と、タイミングチャート。 発光装置の駆動方法を示す図。 発光装置の駆動方法を示す図。 発光装置における画素部を示す回路図。 画素の上面図。 画素の断面図。 画素の上面図。 画素の上面図。 画素の断面図。 画素の断面図。 駆動回路のブロック図。 駆動回路のブロック図。 発光装置の斜視図。 電子機器の図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタのＸＲＤスペクトルを示す図。 トランジスタの特性を示す図。 トランジスタの構造を説明する図。 トランジスタの構造を説明する図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態における発光装置は、画素部を含む。さらに、本実施の形態の発光装置における画素部の例について図１を用いて説明する。

図１（Ａ）に示すように、画素部は、信号線Ｓ１と、電源線ＶＡと、電源線ＶＢと、電源線ＶＣと、走査線Ｇ１と、走査線Ｇ２と、走査線Ｇ３と、走査線Ｇ４と、発光素子１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４と、トランジスタ１０５と、トランジスタ１０６と、容量素子１０７と、容量素子１０８と、トランジスタ１０９とを備える。

図１（Ａ）に示す発光装置において、トランジスタは電界効果トランジスタである。また、上記トランジスタでは、構造や動作条件などによって、ソースとドレインが互いに入れ替わることがある。

例えば、発光素子１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、容量素子１０７、容量素子１０８、及びトランジスタ１０９を備える回路を一つの画素回路として、一つの画素回路により一つの画素を構成してもよい。上記画素回路は、画素部において、行列方向に複数設けられる。また、２つ以上の上記画素回路により一つの画素を構成してもよい。その場合、一つの画素における上記画素回路をサブ画素ともいう。

発光素子１０１は、アノード及びカソードを有し、該アノードとカソードの間に流れる電流量に応じた輝度で発光する。よって、発光素子１０１により、階調の表示を行うことができる。

発光素子１０１としては、例えばエレクトロルミネセンス素子又は発光ダイオードなどを用いることができる。例えば、発光素子１０１の構造を、アノードとして用いられる導電膜及びカソードとして用いられる導電膜の間に電界発光材料を含む電界発光層を含む構造にすることができる。

トランジスタ１０２のソースは、発光素子１０１のアノードに電気的に接続される。トランジスタ１０２は、発光素子１０１に流れる電流を制御する駆動用トランジスタとしての機能を有する。

トランジスタ１０３のソース及びドレインの一方は、信号線Ｓ１に電気的に接続され、トランジスタ１０３のソース及びドレインの他方は、トランジスタ１０２のゲートに電気的に接続される。信号線Ｓ１は、画像信号（ビデオ信号）が供給される配線である。また、図１（Ａ）において、トランジスタ１０３のゲートは、走査線Ｇ１に電気的に接続される。走査線Ｇ１は、走査信号ＳＣＮ１が供給される配線であり、トランジスタ１０３は、走査信号ＳＣＮ１に応じてオン状態又はオフ状態になる。トランジスタ１０３は、トランジスタ１０２のゲートに画像信号を入力するか否かを制御するスイッチング用トランジスタとしての機能を有する。

トランジスタ１０４のソース及びドレインの一方は、トランジスタ１０２のドレインに電気的に接続され、トランジスタ１０４のソース及びドレインの他方は、トランジスタ１０２のゲートに電気的に接続される。また、図１（Ａ）において、トランジスタ１０４のゲートは、走査線Ｇ２に電気的に接続される。走査線Ｇ２は、走査信号ＳＣＮ２が供給される配線であり、トランジスタ１０４は、走査信号ＳＣＮ２に応じてオン状態又はオフ状態になる。トランジスタ１０４は、トランジスタ１０２のゲートとドレインを電気的に接続するか否かを制御する機能を有する。

トランジスタ１０５のソース及びドレインの一方は、電源線ＶＡに電気的に接続され、トランジスタ１０５のソース及びドレインの他方は、トランジスタ１０２のドレインに電気的に接続される。電源線ＶＡは、電源電位Ｖ１が供給される配線であり、電源電位Ｖ１は、基準電位（例えば接地電位）より高い電位である。また、図１（Ａ）において、トランジスタ１０５のゲートは、走査線Ｇ３に電気的に接続される。走査線Ｇ３は、走査信号ＳＣＮ３が供給される配線であり、トランジスタ１０５は、走査信号ＳＣＮ３に応じてオン状態又はオフ状態になる。トランジスタ１０５は、トランジスタ１０２のドレインに電源電位Ｖ１を供給するか否かを制御する機能を有する。

トランジスタ１０６のソース及びドレインの一方は、電源線ＶＢに電気的に接続され、トランジスタ１０６のソース及びドレインの他方は、発光素子１０１のアノードに電気的に接続される。電源線ＶＢは、電源電位Ｖ２が供給される配線であり、電源電位Ｖ２は、基準電位未満の電位である。また、図１（Ａ）において、トランジスタ１０６のゲートは、走査線Ｇ４に電気的に接続される。走査線Ｇ４は、走査信号ＳＣＮ４が供給される配線であり、トランジスタ１０６は、走査信号ＳＣＮ４に応じてオン状態又はオフ状態になる。トランジスタ１０６は、発光素子１０１のアノードに電源電位Ｖ２を供給するか否かを制御する機能を有する。また、発光素子１０１のカソードの電圧を、電源電位Ｖ２より高い電位にすることにより、例えば初期化期間において、発光素子１０１に流れる電流量を低減することができる。

容量素子１０７の一対の電極の一方は、トランジスタ１０２のゲートに電気的に接続され、容量素子１０７の一対の電極の他方は、トランジスタ１０２のソースに電気的に接続される。容量素子１０７は、トランジスタ１０２のゲートとソースの間の電圧を保持する機能を有する。

容量素子１０８の一対の電極の一方は、容量素子１０７の一対の電極の他方、及び発光素子１０１のアノードに電気的に接続され、容量素子１０８の一対の電極の他方は、電源線ＶＢに電気的に接続される。容量素子１０８は、容量素子１０７に直列接続で電気的に接続され、発光素子１０１に直列接続で電気的に接続される。

なお、容量素子１０７が有する容量値は、発光素子１０１及び容量素子１０８で構成される合成容量の容量値よりも小さいことが好ましい。これにより、発光素子１０１における容量によるトランジスタ１０２のゲートとソースの間における電圧の低下を抑制することができる。

トランジスタ１０９のソース及びドレインの一方は、電源線ＶＣに電気的に接続され、トランジスタ１０９のソース及びドレインの他方は、トランジスタ１０２のドレインに電気的に接続される。電源線ＶＣは、電源電位Ｖ３が供給される配線であり、電源電位Ｖ３は、電源電位Ｖ１よりも低く、電源電位Ｖ２よりも高く、発光素子１０１のカソードの電位より高い電位である。なお、これに限定されず、発光素子１０１のカソードを電源線ＶＣに電気的に接続させてもよい。また、電源電位Ｖ３と電源電位Ｖ２の電位差は、トランジスタ１０２の閾値電圧より大きい。また、トランジスタ１０９のソース及びドレインの他方を、トランジスタ１０２のドレインではなくゲートに電気的に接続させてもよい。また、図１（Ａ）において、トランジスタ１０９のゲートは、走査線Ｇ２に電気的に接続され、トランジスタ１０９は、走査信号ＳＣＮ２に応じてオン状態又はオフ状態になる。トランジスタ１０９は、トランジスタ１０２のドレインに電源電位Ｖ３を供給するか否かを制御する機能を有する。トランジスタ１０９を設けることにより、初期化期間において、トランジスタ１０２のゲートとドレインに電源電位Ｖ１より低い電源電位Ｖ３を供給し、トランジスタ１０２のソースとドレインの間に流れる電流値を小さくすることができる。よって、消費電力を低減することができる。

トランジスタ１０２としては、ｎチャネル型トランジスタを用いることができる。また、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、及びトランジスタ１０９としては、ｎチャネル型トランジスタ又はｐチャネル型トランジスタを用いることができる。例えば、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、及びトランジスタ１０９としてｎチャネル型トランジスタを用いることにより、製造工程数を削減することができる。

また、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、及びトランジスタ１０９としては、例えばソースとドレインの間に設けられるチャネル形成領域が酸化物半導体などのワイドギャップ半導体であるトランジスタを用いても良いし、該チャネル形成領域が非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体であるトランジスタを用いても良い。上記酸化物半導体を用いたトランジスタは、従来のシリコンなどの半導体を用いたトランジスタよりオフ電流の低い酸化物半導体を用いたトランジスタである。上記酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。そのため、トランジスタのオフ電流を極めて低くすることができ、上記酸化物半導体を用いたトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０^−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０^−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０^−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０^−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０^−２２Ａ）以下である。

次に、本実施の形態における発光装置の駆動方法例について、図１（Ｂ）に示すタイミングチャート、並びに図２及び図３を用いて説明する。なお、ここでは一例としてトランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、及びトランジスタ１０９が全てｎチャネル型トランジスタであるとする。また、容量素子１０７の容量値は、発光素子１０１及び容量素子１０８で構成される合成容量の容量値よりはるかに小さく、該合成容量によるトランジスタ１０２のゲートとソースの間における電圧の低下は無いものとする。

本実施の形態における発光装置の駆動方法例は、初期化期間Ｔ１１、閾値電圧データ取得期間Ｔ１２、画像信号入力期間Ｔ１３、表示期間Ｔ１４に大きく分けられる。

まず、初期化期間Ｔ１１において、図１（Ｂ）及び図２（Ａ）に示すように、トランジスタ１０４、トランジスタ１０６、及びトランジスタ１０９をオン状態にする。

このとき、トランジスタ１０２のゲート及びドレインのそれぞれの電位が電源電位Ｖ３となる。また、トランジスタ１０２のソースの電位が電源電位Ｖ２となる。これにより、トランジスタ１０２がオン状態になり、トランジスタ１０２のゲートとソースの間の電圧（電圧Ｖｇｓ１０２ともいう）は、電源電位Ｖ３から電源電位Ｖ２を引いた値（Ｖ３−Ｖ２）になる。

次に、閾値電圧データ取得期間Ｔ１２において、図１（Ｂ）及び図２（Ｂ）に示すように、トランジスタ１０６をオフ状態にする。

このとき、トランジスタ１０２はオン状態のままトランジスタ１０２のソースとドレインの間に電流が流れることにより、トランジスタ１０２のソースの電位が上昇し、トランジスタ１０２のゲートとソースの間の電圧がトランジスタ１０２の閾値電圧（電圧Ｖｔｈ１０２ともいう）以下になった時点でトランジスタ１０２がオフ状態になる。その後、トランジスタ１０４及びトランジスタ１０９をオフ状態にすることにより、トランジスタ１０２のゲートとソースの間の電圧が保持される。

次に、画像信号入力期間Ｔ１３において、図１（Ｂ）及び図３（Ａ）に示すように、トランジスタ１０３をオン状態にする。

このとき、トランジスタ１０２のゲートに画像信号が入力され、トランジスタ１０２のゲートの電位が画像信号に応じて変化する。このとき、トランジスタ１０２のゲートとソースの間の電圧は、トランジスタ１０２の閾値電圧＋電圧Ｖｓ（Ｖｔｈ１０２＋Ｖｓ）となる。電圧Ｖｓの値は、画像信号によるトランジスタ１０２のゲートの電位の変化量に応じて決まる。図３（Ａ）では、一例としてトランジスタ１０２がオン状態になるとする。

次に、表示期間Ｔ１４において、図１（Ｂ）及び図３（Ｂ）に示すように、トランジスタ１０３をオフ状態にし、トランジスタ１０５をオン状態にする。

このとき、トランジスタ１０２のドレインの電位が電源電位Ｖ１となり、トランジスタ１０２のソースとドレインの間に電流が流れる。さらに、発光素子１０１のアノードとカソードの間に電流が流れることにより発光素子１０１が発光する。よって、表示状態になる。

このとき、発光素子１０１に流れる電流値は、トランジスタ１０２のソースとドレインの間に流れる電流値（Ｉｄｓ１０２ともいう）によって決まり、トランジスタ１０２を飽和領域で動作させる場合、トランジスタ１０２のソースとドレインの間に流れる電流値は、下記式（１）で表すことができる。

βは、トランジスタ１０２の移動度、チャネル長、チャネル幅などから求められる定数である。

表示期間Ｔ１４において、トランジスタ１０２のゲートとソースの間の電圧（Ｖｇｓ１０２）は、Ｖｔｈ１０２＋Ｖｓであるため、上記式（１）に代入すると下記式（２）のようになる。

よって、トランジスタ１０２のソースとドレインの間に流れる電流値（Ｉｄｓ１０２）は、トランジスタ１０２の閾値電圧に関係なく、画像信号の値に応じて決まる。

上記動作を全ての画素回路で行うことにより、発光装置において画像が表示される。さらに、上記動作を各画素回路で繰り返し行うことにより、発光装置の表示画像を書き換えることができる。

以上が本実施の形態における発光装置の駆動方法例である。

なお、本実施の形態における発光装置では、図４に示すようにトランジスタ１０９を設けなくてもよい。このとき、初期化期間Ｔ１１では、トランジスタ１０５をオン状態にしてトランジスタ１０２のドレインに電源電位Ｖ１を供給する。トランジスタ１０９を設けない構成にすることにより、トランジスタの数を少なくすることができ、回路面積を小さくすることができる。

図１乃至図４を用いて説明したように、本実施の形態における発光装置では、閾値電圧データ取得期間を設け、容量素子を用いて駆動トランジスタのゲートとソースの間の電圧を駆動用トランジスタの閾値電圧に応じた値に設定しておく。これにより、表示期間において、駆動用トランジスタのソースとドレインの間に流れる電流量を、駆動用トランジスタの閾値電圧に関係なく決めることができるため、駆動トランジスタの閾値電圧のばらつきによる画素間の輝度のばらつきを抑えることができる。

また、本実施の形態における発光装置では、初期化期間において、発光素子のアノードに初期化用の電源電位を供給することにより、発光素子における電界発光層の劣化による発光素子のアノードとカソードの間に印加される電圧の変化を抑えることができる。よって、電界発光層の劣化により、発光素子の輝度が低下するのを抑制することができる。

また、本実施の形態における発光装置では、画素部における全てのトランジスタをｎチャネル型トランジスタで構成することにより、製造工程数を削減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、本発明の一態様に係る発光装置の、画素の具体的な構成について説明する。

図５に、図１（Ａ）に示した画素の上面図を、一例として示す。なお、図５では、画素のレイアウトを明確に示すために、各種の絶縁膜を省略して、画素の上面図を示す。また、図５では、画素が有するトランジスタと容量素子のレイアウトを明確に示すために、アノードと、電界発光層と、カソードとを省略して、画素の上面図を示す。

また、図６に、図５に示す上面図の、破線Ａ１−Ａ２及び破線Ａ３−Ａ４における断面図を示す。

トランジスタ１０３は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８０１と、導電膜８０１上のゲート絶縁膜８０２と、導電膜８０１と重なる位置においてゲート絶縁膜８０２上に位置する半導体層８０３と、ソースまたはドレインとして機能し、半導体層８０３上に位置する導電膜８０４及び導電膜８０５とを有する。導電膜８０１は走査線Ｇ１としても機能する。導電膜８０４は、信号線Ｓ１としても機能する。

トランジスタ１０２は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８０６と、導電膜８０６上のゲート絶縁膜８０２と、導電膜８０６と重なる位置においてゲート絶縁膜８０２上に位置する半導体層８０７と、ソースまたはドレインとして機能し、半導体層８０７上に位置する導電膜８０８及び導電膜８０９とを有する。導電膜８０６は、コンタクトホールを介して導電膜８０５に接続されている。

トランジスタ１０４は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１０と、導電膜８１０上のゲート絶縁膜８０２と、導電膜８１０と重なる位置においてゲート絶縁膜８０２上に位置する半導体層８１１と、ソースまたはドレインとして機能し、半導体層８１１上に位置する導電膜８０５及び導電膜８０８とを有する。導電膜８１０は、走査線Ｇ２としても機能する。

トランジスタ１０５は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に位置する半導体層８１３と、ソースまたはドレインとして機能し、半導体層８１３上に位置する導電膜８０８及び導電膜８１４とを有する。導電膜８１２は、走査線Ｇ３としても機能する。導電膜８１４は電源線ＶＡとしても機能する。

トランジスタ１０６は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１５と、導電膜８１５上のゲート絶縁膜８０２と、導電膜８１５と重なる位置においてゲート絶縁膜８０２上に位置する半導体層８１６と、ソースまたはドレインとして機能し、半導体層８１６上に位置する導電膜８０９及び導電膜８１７とを有する。導電膜８１５は走査線Ｇ４としても機能する。

容量素子１０７は、絶縁表面を有する基板８００上に、導電膜８０６と、導電膜８０６上のゲート絶縁膜８０２と、導電膜８０６と重なる位置においてゲート絶縁膜８０２上に位置する導電膜８０９とを有する。

容量素子１０８は、絶縁表面を有する基板８００上に、導電膜８１８と、導電膜８１８上のゲート絶縁膜８０２と、導電膜８１８と重なる位置においてゲート絶縁膜８０２上に位置する導電膜８０９とを有する。導電膜８１８は電源線ＶＢとしても機能し、コンタクトホールを介して導電膜８１７に接続している。

トランジスタ１０９は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜８１９と、導電膜８１９上のゲート絶縁膜８０２と、導電膜８１９と重なる位置においてゲート絶縁膜８０２上に位置する半導体層８２０と、ソースまたはドレインとして機能し、半導体層８２０上に位置する導電膜８０８及び導電膜８２１とを有する。導電膜８１９は走査線Ｇ２としても機能する。また、導電膜８２１は、コンタクトホールを介して、電源線ＶＣとして機能する導電膜８２２に接続されている。

また、導電膜８０４、導電膜８０５、導電膜８０８、導電膜８０９、導電膜８１４、導電膜８１７、導電膜８２１上には、絶縁膜８２３及び絶縁膜８２４が順に形成されている。そして、絶縁膜８２４上には、アノードとして機能する導電膜８２５が設けられている。導電膜８２５は、絶縁膜８２３及び絶縁膜８２４に形成されたコンタクトホール８２６を介して、導電膜８０９に接続されている。

また、導電膜８２５の一部が露出するような開口部を有した絶縁膜８２７が、絶縁膜８２４上に設けられている。導電膜８２５の一部及び絶縁膜８２７上には、電界発光層８２８と、カソードとして機能する導電膜８２９とが、順に積層するように設けられている。導電膜８２５と、電界発光層８２８と、導電膜８２９とが重なっている領域が、発光素子１０１に相当する。

なお、図５では、導電膜８１０と導電膜８１９とが共に走査線Ｇ２としても機能する場合を例示しているが、導電膜８１０と導電膜８１９とが一の導電膜で構成されていても良い。

次いで、図７に、図４に示した画素の上面図を、一例として示す。なお、図７では、画素のレイアウトを明確に示すために、各種の絶縁膜を省略して、画素の上面図を示す。また、図７では、画素が有するトランジスタと容量素子のレイアウトを明確に示すために、アノードと、電界発光層と、カソードとを省略して、画素の上面図を示す。

図７に示す画素は、トランジスタ１０９と、トランジスタ１０９のゲートとして機能する導電膜８１９と、電源線ＶＣとして機能する導電膜８２２と、導電膜８２２に接続された導電膜８２１とを有さない点において、図５に示す画素と異なる。

なお、図５乃至図７では、半導体層８０３、半導体層８０７、半導体層８１１、半導体層８１３、半導体層８１６、半導体層８２０に、酸化物半導体などのワイドギャップ半導体を用いた場合を例示している。

酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。そのため、上述したように、酸化物半導体を用いたトランジスタは、通常のシリコンやゲルマニウムなどの半導体を用いたトランジスタに比べて、オフ電流が極めて低い。

用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

また、酸化物半導体として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、オフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。

なお、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などがある。炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや耐熱温度の低いガラス基板上への成膜は難しい。しかし、酸化物半導体は、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能であり、基板の大型化にも対応が可能である。よって、酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２００℃から８００℃の熱処理によって結晶性の酸化物半導体を得ることができる。

また、導電膜８０１、導電膜８０４乃至導電膜８０６、導電膜８０８乃至導電膜８１０、導電膜８１２、導電膜８１４、導電膜８１５、導電膜８１７乃至導電膜８１９、導電膜８２１、導電膜８２２などの各種導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、ゲート絶縁膜８０２が酸化物である場合、ゲート絶縁膜８０２上の導電膜８０４、導電膜８０５、導電膜８０８、導電膜８０９、導電膜８１４、導電膜８１７、導電膜８２１に、上述した酸化膜との密着性が高い材料を用いることが望ましい。例えば、導電膜８０４、導電膜８０５、導電膜８０８、導電膜８０９、導電膜８１４、導電膜８１７、導電膜８２１として、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層に抵抗値の低いＣｕで構成される導電膜を積層して用いることで、酸化物であるゲート絶縁膜８０２との密着性を高め、なおかつ、抵抗値を下げることができる。

半導体層８０３、半導体層８０７、半導体層８１１、半導体層８１３、半導体層８１６、半導体層８２０に酸化物半導体層を用いる場合、酸化物半導体層の成膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、ターゲットを用いて行うことができる。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体層への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体層に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体層において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、スパッタ等で成膜された酸化物半導体層中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体層中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施しておくことが望ましい。

酸化物半導体層に加熱処理を施すことで、酸化物半導体層中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

なお、加熱処理装置は電気炉の他に、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８／ｃｍ^３以下、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

酸化物半導体層中の水素の濃度を低減し、高純度化することで、酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。

本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）相（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。

図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。

図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｃ）に示す小グループは電荷が０である。

図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。

図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。

例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。

図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

ＣＡＡＣで構成された酸化物半導体層は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体層の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体層を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。

また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物層の形成に用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。

ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって酸素原子の配位数が異なることも有り得るが、ＣＡＡＣでは金属原子における酸素原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。

従って、ＣＡＡＣで構成された酸化物半導体層を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。

また、酸化物半導体層を半導体層８０３、半導体層８０７、半導体層８１１、半導体層８１３、半導体層８１６、半導体層８２０に用いる場合、酸化物半導体層に接するゲート絶縁膜８０２、絶縁膜８２３などの絶縁膜は、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜を、単数で、又は複数積層させることで、形成することができる。

酸素を含む無機材料を上記絶縁膜に用いることで、水分または水素を低減させるための加熱処理により酸化物半導体層中に酸素欠損が発生していたとしても、酸化物半導体層に上記絶縁膜から酸素を供給し、ドナーとなる酸素欠損を低減して化学量論組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、ｉ型に近づけることができ、酸素欠損によるトランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、トランジスタ１０９の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。

また、酸化物半導体層に接するゲート絶縁膜８０２、絶縁膜８２３などの絶縁膜は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

なお、図５乃至図７において、半導体層８０３、半導体層８０７、半導体層８１１、半導体層８１３、半導体層８１６、半導体層８２０に、非晶質、微結晶、又は多結晶であるシリコン又はゲルマニウムなどの半導体を用いても良い。ただし、非晶質、微結晶、又は多結晶であるシリコン又はゲルマニウムなどの半導体を、半導体層８０３、半導体層８０７、半導体層８１１、半導体層８１３、半導体層８１６、半導体層８２０に用いる場合、一導電性を付与する不純物元素を上記半導体層に添加して、ソースまたはドレインとして機能する不純物領域を形成する。例えば、リンまたはヒ素を上記半導体層に添加することで、ｎ型の導電性を有する不純物領域を形成することができる。また、例えば、ボロンを上記半導体層に添加することで、ｐ型の導電性を有する不純物領域を形成することができる。

次いで、図８に、図１（Ａ）に示した画素の上面図を、別の一例として示す。なお、図８では、画素のレイアウトを明確に示すために、各種の絶縁膜を省略して、画素の上面図を示す。また、図８では、画素が有するトランジスタと容量素子のレイアウトを明確に示すために、アノードと、電界発光層と、カソードとを省略して、画素の上面図を示す。

また、図９に、図８に示す上面図の、破線Ａ１−Ａ２及び破線Ａ３−Ａ４における断面図を示す。

トランジスタ１０３は、絶縁表面を有する基板９００上に、半導体層９０３と、半導体層９０３上のゲート絶縁膜９０２と、半導体層９０３と重なる位置においてゲート絶縁膜９０２上に位置し、なおかつゲートとして機能する導電膜９０１と、ソースまたはドレインとして機能し、半導体層９０３上に位置する導電膜９０４及び導電膜９０５とを有する。導電膜９０１は走査線Ｇ１としても機能する。導電膜９０４は、信号線Ｓ１としても機能する。

トランジスタ１０２は、絶縁表面を有する基板９００上に、半導体層９０７と、半導体層９０７上のゲート絶縁膜９０２と、半導体層９０７と重なる位置においてゲート絶縁膜９０２上に位置し、なおかつゲートとして機能する導電膜９０６と、ソースまたはドレインとして機能し、半導体層９０７上に位置する導電膜９０８及び導電膜９０９とを有する。導電膜９０６は、コンタクトホールを介して導電膜９０５に接続されている。

トランジスタ１０４は、絶縁表面を有する基板９００上に、半導体層９０７と、半導体層９０７上のゲート絶縁膜９０２と、半導体層９０７と重なる位置においてゲート絶縁膜９０２上に位置し、なおかつゲートとして機能する導電膜９１０と、ソースまたはドレインとして機能し、半導体層９０７上に位置する導電膜９１１及び導電膜９０８とを有する。導電膜９１０は、走査線Ｇ２としても機能する。導電膜９１１は、コンタクトホールを介して導電膜９０６に接続されている。なお、図８では、トランジスタ１０２とトランジスタ１０４とが一の半導体層９０７を共有しているが、トランジスタ１０２とトランジスタ１０４とが互いに独立した半導体層を有していても良い。

トランジスタ１０５は、絶縁表面を有する基板９００上に、半導体層９１３と、半導体層９１３上のゲート絶縁膜９０２と、半導体層９１３と重なる位置においてゲート絶縁膜９０２上に位置し、なおかつゲートとして機能する導電膜９１２と、ソースまたはドレインとして機能し、半導体層９１３上に位置する導電膜９０８及び導電膜９１４とを有する。導電膜９１２は、走査線Ｇ３としても機能する。導電膜９１４は電源線ＶＡとしても機能する。

トランジスタ１０６は、絶縁表面を有する基板９００上に、半導体層９１６と、半導体層９１６上のゲート絶縁膜９０２と、半導体層９１６と重なる位置においてゲート絶縁膜９０２上に位置し、なおかつゲートとして機能する導電膜９１５と、ソースまたはドレインとして機能し、半導体層９１６上に位置する導電膜９０９及び導電膜９１７とを有する。導電膜９１５は走査線Ｇ４としても機能する。

容量素子１０７は、絶縁表面を有する基板９００上に、半導体層９０７と、半導体層９０７上のゲート絶縁膜９０２と、半導体層９０７と重なる位置においてゲート絶縁膜９０２上に位置する導電膜９０６とを有する。なお、図８では、容量素子１０７と、トランジスタ１０２とが一の半導体層９０７を共有しているが、容量素子１０７と、トランジスタ１０２とが、互いに独立した半導体層を有していても良い。

容量素子１０８は、絶縁表面を有する基板９００上に、半導体層９１８と、半導体層９１８上のゲート絶縁膜９０２と、半導体層９１８と重なる位置においてゲート絶縁膜９０２上に位置する導電膜９０６とを有する。半導体層９１８は、導電膜９１７を介して、電源線ＶＢとしても機能する導電膜９３０に接続している。

トランジスタ１０９は、絶縁表面を有する基板９００上に、半導体層９１３と、半導体層９１３上のゲート絶縁膜９０２と、半導体層９１３と重なる位置においてゲート絶縁膜９０２上に位置し、なおかつゲートとして機能する導電膜９１９と、ソースまたはドレインとして機能し、半導体層９１３上に位置する導電膜９０８及び導電膜９２１とを有する。導電膜９１９は走査線Ｇ２としても機能する。また、導電膜９２１は、コンタクトホールを介して、電源線ＶＣとして機能する導電膜９２２に接続されている。なお、図８では、トランジスタ１０５とトランジスタ１０９とが一の半導体層９１３を共有しているが、トランジスタ１０５とトランジスタ１０９とが互いに独立した半導体層を有していても良い。

また、導電膜９０４、導電膜９０５、導電膜９０８、導電膜９０９、導電膜９１１、導電膜９１４、導電膜９１７、導電膜９２１上には、絶縁膜９２３が形成されている。そして、絶縁膜９２３上には、アノードとして機能する導電膜９２５が設けられている。導電膜９２５は、絶縁膜９２３に形成されたコンタクトホール９２６を介して、導電膜９０９に接続されている。

また、導電膜９２５の一部が露出するような開口部を有した絶縁膜９２７が、絶縁膜９２３上に設けられている。導電膜９２５の一部及び絶縁膜９２７上には、電界発光層９２８と、カソードとして機能する導電膜９２９とが、順に積層するように設けられている。導電膜９２５と、電界発光層９２８と、導電膜９２９とが重なっている領域が、発光素子１０１に相当する。

なお、図８では、導電膜９１０と導電膜９１９とが共に走査線Ｇ２としても機能する場合を例示しているが、導電膜９１０と導電膜９１９とが一の導電膜で構成されていても良い。

なお、半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、半導体層９１８には、単結晶である、シリコン又はゲルマニウムなどの半導体を用いる。

半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８が単結晶のシリコンである場合、まず、単結晶の半導体基板であるボンド基板を用意する。そして上記ボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁表面を有する基板９００とを貼り合わせる。貼り合わせは、ボンド基板と基板９００とを重ね合わせた後、ボンド基板と基板９００の一部に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と基板９００の絶縁表面とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドの体積が増大し、微小ボイドどうしが結合する。その結果、脆化層においてボンド基板の一部である単結晶半導体層が、ボンド基板から分離する。上記加熱処理の温度は、基板９００の歪み点を越えない温度とする。そして、上記単結晶半導体層をエッチング等により所望の形状に加工することで、半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８を形成することができる。

半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体層に対して行っても良いし、パターニング後に形成された半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体層に対して、又はパターニングにより形成された半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８に対しても行っても良い。

なお、半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８は、例えば、絶縁表面を有する基板９００上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体層を用いても良いし、上記半導体層を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を基板９００として用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法などを用いても良い。

また、半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８に、酸化物半導体などのワイドギャップ半導体を用いても良い。酸化物半導体を半導体層９０３、半導体層９０７、半導体層９１３、半導体層９１６、及び半導体層９１８に用いる場合、ドーパントを上記半導体層に添加して、ソースまたはドレインとして機能する不純物領域を形成する。ドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、不純物領域中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。

なお、本発明の一態様に係る発光装置では、白色などの単色の光を発する発光素子と、カラーフィルタを組み合わせることで、フルカラー画像の表示を行う、カラーフィルタ方式を採用することができる。或いは、互いに異なる色相の光を発する複数の発光素子を用いて、フルカラー画像の表示を行う方式を採用することもできる。この方式は、発光素子が有する一対の電極間に設けられる電界発光層を、対応する色ごとに塗り分けるため、塗り分け方式と呼ばれる。

塗り分け方式の場合、電界発光層の塗り分けは、通常、メタルマスクなどのマスクを用いて、蒸着法で行われる。そのため、画素のサイズは蒸着法による電界発光層の塗り分け精度に依存する。一方、カラーフィルタ方式の場合、塗り分け方式とは異なり、電界発光層の塗り分けを行う必要がない。よって、塗り分け方式の場合よりも、画素サイズの縮小化が容易であり、高精細の画素部を実現することができる。

また、発光装置には、トランジスタが形成された基板８００または基板９００などの素子基板側から発光素子の光を取り出すボトムエミッション構造と、素子基板とは反対の側から発光素子の光を取り出すトップエミッション構造とがある。トップエミッション構造の場合、発光素子から発せられる光を、配線、トランジスタ、保持容量などの各種素子によって遮られることがないため、ボトムエミッション構造に比べて、画素からの光の取り出し効率を高めることができる。よって、トップエミッション構造は、発光素子に供給する電流値を低く抑えても、高い輝度を得ることができるため、発光素子の長寿命化に有利である。

また、本発明の一態様に係る発光装置では、電界発光層から発せられる光を発光素子内で共振させる、マイクロキャビティ（微小光共振器）構造を有していても良い。マイクロキャビティ構造により、特定の波長の光について、発光素子からの取り出し効率を高めることができるので、画素部の輝度と色純度を向上させることができる。

図１０に、マイクロキャビティ構造を有する画素の断面図を、一例として示す。なお、図１０では、赤に対応する画素の断面の一部、青に対応する画素の断面の一部と、緑に対応する画素の断面の一部とを示している。

具体的に、図１０では、赤に対応した画素１４０ｒと、緑に対応した画素１４０ｇと、青に対応した画素１４０ｂとが示されている。画素１４０ｒ、画素１４０ｇ、画素１４０ｂは、それぞれアノード７１５ｒ、アノード７１５ｇ、アノード７１５ｂを有する。上記アノード７１５ｒ、アノード７１５ｇ、アノード７１５ｂは、画素１４０ｒ、画素１４０ｇ、画素１４０ｂのそれぞれにおいて、基板７４０に形成された絶縁膜７５０の上に設けられている。

そして、アノード７１５ｒ、アノード７１５ｇ、及びアノード７１５ｂ上には絶縁膜を有する隔壁７３０が設けられている。隔壁７３０は開口部を有し、上記開口部において、アノード７１５ｒ、アノード７１５ｇ、及びアノード７１５ｂが、それぞれ一部露出している。また、上記露出している領域を覆うように、隔壁７３０上に、電界発光層７３１と、可視光に対して透光性を有するカソード７３２とが、順に積層されている。

アノード７１５ｒと、電界発光層７３１と、カソード７３２とが重なる部分が、赤に対応した発光素子７４１ｒに相当する。アノード７１５ｇと、電界発光層７３１と、カソード７３２とが重なる部分が、緑に対応した発光素子７４１ｇに相当する。アノード７１５ｂと、電界発光層７３１と、カソード７３２とが重なる部分が、青に対応した発光素子７４１ｂに相当する。

また、基板７４２は、発光素子７４１ｒ、発光素子７４１ｇ、及び発光素子７４１ｂを間に挟むように、基板７４０と対峙している。基板７４２上には、画素１４０ｒに対応した着色層７４３ｒ、画素１４０ｇに対応した着色層７４３ｇ、画素１４０ｂに対応した着色層７４３ｂが設けられている。着色層７４３ｒは、赤に対応した波長領域の光の透過率が、他の波長領域の光の透過率より高い層であり、着色層７４３ｇは、緑に対応した波長領域の光の透過率が、他の波長領域の光の透過率より高い層であり、着色層７４３ｂは、青に対応した波長領域の光の透過率が、他の波長領域の光の透過率より高い層である。

さらに、基板７４２上には、着色層７４３ｒ、着色層７４３ｇ、着色層７４３ｂを覆うように、オーバーコート７４４が設けられている。オーバーコート７４４は、着色層７４３ｒ、着色層７４３ｇ、着色層７４３ｂを保護するための、可視光に対して透光性を有する層であり、平坦性の高い樹脂材料を用いるのが好ましい。着色層７４３ｒ、着色層７４３ｇ、及び着色層７４３ｂと、オーバーコート７４４とを合わせてカラーフィルタと見なしても良いし、着色層７４３ｒ、着色層７４３ｇ、及び着色層７４３ｂのそれぞれをカラーフィルタと見なしても良い。

そして、図１０では、アノード７１５ｒに、可視光の反射率が高い導電膜７４５ｒと、可視光の透過率が上記導電膜７４５ｒよりも高い導電膜７４６ｒとを、順に積層して用いる。また、アノード７１５ｇに、可視光の反射率が高い導電膜７４５ｇと、可視光の透過率が上記導電膜７４５ｇよりも高い導電膜７４６ｇとを、順に積層して用いる。導電膜７４６ｇの膜厚は、導電膜７４６ｒの膜厚よりも小さいものとする。また、アノード７１５ｂに、可視光の反射率が高い導電膜７４５ｂを用いる。

よって、図１０に示す発光装置では、発光素子７４１ｒにおいて、電界発光層７３１から発せられた光の光路長は、導電膜７４５ｒとカソード７３２の距離により調節することができる。また、発光素子７４１ｇにおいて、電界発光層７３１から発せられた光の光路長は、導電膜７４５ｇとカソード７３２の距離により調節することができる。また、発光素子７４１ｂにおいて、電界発光層７３１から発せられた光の光路長は、導電膜７４５ｂとカソード７３２の距離により調節することができる。

本発明の一態様では、発光素子７４１ｒと、発光素子７４１ｇと、発光素子７４１ｂにそれぞれ対応する光の波長に合わせて、上記光路長を調整することで、電界発光層７３１から発せられた光を上記各発光素子内において共振させる、マイクロキャビティ構造としても良い。例えば、図１０の場合、導電膜７４５ｒ、導電膜７４５ｇ、または導電膜７４５ｂと、カソード７３２との間の距離をＬ、電界発光層７３１の屈折率をｎ、共振させたい光の波長をλとすると、距離Ｌと屈折率ｎの積が、波長λの（２Ｎ−１）／４倍（Ｎは自然数）になるようにすると良い。

上記マイクロキャビティ構造を、本発明の一態様に係る発光装置に採用することで、発光素子７４１ｒから発せられる光において、赤に対応した波長を有する光の強度が、共振により高まる。よって、着色層７４３ｒを通して得られる赤の光の色純度及び輝度が高まる。また、発光素子７４１ｇから発せられる光において、緑に対応した波長を有する光の強度が、共振により高まる。よって、着色層７４３ｇを通して得られる緑の光の色純度及び輝度が高まる。また、発光素子７４１ｂから発せられる光において、青に対応した波長を有する光の強度が、共振により高まる。よって、着色層７４３ｂを通して得られる青の光の色純度及び輝度が高まる。

なお、図１０では、赤、緑、青の３色に対応する画素を用いる構成について示したが、本発明の一態様では、当該構成に限定されない。本発明の一態様で用いる色の組み合わせは、例えば、赤、緑、青、黄の４色、または、シアン、マゼンタ、イエローの３色を用いていても良い。或いは、上記色の組み合わせは、淡色の赤、緑、及び青、並びに濃色の赤、緑、及び青の６色を用いていても良い。或いは、上記色の組み合わせは、赤、緑、青、シアン、マゼンタ、イエローの６色を用いていても良い。

なお、例えば、赤、緑、及び青の画素を用いて表現できる色は、色度図上のそれぞれの発光色に対応する３点が描く三角形の内側に示される色に限られる。従って、赤、緑、青、黄の画素を用いた場合のように、色度図上の該三角形の外側に発光色が存在する発光素子を別途加えることで、当該発光装置において表現できる色域を拡大し、色再現性を豊かにすることができる。

また、図１０では、発光素子７４１ｒ、発光素子７４１ｇ、発光素子７４１ｂのうち、光の波長λが最も短い発光素子７４１ｂにおいて、可視光の反射率が高い導電膜７４５ｂをアノードとして用い、他の発光素子７４１ｒ、発光素子７４１ｇにおいては、膜厚が互いに異なる導電膜７４６ｒ及び導電膜７４６ｇを用いることにより、光路長を調整している。本発明の一態様では、波長λが最も短い発光素子７４１ｂにおいても、可視光の反射率が高い導電膜７４５ｂ上に、導電膜７４６ｒ及び導電膜７４６ｇのような、可視光の透過率の高い導電膜を設けていても良い。ただし、図１０に示すように、波長λが最も短い発光素子７４１ｂにおいて、可視光の反射率が高い導電膜７４５ｂでアノードを構成する場合、全ての発光素子において、アノードに可視光の透過率が高い導電膜を用いる場合よりも、アノードの作製工程が簡素化されるため、好ましい。

なお、可視光の反射率が高い導電膜７４５ｂは、可視光の透過率が高い導電膜７４６ｒ及び導電膜７４６ｇに比べて、仕事関数が小さい場合が多い。よって、光の波長λが最も短い発光素子７４１ｂでは、発光素子７４１ｒ、発光素子７４１ｇに比べて、アノード７１５ｂから電界発光層７３１への正孔注入が行われにくいため、発光効率が低い傾向にある。そこで、本発明の一態様では、光の波長λが最も短い発光素子７４１ｂにおいて、電界発光層７３１のうち、可視光の反射率が高い導電膜７４５ｂと接する層において、正孔輸送性の高い物質に、当該正孔輸送性の高い物質に対してアクセプター性（電子受容性）を示す物質を含有させた複合材料を用いることが好ましい。上記複合材料を、アノード７１５ｂに接して形成することにより、アノード７１５ｂから電界発光層７３１への正孔注入が行われやすくなり、発光素子７４１ｂの発光効率を高めることができる。

アクセプター性を示す物質としては、７，７，８，８−テトラシアノ−２，３，５，６−テトラフルオロキノジメタン（略称：Ｆ_４−ＴＣＮＱ）、クロラニル等を挙げることができる。また、遷移金属酸化合物を挙げることができる。また、元素周期表における第４族乃至第８族に属する金属の酸化物を挙げることができる。具体的には、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、酸化レニウムはアクセプター性が高いため好ましい。中でも特に、酸化モリブデンは大気中でも安定であり、吸湿性が低く、扱いやすいため好ましい。

複合材料に用いる正孔輸送性の高い物質としては、芳香族アミン化合物、カルバゾール誘導体、芳香族炭化水素、高分子化合物（オリゴマー、デンドリマー、ポリマー等）など、種々の化合物を用いることができる。なお、複合材料に用いる有機化合物としては、正孔輸送性の高い有機化合物であることが好ましい。具体的には、１０^−６ｃｍ^２／Ｖｓ以上の正孔移動度を有する物質であることが好ましい。但し、電子よりも正孔の輸送性の高い物質であれば、これら以外のものを用いてもよい。

また、可視光の反射率が高い導電膜７４５ｒ、導電膜７４５ｇ、導電膜７４５ｂとしては、例えば、アルミニウム、銀、または、これらの金属材料を含む合金等を、単層で、或いは積層することで、形成することができる。また、導電膜７４５ｒ、導電膜７４５ｇ、導電膜７４５ｂを、可視光の反射率の高い導電膜と、膜厚の薄い導電膜（好ましくは２０ｎｍ以下、更に好ましくは１０ｎｍ以下）とを積層させて、形成してもよい。例えば、可視光の反射率の高い導電膜上に、薄いチタン膜やモリブデン膜を積層して、導電膜７４５ｂを形成することにより、可視光の反射率の高い導電膜（アルミニウム、アルミニウムを含む合金、または銀など）の表面に酸化膜が形成されるのを防ぐことができる。

また、可視光の透過率が高い導電膜７４６ｒ及び導電膜７４６ｇには、例えば、酸化インジウム、酸化スズ、酸化亜鉛、インジウム錫酸化物、インジウム亜鉛酸化物などを用いることができる。

また、カソード７３２は、例えば、光を透過する程度の薄い導電膜（好ましくは２０ｎｍ以下、更に好ましくは１０ｎｍ以下）と、導電性の金属酸化物で構成された導電膜とを積層することで、形成することができる。光を透過する程度の薄い導電膜は、銀、マグネシウム、またはこれらの金属材料を含む合金等を、単層で、或いは積層して形成することができる。導電性の金属酸化物としては、酸化インジウム、酸化スズ、酸化亜鉛、インジウム錫酸化物、インジウム亜鉛酸化物、またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、本発明の発光装置の具体的な構成の一例について説明する。図１１に、本実施の形態における発光装置のブロック図を、一例として示す。なお、図１１に示すブロック図では、発光装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。

図１１に示す発光装置は、画素を複数有する画素部５００と、各画素をラインごとに選択する走査線駆動回路５１０と、選択されたラインの画素への画像信号の入力を制御する信号線駆動回路５２０とを有する。

画素部５００の構成としては、例えば上記実施の形態１に示す発光装置における画素部の構成を適用することができる。

信号線駆動回路５２０は、シフトレジスタ５２１、第１の記憶回路５２２、第２の記憶回路５２３、ＤＡ変換回路５２４を有している。シフトレジスタ５２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ５２１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１の記憶回路５２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。

第１の記憶回路５２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、画像信号が順に第１の記憶回路５２２に書き込まれ、保持される。なお、第１の記憶回路５２２が有する複数の記憶回路に順に画像信号を書き込んでも良いが、第１の記憶回路５２２が有する複数の記憶回路をいくつかのグループに分け、該グループごとに並行して画像信号を入力する、いわゆる分割駆動を行っても良い。

第１の記憶回路５２２の全ての記憶回路への、画像信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。

１ライン期間が終了すると、第２の記憶回路５２３に入力されるラッチ信号Ｓ−ＬＳのパルスに従って、第１の記憶回路５２２に保持されている画像信号が、第２の記憶回路５２３に一斉に書き込まれ、保持される。画像信号を第２の記憶回路５２３に送出し終えた第１の記憶回路５２２には、再びシフトレジスタ５２１からのタイミング信号に従って、次の画像信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２の記憶回路５２３に書き込まれ、保持されている画像信号が、ＤＡ変換回路５２４に入力される。

そしてＤＡ変換回路５２４は、入力されたデジタルの画像信号をアナログの画像信号に変換し、信号線を介して画素部５００内の各画素に入力する。

なお、信号線駆動回路５２０は、シフトレジスタ５２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。

また、図１１では、ＤＡ変換回路５２４の後段に画素部５００が直接接続されているが、本発明はこの構成に限定されない。画素部５００の前段に、ＤＡ変換回路５２４から出力された画像信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えばバッファ、レベルシフタなどが挙げられる。

次に、走査線駆動回路５１０の動作について説明する。走査線駆動回路５１０はパルスが順次シフトする選択信号を生成し、該選択信号を複数の走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、それぞれゲートが走査線の一つに電気的に接続された複数のトランジスタが適宜オン状態又はオフ状態になり、各信号又は電源電位の供給が行われる。

なお、画素部５００、走査線駆動回路５１０、信号線駆動回路５２０は、同じ基板に形成することができるが、いずれかを異なる基板で形成することもできる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、本発明の発光装置の具体的な構成の一例について説明する。図１２に、本実施の形態における発光装置のブロック図を、一例として示す。なお、図１２に示すブロック図では、発光装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。

図１２に示す本発明の発光装置は、複数の画素を有する画素部６００と、複数の画素をラインごとに選択する走査線駆動回路６１０と、選択されたライン内の画素への画像信号の入力を制御する信号線駆動回路６２０とを有する。

画素部６００の構成としては、例えば上記実施の形態１に示す発光装置における画素部の構成を適用することができる。

信号線駆動回路６２０は、シフトレジスタ６２１と、サンプリング回路６２２と、アナログ信号を記憶することができる記憶回路６２３とを少なくとも有する。シフトレジスタ６２１にクロック信号Ｓ−ＣＬＫと、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ６２１はこれらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、サンプリング回路６２２に入力する。サンプリング回路６２２では、入力されたタイミング信号に従って、信号線駆動回路６２０に入力された１ライン期間分のアナログの画像信号をサンプリングする。そして１ライン期間分の画像信号が全てサンプリングされると、サンプリングされた画像信号はラッチ信号Ｓ−ＬＳに従って一斉に記憶回路６２３に出力され、保持される。記憶回路６２３に保持される画像信号は、信号線を介して画素部６００に入力される。

なお本実施の形態では、サンプリング回路６２２において１ライン期間分の画像信号を全てサンプリングした後に、一斉に下段の記憶回路６２３にサンプリングされた画像信号を入力する場合を例に挙げて説明するが、本発明はこの構成に限定されない。サンプリング回路６２２において各画素に対応する画像信号をサンプリングしたら、１ライン期間を待たずに、その都度下段の記憶回路６２３にサンプリングされた画像信号を入力しても良い。

また画像信号のサンプリングは対応する画素毎に順に行っても良いし、１ライン内の画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行っても良い。

なお図１２では記憶回路６２３の後段に直接画素部６００が接続されているが、本発明はこの構成に限定されない。画素部６００の前段に、記憶回路６２３から出力されたアナログの画像信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。

そして、記憶回路６２３から画素部６００に画像信号が入力されるのと並行して、サンプリング回路６２２は次のライン期間に対応する画像信号を再びサンプリングすることができる。

次に、走査線駆動回路６１０の動作について説明する。走査線駆動回路６１０はパルスが順次シフトする選択信号を生成し、該選択信号を複数の走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、ゲートのそれぞれが走査線の一つに電気的に接続された複数のトランジスタが適宜オン状態又はオフ状態になり、各信号又は電源電位の供給が行われる。

なお、画素部６００、走査線駆動回路６１０、信号線駆動回路６２０は、同じ基板に形成することができるが、いずれかを異なる基板で形成することもできる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
図１３は、本発明の一態様に係る発光装置の斜視図の一例である。図１３では、上記実施の形態における発光装置を表示部に用いた場合の、発光装置を例示している。

図１３に示す発光装置は、表示部１６０１と、回路基板１６０２と、接続部１６０３とを有している。

回路基板１６０２には、画像処理部が設けられており、接続部１６０３を介して各種信号や電源電位が表示部１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部１６０３にＣＯＦテープを用いる場合、画像処理部の一部の回路、或いは表示部１６０１が有する駆動回路の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても良い。

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

（実施の形態６）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉ_ｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、以下のようになる。

数７の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖ_ｇ）、横軸を１／Ｖ_ｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに数４および数５よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数８の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図１８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面構造を図２２に示す。図２２に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよび半導体領域８１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図２２（Ａ）に示すトランジスタは、下地絶縁物８１０１と、下地絶縁物８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート８１０５を有する。ゲート８１０５の幅を３３ｎｍとする。

ゲート８１０５と半導体領域８１０３ｂの間には、ゲート絶縁物８１０４を有し、また、ゲート８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート８１０５の上部には、ゲート８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体領域８１０３ｃに接して、ソース８１０８ａおよびドレイン８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図２２（Ｂ）に示すトランジスタは、下地絶縁物８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート８１０５とゲート絶縁物８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０７とソース８１０８ａおよびドレイン８１０８ｂを有する点で図２２（Ａ）に示すトランジスタと同じである。

図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２２（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃであるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート８１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１９は、図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、１０μＡを超えることが示された。

図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。

また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図１９では８０ｃｍ^２／Ｖｓ程度であるが、図２０では６０ｃｍ^２／Ｖｓ程度、図２１では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、１０μＡを超えることが示された。

（実施の形態７）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合を図２３乃至図２９を用いて説明する。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２３（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。

図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇとして２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。

図２６に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２７（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と電界効果移動度の関係を示す。

図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９．Ｖ〜−０．２３Ｖであった。

また、図２７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３０などを用いて説明する。

図３０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３０（Ａ）にトランジスタの上面図を示す。また、図３０（Ｂ）に図３０（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。

図３０（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた下地絶縁膜２１０２と、下地絶縁膜２１０２の周辺に設けられた保護絶縁膜２１０４と、下地絶縁膜２１０２および保護絶縁膜２１０４上に設けられた高抵抗領域２１０６ａおよび低抵抗領域２１０６ｂを有する酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられたゲート絶縁膜２１０８と、ゲート絶縁膜２１０８を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１１０と、ゲート電極２１１０の側面と接して設けられた側壁絶縁膜２１１２と、少なくとも低抵抗領域２１０６ｂと接して設けられた一対の電極２１１４と、少なくとも酸化物半導体膜２１０６、ゲート電極２１１０および一対の電極２１１４を覆って設けられた層間絶縁膜２１１６と、層間絶縁膜２１１６に設けられた開口部を介して少なくとも一対の電極２１１４の一方と接続して設けられた配線２１１８と、を有する。

なお、図示しないが、層間絶縁膜２１１６および配線２１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜２１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。

図３１は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。

図３１（Ｂ）に示すトランジスタは、基板３６００と、基板３６００上に設けられた下地絶縁膜３６０２と、下地絶縁膜３６０２上に設けられた酸化物半導体膜３６０６と、酸化物半導体膜３６０６と接する一対の電極３６１４と、酸化物半導体膜３６０６および一対の電極３６１４上に設けられたゲート絶縁膜３６０８と、ゲート絶縁膜３６０８を介して酸化物半導体膜３６０６と重畳して設けられたゲート電極３６１０と、ゲート絶縁膜３６０８およびゲート電極３６１０を覆って設けられた層間絶縁膜３６１６と、層間絶縁膜３６１６に設けられた開口部を介して一対の電極３６１４と接続する配線３６１８と、層間絶縁膜３６１６および配線３６１８を覆って設けられた保護膜３６２０と、を有する。

基板３６００としてはガラス基板を、下地絶縁膜３６０２としては酸化シリコン膜を、酸化物半導体膜３６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極３６１４としてはタングステン膜を、ゲート絶縁膜３６０８としては酸化シリコン膜を、ゲート電極３６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜３６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線３６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜３６２０としてはポリイミド膜を、それぞれ用いた。

なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極３６１０と一対の電極３６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜３６０６に対する一対の電極３６１４のはみ出しをｄＷと呼ぶ。

本発明の一態様に係る発光装置は、画像発光装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る発光装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示す。

図１４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、画像表示部５００３、画像表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様に係る発光装置を、画像表示部５００３または画像表示部５００４に用いることができる。画像表示部５００３または画像表示部５００４に本発明の一態様に係る発光装置を用いることで、高画質の携帯型ゲーム機を提供することができる。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの画像表示部５００３と画像表示部５００４とを有しているが、携帯型ゲーム機が有する画像表示部の数は、これに限定されない。

図１４（Ｂ）はノート型パーソナルコンピュータであり、筐体５２０１、画像表示部５２０２、キーボード５２０３、ポインティングデバイス５２０４等を有する。本発明の一態様に係る発光装置は、画像表示部５２０２に用いることができる。画像表示部５２０２に本発明の一態様に係る発光装置を用いることで、高画質のノート型パーソナルコンピュータを提供することができる。

図１４（Ｃ）は携帯情報端末であり、筐体５４０１、画像表示部５４０２、操作キー５４０３等を有する。本発明の一態様に係る発光装置は、画像表示部５４０２に用いることができる。画像表示部５４０２に本発明の一態様に係る発光装置を用いることで、高画質の携帯情報端末を提供することができる。

以上のように、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

本実施例は、上記実施の形態と適宜組み合わせて実施することができる。

１０１ 発光素子
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ 容量素子
１０８ 容量素子
１０９ トランジスタ
１４０ｂ 画素
１４０ｇ 画素
１４０ｒ 画素
５００ 画素部
５１０ 走査線駆動回路
５２０ 信号線駆動回路
５２１ シフトレジスタ
５２２ 記憶回路
５２３ 記憶回路
５２４ ＤＡ変換回路
６００ 画素部
６１０ 走査線駆動回路
６２０ 信号線駆動回路
６２１ シフトレジスタ
６２２ サンプリング回路
６２３ 記憶回路
７１５ｂ アノード
７１５ｇ アノード
７１５ｒ アノード
７３０ 隔壁
７３１ 電界発光層
７３２ カソード
７４０ 基板
７４１ｂ 発光素子
７４１ｇ 発光素子
７４１ｒ 発光素子
７４２ 基板
７４３ｂ 着色層
７４３ｇ 着色層
７４３ｒ 着色層
７４４ オーバーコート
７４５ｂ 導電膜
７４５ｇ 導電膜
７４５ｒ 導電膜
７４６ｇ 導電膜
７４６ｒ 導電膜
７５０ 絶縁膜
８００ 基板
８０１ 導電膜
８０２ ゲート絶縁膜
８０３ 半導体層
８０４ 導電膜
８０５ 導電膜
８０６ 導電膜
８０７ 半導体層
８０８ 導電膜
８０９ 導電膜
８１０ 導電膜
８１１ 半導体層
８１２ 導電膜
８１３ 半導体層
８１４ 導電膜
８１５ 導電膜
８１６ 半導体層
８１７ 導電膜
８１８ 導電膜
８１９ 導電膜
８２０ 半導体層
８２１ 導電膜
８２２ 導電膜
８２３ 絶縁膜
８２４ 絶縁膜
８２５ 導電膜
８２６ コンタクトホール
８２７ 絶縁膜
８２８ 電界発光層
８２９ 導電膜
９００ 基板
９０１ 導電膜
９０２ ゲート絶縁膜
９０３ 半導体層
９０４ 導電膜
９０５ 導電膜
９０６ 導電膜
９０７ 半導体層
９０８ 導電膜
９０９ 導電膜
９１０ 導電膜
９１１ 導電膜
９１２ 導電膜
９１３ 半導体層
９１４ 導電膜
９１５ 導電膜
９１６ 半導体層
９１７ 導電膜
９１８ 半導体層
９１９ 導電膜
９２１ 導電膜
９２２ 導電膜
９２３ 絶縁膜
９２５ 導電膜
９２６ コンタクトホール
９２７ 絶縁膜
９２８ 電界発光層
９２９ 導電膜
９３０ 導電膜
１６０１ 表示部
１６０２ 回路基板
１６０３ 接続部
２１００ 基板
２１０２ 下地絶縁膜
２１０４ 保護絶縁膜
２１０６ａ 高抵抗領域
２１０６ｂ 低抵抗領域
２１０６ 酸化物半導体膜
２１０８ ゲート絶縁膜
２１１０ ゲート電極
２１１２ 側壁絶縁膜
２１１４ 一対の電極
２１１６ 層間絶縁膜
２１１８ 配線
３６００ 基板
３６０２ 下地絶縁膜
３６０６ 酸化物半導体膜
３６０８ ゲート絶縁膜
３６１０ ゲート電極
３６１４ 一対の電極
３６１６ 層間絶縁膜
３６１８ 配線
３６２０ 保護膜
５００１ 筐体
５００２ 筐体
５００３ 画像表示部
５００４ 画像表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 画像表示部
５２０３ キーボード
５２０４ ポインティングデバイス
５４０１ 筐体
５４０２ 画像表示部
５４０３ 操作キー
８１０１ 下地絶縁物
８１０２ 埋め込み絶縁物
８１０３ａ 半導体領域
８１０３ｂ 半導体領域
８１０３ｃ 半導体領域
８１０４ ゲート絶縁物
８１０５ ゲート
８１０６ａ 側壁絶縁物
８１０６ｂ 側壁絶縁物
８１０７ 絶縁物
８１０８ａ ソース
８１０８ｂ ドレイン

Claims (6)

1. 第１乃至第６のトランジスタと、
   発光素子と、
   第１及び第２の容量素子と、を有し、
   前記第１のトランジスタは、ソースが前記発光素子のアノードに電気的に接続され、
   前記第１のトランジスタは、前記発光素子に流れる電流を制御する機能を有し、
   前記第２のトランジスタは、前記第１のトランジスタのゲートに画像信号を入力するか否かを制御する機能を有し、
   前記第３のトランジスタは、前記第１のトランジスタのゲートとドレインとの導通状態を制御する機能を有し、
   前記第４のトランジスタは、前記第１のトランジスタのドレインに第１の電位を供給するか否かを制御する機能を有し、
   前記第５のトランジスタは、前記発光素子のアノードに第２の電位を供給するか否かを制御する機能を有し、
   前記第６のトランジスタは、前記第１のトランジスタのドレインに第３の電位を供給するか否かを制御する機能を有し、
   前記第１の容量素子は、前記第１のトランジスタのゲートとソースの間の電圧を保持する機能を有し、
   前記第２の容量素子は、前記発光素子のアノードと電気的に接続され、
   前記第１のトランジスタ乃至前記第６のトランジスタのそれぞれは、ｎチャネル型トランジスタである発光装置であって、
   一のフレーム期間に第１の期間を有し、
   前記第１の期間では、前記第３のトランジスタがオンの状態にあり、前記第５のトランジスタがオンの状態にあり、かつ前記第６のトランジスタがオンの状態にある発光装置。
2. 請求項１において、
   前記第１のトランジスタ乃至前記第６のトランジスタのそれぞれのチャネル形成領域は、酸化物半導体を有する発光装置。
3. 請求項１または請求項２において、
   前記一のフレーム期間に第２の期間を有し、
   前記第２の期間では、前記第３のトランジスタがオンからオフに変化し、かつ前記第６のトランジスタがオンからオフに変化した後、前記第２のトランジスタがオフの状態にあり、前記第３のトランジスタがオフの状態にあり、かつ前記第６のトランジスタがオフの状態にある発光装置。
4. 請求項１乃至請求項３のいずれか一において、
   第１の導電膜を有し、
   前記第１の導電膜は、前記第１のトランジスタのゲートとして機能する領域と、前記第１の容量素子の一方の電極として機能する領域と、を有する発光装置。
5. 請求項１乃至請求項４のいずれか一において、
   第２の導電膜を有し、
   前記第２の導電膜は、前記第１のトランジスタのソースとして機能する領域と、前記第１の容量素子の他方の電極として機能する領域と、前記第２の容量素子の一方の電極として機能する領域と、前記第５のトランジスタのソース又はドレインの一方として機能する領域と、を有する発光装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記第１の容量素子が有する容量値は、前記発光素子及び前記第２の容量素子で構成される合成容量の容量値よりも小さい発光装置。