JP6426437B2 - 半導体装置 - Google Patents

Description

本発明は、一例として、半導体装置に関する。特に、本発明の一態様は、プログラマブルロジックデバイスとしての機能を有する半導体装置に関する。

なお本発明は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、複数のプログラマブルロジックエレメント（ＰＬＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメント（ＰＳＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）で構成される半導体装置の一種である。ＰＬＤは、各ＰＬＥの機能や、ＰＳＥによるＰＬＥ間の接続構造を、製造後においてユーザがプログラミングにより変更することで、回路構成が切り換えられ、その機能が変更される。

ＰＬＥの機能、及びＰＳＥによる接続構造を設定するコンフィギュレーションデータは、コンフィギュレーションメモリに格納されている。コンフィギュレーションメモリとして、シリコン（Ｓｉ）を半導体層に用いたトランジスタ（以下、Ｓｉトランジスタという）と、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタという）と、を組み合わせることで、電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する、ＰＬＤとしての機能を有する半導体装置が注目されている（特許文献１を参照）。

特開２０１２−１８６７９７号公報

電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶するコンフィギュレーションメモリを用いる場合、電荷を保持するためのトランジスタのオフ電流が１ｚＡ（１×１０^−２１Ａ）以下といった低い値であること、が求められる。半導体装置は、構成するトランジスタ数が増加の一途を辿っていること、そして低消費電力化の観点から、トランジスタを微細化することが、求められている。トランジスタの微細化が進むと、オフ電流が上昇するため、前述の、一旦保持したコンフィギュレーションデータに相当する電位が変化してしまう。そのため、コンフィギュレーションメモリにおいて、定期的にコンフィギュレーションデータの再設定（リコンフィギュレーション）を行う必要がある。

しかしながら、定期的にリコンフィギュレーションを行う構成では、間隔が短いと、実際にはデータの変化や消失が起こっていないにも関わらず、不要なリコンフィギュレーションを行うことになる。加えて消費電力が増加してしまう。あるいは、間隔が長いと、データの変化や消失が起こってしまい、半導体装置から出力されるデータの信頼性が低下することになる。

そこで、本発明の一態様では、不要なリコンフィギュレーションを行わない、新規な構成の半導体装置などを提供することを課題の一とする。または、本発明の一態様では、不要なリコンフィギュレーションを行わないことで消費電力が低減された、新規な構成の半導体装置などを提供することを課題の一とする。または、本発明の一態様では、信頼性に優れた、新規な構成の半導体装置などを提供することを課題の一とする。または、本発明の一態様では、消費電力を低減する、新規な構成の半導体装置などを提供することを課題の一とする。または、本発明の一態様では、トランジスタの高集積化を実現する、新規な構成の半導体装置などを提供することを課題の一とする。または、本発明の一態様では、新規な構成の半導体装置などを提供することを課題の一とする。

なお本発明の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、上記列挙した課題で言及していない課題である。上記列挙した課題で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、第１のトランジスタをオフにして電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶するコンフィギュレーションメモリを用いて、回路構成を変更する機能を有するプログラマブル回路と、電荷に応じた電位の変化をモニターし、該電位の変化に従って信号を出力するモニター回路と、信号に従って、コンフィギュレーションデータの再設定を制御するコントローラと、を有する半導体装置である。

本発明の一態様では、不要なリコンフィギュレーションを行わない、新規な構成の半導体装置などを提供することができる。または、本発明の一態様では、不要なリコンフィギュレーションを行わないことで消費電力が低減された、新規な構成の半導体装置などを提供することができる。または、本発明の一態様では、信頼性に優れた、新規な構成の半導体装置などを提供することができる。または、本発明の一態様では、消費電力を低減する、新規な構成の半導体装置などを提供することができる。または、本発明の一態様では、トランジスタの高集積化を実現する、新規な構成の半導体装置などを提供することができる。または、本発明の一態様では、新規な構成の半導体装置などを提供することができる。

なお本発明の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、上記列挙した効果で言及していない効果である。上記列挙した効果で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するブロック図。 本発明の一態様を説明するフローチャート図。 本発明の一態様を説明するブロック図。 本発明の一態様を説明するブロック図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明するタイミングチャート図。 本発明の一態様を説明する回路図。 本発明の一態様を説明するタイミングチャート図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明するタイミングチャート図。 本発明の一態様を説明する回路図。 本発明の一態様を説明するタイミングチャート図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 電子部品の作製工程を示すフローチャート図及び斜視模式図。 電子部品を用いた電子機器。 本発明の一態様を説明するブロック図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１端子と表記し、ソースとドレインとの他方を第２端子と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

なお電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。

なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。

また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、ＰＬＤとしての機能を有する半導体装置の構成例について説明する。

まず半導体装置のブロック図の一例について、図１を参照して説明する。

図１に示す半導体装置１００は、基板１０２上のプログラマブル回路１１２（図中、Ｐｒｏｇｒａｍｍａｂｌｅ ｃｉｒｃｕｉｔ）及びモニター回路１１４（図中、ｍｏｎｉｔｏｒ）を有する。また、半導体装置１００は、コントローラ１０８（図中、ｃｏｎｆｉｇｕｒａｔｉｏｎ ｃｏｎｔｒｏｌｌｅｒ）を有する。また、半導体装置１００は、ワード線側駆動回路１０４（図中、ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）及びビット線側駆動回路１０６（図中、ｂｉｔ ｌｉｎｅ ｄｒｉｖｅｒ）を有する。また図１では、半導体装置１００と共に、記憶装置１１０（図中、ＲＯＭ）を図示している。また図１では、プログラマブル回路１１２内に、プログラマブル回路１１２のロジックの機能の切り替えや、回路間の接続状態、あるいは入出力端子における信号の入出力方向の切り替えに関するデータであるコンフィギュレーションデータを保持するコンフィギュレーションメモリ１１６（図中、ｃｏｎｆｉｇｕｒａｔｉｏｎ ｍｅｍｏｒｙ）を図示している。

プログラマブル回路１１２は、複数のプログラマブルロジックエレメント（ＰＬＥ）及びプログラマブルスイッチエレメント（ＰＳＥ）を有する回路である。ＰＬＥ及びＰＳＥは、それぞれコンフィギュレーションメモリ１１６を有する。ＰＬＥ及びＰＳＥが有するコンフィギュレーションメモリ１１６は、トランジスタをオフにして電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する回路である。コンフィギュレーションメモリ１１６に応じたコンフィギュレーションデータに従ってプログラマブル回路１１２は、ロジックの機能の切り替えや、回路間の接続状態、あるいは入出力端子における信号の入出力方向の切り替えを行うことができる。

なおプログラマブル回路１１２は、コンフィギュレーションメモリ１１６に記憶されたコンフィギュレーションデータに従って切り替わる機能を有する回路であるため、単に回路という場合がある。この場合、一例としては、第１の回路という場合があり、他の機能を有する場合がある。

プログラマブル回路１１２が有するコンフィギュレーションメモリ１１６は、トランジスタをオフにすることで電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶することができる機能を有する。そのために、オフ電流が低いトランジスタを用いる。なお、コンフィギュレーションメモリ１１６は、単に回路という場合がある。この場合、一例としては、第１の回路という場合があり、他の機能を有する場合がある。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１乃至２Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１００ｚＡ以下、好ましくは１０ｚＡ以下、さらに好ましくは１ｚＡ以下であることをいう。

モニター回路１１４は、コンフィギュレーションメモリ１１６の状態、例えば、コンフィギュレーションメモリ１１６においてコンフィギュレーションデータとして保持されている電荷に応じた電位の変動をモニターし、該電位の変動に従ってモニター信号（図中、ｍｏｎｉ＿ｏｕｔ）をコントローラ１０８に出力することができる機能を有する回路である。モニター回路１１４は、コンフィギュレーションメモリ１１６と同様に設けられたオフ電流が低いトランジスタを有する。モニター回路１１４は、該トランジスタによって保持される電位の変動に従って得られる信号の変化をトリガーとしてコントローラ１０８に出力し、コントローラ１０８にコンフィギュレーションデータの再設定を制御させることができる。

なおモニター回路１１４は、電位の変動をモニターし、該電位の変動に従ってモニター信号をコントローラ１０８に出力する機能を有する回路であるため、単に回路という場合がある。この場合、一例としては、第２の回路という場合があり、他の機能を有する場合がある。

なお以下では、モニター回路１１４が有するオフ電流が低いトランジスタと混同をさけるため、前述したプログラマブル回路１１２が有するオフ電流が低いトランジスタを第１のトランジスタともいう。またモニター回路１１４が有するオフ電流が低いトランジスタを、以下では第２のトランジスタともいう。

なお、ビット線側駆動回路１０６は、ビット線を駆動することができる機能を有する回路であるため、単に回路という場合がある。この場合、一例としては、第１の回路という場合があり、他の機能を有する場合がある。

なお、ワード線側駆動回路１０４は、ワード線を駆動することができる機能を有する回路であるため、単に回路という場合がある。この場合、一例としては、第１の回路という場合があり、他の機能を有する場合がある。

該構成により、コンフィギュレーションデータが消失する前にコンフィギュレーションメモリをリコンフィギュレーションすることができる。そのため、コンフィギュレーションメモリ１１６には設定されたコンフィギュレーションデータを保持し続けることができる。その結果、信頼性に優れた半導体装置とすることができる。

あるいは該構成により、データの消失に対応してリコンフィギュレーションを行うことができるため、一定の周期ごとにリコンフィギュレーションする必要がない。そのため、一定の周期でリコンフィギュレーションを行う構成と比べて、不必要なリコンフィギュレーションをなくすことができる。その結果、リコンフィギュレーションを必要な場合にのみ行うことができ、低消費電力化を図ることができる。

なおプログラマブル回路１１２の第１のトランジスタと、モニター回路１１４の第２のトランジスタとは、同じ工程で作製されたトランジスタとする構成が好適である。すなわち、プログラマブル回路１１２の第１のトランジスタの半導体層と、モニター回路１１４の第２のトランジスタの半導体層は、同じ層で構成されることが好適である。該構成とすることで、プログラマブル回路１１２でのデータの消失のタイミングと、モニター回路１１４でのデータの消失するタイミングを近づけることができるため、より信頼性に優れた半導体装置とすることができる。

なおプログラマブル回路１１２とモニター回路１１４とで電荷を保持するノードでの電位の変動に差をつける構成とすることが好適である。具体的には、第１のトランジスタに接続される容量素子の容量値よりも、第２のトランジスタに接続される容量素子の容量値を小さくしておく構成がより好適である。またはプログラマブル回路１１２とモニター回路１１４とで電荷を保持するノードでの電位の変動に差をつけるために、第２のトランジスタのオフ電流は、第１のトランジスタのオフ電流よりも流れやすくしておく構成とすることがより好適である。

なお半導体装置１００は、モニター回路１１４を２つ以上有する構成としてもよい。例えば、図２３に示すように、モニター回路１１４Ａ及びモニター回路１１４Ｂといった２つのモニター回路を有する構成とすることができる。なお複数のモニター回路から出力されるモニター信号は、論理積をとり、コントローラ１０８に与える構成とすればよい。該構成とすることで、プログラマブル回路１１２でのデータの消失のタイミングのばらつきを考慮した、リコンフィギュレーションを行うことができ、より信頼性に優れた半導体装置とすることができる。

プログラマブル回路１１２とモニター回路１１４とで電荷を保持するノードでの電位の変動に差をつける、前述の構成とすることで、より確実にコンフィギュレーションデータを消失する前にコンフィギュレーションメモリをリコンフィギュレーションすることができ、信頼性に優れた半導体装置とすることができる。

なお図１では、一例として、プログラマブル回路１１２及びモニター回路１１４を基板１０２上に設けるよう示したが、他の構成でもよい。例えば基板１０２上に、プログラマブル回路１１２及びモニター回路１１４に加えて、コントローラ１０８、ワード線側駆動回路１０４及びビット線側駆動回路１０６の少なくともいずれかを設ける構成としてもよい。該構成とすることで、各回路を構成するトランジスタを一括して作製することができるため、製造コストを削減することができる。

コントローラ１０８は、モニター回路１１４より与えられるモニター信号、及び記憶装置１１０より与えられるコンフィギュレーションデータをもとに、ワード線側駆動回路１０４及びビット線側駆動回路１０６を制御するための信号を生成し、出力する回路である。

モニター回路１１４よりモニター信号が与えられることでコントローラ１０８は、コンフィギュレーションメモリのリコンフィギュレーション（再設定）を行う。具体的には、コンフィギュレーションデータが記憶された記憶装置１１０にリコンフィギュレーション信号（図中、ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ ｓｉｇｎａｌ）を出力し、コンフィギュレーションデータを要求する。記憶装置１１０は、リコンフィギュレーション信号に応じて、コンフィギュレーションデータをコントローラ１０８に出力する。コントローラ１０８は、得られたコンフィギュレーションデータをプログラマブル回路１１２が有するコンフィギュレーションメモリ１１６に記憶するための信号をワード線側駆動回路１０４及びビット線側駆動回路１０６に出力する。

なおコントローラ１０８からワード線側駆動回路１０４及びビット線側駆動回路１０６には、一例としてスタートパルス、クロック信号、コンフィギュレーションデータ等を与える構成とすればよい。該構成の場合、ワード線側駆動回路１０４及びビット線側駆動回路１０６は、シフトレジスタ等の回路を用いて、コンフィギュレーションデータをコンフィギュレーションメモリ１１６に記憶するよう制御される。

なおコントローラ１０８はモニター回路１１４より与えられるモニター信号、及び記憶装置１１０より与えられるコンフィギュレーションデータをもとに、ワード線側駆動回路１０４及びビット線側駆動回路１０６を制御するための信号を生成し、出力する機能を有する回路であるため、単に回路という場合がある。この場合、一例としては、第３の回路という場合がある。

以上説明した半導体装置１００は、第１のトランジスタをオフにして電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶するプログラマブル回路１１２が有するコンフィギュレーションメモリ１１６の電位の変化を、モニター回路１１４が有する第２のトランジスタを用いてモニターする。そして第２のトランジスタによって保持される電荷のリークは、第１のトランジスタによって保持される電荷のリークと同様の挙動を示す。第２のトランジスタによって保持される電荷に応じた電位の変動は、第１のトランジスタに保持される電荷に応じた電位の変化が反映される。モニター回路１１４では、第２のトランジスタによって保持される電荷に応じた電位の変動をモニターすることで、第１のトランジスタによって保持される電荷に応じた電位の変動に関する情報を取得てきる。そして、半導体装置１００では、モニター回路１１４における電位の変動をトリガーとしてモニター回路１１４でモニター信号を生成し、このモニター信号によってコントローラ１０８がコンフィギュレーションメモリのリコンフィギュレーションを行う構成とすることができる。該構成により、プログラマブル回路１１２でのコンフィギュレーションデータを消失する前にコンフィギュレーションメモリ１１６をリコンフィギュレーションすることができるため、信頼性に優れた半導体装置とすることができる。また、データの消失に対応してリコンフィギュレーションを行うことができるため、定期的にリコンフィギュレーションする構成と比べて、低消費電力化を図ることができる。

次いで、図１に示した半導体装置１００の動作の一例について、図２のフローチャート図を用いて説明する。図２のフローチャート図では、一例として、電源をオンしてからオフするまでの動作について説明する。

まず電源をオンにする（ステップＳ２０１）。

次いで初期設定か否かの判断を行う（ステップＳ２０２）。ここで初期設定とは、予めコンフィギュレーションメモリ１１６にコンフィギュレーションデータが記憶されていない状態をいう。例えば、工場から出荷直後の状態や、ユーザによるコンフィギュレーションメモリ１１６の初期化が行われた直後の状態等をいう。

初期設定でない場合、モニター回路１１４から出力されるモニター信号に電位の変化があったか否かの判断を行う（ステップＳ２０３）。

次いでステップＳ２０２で初期設定と判断された場合、ステップＳ２０３でモニター信号に電位の変化がある場合、コントローラ１０８は記憶装置１１０にコンフィギュレーションデータを要求し、リコンフィギュレーションを行う（ステップＳ２０４）。

次いでコンフィギュレーションメモリ１１６にコンフィギュレーションデータが記憶された状態となるため、半導体装置１００は、通常動作となる（ステップＳ２０５）。またステップＳ２０３で、モニター回路１１４から出力されるモニター信号に電位の変化がない場合も、コンフィギュレーションメモリ１１６にコンフィギュレーションデータがあると判断されるため、半導体装置１００は通常動作となる。ここで通常動作とは、コンフィギュレーションメモリ１１６にコンフィギュレーションデータが記憶され、プログラマブル回路１１２においてロジックの機能、回路間の接続状態、及び入出力端子における信号の入出力方向が定まり、ユーザによる所望の機能を実行する回路として動作する状態をいう。

通常動作時において、コンフィギュレーションメモリ１１６に記憶したコンフィギュレーションデータは、第１のトランジスタの低いオフ電流を利用して電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとしている。そのため、保持された電荷は経時的に変化し、コンフィギュレーションデータが変化する恐れがある。そのため、モニター回路１１４では、コンフィギュレーションメモリ１１６と同様に、オフ電流の低い第２のトランジスタを設ける。そして第２のトランジスタが接続されたノードの電位の変化を、コンフィギュレーションデータに対応する電位の変化として、モニターし続ける。そしてモニター回路１１４から出力されるモニター信号に電位の変化があった否かの判断を行う（ステップＳ２０６）。

モニター回路１１４から出力されるモニター信号に電位の変化があった場合、ステップＳ２０４に戻り、コントローラ１０８は記憶装置１１０にコンフィギュレーションデータを要求し、リコンフィギュレーションを行う。

通常動作時で、且つステップＳ２０６でモニター回路１１４から出力されるモニター信号に電位の変化がない場合、電源をオフにするか否かの判断を行う（ステップＳ２０７）。電源をオフにする場合は、終了となる。電源をオフにしない場合は、通常動作をループする。

以上説明した半導体装置１００の動作は、プログラマブル回路１１２でのコンフィギュレーションデータを消失する前にコンフィギュレーションメモリ１１６をリコンフィギュレーションすることができるため、信頼性に優れた半導体装置とすることができる。また、データの消失に対応してリコンフィギュレーションを行うことができるため、定期的にリコンフィギュレーションする構成と比べて、低消費電力化を図ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、上記実施の形態１で説明したプログラマブル回路１１２の回路構成の一例について示し、説明する。

図３に、図１で示すプログラマブル回路１１２のブロック図の一例を示す。

プログラマブル回路１１２は、アレイ状の複数のＰＬＥ３０１を有する。ここでアレイ状とは、行列状にＰＬＥが周期的に配列していることを指し、配列は図３の配列に限られない。

また、ＰＬＥ３０１を囲むように、複数の配線が形成されている。図３においては、これらの配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とを有する。配線群とは、複数の配線からなる配線の束である。水平な配線群３０３と垂直な配線群３０４とが交わる部分にはＰＳＥ３０２が設けられる。また、水平な配線群３０３及び垂直な配線群３０４は入出力端子３０５に接続され、プログラマブル回路１１２の外部回路と信号の授受を行う。

入出力端子３０５は、それぞれ周囲に設けられた水平な配線群３０３や垂直な配線群３０４に接続している。例えば、入出力端子３０５は図３においてそれぞれ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この水平な配線群３０３や垂直な配線群３０４を用いることで、ＰＬＥ３０１は他のＰＬＥ３０１に接続することができる。任意のＰＬＥ３０１と、これと異なるＰＬＥ３０１との接続経路は、ＰＳＥ３０２が有するスイッチによって決定される。

ＰＳＥ３０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションデータを保持するコンフィギュレーションメモリ１１６に応じて決定される。ＰＳＥ３０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

また図４は図３で示したＰＬＥ３０１として機能するブロック図の一例を示す。図４（Ａ）に示すＰＬＥ３０１は、一例として、ルックアップテーブル１６０（ＬＵＴ：Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）、フリップフロップ（Ｆ．Ｆ．）１６１及びコンフィギュレーションメモリ１６２を有する。また図４（Ｂ）では、図４（Ａ）に示す各構成の他、マルチプレクサ１６８及びコンフィギュレーションメモリ１６９が設けられている。

ＬＵＴ１６０は、コンフィギュレーションメモリ１６２に記憶されたコンフィギュレーションデータの内容によって、定められるロジックの機能を切り替えることができる回路である。つまりコンフィギュレーションデータが確定すると、ＬＵＴ１６０は、入力端子１６３に与えられた複数の入力信号の入力値に対する、一の出力値を定めることができる。そして、ＬＵＴ１６０からは、上記出力値を含む信号が出力される。

フリップフロップ１６１は、ＬＵＴ１６０から出力される信号を保持し、クロック信号ＣＬＫに従って該信号に対応した出力信号を出力する。図４（Ａ）でフリップフロップ１６１からの出力信号は、第１出力端子１６４及び第２出力端子１６５から出力される。

マルチプレクサ１６８は、ＬＵＴ１６０からの出力信号と、フリップフロップ１６１からの出力信号とが入力される。そして、マルチプレクサ１６８は、コンフィギュレーションメモリ１６９に保持されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方に切り替えて出力する。マルチプレクサ１６８からの出力信号は、第１出力端子１６４及び第２出力端子１６５から出力される。

なおＬＵＴ１６０は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。

ＬＵＴ１６０は、図５（Ａ）及び（Ｂ）に挙げる構成例をもって説明することができる。

図５（Ａ）において、ＬＵＴ１６０は、２入力のマルチプレクサを７つ（マルチプレクサ３１、マルチプレクサ３２、マルチプレクサ３３、マルチプレクサ３４、マルチプレクサ３５、マルチプレクサ３６、マルチプレクサ３７）有している。マルチプレクサ３１乃至マルチプレクサ３４の各入力端子には、コンフィギュレーションメモリ１６２に保持されたコンフィギュレーションデータに対応した信号が与えられ、図５（Ａ）では各端子を入力端子Ｍ１乃至Ｍ８としている。また図５（Ａ）では、図４（Ａ）、（Ｂ）での入力端子１６３に対応して、３つの端子をそれぞれ入力端子ｉｎ１乃至ｉｎ３として図示している。

マルチプレクサ３１乃至マルチプレクサ３４の各制御端子は接続されており、上記制御端子が、ＬＵＴ１６０の入力端子ｉｎ３に相当する。マルチプレクサ３１の出力端子、及びマルチプレクサ３２の出力端子は、マルチプレクサ３５の２つの入力端子と接続され、マルチプレクサ３３の出力端子、及びマルチプレクサ３４の出力端子は、マルチプレクサ３６の２つの入力端子と接続されている。マルチプレクサ３５及びマルチプレクサ３６の各制御端子は接続されており、上記制御端子が、ＬＵＴ１６０の入力端子ｉｎ２に相当する。マルチプレクサ３５の出力端子、及びマルチプレクサ３６の出力端子は、マルチプレクサ３７の２つの入力端子と接続されている。マルチプレクサ３７の制御端子は、ＬＵＴ１６０の入力端子ｉｎ１に相当する。マルチプレクサ３７の出力端子がＬＵＴ１６０の出力端子ｏｕｔに相当する。

入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリ１６２から、当該コンフィギュレーションメモリ１６２に保持されたコンフィギュレーションデータに対応した信号を入力することによって、ＬＵＴ１６０によって行われる論理演算の種類を定めることができる。

例えば、図５（Ａ）のＬＵＴ１６０において、入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、デジタル値が”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した信号をそれぞれ入力した場合、図５（Ｂ）に示す等価回路の機能を実現することができる。

また、ＬＵＴ１６０は、マルチプレクサの他に、ダイオード、抵抗素子、論理素子、スイッチのいずれかまたは全てを更に有していても良い。論理素子としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。

また、図５（Ａ）に示したＬＵＴ１６０を用いて、図５（Ｂ）の様な３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ１６０及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。

ここでＰＳＥ３０２に設けられる、トランジスタの低いオフ電流を利用して電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶するコンフィギュレーションメモリの一例について図６（Ａ）に示す。

図６（Ａ）に示す、ＰＳＥ３０２に設けられるコンフィギュレーションメモリ１１８Ａは、第１のトランジスタとして、ＯＳトランジスタでコンフィギュレーションメモリを形成する構成例である。コンフィギュレーションメモリに、ＯＳトランジスタのオフ電流が低いという特性を利用して電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する構成を採用することで、Ｓｉトランジスタの作製工程に続いてＯＳトランジスタを積層し、コンフィギュレーションメモリを作製することができる等、製造コストの削減の点でメリットが大きい。

図６（Ａ）に示すコンフィギュレーションメモリ１１８Ａは、ノードｍｅｍＡに電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する。そして保持されるコンフィギュレーションデータに従って、端子Ｓ１と端子Ｓ２との接続を制御する。

図６（Ａ）に示すコンフィギュレーションメモリ１１８Ａは、トランジスタ５１１、トランジスタ５１２及び容量素子５１４を有する。なお図面において、トランジスタ５１１は、ＯＳトランジスタであることを示すために、ＯＳの符号を付している。なおトランジスタ５１１は、上記実施の形態１で説明した第１のトランジスタに相当するトランジスタである。

図６（Ａ）に示すコンフィギュレーションメモリ１１８Ａでトランジスタ５１１のゲートは、ワード線５０２に接続されている。また、トランジスタ５１１のソース及びドレインの一方はデータ線５０１に接続されている。また、トランジスタ５１１のソース及びドレインの他方は、トランジスタ５１２のゲート及び容量素子５１４に接続されている。トランジスタ５１２のソース及びドレインの一方は、端子Ｓ１に接続されている。トランジスタ５１２のソース及びドレインの他方は、端子Ｓ２に接続されている。

図６（Ａ）に示すコンフィギュレーションメモリ１１８Ａでは、ノードｍｅｍＡにＨレベル又はＬレベルに対応する電位をコンフィギュレーションデータとして保持する。トランジスタ５１１としてオフ電流が低いトランジスタを用いることで、ノードｍｅｍＡにコンフィギュレーションデータを記憶することができる。コンフィギュレーションデータの電位に応じてコンフィギュレーションメモリ１１８Ａでは、トランジスタ５１２の導通状態が制御される。そしてトランジスタ５１２を導通状態とするタイミングで、端子Ｓ１及び端子Ｓ２間のオン又はオフの制御を実現するスイッチとすることができる。

次いでＰＬＥ３０１に設けられる、トランジスタの低いオフ電流を利用して電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶するコンフィギュレーションメモリの一例について図６（Ｂ）に示す。なおＰＬＥ３０１に設けられるコンフィギュレーションメモリは、図４（Ａ）、（Ｂ）で説明したコンフィギュレーションメモリ１６２やコンフィギュレーションメモリ１６９に相当する。

図６（Ｂ）に示す、ＰＬＥ３０１に設けられるコンフィギュレーションメモリ１１８Ｂは、第１のトランジスタとして、ＯＳトランジスタでコンフィギュレーションメモリを形成する構成例である。コンフィギュレーションメモリに、ＯＳトランジスタのオフ電流が低いという特性を利用して電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する構成を採用することで、Ｓｉトランジスタの作製工程に続いてＯＳトランジスタを積層し、コンフィギュレーションメモリを作製することができる等、製造コストの削減の点でメリットが大きい。

図６（Ｂ）に示すコンフィギュレーションメモリ１１８Ｂは、ノードｍｅｍＢ１及びノードｍｅｍＢ２に電荷を保持し、該電荷に応じた電位をコンフィギュレーションデータとして記憶する。そして保持されるコンフィギュレーションデータに従って、端子ＯＵＴにＨレベル又はＬレベルの電位を出力する。

図６（Ｂ）に示すコンフィギュレーションメモリ１１８Ｂは、トランジスタ５３１、トランジスタ５３５、トランジスタ５３２、トランジスタ５３６、容量素子５３４及び容量素子５３８を有する。なお図面において、トランジスタ５３１及びトランジスタ５３５は、ＯＳトランジスタであることを示すために、ＯＳの符号を付している。なおトランジスタ５３１及びトランジスタ５３５は、上記実施の形態１で説明した第１のトランジスタに相当するトランジスタである。

図６（Ｂ）に示すコンフィギュレーションメモリ１１８Ｂでトランジスタ５３１のゲートは、ワード線５４２に接続されている。また、トランジスタ５３１のソース及びドレインの一方はデータ線５４１に接続されている。また、トランジスタ５３１のソース及びドレインの他方は、トランジスタ５３２のゲート及び容量素子５３４に接続されている。トランジスタ５３２のソース及びドレインの一方は、Ｈレベルの電位を与える配線ＶＨに接続されている。トランジスタ５３２のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。

図６（Ｂ）に示すコンフィギュレーションメモリ１１８Ｂでトランジスタ５３５のゲートは、ワード線５４２に接続されている。また、トランジスタ５３５のソース及びドレインの一方はインバータ５４０を介してデータ線５４１に接続されている。また、トランジスタ５３５のソース及びドレインの他方は、トランジスタ５３６のゲート及び容量素子５３８に接続されている。トランジスタ５３６のソース及びドレインの一方は、Ｌレベルの電位を与える配線ＶＬに接続されている。トランジスタ５３６のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。

図６（Ｂ）に示すコンフィギュレーションメモリ１１８Ｂでは、ノードｍｅｍＢ１とノードｍｅｍＢ２とで、一方にＨレベル、他方にＬレベルとなるような電位をコンフィギュレーションデータとして保持する。トランジスタ５３１及びトランジスタ５３５としてオフ電流が低いトランジスタを用いることで、ノードｍｅｍＢ１及びノードｍｅｍＢ２にコンフィギュレーションデータを記憶することができる。コンフィギュレーションデータの電位に応じてコンフィギュレーションメモリ１１８Ｂでは、トランジスタ５３２及びトランジスタ５３６の導通状態が制御され、どちらか一方のみが導通状態となる。そしてトランジスタ５３２又はトランジスタ５３６の一方を導通状態とするタイミングで、出力端子ＯＵＴにＨレベルの電位又はＬレベルの電位を与えることができる。

以上説明した半導体装置１００が有するプログラマブル回路１１２の回路構成は、上記実施の形態１に組み合わせることができる。そのためプログラマブル回路１１２でのコンフィギュレーションデータを消失する前にコンフィギュレーションメモリ１１６をリコンフィギュレーションすることができ、信頼性に優れた半導体装置とすることができる。また、データの消失に対応してリコンフィギュレーションを行うことができ、定期的にリコンフィギュレーションする構成と比べて、低消費電力化を図ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、上記実施の形態１で説明したモニター回路１１４の回路構成の一例、及びその動作について示し、説明する。

モニター回路１１４の回路構成の一例として、図７にモニター回路１１４Ａのブロック図の一例を示す。モニター回路１１４Ａでは、コンフィギュレーションデータとして保持されている電荷に応じた電位の変動をモニターするために第２のトランジスタを有する。該第２のトランジスタは、トランジスタ等によって保持される電位の変動に従って得られるモニター信号をコントローラ１０８に出力する機能を有する。

図７に示す、モニター回路１１４Ａは、第２のトランジスタとして、トランジスタ６００を有する。またモニター回路１１４Ａは、容量素子６０２、トランジスタ６０４、トランジスタ６０６、トランジスタ６０８、トランジスタ６１０、フリップフロップ６１２、及びインバータ６１４を有する。なお図７において、トランジスタ６００、容量素子６０２及びトランジスタ６１０が接続されるノードを、ノードＦＮとして説明を行う。また、図７において、トランジスタ６０６、トランジスタ６０８及びフリップフロップ６１２が接続されるノードを、ノードＲＳとして説明を行う。

次いで図７に示すモニター回路１１４Ａにおける各素子の接続関係について説明する。

トランジスタ６００は、ゲートにワード線ＷＬの信号が与えられる。トランジスタ６００は、ソース及びドレインの一方にビット線ＢＬの信号が与えられる。トランジスタ６００は、ソース及びドレインの他方に容量素子６０２の一方の電極、及びトランジスタ６１０のゲートが接続される。なお以下の説明でトランジスタ６００は、一例としてｎチャネル型トランジスタとして説明する。

容量素子６０２は、一方の電極がトランジスタ６００のソース及びドレインの他方、及びトランジスタ６１０のゲートに接続される。また容量素子６０２は、他方の電極がグラウンドに接続される。なお容量素子６０２の他方の電極は、固定電位線に接続されていればよく、例えば、図２９（Ｃ）に示すように、高電源電位を与える電源線等に接続される構成でもよい。なお容量素子６０２は、配線やトランジスタでの寄生容量を利用することで、省略することができる。

トランジスタ６０４は、ゲートにインバータ６１４を介して第１のクロック信号ＣＬＫ１が与えられる。トランジスタ６０４は、ソース及びドレインの一方に高電源電位ＶＤＤが与えられる。トランジスタ６０４は、ソース及びドレインの他方にトランジスタ６０６のソース及びドレインの一方が接続される。なお以下の説明でトランジスタ６０４は、一例としてｐチャネル型トランジスタとして説明する。

トランジスタ６０６は、ゲートに第１のクロック信号ＣＬＫ１が与えられる。トランジスタ６０６は、ソース及びドレインの一方にトランジスタ６０４のソース及びドレインの他方が接続される。トランジスタ６０６は、ソース及びドレインの他方にフリップフロップ６１２のリセット端子ＸＲ、並びにトランジスタ６０８のソース及びドレインの一方が接続される。なお以下の説明でトランジスタ６０６は、一例としてｐチャネル型トランジスタとして説明する。

トランジスタ６０８は、ゲートに第１のクロック信号ＣＬＫ１が与えられる。トランジスタ６０８は、ソース及びドレインの一方にフリップフロップ６１２のリセット端子ＸＲ、並びにトランジスタ６０６のソース及びドレインの他方が接続される。トランジスタ６０８は、ソース及びドレインの他方にトランジスタ６１０のソース及びドレインの一方が接続される。なお以下の説明でトランジスタ６０８は、一例としてｎチャネル型トランジスタとして説明する。

トランジスタ６１０は、ゲートにトランジスタ６００のソース及びドレインの他方、及び容量素子６０２の一方の電極が接続される。トランジスタ６１０は、ソース及びドレインの一方にトランジスタ６０８のソース及びドレインの他方が接続される。トランジスタ６１０は、ソース及びドレインの他方がグラウンドに接続される。なおトランジスタ６１０のソース及びドレインの他方は、高電源電位よりも小さい固定電位線に接続されていればよい。その場合の例を、図２９（Ａ）、図２９（Ｂ）に示す。なお以下の説明でトランジスタ６１０は、一例としてｎチャネル型トランジスタとして説明する。

フリップフロップ６１２は、Ｄ端子に高電源電位ＶＤＤが与えられる。フリップフロップ６１２は、リセット端子ＸＲにトランジスタ６０６のソース及びドレインの他方、トランジスタ６０８のソース及びドレインの一方が接続される。フリップフロップ６１２は、クロック端子Ｃ１に第１のクロック信号ＣＬＫ１が与えられる。フリップフロップ６１２は、クロック端子Ｃ２に第２のクロック信号ＣＬＫ２が与えられる。フリップフロップ６１２は、出力端子Ｑに第１のモニター信号Ｍｏｎｉ＿ｏｕｔ［０］を与える。なお以下の説明でフリップフロップ６１２は、一例として非同期リセット付きのＤフリップフロップとして説明する。

なお図７に示すモニター回路１１４Ａにおいてトランジスタ６００はＯＳトランジスタとし、その他のトランジスタ６０４、トランジスタ６０６、トランジスタ６０８、トランジスタ６１０、フリップフロップ６１２を構成するトランジスタ、及びインバータ６１４を構成するトランジスタはＳｉトランジスタとする構成が好ましい。該構成とすることで、Ｓｉトランジスタ上にＯＳトランジスタを積層して作製することができる等、製造コストの削減の点でメリットが大きい。

なお図７に示すトランジスタ６００は、ＯＳトランジスタであることを示すために、ＯＳの符号を付している。なおトランジスタ６００は、上記実施の形態１で説明した第２のトランジスタに相当するトランジスタである。

ここで、固定電位や高電源電位ＶＤＤなどを供給する配線は、一例としては、電源回路１８０、及び、電源回路１８２と接続されている。その場合の例を、図３０に示す。

以上が図７に示すモニター回路１１４Ａにおける各素子の接続関係の説明である。

図７に示すモニター回路１１４Ａでは、プログラマブル回路１１２が有するコンフィギュレーションメモリ１１６にコンフィギュレーションデータを与えるとともに、ビット線ＢＬにＨレベルの電位を与え、ワード線ＷＬをＨレベルとして、ビット線ＢＬのＨレベルの電位をノードＦＮに保持する。ノードＦＮの電位は、トランジスタ６００をオフ状態とすることで、保持される。

ノードＦＮでは、実施の形態２で説明したノードｍｅｍＡ、ノードｍｅｍＢ１及びノードｍｅｍＢ２と同様に、電荷を保持する。そのため、ノードＦＮでの電位の変化をモニターすることでコンフィギュレーションデータの電位の変化をモニターすることができる。

ノードＦＮでの電荷に応じた電位は、トランジスタ６１０のゲートに与えられる。そのためノードＦＮの電位は、トランジスタ６１０のソースとドレイン間の導通状態に変換することができる。

またノードＲＳでは、第１のクロック信号ＣＬＫ１のトグル動作により、トランジスタ６０４及びトランジスタ６０６を介した電荷の充電、トランジスタ６０８及びトランジスタ６１０を介した電荷の放電が行われる。この電荷の放電は、トランジスタ６１０のソースとドレイン間の導通状態、すなわちノードＦＮでの電荷に応じた電位によって制御される。そのため、トランジスタ６１０のソースとドレイン間の導通状態は、ノードＲＳでの電位の変化に変換することができる。

ノードＲＳでの電位の変化によって、フリップフロップ６１２は出力端子Ｑの第１のモニター信号Ｍｏｎｉ＿ｏｕｔ［０］での電位の変化が起こり、該電位の変化をトリガーとしてリコンフィギュレーションを行う構成とすることができる。

なお、図７では、インバータ６１４が設けられている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、図２４に示すように、第３のクロック信号ＣＬＫ３を用いてもよい。

なお、トランジスタ６０４、トランジスタ６０６、トランジスタ６０８、トランジスタ６１０は、様々な回路構成をとることが出来る。その場合の例を、図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）に示す。また、この場合においても、第３のクロック信号ＣＬＫ３を用いてもよい。その場合の例を、図２６（Ａ）、図２６（Ｂ）、図２６（Ｃ）に示す。

次いで図８に、図７に示す回路図のタイミングチャート図を示す。

なお図８に示すタイミングチャート図では、ワード線ＷＬの信号をＷＳ、ビット線ＢＬの信号をＤＡＴＡとしている。また図８に示すタイミングチャート図では、ＷＳ、ＤＡＴＡの他、第１のクロック信号であるＣＬＫ１、第２のクロック信号であるＣＬＫ２、ノードＦＮの電位であるＦＮ、ノードＲＳの電位であるＲＳ、及び第１のモニター信号であるＭｏｎｉ＿ｏｕｔ［０］を示している。

なお図８に示すタイミングチャート図での初期状態としてＤＡＴＡ、ＷＳ、ＦＮをＬレベルとする。このとき、ＲＳにＬレベルは供給されない。また、ＣＬＫ１のＬレベルからＨレベルへの信号の変化（以下、立ち上がりという）、ＨレベルからＬレベルへの信号の変化（以下、立ち下がりという）でトランジスタ６０４及びトランジスタ６０６で瞬間的に電流が流れ、ＲＳがＨレベルとなる。ＲＳはフリップフロップ６１２のリセット信号であり、Ｈレベルにおいてはフリップフロップ６１２が非リセット状態にある。

まず時刻Ｔ１において、ＤＡＴＡとＷＳをＨレベルにする。トランジスタ６００のゲートにＨレベルの電位が印加されるため、ソースとドレインの間は導通状態となる。そしてＤＡＴＡのＨレベルの電位がＦＮに与えられ、ＦＮはＶＤＤと同程度の電位、つまりＨレベルの電位となる。第１のクロック信号ＣＬＫ１がＬレベルであるため、ＲＳ、Ｍｏｎｉ＿ｏｕｔ［０］はＨレベルを維持する。

時刻Ｔ２において、ＷＳをＬレベルにする。また、第１のクロック信号ＣＬＫ１がＨレベルになると、トランジスタ６０８が導通状態となり、ＲＳはＬレベルとなる。ＲＳがＬレベルとなると、フリップフロップ６１２はリセット状態となる。したがって、Ｍｏｎｉ＿ｏｕｔ［０］はＬレベルとなる。

時刻Ｔ３において、ＤＡＴＡをＬレベルにする。ＦＮがＨレベルを保持することでトランジスタ６１０を介して電流が流れるため、ＲＳがＬレベルに維持される。フリップフロップ６１２はリセット状態であるため、Ｍｏｎｉ＿ｏｕｔ［０］はＬレベルを維持する。

時刻Ｔ４において、ＦＮの電位が低下し、ＲＳにグラウンドの電位を供給できなくなると、ＣＬＫ１の立ち上がり及び立ち下がりのタイミングでトランジスタ６０４及びトランジスタ６０６に電流が流れるため、ＲＳの電位は徐々に上昇する。そのため、ＲＳはリセット回路の論理しきい値を越え、フリップフロップ６１２は非リセット状態となる。

時刻Ｔ５において、ＣＬＫ２がＨレベルになると、フリップフロップ６１２はマスターラッチにＨレベルを取り込む。

時刻Ｔ６において、ＣＬＫ１がＨレベルになると、フリップフロップ６１２におけるマスターラッチのＨレベルがスレーブラッチに取り込まれ、Ｍｏｎｉ＿ｏｕｔ［０］はＨレベルを出力する。

Ｍｏｎｉ＿ｏｕｔ［０］がＨレベルを出力することをトリガーとして、コントローラ１０８はリコンフィギュレーションを開始することができる。リコンフィギュレーションの開始により時刻Ｔ１に動作が戻ることで、図８のタイミングチャートが繰り返し実行されることになる。

なお、図７及び図８を用いてモニター回路１１４の回路構成の一例を述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図９、図１０に示すような構成でもよい。

モニター回路１１４の回路構成の一例として、図９にモニター回路１１４Ｂのブロック図の一例を示す。モニター回路１１４Ｂがモニター回路１１４Ａと異なる点は、フリップフロップ６１２に加えてフリップフロップ６１３を設け、シフトレジスタを構成する点にある。

シフトレジスタを構成することで、モニター回路１１４Ｂは、ノイズ等の予期せぬ要因により瞬間的にＲＳの電位がＨレベルとなってもリコンフィギュレーションを行う動作を回避することができる。そのため、モニター回路１１４Ｂを具備する半導体装置は、ノイズ等でＲＳの電位が瞬間的に変動しても、安定した動作を行うことができる。

フリップフロップ６１３は、Ｄ端子に第１のモニター信号Ｍｏｎｉ＿ｏｕｔ［０］が与えられる。フリップフロップ６１３は、リセット端子ＸＲにトランジスタ６０６のソース及びドレインの他方、トランジスタ６０８のソース及びドレインの一方が接続される。フリップフロップ６１３は、クロック端子Ｃ１に第１のクロック信号ＣＬＫ１が与えられる。フリップフロップ６１３は、クロック端子Ｃ２に第２のクロック信号ＣＬＫ２が与えられる。フリップフロップ６１３は、出力端子Ｑに第２のモニター信号Ｍｏｎｉ＿ｏｕｔ［１］を与える。なお以下の説明でフリップフロップ６１３は、一例として非同期リセット付きのＤフリップフロップとして説明する。

次いで図１０に、図９に示す回路図のタイミングチャート図を示す。

なお図１０に示すタイミングチャート図では、図８で示した信号の他、第２のモニター信号であるＭｏｎｉ＿ｏｕｔ［１］を示している。

図１０に示すタイミングチャート図の動作は、時刻Ｔ６までは図８での説明と同様であるので、それ以降について説明する。

時刻Ｔ７において、Ｍｏｎｉ＿ｏｕｔ［０］のＨレベルがフリップフロップ６１３のＤ端子に与えられるため、ＣＬＫ２がＨレベルになると、フリップフロップ６１３はマスターラッチにＨレベルを取り込む。

時刻Ｔ８において、ＣＬＫ１がＨレベルになると、フリップフロップ６１３はマスターラッチのＨレベルがスレーブラッチに取り込まれ、Ｍｏｎｉ＿ｏｕｔ［１］はＨレベルを出力する。

Ｍｏｎｉ＿ｏｕｔ［１］がＨレベルを出力することをトリガーとして、コントローラ１０８はリコンフィギュレーションを開始することができる。リコンフィギュレーションの開始により時刻Ｔ１に動作が戻ることで、図１０のタイミングチャートが繰り返し実行されることになる。

なお、図７及び図８、並びに図９及び図１０を用いてモニター回路１１４の回路構成の一例を述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１１乃至図１３に示すような構成でもよい。

モニター回路１１４の回路構成の一例として、図１１にモニター回路１１４Ｃのブロック図の一例を示す。モニター回路１１４Ｃがモニター回路１１４Ｂと異なる点は、トランジスタ６０４及びインバータ６１４を省略した点にある。

なお、トランジスタ６０６、トランジスタ６０８、トランジスタ６１０は、様々な回路構成をとることが出来る。その場合の例を、図２７に示す。

次いで図１３に、図１１に示す回路図のタイミングチャート図を示す。

なお図１３での説明のため、図１２ではフリップフロップ６１２及びフリップフロップ６１３の回路構成の一例を示す。図１２では、アナログスイッチ６３０、ＮＡＮＤ６３２、クロック入力型のインバータ６３４、アナログスイッチ６３６、インバータ６３８、クロック入力型のＮＡＮＤ６４０を示している。図１２における、マスターラッチとスレーブラッチの間のノードをノードｍ１として、図１３では説明を行う。なお図１２中、ＣＬＫ１Ｂ、ＣＬＫ２Ｂは、ＣＬＫ１、ＣＬＫ２の反転信号である。

図１３に示すタイミングチャート図の動作が、図１０に示すタイミングチャート図と異なる点は、トランジスタ６０４を省略したことによる、ＲＳでの電荷の充放電が大きい点、ＲＳでの電荷の変動によりＭｏｎｉ＿ｏｕｔ［０］が変動する点にある。

Ｍｏｎｉ＿ｏｕｔ［０］が変動しても、Ｍｏｎｉ＿ｏｕｔ［１］がＨレベルを出力することをトリガーとして、コントローラ１０８はリコンフィギュレーションを開始することができる。そのため、図１１のモニター回路１１４Ｃは、図１０と同様の機能を果たすことができる。

なお、図７及び図８、図９及び図１０、並びに図１１及び図１３を用いてモニター回路１１４の回路構成の一例を述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図１４及び図１５に示すような構成でもよい。

モニター回路１１４の回路構成の一例として、図１４にモニター回路１１４Ｄのブロック図の一例を示す。モニター回路１１４Ｄがモニター回路１１４Ｂと異なる点は、インバータ６１４を省略し、トランジスタ６０４のゲートをノードＦＮに接続した点にある。

なお、トランジスタ６０４、トランジスタ６０６、トランジスタ６０８、トランジスタ６１０は、様々な回路構成をとることが出来る。その場合の例を、図２８（Ａ）、図２８（Ｂ）、図２８（Ｃ）に示す。

次いで図１５に、図１４に示す回路図のタイミングチャート図を示す。

図１５に示すタイミングチャート図の動作が、図１０に示すタイミングチャート図と異なる点は、インバータ６１４を省略したことによる点にある。

Ｍｏｎｉ＿ｏｕｔ［０］が変動しても、Ｍｏｎｉ＿ｏｕｔ［１］がＨレベルを出力することをトリガーとして、コントローラ１０８はリコンフィギュレーションを開始することができる。そのため、図１４のモニター回路１１４Ｄは、図１０と同様の機能を果たすことができる。

以上説明した半導体装置１００が有するモニター回路１１４Ａ乃至１１４Ｄの回路構成は、上記実施の形態１に組み合わせることができる。そのためプログラマブル回路１１２でのコンフィギュレーションデータを消失する前にコンフィギュレーションメモリ１１６をリコンフィギュレーションすることができ、信頼性に優れた半導体装置とすることができる。また、データの消失に対応してリコンフィギュレーションを行うことができ、定期的にリコンフィギュレーションする構成と比べて、低消費電力化を図ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下、特に好ましくは８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることをいう。

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。

また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例として、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

図１６（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１６（ｂ）は、図１６（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。

図１６（ｃ）は、図１６（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１６（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１７（Ａ）参照。）。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１７（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。

図１７（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィルム室８２を有さなくても構わない。

また、図１７（Ｄ）に、図１７（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過した電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。

カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィルム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。

試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダは、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すればよい。

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。

例えば、図１７（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図１７（Ａ）に示したような回折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図１７（Ｂ）に示したような回折パターンが観測される。

ところで、物質８８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。

各試料におけるＣＡＡＣ化率を図１８（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図１８（Ｂ）および図１８（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１８（Ｂ）と図１８（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。

図１９に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１９では、上記実施の形態３の図７で図示したトランジスタ６００、及びトランジスタ６１０の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ６００及びトランジスタ６１０のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ６００及びトランジスタ６１０のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ６００のチャネル長方向とトランジスタ６１０のチャネル長方向とが、必ずしも一致していなくともよい。

なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。

また、図１９では、酸化物半導体膜にチャネル形成領域を有するトランジスタ６００が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ６１０上に形成されている場合を例示している。

トランジスタ６１０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ６１０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ６００はトランジスタ６１０上に積層されていなくとも良く、トランジスタ６００とトランジスタ６１０とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ６１０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ６１０が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１９では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ６１０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１９では、トレンチ分離法を用いてトランジスタ６１０を電気的に分離する場合を例示している。具体的に、図１９では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ６１０を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ６１０の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ６１０は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ６１０では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ６１０の基板上における専有面積を小さく抑えつつ、トランジスタ６１０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ６１０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ６１０のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ６１０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ６１０上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ６００が設けられている。

トランジスタ６００は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。

なお、図１９において、トランジスタ６００は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

トランジスタ６００が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１９では、トランジスタ６００が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ６００は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図１９に示すように、トランジスタ６００は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ６００が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。または、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１９に示すトランジスタ６００は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図１９に示すトランジスタ６００では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタ６００の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ６００がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ６００では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタ６００のオフ電流を小さく抑えることができる。よって、トランジスタ６００は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ６００がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ６００の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタ６００におけるキャリアの移動量が増加する。この結果、トランジスタ６００のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

なお、図１９を用いて述べたが、本発明の実施形態の一態様は、これに限定されない。例えば、図２０に示すような構造でもよい。

なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。

（実施の形態６）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ_３）_３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ_３）_２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ_２Ｈ_５）_２Ｚｎ）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明したＰＬＤとしての機能を有する半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２１、図２２を用いて説明する。

図２１（Ａ）では上述の実施の形態で説明したＰＬＤとしての機能を有する半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態５の図１９に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２１（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力から、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経てＰＬＤを含む回路部を有する電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明したＰＬＤとしての機能を有する半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び信頼性の向上が図られた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図２１（Ｂ）に示す。図２１（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２１（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図２１（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された回路基板７０４が完成する。完成した回路基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図２２（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示すＰＬＤとしての機能を有する半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び信頼性の向上が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２２（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２２（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図２２（Ａ）に示す携帯型の情報端末は、図２２（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図２２（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２２（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図２２（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２２（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、ＰＬＤとしての機能を有する半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び信頼性の向上が図られた電子書籍が実現される。

図２２（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示すＰＬＤとしての機能を有する半導体装置を有する電子部品が搭載されている。そのため、消費電力の低減、及び信頼性の向上が図られたテレビジョン装置が実現される。

図２２（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示すＰＬＤとしての機能を有する半導体装置を有する電子部品が設けられている。そのため消費電力の低減、及び信頼性の向上が図られたスマートフォンが実現される。

図２２（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示すＰＬＤとしての機能を有する半導体装置を有する電子部品が設けられている。そのため、消費電力の低減、及び信頼性の向上が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係るＰＬＤとしての機能を有する半導体装置を有する電子部品が搭載されている。このため、消費電力の低減、及び信頼性の向上が図られた電子機器が実現される。

Ａ１−Ａ２ 破線
Ａ３−Ａ４ 破線
Ｃ１ クロック端子
Ｃ２ クロック端子
ＣＬＫ１ クロック信号
ＣＬＫ２ クロック信号
ｉｎ１ 入力端子
ｉｎ２ 入力端子
ｉｎ３ 入力端子
ｍ１ ノード
Ｍ１ 入力端子
Ｍ８ 入力端子
ｍｅｍＢ１ ノード
ｍｅｍＢ２ ノード
Ｓ１ 端子
Ｓ２ 端子
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
３１ マルチプレクサ
３２ マルチプレクサ
３３ マルチプレクサ
３４ マルチプレクサ
３５ マルチプレクサ
３６ マルチプレクサ
３７ マルチプレクサ
７０ 電子銃室
７２ 光学系
７４ 試料室
７６ 光学系
７８ カメラ
８０ 観察室
８２ フィルム室
８４ 電子
８８ 物質
９２ 蛍光板
１００ 半導体装置
１０２ 基板
１０４ ワード線側駆動回路
１０６ ビット線側駆動回路
１０８ コントローラ
１１０ 記憶装置
１１２ プログラマブル回路
１１４ モニター回路
１１４Ａ モニター回路
１１４Ｂ モニター回路
１１４Ｃ モニター回路
１１４Ｄ モニター回路
１１６ コンフィギュレーションメモリ
１１８ コンフィギュレーションメモリ
１１８Ａ コンフィギュレーションメモリ
１１８Ｂ コンフィギュレーションメモリ
１６０ ルックアップテーブル
１６１ フリップフロップ
１６２ コンフィギュレーションメモリ
１６３ 入力端子
１６４ 出力端子
１６５ 出力端子
１６８ マルチプレクサ
１６９ コンフィギュレーションメモリ
１８０ 電源回路
１８２ 電源回路
３０１ ＰＬＥ
３０２ ＰＳＥ
３０３ 配線群
３０４ 配線群
３０５ 入出力端子
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５０１ データ線
５０２ ワード線
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ 容量素子
５３１ トランジスタ
５３２ トランジスタ
５３４ 容量素子
５３５ トランジスタ
５３６ トランジスタ
５３８ 容量素子
５４０ インバータ
５４１ データ線
５４２ ワード線
６００ トランジスタ
６０２ 容量素子
６０４ トランジスタ
６０６ トランジスタ
６０８ トランジスタ
６１０ トランジスタ
６１２ フリップフロップ
６１３ フリップフロップ
６１４ インバータ
６３０ アナログスイッチ
６３２ ＮＡＮＤ
６３４ インバータ
６３６ アナログスイッチ
６３８ インバータ
６４０ ＮＡＮＤ
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (6)

1. プログラマブル回路と、モニター回路と、コントローラと、を有し、
   前記プログラマブル回路は、第１のトランジスタをオフにして電荷を保持し、前記電荷に応じた電位をコンフィギュレーションデータとして記憶するコンフィギュレーションメモリを用いて、回路構成を変更する機能を有し、
   前記モニター回路は、前記電荷に応じた電位の変化をモニターし、前記電位の変化に従って信号を出力する機能を有し、
   前記コントローラは、前記信号に従って、前記コンフィギュレーションデータの再設定を制御する機能を有し、
   前記モニター回路は、
   第２のトランジスタと、
   第１のクロック信号の反転信号がゲートに与えられ、ソース及びドレインの一方に高電源電位が与えられる第１のｐチャネル型トランジスタと、
   前記第１のクロック信号がゲートに与えられ、ソース又はドレインの一方に前記第１のｐチャネル型トランジスタのソース及びドレインの他方が電気的に接続された第２のｐチャネル型トランジスタと、
   前記第１のクロック信号がゲートに与えられ、ソース又はドレインの一方に前記第２のｐチャネル型トランジスタのソース及びドレインの他方が電気的に接続された第１のｎチャネル型トランジスタと、
   前記第２のトランジスタのソース及びドレインの一方がゲートに電気的に接続され、ソース又はドレインの一方に前記第１のｎチャネル型トランジスタのソース及びドレインの他方が電気的に接続された第２のｎチャネル型トランジスタと、
   データとして高電源電位が与えられ、リセット信号として前記第２のｐチャネル型トランジスタのソース及びドレインの他方または前記第１のｎチャネル型トランジスタのソース及びドレインの一方に電気的に接続されたノードの電位が与えられたフリップフロップと、を有することを特徴とする半導体装置。
2. 請求項１において、
   前記コントローラは、記憶装置に記憶された前記コンフィギュレーションデータを読み出して前記再設定を行う機能を有することを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第２のトランジスタの半導体層は、前記プログラマブル回路が有する前記第１のトランジスタの半導体層と同じ層で構成されることを特徴とする半導体装置。
4. 請求項３において、
   前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体膜にチャネル形成領域を有するトランジスタであることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタ及び前記第２のｎチャネル型トランジスタは、シリコン半導体膜にチャネル形成領域を有するトランジスタであり、
   前記第１のトランジスタ及び前記第２のトランジスタは、前記第１のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタ及び前記第２のｎチャネル型トランジスタ上に設けられることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記プログラマブル回路は、前記コンフィギュレーションメモリを有するスイッチと、前記コンフィギュレーションメモリを有するロジック回路と、を有することを特徴とする半導体装置。