JP6677449B2

JP6677449B2 - 半導体装置の駆動方法

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Publication number: JP6677449B2
Application number: JP2015045474A
Authority: JP
Inventors: 佑樹岡本; 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2014-03-13
Filing date: 2015-03-09
Publication date: 2020-04-08
Anticipated expiration: 2035-03-09
Also published as: US20150263734A1; US9385720B2; JP2015188213A

Description

本明細書や図面等で開示する発明の一態様における技術分野は、物、方法、または、製造方法である。または、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）である。具体的には、半導体装置及びその駆動方法である。さらに具体的には、プログラマブルロジックデバイス及びその駆動方法である。

ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）は、製造時に全ての回路が固定されてしまう回路であるのに対し、プログラマブルロジックデバイス（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ：以下、本明細書において「ＰＬＤ」と呼ぶことがある。）は、出荷後にユーザが所望の回路構成を設定し、機能させることができるデバイスである。なお、本明細書において説明するＰＬＤは、論理規模が小さいＳＰＬＤ（ＳｉｍｐｌｅＰＬＤ）、論理規模が中程度のＣＰＬＤ（ＣｏｍｐｌｅｘＰＬＤ）、論理規模が大きいＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）を全て範疇に含むものとする。

一般的に、ＰＬＤは、アレイ状の複数のロジックエレメント（ＬｏｇｉｃＥｌｅｍｅｎｔ：以下、本明細書において「ＬＥ」と呼ぶことがある。）と、ＬＥ間の導通状態を制御する回路（スイッチ）と、を有する。ＬＥ各々の機能を変更することで、ＰＬＤの機能を変更することができる。また、ＬＥ間の導通状態を制御する回路によってＬＥ間の接続を変更することでも、ＰＬＤの機能を変更することができる。

ＬＥ間の導通状態を制御する回路は、コンフィギュレーションデータを格納することができるコンフィギュレーションメモリを搭載している。

ＰＬＤとして、複数の組のコンフィギュレーションデータを格納することができるコンフィギュレーションメモリを搭載し、ＰＬＤの動作中にコンフィギュレーションデータを別の組に切り替える、所謂マルチコンテキスト方式の機能を有するＰＬＤが知られている。マルチコンテキスト方式の機能を有するＰＬＤは、選択されたコンフィギュレーションデータに応じた動作を行なうが、当該動作の間に、非選択のコンフィギュレーションデータを書き換える、所謂、動的再構成が可能という特徴を有する。下記の特許文献１には、動的再構成が可能なＰＬＤが開示されている。

特開２０１３−２５１８９４号公報

特許文献１では、コンフィギュレーションメモリを少ないトランジスタ数で構成する不揮発性メモリにより形成し、コンフィギュレーションメモリの配置面積を削減したＰＬＤについて開示されているが、ＰＬＤの動作遅延を抑制したＰＬＤについては十分な開示がなされていない。

上述したような技術的背景のもと、本発明の一態様は、新規の半導体装置の駆動方法を提供することを課題とする。または、新規の半導体装置の駆動方法を可能とする、新規の半導体装置を提供することを課題とする。より具体的には、ＰＬＤにおける動作遅延を抑制する駆動方法の提供を課題とする。または、ＰＬＤにおける動作遅延の抑制を可能とする、新規のＰＬＤを提供することを課題とする。

また、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお、他の課題とは、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面などの記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および他の課題の少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、および他の課題について、全ての課題を解決する必要はない。

また、本発明の一態様の課題は、下記列挙する構成とは異なる構成（例えば、後述する実施の形態に記載された構成）で解決できる場合もある。従って、本発明は、下記列挙する構成を必ずしも含まなくてよい。

本発明の一態様は、動的再構成を行うことが可能な半導体装置の新規の駆動方法である。

具体的には、本発明の一態様は、動的再構成を行う期間において、ＬＥ間の導通状態を制御する回路に入力される信号（すなわち、ＬＥの出力信号）を強制的に低レベル（以下、ローレベル、Ｌｏｗ、”Ｌ”レベルという場合がある）とするとともに、書き換え対象となるコンフィギュレーションメモリに高レベル（以下、ハイレベル、Ｈｉｇｈ、”Ｈ”レベルという場合がある）の信号を書き込む期間を設ける。その後、強制的に”Ｌ”レベルとしていたＬＥの出力信号を解除し、書き換え対象となるコンフィギュレーションメモリに所望のデータを書き込んで、コンフィギュレーションを完了させる。

なお、本明細書において、ＬＥ間の導通状態を制御する回路の入力信号が”Ｌ”レベルのときに、書き換え対象となるコンフィギュレーションメモリに”Ｈ”レベルの信号を書き込むことを、「好条件のコンフィギュレーションを行う」と呼ぶことがある。

また、「好条件のコンフィギュレーション」と対をなすものとして、ＬＥ間の導通状態を制御する回路の入力信号が”Ｈ”レベルのときに、書き換え対象となるコンフィギュレーションメモリに”Ｈ”レベルの信号を書き込むことを、「悪条件のコンフィギュレーションを行う」と呼ぶことがある。

本発明の一態様に係る半導体装置の駆動方法は、第１のロジックエレメントと、第２のロジックエレメントと、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有する第１の回路と、を有し、前記第１の回路は、第２の回路と、第３の回路と、を有し、前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、前記第１のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第３のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、前記第１のトランジスタは、チャネル形成領域に酸化物半導体を含み、前記第３の回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の容量素子と、を有し、前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第６のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、前記第４のトランジスタは、チャネル形成領域に酸化物半導体を含み、前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御するコンフィギュレーションデータを格納することができる機能を有し、前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御するコンフィギュレーションデータを格納することができる機能を有する半導体装置の駆動方法である。そして、前記第２の回路に格納されているコンフィギュレーションデータに基づいて、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１の期間を有し、前記第１の期間において、前記第３の回路にコンフィギュレーションデータを書き込む第２の期間を有し、前記第２の期間において、前記第６のトランジスタを非導通状態とするとともに、前記第４のトランジスタを導通状態とする第３の期間を有し、前記第３の期間において、前記第５のトランジスタのソースまたはドレインの一方にＬの信号を入力するとともに、前記第１の配線を介して前記第４のトランジスタのソースまたはドレインの一方にＨの信号を入力し、前記第３の期間において、第１のロジックエレメントに入力されるクロック信号の供給を止めることを特徴とする。

また、本発明の一態様に係る半導体装置の駆動方法において、前記第１のロジックエレメントは、ルックアップテーブルと、レジスタと、ＡＮＤ回路と、を有し、前記ＡＮＤ回路は、第１の入力端子と、第２の入力端子と、を有し、前記レジスタは、前記ルックアップテーブルからの出力信号が入力され、前記第１の入力端子は、前記レジスタからの出力信号が入力され、前記第３の期間において、前記第２の入力端子にＬの信号を入力することを特徴とする。

また、本発明の一態様に係る半導体装置の駆動方法は、第１のロジックエレメントと、第２のロジックエレメントと、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有する第１の回路と、第４の回路と、を有し、前記第１の回路は、第２の回路と、第３の回路と、を有し、前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、前記第１のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第３のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、前記第１のトランジスタは、チャネル形成領域に酸化物半導体を含み、前記第３の回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の容量素子と、を有し、前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第６のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、前記第４のトランジスタは、チャネル形成領域に酸化物半導体を含み、前記第４の回路は、前記第２のロジックエレメントと電気的に接続され、前記第４の回路は、第７のトランジスタと、インバータと、を有し、前記第７のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの他方、前記第６のトランジスタのソースまたはドレインの他方、及び前記インバータの入力端子と電気的に接続され、前記第７のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、前記第７のトランジスタのゲートは、前記インバータの出力端子と電気的に接続され、前記インバータの入力端子は、前記第２のロジックエレメントと電気的に接続され、前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御するコンフィギュレーションデータを格納することができる機能を有し、前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御するコンフィギュレーションデータを格納することができる機能を有する半導体装置の駆動方法である。そして、前記第２の回路に格納されているコンフィギュレーションデータに基づいて、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１の期間を有し、前記第１の期間において、前記第３の回路にコンフィギュレーションデータを書き込む第２の期間を有し、前記第２の期間において、前記第６のトランジスタを非導通状態とするとともに、前記第４のトランジスタを導通状態とする第３の期間を有し、前記第３の期間において、前記第５のトランジスタのソースまたはドレインの一方にＬの信号を入力するとともに、前記第１の配線を介して前記第４のトランジスタのソースまたはドレインの一方にＨの信号を入力し、前記第３の期間において、前記第３のトランジスタを非導通状態とすることを特徴とする。

また、本発明の一態様は、動的再構成を行うことが可能なＰＬＤの新規の駆動方法の開発にあたって生まれた、新規のＰＬＤである。

具体的には、本発明の一態様に係る半導体装置は、第１のロジックエレメントと、第２のロジックエレメントと、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有する第１の回路と、第４の回路と、を有し、前記第４の回路は、前記第１の回路と電気的に接続されているとともに、前記第２のロジックエレメントと電気的に接続されていることを特徴とする。

さらに具体的には、本発明の一態様に係る半導体装置は、第１のロジックエレメントと、第２のロジックエレメントと、第１の回路と、第４の回路と、を有する。前記第１の回路は、前記第１のロジックエレメント及び前記第４の回路間の導通状態を制御する機能を有する。また、前記第１の回路は、第２の回路と、第３の回路と、を有する。前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、前記第１のトランジスタのソースまたはドレインの一方は、第１の配線と電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソースまたはドレインの一方は、前記第４の回路と電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第３のトランジスタのソースまたはドレインの他方は、前記第１のロジックエレメントと電気的に接続されている。前記第３の回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の容量素子と、を有し、前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、前記第５のトランジスタのソースまたはドレインの一方は、前記第４の回路と電気的に接続され、前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、前記第６のトランジスタのソースまたはドレインの他方は、前記第１のロジックエレメントと電気的に接続されている。前記第４の回路は、前記第２のロジックエレメントと電気的に接続されている。

また、本発明の一態様に係る半導体装置において、前記第４の回路は、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、インバータと、を有する。そして、前記第７のトランジスタのソースまたはドレインの一方は、第２の配線と電気的に接続され、前記第７のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方、前記第５のトランジスタのソースまたはドレインの一方、前記第８のトランジスタのソースまたはドレインの一方、前記第９のトランジスタのソースまたはドレインの一方、及び前記インバータの入力端子と電気的に接続され、前記第８のトランジスタのソースまたはドレインの他方は、第３の配線と電気的に接続され、前記第８のトランジスタのゲートは、前記インバータの出力端子と電気的に接続され、前記第９のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、前記第９のトランジスタのゲートは、第４の配線と電気的に接続されていることを特徴とする。

また、本発明の一態様に係る半導体装置において、前記第４の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を非接続とすることができる機能を有することを特徴とする。

また、本発明の一態様に係る半導体装置において、前記第１のトランジスタ及び前記第４のトランジスタは、酸化物半導体層を有することを特徴とする。

また、本発明の一態様に係る半導体装置において、前記第２の配線は、第１の電位を前記第７のトランジスタのソースまたはドレインの他方に供給する機能を有する。また、前記第３の配線は、前記第１の電位よりも高い第２の電位を前記第８のトランジスタのソースまたはドレインの他方に供給する機能を有する。また、前記第９のトランジスタがオフとなっている期間において、前記第７のトランジスタがオンとなる期間を有する。

なお、トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型のトランジスタでは、低い電位が与えられる電極がソースと呼ばれ、高い電位が与えられる電極がドレインと呼ばれる。また、ｐチャネル型のトランジスタでは、低い電位が与えられる電極がドレインと呼ばれ、高い電位が与えられる電極がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。したがって、本明細書中では、ソースとドレインは特に特定せず、第１の電極（または第１端子）、第２の電極（または第２端子）と記述することがある。例えば、第１の電極がソースである場合には、第２の電極はドレインを指し、逆に第１の電極がドレインである場合には、第２の電極はソースを指すものとする。

また、本明細書において、「ＡとＢとが接続されている」と記載する場合は、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）と、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）を共に含むものとする。また、「電気的に接続されている」とは、電流、電圧または電位が供給可能、または伝送可能な回路構成であると見なすこともできる。したがって、電流、電圧または電位が供給可能、または伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続されている回路構成も、その範疇に含む。

また、本明細書及び図面において、電位「ＶＤＤ」、電位「ＶＳＳ」と記載することがある。ＶＤＤは、基準電位よりも高い電位（高電位）を指し、ＶＳＳは、基準電位よりも低い電位（低電位）を指すものとする。なお、基準電位は、任意に設定できる。

本発明の一態様により、新規の半導体装置及びその駆動方法を提供することができる。

また、本発明の一態様により、動的再構成を行う際に、容量結合による電荷保持ノードの昇圧効果（ブースティング効果）を利用することにより、ＰＬＤにおける動作遅延を抑制することができる。

また、本発明の一態様により、好条件のコンフィギュレーションが行なわれたかどうかをモニターする必要が無いという効果を奏する。

また、本発明の一態様により、ＰＬＤにおける動作遅延の抑制を可能とする、新規のＰＬＤを提供することができる。

半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の駆動方法に係る一例のタイミングチャート。半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の駆動方法に係る一例のタイミングチャート。半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。電子機器の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の構成の一例を示す図。半導体装置の駆動方法に係る一例のタイミングチャート。

本発明の一態様に係る実施の形態及び実施例について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の一態様において、同じ物を指し示す符号は異なる図面間において共通とする。

また、以下に説明する実施の形態及び実施例それぞれにおいて、特に断りがない限り、本明細書に記載されている他の実施形態及び実施例と適宜組み合わせて実施することが可能である。

（実施の形態１）
本発明の一態様に係る半導体装置及びその駆動方法について、図１乃至図４を用いて説明する。

図１に本発明の一態様における半導体装置の回路構成を示す。

図１に示すＰＬＤは、ｎ個（ｎ：２以上の整数）のロジックエレメントＬＥ（ロジックエレメントＬＥ２１乃至ロジックエレメントＬＥ２ｎ）、ｎ^２個の回路ＳＷ（回路ＳＷ２１−２１乃至回路ＳＷ２ｎ−２ｎ）、ビットドライバＢＤ、ワードドライバＷＤを有する。

ロジックエレメントＬＥは、内部にコンフィギュレーションメモリを有し、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに基づき、入力信号に対して特定の出力信号を出力する機能を有する。

回路ＳＷは、ロジックエレメントＬＥ間の導通状態を制御する機能を有する。回路ＳＷは、有している機能の性質上、「スイッチ」と表現することもできる。また、図１においては、ｎ個のロジックエレメントＬＥに対し、ｎ^２個の回路ＳＷを有する構成としているが、本発明はこれに限定されない。すなわち、１個のロジックエレメントＬＥそれぞれが自己を含めたｎ個のロジックエレメントＬＥ全てと導通させる構成にする必要がないのであれば、ｎ^２個未満の回路ＳＷを有する構成とすることもできる。例えば、１個のロジックエレメントＬＥそれぞれがｍ個（ｍ：１以上かつｎ未満の整数）の回路ＳＷと導通させることができればよいのであれば、ｍ×ｎ個の回路ＳＷを有する構成とすることができる。

ビットドライバＢＤ、ワードドライバＷＤは、ロジックエレメントＬＥ及び回路ＳＷのコンフィギュレーションを制御する機能を有し、信号線ＷＬにより選択されたコンフィギュレーションメモリに、信号線ＢＬ２１乃至信号線ＢＬ２ｎの電位に応じたコンフィギュレーションデータを格納することができる。

図１に示す構成においては、回路ＳＷは、２種類の信号線ＷＬの一方により選択されたコンフィギュレーションメモリに、信号線ＢＬの電位に応じたコンフィギュレーションデータを書き込むことにより、コンフィギュレーションを行なうことができる。例えば、回路ＳＷ２１−２２は、２種類の信号線ＷＬ（ＷＬ２２［０］、ＷＬ２２［１］）により選択されたコンフィギュレーションメモリに、信号線ＢＬ２１の電位に応じたコンフィギュレーションデータを書き込むことにより、コンフィギュレーションを行なうことができる。

図２に回路ＳＷ２１−２２の回路構成を示す。なお、ここでは図１における回路ＳＷ２１−２２を代表例として説明するが、他の回路ＳＷも同様に説明することができる。

回路ＳＷ２１−２２は、回路ＳＷ２１−２２ａ及び回路ＳＷ２１−２２ｂを有し、ロジックエレメントＬＥ２１及びロジックエレメントＬＥ２２間の導通状態を制御する機能（換言すれば、ロジックエレメントＬＥ２１及びロジックエレメントＬＥ２２間の導通または非導通を選択する機能）を有する。

回路ＳＷ２１−２２ａ（回路ＳＷ２１−２２ｂ）は、トランジスタＭ２１ａ（トランジスタＭ２１ｂ）、トランジスタＭ２２ａ（トランジスタＭ２２ｂ）、トランジスタＭ２３ａ（トランジスタＭ２３ｂ）、及び容量素子Ｃ２１（容量素子Ｃ２２）を有する。回路ＳＷ２１−２２ａ（回路ＳＷ２１−２２ｂ）は、信号線ＷＬ２２［０］（信号線ＷＬ２２［１］）によりトランジスタＭ２１ａ（トランジスタＭ２１ｂ）が導通状態となるとき、容量素子Ｃ２１（容量素子Ｃ２２）に信号線ＢＬ２１に対応するコンフィギュレーションデータを書き込む。そして、ノードＳＮ２１（ノードＳＮ２２）に格納されたコンフィギュレーションデータに応じて、トランジスタＭ２２ａ（トランジスタＭ２２ｂ）の導通、非導通が制御される。また、信号ＣＯＮＴＥＸＴ［０］（信号ＣＯＮＴＥＸＴ［１］）により、トランジスタＭ２３ａ（トランジスタＭ２３ｂ）の導通、非導通を制御することで、回路ＳＷ２１−２２ａ（回路ＳＷ２１−２２ｂ）は、ロジックエレメントＬＥ２１及びロジックエレメントＬＥ２２間の導通状態を制御することができる。また、トランジスタＭ２２ａ（トランジスタＭ２２ｂ）のソースまたはドレインの一方は、ノードＮＤ２１Ｏの電位を与える配線を介してロジックエレメントＬＥ２１と電気的に接続され、トランジスタＭ２３ａ（トランジスタＭ２３ｂ）のソースまたはドレインの一方はノードＮＤ２２Ｉの電位を与える配線を介してロジックエレメントＬＥ２２と電気的に接続されている。

なお、回路ＳＷは、ノードＳＮ２１及びノードＳＮ２２の電位を保持することで、コンフィギュレーションメモリとして振る舞うことができる。このため、トランジスタＭ２１ａ及びトランジスタＭ２１ｂとして、オフ電流が極めて小さいトランジスタを用いるのが好ましい。具体的には、チャネル形成領域に酸化物半導体を有するトランジスタを用いることが好ましい。

図３にロジックエレメントＬＥ２１の回路構成を示す。なお、ここでは図１におけるロジックエレメントＬＥ２１を代表例として説明するが、他のロジックエレメントＬＥも同様に説明することができる。

ロジックエレメントＬＥ２１は、ルックアップテーブル２０１（以下、本明細書において「ＬＵＴ」と呼ぶことがある。）、記憶装置２０２、レジスタ２０３（以下、本明細書において「ＲＥＧＩＳＴＥＲ」と呼ぶことがある。）、ＡＮＤ回路２０４（論理積回路）を有する。

ルックアップテーブル２０１は、記憶装置２０２に設定された真理値表に基づき、配線を介して入力される４つの信号（ｄａｔａＡ、ｄａｔａＢ、ｄａｔａＣ、ｄａｔａＤ）に応じた特定の値を出力する機能を有する。なお、ルックアップテーブル２０１が４つの信号に応じた特定の出力値を出力する機能を有するとしてここでは説明したが、必ずしもこの構成には限定されない。すなわち、ルックアップテーブル２０１に入力される信号の数は４個のみに限定されるものではなく、ｋ個（ｋ：１以上の整数）でもよい。また、真理値表は、信号ＣＯＮＴＥＸＴ［０］または信号ＣＯＮＴＥＸＴ［１］を記憶装置２０２に入力することにより、自由に設定することができる。

レジスタ２０３は、ルックアップテーブル２０１からの出力値を保持する機能を有する。また、レジスタ２０３で保持する値は、クロック信号ＣＬＫ２に同期して変化する。ＡＮＤ回路２０４は、レジスタ２０３の出力と、配線を介して入力される信号ＳＷＩＴＣＨとの論理積を出力する機能を有する。すなわち、信号ＳＷＩＴＣＨが”Ｌ”レベルであるとき、ＡＮＤ回路２０４の出力は、レジスタ２０３の出力に依存せず、”Ｌ”レベルの電位となる。また、信号ＳＷＩＴＣＨが”Ｈ”レベルであるとき、ＡＮＤ回路２０４の出力は、レジスタ２０３の出力値がそのまま出力される。このように、信号ＳＷＩＴＣＨを”Ｌ”レベルとすることにより、ロジックエレメントＬＥ２１の出力を強制的に”Ｌ”レベルとすることができる。

回路ＳＷ２１−２２は、ロジックエレメントＬＥ２１及びロジックエレメントＬＥ２２間の導通状態を制御する機能を有する。そして、回路ＳＷ２１−２２は、ロジックエレメントＬＥ２１からの入力された信号を受けるとともに、ロジックエレメントＬＥ２２に信号を出力する機能を有する。また、回路ＳＷ２１−２２は、配線を介して信号ＣＯＮＴＥＸＴ［０］及び信号ＣＯＮＴＥＸＴ［１］が入力される構成を有しており、信号ＣＯＮＴＥＸＴ［０］及び信号ＣＯＮＴＥＸＴ［１］を制御することにより、第一のコンフィギュレーションデータセットに基づく回路構成（回路ＳＷ２１−２２ａ）と、第二のコンフィギュレーションデータセットに基づく回路構成（回路ＳＷ２１−２２ｂ）とを瞬時に変更することができる。

図４に図１乃至図３に示す回路のタイミングチャートを示す。

なお、図４に示すタイミングチャートは、図２における回路ＳＷ２１−２２ａに第一のコンフィギュレーションデータセットのコンフィギュレーションを行い、その後第一のコンフィギュレーションデータセットに基づく回路構成により、半導体装置（チップ）が動作している最中に、図２における回路ＳＷ２１−２２ｂに第二のコンフィギュレーションデータセットの動的再構成を行なう場合を想定したものである。しかしながら、回路ＳＷ２１−２２ａと回路ＳＷ２１−２２ｂは同一の構成を有しているので、逆の場合も同様に動作させることができる。

図４において、時刻Ｔ０から時刻Ｔ３の間に、第一のコンフィギュレーションデータセットに対して初期のコンフィギュレーションを行なう。まず、時刻Ｔ０から時刻Ｔ１の間、すなわち回路ＳＷ２１−２２への入力信号に相当するノードＮＤ２１Ｏの電位（ロジックエレメントＬＥ２１と、トランジスタＭ２２ａ（Ｍ２２ｂ）のソースまたはドレインの一方とを電気的に接続する配線の電位）が”Ｌ”レベルの間に、信号線ＷＬ２１［０］に”Ｈ”レベルの信号を与え、信号線ＢＬ２１に”Ｈ”レベルの信号を与えることで、回路ＳＷ２１−２１ａに対して好条件のコンフィギュレーションが行われる。次に、時刻Ｔ１から時刻Ｔ２の間、すなわち、ノードＮＤ２１Ｏの電位が”Ｌ”レベルの間に、信号線ＷＬ２２［０］に”Ｈ”レベルの信号を与え、信号線ＢＬ２１に”Ｈ”レベルの信号を与えることで、容量素子Ｃ２１に”Ｈ”レベルに相当するコンフィギュレーションデータを書き込む。その後、信号線ＷＬ２２［０］に”Ｌ”レベルの信号を、信号線ＢＬ２１に”Ｌ”レベルの信号を与え、トランジスタＭ２１ａを非導通とすることで、ノードＳＮ２１のコンフィギュレーションデータを格納する。従って、回路ＳＷ２１−２２ａに対して好条件のコンフィギュレーションが行われる。最後に、時刻Ｔ２から時刻Ｔ３の間で、残りのコンフィギュレーションメモリに、所望のコンフィギュレーションデータを書き込む。

時刻Ｔ３にて、信号ＣＯＮＴＥＸＴ［０］を”Ｈ”レベルにすることで、トランジスタＭ２３ａは導通する。時刻Ｔ４にて、ノードＮＤ２１Ｏが”Ｌ”レベルの電位から”Ｈ”レベルの電位に変化すると、トランジスタＭ２２ａのゲート容量を介した容量結合により、ノードＳＮ２１の電位は昇圧される。従って、ノードＮＤ２２Ｉの電位は速やかに”Ｈ”レベルとなる。すなわち、回路ＳＷ２１−２２を介した、ロジックエレメントＬＥ２１及びロジックエレメントＬＥ２２間の信号伝達速度は向上する。

次に、時刻Ｔ５から時刻Ｔ９の間に、第二のコンフィギュレーションデータセットの動的再構成を行なう。まず、時刻Ｔ５にて、レジスタ２０３に入力されるクロック信号ＣＬＫ２の供給を止める。その後、ＡＮＤ回路２０４に入力される信号ＳＷＩＴＣＨを”Ｌ”レベルとすることにより、ロジックエレメントＬＥ２１の出力（ノードＮＤ２１Ｉの電位）を強制的に”Ｌ”レベルとする。次に、信号線ＷＬ２２［１］を”Ｈ”レベルとして、信号線ＢＬ２１を介してノードＳＮ２２に”Ｈ”レベルの信号を書き込む。時刻Ｔ５から時刻Ｔ６の間において、このような駆動方法を用いることで、回路ＳＷ２１−２２ｂに好条件のコンフィギュレーションを行うことができる。なお、回路ＳＷに対して好条件のコンフィギュレーションを行うタイミングは、回路ＳＷ２１−２２ｂだけでなく、第二のコンフィギュレーションデータセットに対応する全ての回路ＳＷ（すなわち、回路ＳＷ２１−２１ｂ乃至回路ＳＷ２ｎ−２ｎｂの全部でｎ^２個ある回路ＳＷ）に対して同時に行っている。このため、第二のコンフィギュレーションデータセットに対応する全ての回路ＳＷに対して正しいコンフィギュレーションデータを書き込む期間（時刻Ｔ６から時刻Ｔ９の間）に比較して、極めて短い時間で好条件のコンフィギュレーションを行うことができる。

ここで、時刻Ｔ５から時刻Ｔ６の期間において、ノードＮＤ２１Ｏの電位を強制的に”Ｌ”レベルとすることで、回路ＳＷ２１−２２の出力先であるロジックエレメントＬＥ２２のデータが変わってしまうことが懸念されるようにみえるが、本実施の形態では、レジスタ２０３に入力されるクロック信号ＣＬＫ２の供給を止めることにより、時刻Ｔ５から時刻Ｔ６の期間中、ロジックエレメントＬＥ２２のデータが変わらないようにしている。このため、データの変動により、ロジックエレメントＬＥ２２が意図しない論理演算を行うこと（ロジックエレメントＬＥ２２の誤動作）を防止できる。

次に、時刻Ｔ６から時刻Ｔ９の間に、第二のコンフィギュレーションデータセットに対応する全ての回路ＳＷに対して、正しいコンフィギュレーションデータを書き込む。まず、時刻Ｔ６から時刻Ｔ７の期間中においては、信号線ＷＬ２１［１］に”Ｈ”レベルの信号を与え、信号線ＢＬ２１乃至信号線ＢＬ２ｎを介して回路ＳＷ２１−２１ｂ乃至回路ＳＷ２ｎ−２１ｂのコンフィギュレーションメモリに正しいコンフィギュレーションデータを書き込む。例えば、図４においては、回路ＳＷ２１−２１ｂのコンフィギュレーションメモリに”Ｈ”レベルの信号が、回路ＳＷ２２−２１ｂのコンフィギュレーションメモリに”Ｌ”レベルの信号が格納される。

時刻Ｔ７から時刻Ｔ８の期間中においては、信号線ＷＬ２２［１］に”Ｈ”レベルの信号を与え、信号線ＢＬ２１乃至信号線ＢＬ２ｎを介して回路ＳＷ２１−２２ｂ乃至回路ＳＷ２ｎ−２２ｂのコンフィギュレーションメモリに正しいコンフィギュレーションデータを書き込む。例えば、図４においては、回路ＳＷ２１−２２ｂのコンフィギュレーションメモリに”Ｈ”レベルの信号が、回路ＳＷ２２−２２ｂのコンフィギュレーションメモリに”Ｌ”レベルの信号が格納される。

ここで回路ＳＷ２１−２２ｂに着目すると、時刻Ｔ７から時刻Ｔ８の間、すなわち、ノードＮＤ２１Ｏの電位が”Ｈ”レベルのときに、信号線ＷＬ２２［１］に”Ｈ”レベルの信号が、信号線ＢＬ２１に”Ｈ”レベルの信号が与えられている。すなわち、悪条件のコンフィギュレーションが行われている。しかしながら、本実施の形態においては、時刻Ｔ５から時刻Ｔ６の間に、好条件のコンフィギュレーションを行ない、ノードＳＮ２２の電位は、ＶＤＤとなっている。そして、時刻Ｔ６から時刻Ｔ７の間で、ノードＮＤ２１Ｏの電位が”Ｌ”レベルから”Ｈ”レベルに切り替わる際に、トランジスタＭ２２ｂのゲート容量を介した容量結合により、ノードＳＮ２２の電位が例えば２ＶＤＤ程度まで昇圧されている。すなわち、時刻Ｔ７から時刻Ｔ８の間において、トランジスタＭ２１ｂは、信号線ＷＬ２２［１］を介してゲートに”Ｈ”レベルの信号が、信号線ＢＬ２１を介してソースに”Ｈ”レベルの信号が与えられている。したがって、ゲート−ソース間電圧が０Ｖとなり、トランジスタＭ２１ｂは非導通となり、ノードＳＮ２１の電位は昇圧された電位（例えば２ＶＤＤ程度の電位）を維持することができる。この結果、回路ＳＷ２１−２２ｂを介した信号伝達速度は向上した状態を維持し、回路ＳＷ２１−２２ｂの動作遅延を抑制することができる。

時刻Ｔ８から時刻Ｔ９の期間においては、時刻Ｔ６から時刻Ｔ７の期間、及び時刻Ｔ７から時刻Ｔ８の期間と同様にして、残りのコンフィギュレーションメモリに所望のコンフィギュレーションデータを書き込む。

次に、時刻Ｔ１０から時刻Ｔ１１の間に、選択するコンフィギュレーションデータセットを入れ替える。すなわち、時刻Ｔ１０において、信号ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとし、信号ＣＯＮＴＥＸＴ［１］を”Ｈ”レベルとすることにより、第二のコンフィギュレーションデータセットが選択される。

時刻Ｔ１２に、ノードＮＤ２１Ｏを”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化させる。このとき、トランジスタＭ２２ｂのゲート容量を介した容量結合により、ノードＳＮ２２の電位はＶＤＤまで降圧されるが、トランジスタＭ２２ｂのゲート・ソース間電圧はＶＤＤであるため、ノードＮＤ２２Ｉの電位は速やかに”Ｌ”レベルとなる。

時刻Ｔ１３に、ノードＮＤ２１Ｏを”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させる。このとき、トランジスタＭ２２ｂのゲート容量を介した容量結合により、ノードＳＮ２２の電位は昇圧される。従って、ノードＮＤ２２Ｉの電位は速やかに”Ｈ”レベルとなる。すなわち、回路ＳＷ２１−２２ｂを介したノードＮＤ２１ＯとノードＮＤ２２Ｉ間の信号伝達速度は向上する。

以上説明したように、本実施の形態で説明した半導体装置の駆動方法は、第１のコンフィギュレーションメモリに保持されたコンフィギュレーションデータに基づく回路構成により半導体装置（チップ）が動作している最中に、第２のコンフィギュレーションメモリの動的再構成を行なう場合において、第２のコンフィギュレーションメモリに正しいコンフィギュレーションデータを書き込む期間とは別に、全ての第２のコンフィギュレーションメモリに好条件のコンフィギュレーションを行う期間（好条件のコンフィギュレーションデータを書き込む期間）を設けている点に特徴を有する。このような駆動方法を採用することにより、正しいコンフィギュレーションデータを書き込む条件に依らず、回路ＳＷの動作速度の遅延を抑制できる。

（実施の形態２）
本発明の一態様に係る半導体装置及びその駆動方法について、図２、図３、図５乃至図７を用いて説明する。

本実施の形態で説明する半導体装置の駆動方法は、好条件のコンフィギュレーションを行う期間を設けるという点において実施の形態１で説明した駆動方法と共通しているが、好条件のコンフィギュレーションを行う際に考慮しなければならないロジックエレメントＬＥのデータの変動による誤動作を防止する方法に関して相違しているので、特にこの点について詳細に説明する。

図５に、本発明の一態様におけるＰＬＤの回路構成を示す。

図５に示す回路は、図１に示す回路と比較して、回路ＳＴ２１乃至回路ＳＴ２ｎ（ｎ：２以上の整数）を有している点で相違するが、その他の構成は図１に示す回路と共通の回路を有しているので、共通部分については説明を省略する。

回路ＳＴ２ｎは、回路ＳＷ２１−２ｎ乃至回路ＳＷ２ｎ−２ｎと、ロジックエレメントＬＥ２ｎとの間に設けられている。すなわち、回路ＳＴ２ｎは、回路ＳＷ２１−２ｎ乃至回路ＳＷ２ｎ−２ｎと電気的に接続されているとともに、ロジックエレメントＬＥ２ｎと電気的に接続されている。また、回路ＳＴ２ｎは、回路ＳＷ２１−２ｎ乃至回路ＳＷ２ｎ−２ｎから出力された信号が入力され、ロジックエレメントＬＥ２ｎに信号を出力することができる機能を有する。また、回路ＳＴ２ｎは、回路ＳＷ２１−２ｎ乃至回路ＳＷ２ｎ−２ｎから出力された信号（データ）を保持することができる機能を有する。

図６に、本発明の一態様における回路ＳＴ２２の具体的な回路構成の一例を示す。

回路ＳＴ２２は、トランジスタＭ２４と、インバータ２１と、を有する。そして、トランジスタＭ２４のソースまたはドレインの一方は、回路ＳＷ２１−２２、及びインバータ２１の入力端子と電気的に接続され、トランジスタＭ２４のソースまたはドレインの他方は、配線と電気的に接続され、トランジスタＭ２４のゲートは、インバータ２１の出力端子と電気的に接続され、インバータ２１の入力端子は、ロジックエレメントＬＥ２２と電気的に接続されている。また、トランジスタＭ２４のソースまたはドレインの他方と電気的に接続されている配線には、基準電位よりも高い電位（高電位、またはＶＤＤ）が与えられている。なお、ノードＮＤ２２Ｉには、回路ＳＷ２２−２２乃至回路ＳＷ２ｎ−２２も接続しているが、図６では省略している。

図７に図２、図３、図５、図６に示す回路のタイミングチャートを示す。

なお、図７に示すタイミングチャートは、実施の形態１と同様に、図２における回路ＳＷ２１−２２ａに第一のコンフィギュレーションデータセットのコンフィギュレーションを行い、その後第一のコンフィギュレーションデータセットに基づく回路構成により、半導体装置（チップ）が動作している最中に、図２における回路ＳＷ２１−２２ｂに第二のコンフィギュレーションデータセットの動的再構成を行なう場合を想定したものである。

図７に示すタイミングチャート、実施の形態１で説明した図４に示すタイミングチャートと比較すると、時刻Ｔ５から時刻Ｔ６の期間中の動作が相違しているが、その他の期間においては同様であるため、ここでは時刻Ｔ５から時刻Ｔ６の期間中の動作についてのみ説明し、その他の期間の動作については、実施の形態１における説明を援用する。

時刻Ｔ５から時刻Ｔ６の期間は、全ての回路ＳＷに対して好条件のコンフィギュレーションを行う期間に相当する。まず、時刻Ｔ５にて、信号ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとして、トランジスタＭ２３ａを非導通状態（オフ状態）とする。その後、図３に示すＡＮＤ回路２０４に入力される信号ＳＷＩＴＣＨを”Ｌ”レベルとすることにより、ロジックエレメントＬＥ２１の出力（ノードＮＤ２１Ｉの電位）を強制的に”Ｌ”レベルとする。次に、信号線ＷＬ２２［１］を”Ｈ”レベルとして、信号線ＢＬ２１を介してノードＳＮ２２に”Ｈ”レベルの信号を書き込む。

本実施の形態においては、回路ＳＷ２１−２２ａの出力先にＳＴ２２を有しているため、トランジスタＭ２３ａを非導通状態（オフ状態）としても、回路ＳＷ２１−２２ａの出力データを保持することができる。したがって、ノードＮＤ２１Ｏの電位が強制的に”Ｌ”レベルとなっている期間を有する時刻Ｔ５から時刻Ｔ６の期間中においても、ロジックエレメントＬＥ２２が意図しない論理演算を行うこと（ロジックエレメントＬＥ２２の誤動作）を防止できる。

次に、時刻Ｔ６にて、信号ＣＯＮＴＥＸＴ［０］を”Ｈ”レベルとした後、全ての回路ＳＴに対して、正しいコンフィギュレーションデータを書き込んでいく。時刻Ｔ６以降の動作については、実施の形態１での説明を援用する。

以上説明したように、本実施の形態で説明した半導体装置の駆動方法は、好条件のコンフィギュレーションを行う期間において、信号ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとするとともに、回路ＳＷ２１−２２の出力先とロジックエレメントＬＥ２２との間に回路ＳＴ２２を設けているため、ロジックエレメントＬＥ２２が意図しない論理演算を行うこと（ロジックエレメントＬＥ２２の誤動作）を防止できる。

（実施の形態３）
本発明の一態様に係る半導体装置及びその駆動方法について、図１３乃至図１６を用いて説明する。

図１３に、本発明の一態様における半導体装置の回路構成を示す。

図１３に示すＰＬＤは、ｎ個（ｎ：２以上の整数）のロジックエレメントＬＥ（ロジックエレメントＬＥ３１乃至ロジックエレメントＬＥ３ｎ）、ｎ^２個の回路ＳＷ（回路ＳＷ３１−３１乃至回路ＳＷ３ｎ−３ｎ）、ビットドライバＢＤ、ワードドライバＷＤ、及びｎ個の回路ＳＴ（回路ＳＴ３１乃至回路ＳＴ３ｎ）を有する。

回路ＳＷは、ロジックエレメントＬＥ間の導通状態を制御する機能を有する。回路ＳＷは、有している機能の性質上、「スイッチ」と表現することもできる。また、図１３においては、ｎ個のロジックエレメントＬＥに対し、ｎ^２個の回路ＳＷを有する構成としているが、本発明はこれに限定されない。すなわち、１個のロジックエレメントＬＥそれぞれが自己を含めたｎ個のロジックエレメントＬＥ全てと導通させる構成にする必要がないのであれば、ｎ^２個未満の回路ＳＷを有する構成とすることもできる。例えば、１個のロジックエレメントＬＥそれぞれがｍ個（ｍ：１以上かつｎ未満の整数）の回路ＳＷと導通させることができればよいのであれば、ｍ×ｎ個の回路ＳＷを有する構成とすることができる。

ビットドライバＢＤ、ワードドライバＷＤは、ロジックエレメントＬＥ及び回路ＳＷのコンフィギュレーションを制御する機能を有し、信号線ＷＬにより選択されたコンフィギュレーションメモリに、信号線ＢＬ３１乃至信号線ＢＬ３ｎの電位に応じたコンフィギュレーションデータを格納することができる。

回路ＳＴは、ノードＮＤ３１Ｉ乃至ノードＮＤ３ｎＩの電位を強制的に”Ｌ”レベルとすることができる機能を有する。すなわち、回路ＳＴは、２つのロジックエレメント間の導通状態を非接続とすることができる機能を有する。回路ＳＴは、このような機能を有している性質上、「リセット回路」と表現することもできる。

図１３に示す構成においては、回路ＳＷは、２種類の信号線ＷＬの一方により選択されたコンフィギュレーションメモリに、信号線ＢＬの電位に応じたコンフィギュレーションデータを書き込むことにより、コンフィギュレーションを行なうことができる。例えば、回路ＳＷ３１−３２は、２種類の信号線ＷＬ（ＷＬ３２［０］、ＷＬ３２［１］）により選択されたコンフィギュレーションメモリに、信号線ＢＬ３１の電位に応じたコンフィギュレーションデータを書き込むことにより、コンフィギュレーションを行なうことができる。

図１４に回路ＳＷ３１−３２の回路構成を示す。なお、ここでは図１３における回路ＳＷ３１−３２を代表例として説明するが、他の回路ＳＷも同様に説明することができる。

回路ＳＷ３１−３２は、回路ＳＷ３１−３２ａ及び回路ＳＷ３１−３２ｂを有し、ロジックエレメントＬＥ３１及び回路ＳＴ３２間の導通状態を制御する機能（換言すれば、ロジックエレメントＬＥ３１及び回路ＳＴ３２間の導通または非導通を選択する機能）を有する。

回路ＳＷ３１−３２ａ（回路ＳＷ３１−３２ｂ）はトランジスタＭ３１ａ（トランジスタＭ３１ｂ）、トランジスタＭ３２ａ（トランジスタＭ３２ｂ）、トランジスタＭ３３ａ（トランジスタＭ３３ｂ）、及び容量素子Ｃ３１（容量素子Ｃ３２）を有する。回路ＳＷ３１−３２ａ（回路ＳＷ３１−３２ｂ）は、信号線ＷＬ３２［０］（ＷＬ３２［１］）によりトランジスタＭ３１ａ（トランジスタＭ３１ｂ）が導通状態となるとき、容量素子Ｃ３１（容量素子Ｃ３２）に信号線ＢＬ３１に対応するコンフィギュレーションデータを書き込む。そして、ノードＳＮ３１（ノードＳＮ３２）に格納されたコンフィギュレーションデータに応じて、トランジスタＭ３２ａ（トランジスタＭ３２ｂ）の導通、非導通が制御される。また、トランジスタＭ３２ａ（トランジスタＭ３２ｂ）のソースまたはドレインの一方は、ノードＮＤ３２Ｉ（配線）を介して回路ＳＴ３２と電気的に接続され、回路ＳＴ３２は、ロジックエレメントＬＥ３２と電気的に接続され、トランジスタＭ３２ａ（トランジスタＭ３２ｂ）のソースまたはドレインの他方は、トランジスタＭ３３ａ（トランジスタＭ３３ｂ）のソースまたはドレインの一方と電気的に接続され、トランジスタＭ３３ａ（トランジスタＭ３３ｂ）のソースまたはドレインの他方は、ノードＮＤ３１Ｏ（配線）を介してロジックエレメントＬＥ３１と電気的に接続されている。また、配線を介してゲートに与えられる信号ＣＯＮＴＥＸＴ［０］（信号ＣＯＮＴＥＸＴ［１］）によってトランジスタＭ３３ａ（トランジスタＭ３３ｂ）の導通、非導通を制御することで、回路ＳＷ３１−３２ａ（回路ＳＷ３１−３２ｂ）は、ロジックエレメントＬＥ３１及び回路ＳＴ３２間の導通状態を制御することができる。

なお、回路ＳＷは、ノードＳＮ３１及びノードＳＮ３２の電位を保持することで、コンフィギュレーションメモリとして振る舞うことができる。このため、トランジスタＭ３１ａ及びトランジスタＭ３１ｂとして、オフ電流が極めて小さいトランジスタを用いるのが好ましい。具体的には、チャネル形成領域に酸化物半導体を有するトランジスタを用いることが好ましい。

図１５に回路ＳＴ３２の回路構成を示す。なお、ここでは図１３における回路ＳＴ３２を代表例として説明するが、他の回路ＳＴも同様に説明することができる。

回路ＳＴ３２は、トランジスタＭ３４、トランジスタＭ３５、トランジスタＭ３６、及びインバータＩＮＶ３１を有する。また、回路ＳＴ３２は、ノードＮＤ３２Ｉの電位を”Ｈ”レベルで安定させる、または”Ｌ”レベルにリセットする機能を有する。ここで、ノードＮＤ３２Ｉの電位が”Ｈ”レベルの場合、インバータＩＮＶ３１及びトランジスタＭ３５を介して、ノードＮＤ３２Ｉには”Ｈ”レベルの電位に相当するＶＤＤが供給されるため、”Ｈ”レベルの電位を保持（安定）させることができる。また、ノードＮＤ３２Ｉの電位を強制的に”Ｌ”レベルとしたいときは、信号線ＲＥＳＥＴ３に”Ｈ”レベルの電位を与えてトランジスタＭ３４を導通させることで、ノードＮＤ３２Ｉの電位を強制的に”Ｌ”レベルとさせることができる。また、信号線ＬＥｋｅｅｐに”Ｌ”レベルの電位を与えてトランジスタＭ３６を非導通とさせることで、ロジックエレメントＬＥ３２内部のデータが変化することを抑制できる。

図１６に図１３乃至図１５に示す回路のタイミングチャートを示す。

なお、図１６に示すタイミングチャートは、図１４における回路ＳＷ３１−３２ａに第一のコンフィギュレーションデータセットのコンフィギュレーションを行い、その後第一のコンフィギュレーションデータセットに基づく回路構成により、半導体装置（チップ）が動作している（アクティブとなっている）最中に、図１４における回路ＳＷ３１−３２ｂに第二のコンフィギュレーションデータセットの動的再構成を行なう場合を想定したものである。しかしながら、回路ＳＷ３１−３２ａと回路ＳＷ３１−３２ｂは同一の構成を有しているので、逆の場合も同様に動作させることができる。

図１６において、時刻Ｔ０から時刻Ｔ３の間に、第一のコンフィギュレーションデータセットに対して初期のコンフィギュレーションを行なう。まず、時刻Ｔ０から時刻Ｔ１の間、すなわち回路ＳＷ３１−３２の出力信号に相当するノードＮＤ３２Ｉの電位（トランジスタＭ３２ａ（Ｍ３２ｂ）のソースまたはドレインの一方と、回路ＳＴ３２とを電気的に接続する配線の電位）が”Ｌ”レベルの間に、信号線ＷＬ３１［０］に”Ｈ”レベルの信号を与え、信号線ＢＬ３１に”Ｈ”レベルの信号を与えることで、回路ＳＷ３１−３１ａに対して好条件のコンフィギュレーションが行われる。次に、時刻Ｔ１から時刻Ｔ２の間、すなわち、ノードＮＤ３２Ｉの電位が”Ｌ”レベルの間に、信号線ＷＬ３２［０］に”Ｈ”レベルの信号を与え、信号線ＢＬ３１に”Ｈ”レベルの信号を与えることで、容量素子Ｃ３１に”Ｈ”レベルに相当するコンフィギュレーションデータを書き込む。その後、信号線ＷＬ３２［０］に”Ｌ”レベルの信号を、信号線ＢＬ３１に”Ｌ”レベルの信号を与え、トランジスタＭ３１ａを非導通とすることで、ノードＳＮ３１のコンフィギュレーションデータを格納する。従って、回路ＳＷ３１−３２ａに対して好条件のコンフィギュレーションが行われる。最後に、時刻Ｔ２から時刻Ｔ３の間で、残りのコンフィギュレーションメモリに、所望のコンフィギュレーションデータを書き込む。

時刻Ｔ３にて、信号ＣＯＮＴＥＸＴ［０］の電位を”Ｈ”レベルにすることで、トランジスタＭ３３ａは導通する。時刻Ｔ４にて、ノードＮＤ３１Ｏが”Ｌ”レベルの電位から”Ｈ”レベルの電位に変化すると、トランジスタＭ３２ａのゲート容量を介した容量結合により、ノードＳＮ３１の電位は昇圧される。従って、ノードＮＤ３２Ｉの電位は速やかに”Ｈ”レベルとなる。すなわち、回路ＳＷ３１−３２を介した、ロジックエレメントＬＥ３１及びロジックエレメントＬＥ３２間の信号伝達速度は向上する。

次に、時刻Ｔ５から時刻Ｔ９の間に、第二のコンフィギュレーションデータセットの動的再構成を行なう。まず、時刻Ｔ５から時刻Ｔ６の間に、信号ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとする。また、信号線ＬＥｋｅｅｐの電位を”Ｌ”レベル、信号線ＲＥＳＥＴ３の電位を”Ｈ”レベルとすることで、ノードＮＤ３２Ｉの電位を強制的に”Ｌ”レベルとすることができる。次に、信号線ＷＬ３２［１］を”Ｈ”レベルとして、信号線ＢＬ３１を介してノードＳＮ３２に”Ｈ”レベルの信号を書き込む。このような駆動方法を用いることで、回路ＳＷ３１−３２ｂに好条件のコンフィギュレーションを行うことができる。なお、回路ＳＷに対して好条件のコンフィギュレーションを行うタイミングは、回路ＳＷ３１−３２ｂだけでなく、第二のコンフィギュレーションデータセットに対応する全ての回路ＳＷ（すなわち、回路ＳＷ３１−３１ｂ乃至回路ＳＷ３ｎ−３ｎｂの全部でｎ^２個ある回路ＳＷ）に対して同時に行っている。このため、第二のコンフィギュレーションデータセットに対応する全ての回路ＳＷに対して正しいコンフィギュレーションデータを書き込む期間（時刻Ｔ６から時刻Ｔ９の間）に比較して、極めて短い時間で好条件のコンフィギュレーションを行うことができる。

ここで、時刻Ｔ５から時刻Ｔ６の期間において、ノードＮＤ３２Ｉの電位を強制的に”Ｌ”レベルとすることで、回路ＳＷ３１−３２の出力先であるロジックエレメントＬＥ３２のデータが変わってしまうことが懸念されるようにみえるが、本実施の形態では、信号線ＬＥｋｅｅｐの電位を”Ｌ”レベルとし、回路ＳＴ３２におけるトランジスタＭ３６を非導通とさせることで、時刻Ｔ５から時刻Ｔ６の期間中、ロジックエレメントＬＥ３２のデータが変わらないようにしている。このため、データの変動により、ロジックエレメントＬＥ３２が意図しない論理演算を行うこと（ロジックエレメントＬＥ３２の誤動作）を防止できる。

また、時刻Ｔ５から時刻Ｔ６の期間において、ノードＮＤ３１Ｏの電位は”Ｈ”レベルであるため、ロジックエレメントＬＥ３１から、トランジスタＭ３４を介して、貫通電流が流れることが危惧されるが、信号ＣＯＮＴＥＸＴ［０］を”Ｌ”レベルとすることで、全ての回路ＳＷは非導通となり、過剰な電流が流れるのを抑制できる。その後、信号線ＲＥＳＥＴ３の電位を”Ｌ”レベルとし、信号ＣＯＮＴＥＸＴ［０］及び、信号ＬＥｋｅｅｐを”Ｈ”レベルとすることで、ノードＮＤ３２Ｉの電位を強制的に”Ｌ”レベルの電位としていたのを解除し、時刻Ｔ５における信号を再度読み込むことができる。

次に、時刻Ｔ６から時刻Ｔ９の間に、第二のコンフィギュレーションデータセットに対応する全ての回路ＳＷに対して、正しいコンフィギュレーションデータを書き込む。まず、時刻Ｔ６から時刻Ｔ７の期間中においては、信号線ＷＬ３１［１］に”Ｈ”レベルの信号を与え、信号線ＢＬ３１乃至信号線ＢＬ３ｎを介して回路ＳＷ３１−３１ｂ乃至回路ＳＷ３ｎ−３１ｂのコンフィギュレーションメモリに正しいコンフィギュレーションデータを書き込む。例えば、図１６においては、回路ＳＷ３１−３１ｂのコンフィギュレーションメモリに”Ｈ”レベルの信号が格納される。ここで、回路ＳＷ３１−３１ｂのコンフィギュレーションは、ノードＮＤ３２Ｉの電位が”Ｈ”レベルの期間に行なわれているが、時刻Ｔ５から時刻Ｔ６の間に、好条件のコンフィギュレーションを行なっているため、回路ＳＷ３１−３１ｂを介した信号伝達速度は向上した状態を維持することができる。

時刻Ｔ７から時刻Ｔ８の期間中においては、信号線ＷＬ３２［１］に”Ｈ”レベルの信号を与え、信号線ＢＬ３１乃至信号線ＢＬ３ｎを介して回路ＳＷ３１−３２ｂ乃至回路ＳＷ３ｎ−３２ｂのコンフィギュレーションメモリに正しいコンフィギュレーションデータを書き込む。例えば、図１６においては、回路ＳＷ３１−３２ｂのコンフィギュレーションメモリに”Ｈ”レベルの信号が、回路ＳＷ３２−３２ｂのコンフィギュレーションメモリに”Ｌ”レベルの信号が格納される。ここで、回路ＳＷ３１−３２ｂのコンフィギュレーションメモリは、時刻Ｔ５から時刻Ｔ６の間に好条件のコンフィギュレーションが行なわれているため、コンフィギュレーションデータの変化は起こらない。

時刻Ｔ８から時刻Ｔ９の期間中においては、時刻Ｔ６から時刻Ｔ７の期間、及び時刻Ｔ７から時刻Ｔ８の期間と同様にして、残りのコンフィギュレーションメモリに所望のコンフィギュレーションデータを書き込む。以上のように、本実施の形態においては、時刻Ｔ５から時刻Ｔ６の間に、第二のコンフィギュレーションデータセットに対応する全ての回路ＳＷにおいて好条件のコンフィギュレーションを行っているため、時刻Ｔ６から時刻Ｔ９の期間で、所望のコンフィギュレーションデータを書き込む際に、ノードＮＤ３２Ｉの電位に依らず、信号伝達速度の低下を抑制することができる。

時刻Ｔ１２に、ノードＮＤ３１Ｏを”Ｈ”レベルの電位から”Ｌ”レベルの電位へ変化させる。このとき、トランジスタＭ３２ｂのゲート容量を介した容量結合により、ノードＳＮ３２の電位はＶＤＤまで降圧されるが、トランジスタＭ３２ｂのゲート・ソース間電圧はＶＤＤであるため、ノードＮＤ３２Ｉの電位は速やかに”Ｌ”レベルとなる。

時刻Ｔ１３に、ノードＮＤ３１Ｏを”Ｌ”レベルの電位から”Ｈ”レベルの電位へ変化させる。このとき、トランジスタＭ３２ｂのゲート容量を介した容量結合により、ノードＳＮ３２の電位は昇圧される。従って、ノードＮＤ３２Ｉの電位は速やかに”Ｈ”レベルとなる。すなわち、回路ＳＷ３１−３２ｂを介したノードＮＤ３１ＯとノードＮＤ３２Ｉ間の信号伝達速度は向上する。

また、回路ＳＷの動作速度の遅延の抑制を実現可能とする、新規の半導体装置を提供することができる。

（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の構成の一例について、図面を参照しながら説明する。

図８に、図２で示した回路ＳＷ２１−２２の断面構造の一部を示す。図８におけるトランジスタ２３の構造は、たとえば、図２におけるトランジスタＭ２１ａ、トランジスタＭ２１ｂに適用することができる。また、図８におけるトランジスタ２２の構造は、たとえば、図２におけるトランジスタＭ２２ａ、トランジスタＭ２２ｂに適用することができる。

図８において、破線Ａ１−Ａ２で示す領域では、トランジスタ２２及びトランジスタ２３のチャネル長方向における断面構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ２２及びトランジスタ２３のチャネル幅方向における断面構造を示している。ただし、本実施の形態では、トランジスタ２２のチャネル長方向とトランジスタ２３のチャネル長方向とが概略一致している構成（概略平行な構成）を示しているが、必ずしも一致していなくともよい。

ここで、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を指し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を指すものとする。

また、図８において、トランジスタ２２はチャネル形成領域に酸化物半導体を含み、トランジスタ２３はチャネル形成領域に単結晶の半導体を含む構成を示している。図８においては、基板４００として単結晶の基板を用いることにより、トランジスタ２３のチャネル形成領域に単結晶の半導体を含む構成としているが、絶縁層を介して単結晶の基板上に設けられた単結晶の半導体層（代表的には、ＳＯＩ基板）にチャネル形成領域が設けられた構成とすることもできる。

基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図８では、単結晶シリコン基板を基板４００として用いる場合を例示している。

トランジスタ２３は、素子分離法により電気的に分離されている。素子分離法は、選択酸化法（ＬＯＣＯＳ法：ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等を用いることができる。図８では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図８では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ２３を素子分離させている。

トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ２３の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ２３は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ２３では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、基板４００上におけるトランジスタ２３の占有面積を小さく抑えつつ、トランジスタ２３におけるキャリアの移動量を増加させることができる。その結果、トランジスタ２３は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比（アスペクト比）が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ２３のオン電流をより大きくすることができ、電界効果移動度もより高められる。バルクの半導体基板を用いたトランジスタ２３の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ２３の上方には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が設けられている。この開口部には、不純物領域４０２、不純物領域４０３とそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６と電気的に接続されている導電膜４１４と、が設けられている。

導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６と電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８と電気的に接続されている。

導電膜４１６乃至導電膜４１８の上方には、絶縁膜４２０が設けられている。そして、絶縁膜４２０の上方には、酸素、水素、または水の拡散を防止する効果（ブロッキング効果）を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、または水の拡散を防止する効果を有する絶縁膜としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。また、水素、または水の拡散を防止する絶縁膜としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１の上方には絶縁膜４２２が設けられており、絶縁膜４２２の上方には、トランジスタ２２が設けられている。

トランジスタ２２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０と電気的に接続された導電膜４３２及び導電膜４３３と、半導体膜４３０を覆うゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。ここで、導電膜４３２及び導電膜４３３は、ソース電極またはドレイン電極としての機能を有する。また、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、この開口部において導電膜４３３は導電膜４１８と電気的に接続されている。

なお、図８においては、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４を有するトランジスタ２２を示しているが、本発明はこの構成に限定されない。すなわち、トランジスタ２２は、ゲート電極４３４を有するとともに、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極をさらに有する構成（すなわち、一対のゲート電極を有する構成）とすることもできる。

トランジスタ２２が一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極には、電位が他の電極または配線から与えられる構成とすることもできる。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図８では、トランジスタ２２がゲート電極４３４に対応した一つのチャネル形成領域を有する構造（シングルゲート構造）を例示しているが、互いに電気的に接続された複数のゲート電極を有し、複数のチャネル形成領域を有する構造（マルチゲート構造）とすることもできる。

また、図８に示すように、トランジスタ２２は、半導体膜４３０として、絶縁膜４２２上において酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃが順に積層された構造を例示しているが、半導体膜４３０として単層の酸化物半導体膜を有する構造とすることもできる。

次に、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２の構成の一例について、図９を用いながら説明する。

図９（Ａ）は、トランジスタ２２の上面図を示したものである。なお、図９（Ａ）では、トランジスタ２２のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図９（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図９（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図９（Ｃ）に示す。

図９に示すように、トランジスタ２２は、絶縁表面９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６と、を有する。なお、絶縁表面９７は、ガラス基板や半導体基板などの表面であってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板の表面であってもよい。

次に、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２の構成の他の一例について、図１０を用いながら説明する。

図１０（Ａ）は、トランジスタ２２の上面図を示したものである。なお、図１０（Ａ）では、トランジスタ２２のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１０（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１０（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１０（Ｃ）に示す。

図１０に示すように、トランジスタ２２は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。

このように、図９及び図１０では、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃという積層構造を有するトランジスタ２２の構成を例示している。

酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ２２が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。また、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ２２が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくく、トランジスタ２２の電界効果移動度が高くなるという効果を奏する。

また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ２２の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ２２の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ以上かつ１×１０^−４Ｐａ以下の程度まで）とすることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ（ガリウム）、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、またはＮｄ（ネオジム）を表す）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上かつ６以下、さらには１以上かつ６以下であって、ｚ_１／ｙ_１は、１／３以上かつ６以下、さらには１以上かつ６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上かつ６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上かつ６以下、さらには１以上かつｓ６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上かつ６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上かつ１００ｎｍ以下、好ましくは３ｎｍ以上かつ５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上かつ２００ｎｍ以下、好ましくは３ｎｍ以上かつ１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上かつ５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ２２に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ２２の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を使っても良い。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、様々な実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、シリコンを用いたトランジスタに比べて著しく小さい。

また、高純度化された酸化物半導体膜を用いたトランジスタは、−２５℃から１５０℃までの極めて広い温度範囲において、オフ電流の変動がほとんどないという特徴を有する。このように、高純度化された酸化物半導体膜を用いたトランジスタは、シリコンを用いたトランジスタと比較して、オフ電流が著しく小さく、かつ温度依存性が極めて小さいという有利な効果を奏する。本発明の一態様においては、このような特徴を有するトランジスタを図２に示すトランジスタＭ２１ａやトランジスタＭ２１ｂに用いているため、コンフィギュレーションメモリを極めて広い温度範囲において不揮発性とすることができる。

なお、本明細書において高純度化された酸化物半導体膜とは、真性フェルミレベルとの差が０．５ｅＶより小さいフェルミレベルを有することをいう。この場合、酸化物半導体膜のキャリア密度は、１×１０^１７／ｃｍ^３未満（好ましくは、１×１０^１５／ｃｍ^３未満、より好ましくは１×１０^１３／ｃｍ^３未満）である。

また、半導体膜として酸化物半導体膜を用いる場合、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、これに加えて、酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、もしくはジルコニウム（Ｚｒ）から選ばれた１種または複数種の元素を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

また、トランジスタ２２において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ２２の移動度及びオン電流を高めることができ、それにより、トランジスタ２２を用いた半導体装置の高速動作を実現することができる。

高速動作が実現する酸化物半導体膜を有するトランジスタは、図８のトランジスタ２３として使用することができる。このようにトランジスタ２３も酸化物半導体膜を有する場合、トランジスタ２３は、トランジスタ２２と同層に形成するとよい。すなわち、共通の出発膜を酸化物半導体層として、エッチングしたものを用いて、トランジスタ２２と、トランジスタ２３を構成することができる。なお酸化物半導体膜を有するトランジスタ２３上に、酸化物半導体膜を有するトランジスタ２２を形成する場合、集積度を高めることができる。

また本発明の一態様は、信号伝達速度を向上させることができるため、ｎ型化された領域を有さない酸化物半導体膜を有するトランジスタであっても、図８のトランジスタ２３に適用することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ２２に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ２２の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図９及び図１０に示すトランジスタ２２は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図９及び図１０に示すトランジスタ２２では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。本明細書においては、このようなトランジスタ２２の構造を、ＳｕｒｒｏｕｎｄｅｄＣｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ２２がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ２２では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ２２のオフ電流を小さく抑えることができる。よって、トランジスタ２２は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ２２がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ２２の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ２２におけるキャリアの移動量が増加する。この結果、トランジスタ２２のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

以下では、酸化物半導体膜の構造について説明する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、スパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置の構成の一例について、図面を参照しながら説明する。特に、実施の形態４で説明した半導体装置の構成と相違する点について詳細に説明する。

図１１に、図２で示した回路ＳＷ２１−２２の断面構造の一部を示す。図１１におけるトランジスタ２３の構造は、たとえば、図２におけるトランジスタＭ２１ａ、トランジスタＭ２１ｂに適用することができる。また、図１１におけるトランジスタ２２の構造は、たとえば、図２におけるトランジスタＭ２２ａ、トランジスタＭ２２ｂに適用することができる。

トランジスタ２３の構造については、図８におけるトランジスタ２３の構造と共通している部分が多いため、ここでは概略のみ説明する。

トランジスタ２３が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１１では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。

また、トランジスタ２３は、素子分離法により電気的に分離されている。図１１では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図１１では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ２３を素子分離させる場合を例示している。

トランジスタ２３上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が設けられている。この開口部には、トランジスタ２３のソース及びドレインとそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ２３のゲートと電気的に接続されている導電膜６２７と、が形成されている。

導電膜６２５は、絶縁膜６１１上に設けられた導電膜６３４と電気的に接続されている。導電膜６２６は、絶縁膜６１１上に設けられた導電膜６３５と電気的に接続されている。導電膜６２７は、絶縁膜６１１上に設けられた導電膜６３６と電気的に接続されている。

導電膜６３４乃至導電膜６３５上には、絶縁膜６１２が設けられている。絶縁膜６１２には開口部が設けられている。この開口部には、導電膜６３６と電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１と電気的に接続されている。

導電膜６５１上には、絶縁膜６１３が設けられている。絶縁膜６１３には開口部が設けられており、この開口部には、導電膜６５１と電気的に接続された導電膜６５２が設けられている。そして、導電膜６５２は、絶縁膜６１３上に設けられた導電膜６５３と電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が設けられている。

導電膜６５３及び導電膜６４４上には絶縁膜６６１が設けられている。絶縁膜６６１上には、トランジスタ２２が設けられている。

トランジスタ２２は、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３と電気的に接続されている。

半導体膜７０１は、導電膜７２１と重なる領域と、ゲート電極７３１と重なる領域（チャネル形成領域）との間に、領域７１０を有する。同様に、半導体膜７０１は、導電膜７２２と重なる領域と、ゲート電極７３１と重なる領域との間に、領域７１１を有する。領域７１０及び領域７１１は、アルゴン等の希ガス、ｐ型の導電型を付与する元素、またはｎ型の導電型を付与する元素を含んでいることが好ましい。これらの元素を含む領域７１０及び領域７１１は、ゲート電極７３１と重なる領域（チャネル形成領域）よりも抵抗率を下げることができるためである。

トランジスタ２２上には、絶縁膜６６３が設けられている。

なお、図１１においては、ゲート絶縁膜６６２を間に挟んで半導体膜７０１と重なるゲート電極７３１を有するトランジスタ２２を示しているが、本発明はこの構成に限定されない。すなわち、トランジスタ２２は、ゲート電極７３１を有するとともに、絶縁膜６６１を間に挟んで半導体膜７０１と重なるゲート電極をさらに有する構成（すなわち、一対のゲート電極を有する構成）とすることもできる。

また、図１１では、トランジスタ２２がゲート電極７３１に対応した一つのチャネル形成領域を有する構造（シングルゲート構造）を例示しているが、互いに電気的に接続された複数のゲート電極を有し、複数のチャネル形成領域を有する構造（マルチゲート構造）とすることもできる。

また、図１１に示すように、トランジスタ２２は、半導体膜７０１として、絶縁膜６６１上において単層の酸化物半導体膜を有する構造を例示しているが、複数の酸化物半導体膜が順に積層された構造とすることもできる。

（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話機、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１２に示す。

図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機に搭載された各種集積回路として用いることができる。

図１２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末に搭載された各種集積回路として用いることができる。ここで、第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２とのなす角度は、接続部５６０５により変更が可能である。また、第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２とのなす角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。また、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータに搭載された各種集積回路として用いることができる。

図１２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用の扉５３０２、冷凍室用の扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫に搭載された各種集積回路として用いることができる。

図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラに搭載された各種集積回路として用いることができる。ここで、操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２とのなす角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図１２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車に搭載された各種集積回路として用いることができる。

なお、本明細書等において、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＬＥ２１ロジックエレメント
ＬＥ２２ロジックエレメント
ＬＥ２ｎロジックエレメント
ＬＥ３１ロジックエレメント
ＬＥ３２ロジックエレメント
ＬＥ３ｎロジックエレメント
ＳＷ２１−２１回路
ＳＷ２１−２１ａ回路
ＳＷ２１−２１ｂ回路
ＳＷ２１−２２回路
ＳＷ２１−２２ａ回路
ＳＷ２１−２２ｂ回路
ＳＷ２１−２ｎ回路
ＳＷ２２−２１ｂ回路
ＳＷ２２−２２回路
ＳＷ２２−２２ｂ回路
ＳＷ２ｎ−２１ｂ回路
ＳＷ２ｎ−２２回路
ＳＷ２ｎ−２２ｂ回路
ＳＷ２ｎ−２ｎ回路
ＳＷ２ｎ−２ｎｂ回路
ＳＷ３１−３１回路
ＳＷ３１−３１ａ回路
ＳＷ３１−３１ｂ回路
ＳＷ３１−３２回路
ＳＷ３１−３２ａ回路
ＳＷ３１−３２ｂ回路
ＳＷ３ｎ−３１ｂ回路
ＳＷ３ｎ−３２ｂ回路
ＳＷ３ｎ−３ｎ回路
ＳＷ３ｎ−３ｎｂ回路
Ｍ２１ａトランジスタ
Ｍ２１ｂトランジスタ
Ｍ２２ａトランジスタ
Ｍ２２ｂトランジスタ
Ｍ２３ａトランジスタ
Ｍ２３ｂトランジスタ
Ｍ２４トランジスタ
Ｍ３１ａトランジスタ
Ｍ３１ｂトランジスタ
Ｍ３２ａトランジスタ
Ｍ３２ｂトランジスタ
Ｍ３３ａトランジスタ
Ｍ３３ｂトランジスタ
Ｍ３４トランジスタ
Ｍ３５トランジスタ
Ｍ３６トランジスタ
Ｃ２１容量素子
Ｃ２２容量素子
Ｃ３１容量素子
Ｃ３２容量素子
ＳＴ２１回路
ＳＴ２２回路
ＳＴ２ｎ回路
ＳＴ３１回路
ＳＴ３２回路
ＳＴ３ｎ回路
ＩＮＶ３１インバータ
２１インバータ
２２トランジスタ
２３トランジスタ
９１絶縁膜
９２ａ酸化物半導体膜
９２ｂ酸化物半導体膜
９２ｃ酸化物半導体膜
９３導電膜
９４導電膜
９５絶縁膜
９６導電膜
９７絶縁表面
２０１ルックアップテーブル
２０２記憶装置
２０３レジスタ
２０４ＡＮＤ回路
４００基板
４０１素子分離領域
４０２不純物領域
４０３不純物領域
４０４チャネル形成領域
４０５絶縁膜
４０６ゲート電極
４１１絶縁膜
４１２導電膜
４１３導電膜
４１４導電膜
４１６導電膜
４１７導電膜
４１８導電膜
４２０絶縁膜
４２１絶縁膜
４２２絶縁膜
４３０半導体膜
４３０ａ酸化物半導体膜
４３０ｃ酸化物半導体膜
４３１ゲート絶縁膜
４３２導電膜
４３３導電膜
４３４ゲート電極
６０１半導体基板
６１０素子分離領域
６１１絶縁膜
６１２絶縁膜
６１３絶縁膜
６２５導電膜
６２６導電膜
６２７導電膜
６３４導電膜
６３５導電膜
６３６導電膜
６３７導電膜
６４４導電膜
６５１導電膜
６５２導電膜
６５３導電膜
６６１絶縁膜
６６２ゲート絶縁膜
６６３絶縁膜
７０１半導体膜
７１０領域
７１１領域
７２１導電膜
７２２導電膜
７３１ゲート電極
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカー
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２扉
５３０３扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１のロジックエレメントと、第２のロジックエレメントと、第１の回路と、第１の配線と、を有し、
前記第１の回路は、第２の回路と、第３の回路と、を有し、
前記第２の回路は、第１乃至第３のトランジスタと、第１の容量素子と、を有し、
前記第３の回路は、第４乃至第６のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第２のロジックエレメントと電気的に接続され、
前記第１の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有し、
前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１のコンフィギュレーションデータを格納することができる機能を有し、
前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第２のコンフィギュレーションデータを格納することができる機能を有する半導体装置の駆動方法であって、
前記第２の回路に格納されている前記第１のコンフィギュレーションデータに基づいて、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１の期間を有し、
前記第１の期間において、前記第３の回路に前記第２のコンフィギュレーションデータを書き込む第２の期間を有し、
前記第２の期間において、前記第６のトランジスタを非導通状態とするとともに、前記第４のトランジスタを導通状態とする第３の期間を有し、
前記第３の期間において、前記第５のトランジスタのソースまたはドレインの一方に低レベルの信号を入力するとともに、前記第１の配線を介して前記第４のトランジスタのソースまたはドレインの一方に高レベルの信号を入力し、
前記第３の期間において、前記第２のロジックエレメントに入力されるクロック信号の供給を止め、
前記第３の期間の後、前記第３の回路に前記第２のコンフィギュレーションデータの書き込みを行い、
前記第３の期間の後、クロック信号の供給を再開する半導体装置の駆動方法。
請求項１において、
前記第１のロジックエレメントは、ルックアップテーブルと、レジスタと、ＡＮＤ回路と、を有し、
前記ＡＮＤ回路は、第１の入力端子と、第２の入力端子と、を有し、
前記レジスタには、前記ルックアップテーブルからの出力信号が入力され、
前記第１の入力端子には、前記レジスタからの出力信号が入力され、
前記第３の期間において、前記第２の入力端子には、低レベルの信号が入力される半導体装置の駆動方法。
第１のロジックエレメントと、第２のロジックエレメントと、第１の回路と、第４の回路と、第１の配線と、第２の配線と、を有し、
前記第１の回路は、第２の回路と、第３の回路と、を有し、
前記第２の回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、
前記第３の回路は、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の容量素子と、を有し、
前記第４の回路は、第７のトランジスタと、インバータと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の一方の電極及び前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の一方の電極及び前記第５のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方は、前記第１のロジックエレメントと電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、
前記第４の回路は、前記第２のロジックエレメントと電気的に接続され、
前記第７のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの他方、前記第６のトランジスタのソースまたはドレインの他方、及び前記インバータの入力端子と電気的に接続され、
前記第７のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第７のトランジスタのゲートは、前記インバータの出力端子と電気的に接続され、
前記インバータの入力端子は、前記第２のロジックエレメントと電気的に接続され、
前記第１の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する機能を有し
前記第２の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１のコンフィギュレーションデータを格納することができる機能を有し、
前記第３の回路は、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第２のコンフィギュレーションデータを格納することができる機能を有する半導体装置の駆動方法であって、
前記第２の回路に格納されている前記第１のコンフィギュレーションデータに基づいて、前記第１のロジックエレメント及び前記第２のロジックエレメント間の導通状態を制御する第１の期間を有し、
前記第１の期間において、前記第３の回路に前記第２のコンフィギュレーションデータを書き込む第２の期間を有し、
前記第２の期間において、前記第６のトランジスタを非導通状態とするとともに、前記第４のトランジスタを導通状態とする第３の期間を有し、
前記第３の期間において、前記第５のトランジスタのソースまたはドレインの一方に低レベルの信号を入力するとともに、前記第１の配線を介して前記第４のトランジスタのソースまたはドレインの一方に高レベルの信号を入力し、
前記第３の期間において、前記第２のロジックエレメントに入力されるクロック信号の供給を止め、
前記第３の期間の後、前記第３の回路に前記第２のコンフィギュレーションデータの書き込みを行い、
前記第３の期間の後、クロック信号の供給を再開する半導体装置の駆動方法。