JP2016066788A - 半導体膜の評価方法および半導体装置の作製方法 - Google Patents

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Abstract

【課題】非接触による半導体膜の諸特性の評価方法を提供する。または、半導体膜の面内ばらつきの小さいトランジスタを提供する。または、半導体膜の欠陥準位密度の低いトランジスタを提供する。または、電気特性の安定したトランジスタを提供する。または、高い周波数特性を有するトランジスタを提供する。または、オフ時の電流の小さいトランジスタを提供する。または、該トランジスタを有する半導体装置を提供する。
【解決手段】絶縁膜と、半導体膜と、導電膜と、を有し、半導体膜は、絶縁膜を介して、半導体膜と導電膜とが互いに重なる領域を有し、絶縁膜形成後にプラズマ処理を行い、プラズマ処理後、マイクロ波光導電減衰法により半導体膜のマイクロ波の反射率のピーク値を求めて半導体膜中の水素濃度を見積もることを特徴とする半導体装置の半導体膜の評価方法である。
【選択図】図１

Description

本発明は、例えば、絶縁膜、トランジスタおよび半導体装置に関する。または、本発明は、例えば、絶縁膜、トランジスタおよび半導体装置の評価方法に関する。または、本発明は、例えば、絶縁膜、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、絶縁膜、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、絶縁膜、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコンが知られている。
トランジスタの半導体膜に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
その後、酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体膜の諸特性を非接触で評価する方法として、酸化物半導体膜に励起光およびマイクロ波を照射し、励起光の照射により変化するマイクロ波の反射波を測定する方法が開示されている（特許文献２および特許文献３参照。）。特許文献２には、非晶質の酸化物半導体膜は、波長３４９ｎｍの励起光の浸透長（侵入長または進入長などとも呼ばれる。）が１０ｎｍ程度であることが示されている。
また、非特許文献１には、代表的な酸化物半導体であるＩｎ−Ｇａ−Ｚｎ酸化物の電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）によるスピン密度と導電率との関係が開示されている。また、Ｉｎ−Ｇａ−Ｚｎ酸化物のキャリア発生源として、酸素欠損および水素に起因する欠陥準位が示されている。
特表平１１−５０５３７７ 特開２０１２−３３８５７号公報 特開２０１４−１９９３１号公報
Ｙ． Ｎｏｎａｋａ， ｅｔ ａｌ．： Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ２０１４ ｖｏｌ．１１５， １６３７０７
非接触による半導体膜の諸特性の評価方法を提供することを課題の一とする。または、非接触によるワイドギャップ半導体膜の諸特性の評価方法を提供することを課題の一とする。または、非接触による酸化物半導体膜の諸特性の評価方法を提供することを課題の一とする。または、新規な評価方法を提供することを課題の一とする。または、新規な測定方法を提供することを課題の一とする。
または、半導体膜の面内ばらつきの小さいトランジスタを提供することを課題の一とする。または、半導体膜の欠陥準位密度の低いトランジスタを提供することを課題の一とする。または、電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
または、トランジスタにおいて、半導体膜の水素濃度の分布の評価方法を提供することを課題の一とする。
または、トランジスタを歩留まり高く作製することを課題の一とする。または、トランジスタを生産性高く作製することを課題の一とする。または、トランジスタを安く作製することを課題の一とする。または、該トランジスタを有する半導体装置を歩留まり高く作製することを課題の一とする。または、該トランジスタを有する半導体装置を生産性高く作製することを課題の一とする。または、該トランジスタを有する半導体装置を安く作製することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁膜と、半導体膜と、導電膜と、を有する半導体装置において、半導体膜は、絶縁膜を介して、半導体膜と導電膜とが互いに重なる領域を有し、絶縁膜形成後にプラズマ処理を行い、プラズマ処理後、マイクロ波光導電減衰法により半導体膜のマイクロ波の反射率のピーク値を求めて半導体膜中の水素濃度を見積もることを特徴とする半導体装置の半導体膜の評価方法である。
また、上記評価方法において、マイクロ波光導電減衰法は、波長が３４９ｎｍ以下の励起光を用いる。
また、上記評価方法において、半導体膜は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する酸化物を有する。
また、本発明の他の一態様は、半導体膜を形成し、半導体膜上に絶縁膜を形成し、絶縁膜に対してプラズマ処理を行い、絶縁膜上に導電膜を形成し、プラズマ処理は、９０秒以上１８０秒未満行うことを特徴とする半導体装置の作製方法である。
また、上記作製方法において、プラズマ処理は、酸素を含むガスを用いることが好ましい。
また、上記作製方法において、半導体膜は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する酸化物を有する。
非接触による半導体膜の諸特性の評価方法を提供することができる。または、非接触によるワイドギャップ半導体膜の諸特性の評価方法を提供することができる。または、非接触による酸化物半導体膜の諸特性の評価方法を提供することができる。または、新規な評価方法を提供することができる。または、新規な測定方法を提供することができる。
半導体膜の面内ばらつきの小さいトランジスタを提供することができる。または、半導体膜の欠陥準位密度の低いトランジスタを提供することができる。または、電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
または、トランジスタにおいて、半導体膜の水素濃度の分布の評価方法を提供することができる。
または、トランジスタを歩留まり高く作製することができる。または、トランジスタを生産性高く作製することができる。または、トランジスタを安く作製することができる。または、該トランジスタを有する半導体装置を歩留まり高く作製することができる。または、該トランジスタを有する半導体装置を生産性高く作製することができる。または、該トランジスタを有する半導体装置を安く作製することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
成膜装置のチャンバー内の一部の模式図。 マイクロ波光導電減衰法による評価を行う装置の模式図。 マイクロ波光導電減衰法による評価を行う装置の模式図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す図。 マイクロ波光導電減衰法で評価したマイクロ波の反射率のピーク値の面内分布を示す図。 マイクロ波の反射率のピーク値とＧａｐとの関係を示す図。 マイクロ波反射強度の減衰曲線を説明する図。 実施例における試料の水素濃度のデプスプロファイルを説明する図。 酸化物半導体膜中の水素濃度とマイクロ波の反射率のピーク値との関係を示す図。 電子スピン共鳴で評価したスピン密度を示す図。 電子スピン共鳴で評価したスピン密度を示す図。 電子スピン共鳴で評価したスピン密度を示す図。 実施例における試料の水素濃度のデプスプロファイルを説明する図。 トランジスタの断面図。 トランジスタの電気特性を示す図。 トランジスタのゲートＢＴストレス試験前後の電気特性を示す図。 トランジスタのゲートＢＴストレス試験前後の電気特性を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。また、「絶縁体」という表記と、「絶縁膜（または絶縁層）」という表記と、を互いに入れ替えることが可能である。また、「導電体」という表記と、「導電膜（または導電層）」という表記と、を互いに入れ替えることが可能である。また、「半導体」という表記は、「半導体膜（または半導体層）」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体膜（またはトランジスタがオン状態のときに半導体膜の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体膜（またはトランジスタがオン状態のときに半導体膜の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体膜とゲート電極とが互いに重なる領域における、ソースまたはドレインの幅である見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜絶縁膜の面内ばらつきを抑制する方法＞
以下に、半導体膜上に設ける絶縁膜の面内ばらつきを抑制する方法について説明する。
半導体膜上に絶縁膜を成膜する際、絶縁膜の面内ばらつきが大きいとトランジスタの電気特性に影響をもたらしてしまう。特に、半導体膜がワイドギャップ半導体である酸化物半導体膜である場合、絶縁膜にプラズマ処理を行って酸素を添加して、絶縁膜から酸化物半導体膜への酸素を供給している。絶縁膜の成膜時の圧力が高い方が絶縁膜へ酸素が供給されやすく、かつ水素が入りにくいがプラズマが広がりにくくなり、プラズマ処理が絶縁膜の面内でばらついてしまう。このようになると酸化物半導体膜への酸素の供給量にばらつきが生じ、酸化物半導体膜中の酸素欠損の密度が膜の面内でばらつく。このため、絶縁膜からの酸素が供給される量が少ない酸化物半導体膜中の領域では、酸素欠損のサイトに入った水素（ＶｏＨともいう）を酸素で置換することができず、キャリア密度が増大し、トランジスタのしきい値電圧のマイナスシフトの異常が発生してしまう。
絶縁膜の成膜時のプラズマ処理の面内ばらつきを小さくするためには、プラズマの分布が膜に対して十分に広がっている必要がある。プラズマの分布が膜全体に広がるようにするためには、膜の原料となるガスが出てくる側の上部電極を大きくしてプラズマの分布を広くすることができるが、この場合、成膜装置の構成を変更する必要があるため装置のコストが発生してしまう。
そこで、既存の成膜装置を用いてプラズマの分布が膜全体に広がるようにする方法を説明する。
＜成膜装置＞
まず、成膜装置について図を用いて説明する。
図１は、成膜装置として用いることができるプラズマ化学気相成長（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置のチャンバー内の一部を示す模式図である。図１（Ａ）は、チャンバー内の一部を示す断面模式図であり、図１（Ｂ）は、チャンバー内の一部を示す上面模式図である。図１（Ａ）、図１（Ｂ）に示す装置のチャンバー１００内は、上部電極１０１と、シャワー板１０２と、下部電極１０３と、支持台１０４と、基板１０５と、窓１１０と、窓１１１と、窓１１２と、ゲートバルブ１１３と、を有する。
シャワー板１０２は、ガスをより均一に拡散させるため２層構造となっているがこれに限られず、１層や３層以上であってもよい。また、下部電極１０３は、基板１０５を均熱保持するためのヒーター機能を有している。
上部電極１０１に設けられた配管からシャワー板１０２を介して均一にキャリアガスをチャンバー１００内に流し、支持台１０４上の基板１０５を加熱し、対向して配置した上部電極１０１および下部電極１０３間に高周波電力を印加し、キャリアガスをプラズマ状態にし、上部電極１０１に設けられた配管からシャワー板１０２を介して均一に出る原料ガスをチャンバー内に流すことでプラズマにより支持台１０４上の基板に原料ガスの成分が析出して薄膜が成膜される。
成膜される膜は、シャワー板１０２の表面と支持台１０４の表面との距離（Ｇａｐともいう）を、下部電極１０３を移動させて調整することでプラズマの分布のばらつきを抑制することができる。また、Ｇａｐが大きいと、プラズマの分布のばらつきが大きくなってしまい、Ｇａｐが小さいと、基板１０５との距離が近くなるためプラズマの分布のばらつきは小さくなるが、半導体膜上にＰＥＣＶＤ装置を用いて成膜すると半導体膜全体において、マイクロ波光導電減衰法のマイクロ波の反射率のピーク値が小さくなってしまう。
なお、マイクロ波の反射率のピーク値とは、照射されたレーザ光によって半導体膜の膜中でレーザ光が吸収されて過剰キャリアを生成する速度と過剰キャリアが消滅していく速度が等しくなり、飽和して一定となる値のことをいう。
また、チャンバー１００内の側壁は、図１（Ｂ）に示すように、窓１１０と、窓１１１と、窓１１２と、ゲートバルブ１１３と、が設けられている。窓１１０乃至窓１１２は、絶縁体、ゲートバルブ１１３は導電体となっているため、プラズマの分布が導電体であるゲートバルブ１１３の方向に寄ってしまい、プラズマの分布のばらつきが大きくなる可能性がある。この対策として、窓１１０乃至窓１１２の部分に導電体を設けて、チャンバー１００内の側壁の四方を全て導電体にすることでプラズマの分布が均一に広がるようにすることができる。
ＰＥＣＶＤ装置を用いて絶縁膜を成膜した後におけるマイクロ波の反射率のピーク値は、半導体膜に含まれる水素（水、水素イオン又は水酸化イオンなどを含む。）等の不純物量との相関がある。よって、マイクロ波の反射率のピーク値の分布を測定することで半導体膜に含まれる水素等の不純物量の分布を評価することができる。
＜ＮＯｘとＶｏＨ＞
また、半導体膜に接する絶縁膜中の窒素酸化物（以下、ＮＯｘと表記する（ｘ＝０より大きく２以下、好ましくは１以上２以下））の含有量が多いと、絶縁膜と半導体膜の界面におけるキャリアのトラップが増大し、トランジスタのしきい値電圧のシフトが大きくなり、トランジスタの電気特性の変動が大きくなってしまう。つまり、絶縁膜中のＮＯｘは、絶縁膜中において欠陥となる。ＮＯｘ起因の欠陥は、ＥＳＲ測定において、ＮＯｘ起因のシグナルのスピン密度として測定することができる。ＮＯｘ起因のスピン密度を低減するためには、絶縁膜を薄く（成膜時間を短くする）ことが有効であるが半導体膜中のＶｏＨ起因のスピン密度が増大してしまう。
絶縁膜中のＮＯｘ起因のスピン密度を低減しつつ、半導体膜中のＶｏＨ起因のスピン密度を低減させるために、半導体膜中の水素を低減する必要がある。特に、半導体膜として、酸化物半導体膜を用いた場合、酸化物半導体膜中の水素濃度は、７×１０１９ａｔｏｍｓ／ｃｍ３未満にすることが好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３未満にすることがさらに好ましい。半導体膜中の水素を低減するためには、絶縁膜中に酸素を供給し、絶縁膜中の酸素を接する半導体膜に供給することで半導体膜中の水素と供給された酸素が結合し、水となり、その後、熱処理する。このようにすることで半導体膜中の水素（または水）を外部に放出することができる。
絶縁膜に酸素を供給する方法としては、絶縁膜成膜後にプラズマ処理を行うことが有効である。プラズマ処理としては、酸素プラズマ処理、亜酸化窒素プラズマ処理などがあり、特に酸素プラズマ処理を用いることが好ましい。さらに、プラズマ処理は、長時間行うことで半導体膜中のＶｏＨ起因のスピン密度をより低減させることができる。一方、酸素プラズマ処理を長時間行うと絶縁膜中のＮＯｘ起因のスピン密度が増大してしまうため、たとえば、プラズマ処理時間は、９０秒以上１８０秒未満とすると好ましい。また、プラズマ処理の代わりにイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて絶縁膜に酸素を供給してもよい。
＜マイクロ波光導電減衰法＞
マイクロ波光導電減衰法について図を用いて説明する。
図２は、マイクロ波光導電減衰法を行うための装置の一例を示す模式図である。図２に示す装置は、ワイドギャップ半導体の薄膜の評価に好適である。特に、トランジスタの半導体に用いられる、１ｎｍ以上１μｍ以下、２ｎｍ以上５００ｎｍ以下、３ｎｍ以上２００ｎｍ以下または５ｎｍ以上１００ｎｍ以下のワイドギャップ半導体の評価に好適である。
図２に示す装置は、パルスレーザ発振器３０１と、マイクロ波発振器３０２と、方向性結合器３０３と、導波管３０５と、ミキサー３０６と、信号処理装置３０７と、試料ステージ３１１と、を有する。なお、図２において、導波管３０５は、コーナー部が曲率を有する形状を示しているが、これに限定されるものではない。試料ステージ３１１上には、試料３２０を配置することができる。試料３２０は、例えば、基板３２０ｂと、基板３２０ｂ上の半導体膜３２０ａと、を有する。
試料ステージ３１１の上面には、導電体が配置されている。導電体としては、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、ステンレス鋼などの合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、試料３２０と試料ステージ３１１との間にスペーサ３１０を配置しても構わない。スペーサ３１０は、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
スペーサ３１０は、例えば、半導体膜３２０ａの上面と、試料ステージ３１１の上面と、の距離が基板３２０ｂおよびスペーサ３１０におけるマイクロ波の波長の１／４程度となるように厚さを選択すればよい。なお、スペーサ３１０を配置することにより、試料３２０を上下逆さまに配置した場合でも評価が可能となる場合がある。試料３２０を上下逆さまに配置することで、例えば、基板３２０ｂと半導体膜３２０ａとの界面の影響を多く含んだ情報が得られる場合がある。
以下に、半導体膜３２０ａのマイクロ波光導電減衰法による評価方法を示す。
まず、マイクロ波発振器３０２より、マイクロ波を放射する。放射されたマイクロ波を特に進行波（入射波ともいう。）と呼ぶ。方向性結合器３０３を介して進行波が、導波管３０５と位相器３１５とに分かれる。導波管３０５を通った進行波は、試料３２０に入射する。このとき、試料３２０の半導体膜３２０ａで反射したマイクロ波（特に反射波と呼ぶ。）が、再び導波管３０５を通る。反射波は、ミキサー３０６にて、位相器３１５を介して分かれた進行波と混合される。混合された信号は、信号処理装置３０７において検出される。
このとき、信号処理装置３０７で検出される信号の強度は、半導体膜３２０ａにおけるマイクロ波の反射率によって変化する。例えば、半導体膜３２０ａにおいて光照射で注入される余剰キャリアのキャリア密度が高いほど、マイクロ波の反射率は高くなる。
また、半導体膜３２０ａは、励起光を吸収することで正孔および電子を生成する。即ち、励起光を半導体膜３２０ａに照射することで、半導体膜３２０ａのキャリア密度は高くなる。励起光は、ミラー３１３およびレンズ３１４を介して半導体膜３２０ａに照射させればよい。
マイクロ波の反射率はキャリア密度と正の相関を有することから、励起光を半導体膜３２０ａに照射することで、半導体膜３２０ａにおけるマイクロ波の反射率は高くなる。ある程度の時間、半導体膜３２０ａに励起光を当て続けると、マイクロ波の反射率は、励起光によるキャリアの生成と、再結合などによるキャリアの消失と、のバランスによって一定値をとる。この値が、マイクロ波の反射率の最も高い値であることから、反射率のピーク値と呼ぶことができる。反射率のピーク値は、半導体膜３２０ａの欠陥準位密度よって変化する場合がある。具体的には、半導体膜３２０ａの欠陥準位密度が高いときは、反射率のピーク値が低くなる。また、半導体膜３２０ａの浅い欠陥準位密度が低いときは、反射率のピーク値が高くなる。これは、該欠陥準位が、キャリアの消失を助長するためと考えられる。
なお、励起光としては、例えば、パルスレーザ発振器３０１から放射されたレーザ光を用いることができる。レーザ光は、半導体膜３２０ａのエネルギーギャップよりも十分に高いエネルギーの波長を用いると好ましい。特に、半導体膜３２０ａへの進入長が２５０ｎｍ未満、１００ｎｍ未満、７０ｎｍ未満または５０ｎｍ未満のレーザ光を用いればよい。例えば、波長が３４９ｎｍ以下、３３７ｎｍ未満、３１５ｎｍ未満、３００ｎｍ未満または２７０ｎｍ未満のレーザ光を用いればよい。また、光学系のコストの上昇を抑えるためには、レーザ光の波長は２００ｎｍ以上とすることが好ましい。ただし、波長が２００ｎｍ未満のレーザ光を用いても構わない。なお、ネオジムを添加したフッ化イットリウムリチウムをレーザ媒質に用いたレーザ（ＹＬＦレーザともいう。）の４倍高長波の波長は２６６ｎｍである。なお、光の進入長は、光の強度が１／ｅに減衰する深さであり、下式で表すことができる。
ここで、ｄは進入長［ｎｍ］を示し、λは波長［ｎｍ］を示し、ｋは減衰係数を示す。
例えば、半導体膜３２０ａのエネルギーギャップよりも十分に高いエネルギーの波長のレーザ光を用いない場合、検出感度を高めるためにレーザ光の出力をある程度高くしなくてはならない。そのため、半導体膜３２０ａを変質させてしまう場合があった。半導体膜３２０ａのエネルギーギャップよりも十分に高いエネルギーの波長のレーザ光を用いることで、レーザ光の出力を小さくした場合でも半導体膜３２０ａのキャリア密度を十分に高くすることができる。したがって、上述したような、半導体膜３２０ａの変質を抑制することができる。
また、半導体膜３２０ａへの進入長の浅いレーザ光を用いることで、基板３２０ｂなど下地の情報が測定結果に反映されることを抑制することができる。また、干渉効果により、半導体膜３２０ａの厚さに応じて測定結果にムラが生じることを抑制することができる。
次に、半導体膜３２０ａへの励起光の照射を止めると、キャリアの生成が止まり、半導体膜３２０ａのキャリア密度は低減していく。即ち、マイクロ波の反射率は低くなる。なお、マイクロ波の反射率はキャリア密度と正の相関を有するため、半導体膜３２０ａにおけるキャリアの寿命（ライフタイム）を測定することもできる。キャリアの寿命は、マイクロ波の反射率のピーク値から、速やかに減衰する成分（τ１ともいう。）と、緩やかに減衰する成分（τ２ともいう。）と、に分けることができる。マイクロ波光導電減衰法によるτ１およびτ２の導出方法は、Ｓ． Ｙａｓｕｎｏ， ｅｔ ａｌ．： Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ２０１２ ｖｏｌ．１１２， ０５３７１５の記載を参照する。
以上のようにして、半導体膜３２０ａをマイクロ波光導電減衰法による評価を行うことができる。なお、試料ステージ３１１をＸ方向およびＹ方向に動かすことで、基板３２０ｂの面内において、複数箇所の評価を行うことができる。
なお、図３のように、導波管３０５ａおよび導波管３０５ｂの二つの導波管と、マジックＴ３０４と、有する装置を用いても構わない。なお、導波管３０５ａと導波管３０５ｂとが、対称性を有すると好ましい。または、導波管３０５ａと導波管３０５ｂとのマイクロ波の経路長が同じであればよい。なお、図３において、導波管３０５ａおよび導波管３０５ｂは、コーナー部が曲率を有する形状を示しているが、これに限定されるものではない。
図３の場合も、まず、マイクロ波発振器３０２より、マイクロ波を放射する。方向性結合器３０３を介して進行波が、マジックＴ３０４と位相器３１５とに分かれる。マジックＴ３０４において、進行波は、導波管３０５ａおよび導波管３０５ｂに分かれる。導波管３０５ａを通った進行波は、励起光とともに試料３２０に入射する。また、導波管３０５ｂを通った進行波、そのまま試料３２０に入射する。このとき、試料３２０の半導体膜３２０ａで反射したマイクロ波が、再び導波管３０５ａおよび導波管３０５ｂを通り、マジックＴ３０４に戻る。導波管３０５ａと導波管３０５ｂと、を通った反射波は、マジックＴ３０４において再び合流する、そして、マジックＴ３０４はそれらの和信号を出力する。そして、ミキサー３０６にて、位相器３１５を介して分かれた進行波と混合される。混合された信号は、信号処理装置３０７において検出される。
このとき、導波管３０５ｂを通った反射波は、マイクロ波発振器３０２に起因したノイズ、および機械的振動による外乱などを、導波管３０５ａを通った反射波と同じだけ含む。したがって、その和信号をとることで、ノイズなどの影響を低減することができる。そのため、図３に示す装置は、励起光によるマイクロ波の反射率の変化を、さらに感度よく検出することができる。
＜ワイドギャップ半導体＞
ワイドギャップ半導体は、シリコンなどと比べてエネルギーギャップが大きい半導体である。具体的には、エネルギーギャップが２ｅＶ以上５ｅＶ以下、２．２ｅＶ以上４．６ｅＶ以下、特に２．５ｅＶ以上４．０ｅＶ以下の半導体を指す。
ワイドギャップ半導体は、エネルギーギャップが大きいことにより、マイクロ波光導電減衰法において、シリコンなどで用いられてきた波長３４９ｎｍなどのレーザ光の進入長が深くなる。したがって、上述したような不具合が生じる場合があった。特に、欠陥準位密度が低いワイドギャップ半導体においては、レーザ光の進入長が従来考えられていた以上に深くなる場合がある。
例えば、代表的なワイドギャップ半導体としては、酸化物半導体が挙げられる。以下に酸化物半導体の構造などを説明する。
＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図４（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４（Ｂ）に示す。図４（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図４（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図４（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図４（Ｂ）および図４（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図４（Ｄ）参照。）。図４（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図４（Ｄ）に示す領域５１６１に相当する。
また、図５（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図５（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図５（Ｂ）、図５（Ｃ）および図５（Ｄ）に示す。図５（Ｂ）、図５（Ｃ）および図５（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図６（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図６（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図７（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図７（Ｂ）に示す。図７（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図７（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図７（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図８は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図８より、ａ−ｌｉｋｅ ＯＳ（図中の試料Ａ）は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図８中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ（図中の試料Ｂ）およびＣＡＡＣ−ＯＳ（図中の試料Ｃ）は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図８中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上が、酸化物半導体の構造の説明である。
＜トランジスタ＞
以下では、本発明の一態様に係るトランジスタについて説明する。
＜トランジスタ構造＞
図９（Ａ）および図９（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図９（Ａ）および図９（Ｂ）に示すトランジスタは、基板５００上の導電膜５１３と、基板５００上および導電膜５１３上の凸部を有する絶縁膜５０２と、絶縁膜５０２の凸部上の半導体膜５０６ａと、半導体膜５０６ａ上の半導体膜５０６ｂと、半導体膜５０６ｂの上面および側面と接し、間隔を空けて配置された層５０９ａおよび層５０９ｂと、層５０９ａ上の導電膜５１６ａと、層５０９ｂ上の導電膜５１６ｂと、半導体膜５０６ｂ上、層５０９ａ上、層５０９ｂ上、導電膜５１６ａ上および導電膜５１６ｂ上の半導体膜５０６ｃと、半導体膜５０６ｃ上の絶縁膜５１２と、絶縁膜５１２上の導電膜５０４と、導電膜５１６ａ上、導電膜５１６ｂ上および導電膜５０４上の絶縁膜５０８と、絶縁膜５０８上の絶縁膜５１８と、を有する。なお、ここでは、導電膜５１３をトランジスタの一部としているが、これに限定されない。例えば、導電膜５１３がトランジスタとは独立した構成要素であるとしてもよい。
なお、半導体膜５０６ｃは、一点鎖線Ａ３−Ａ４断面において、少なくとも半導体膜５０６ｂの上面および側面と接する。また、導電膜５０４は、一点鎖線Ａ３−Ａ４断面において、半導体膜５０６ｃおよび絶縁膜５１２を介して半導体膜５０６ｂの上面および側面と面する。また、導電膜５１３は、絶縁膜５０２を介して半導体膜５０６ｂの下面と面する。また、絶縁膜５０２が凸部を有さなくても構わない。また、導電膜５１３を有さなくても構わない。また、半導体膜５０６ａを有さなくても構わない。また、半導体膜５０６ｃを有さなくても構わない。また、絶縁膜５０８を有さなくても構わない。また、絶縁膜５１８を有さなくても構わない。また、層５０９ａを有さなくても構わない。また、層５０９ｂを有さなくても構わない。
なお、半導体膜５０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電膜５０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電膜５１３は、トランジスタの第２のゲート電極（バックゲート電極ともいう。）としての機能を有する。また、導電膜５１６ａおよび導電膜５１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。また、絶縁膜５０８は、バリア層としての機能を有する。絶縁膜５０８は、例えば、酸素または／および水素をブロックする機能を有する。または、絶縁膜５０８は、例えば、半導体膜５０６ａまたは／および半導体膜５０６ｃよりも、酸素または／および水素をブロックする機能が高い。
なお、絶縁膜５０２は過剰酸素を含む絶縁膜であると好ましい。
例えば、過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。例えば、過剰酸素を含む酸化シリコン膜は、加熱処理などによって酸素を放出することができる酸化シリコン膜である。したがって、絶縁膜５０２は膜中を酸素が移動可能な絶縁膜である。即ち、絶縁膜５０２は酸素透過性を有する絶縁膜とすればよい。例えば、絶縁膜５０２は、半導体膜５０６ａよりも酸素透過性の高い絶縁膜とすればよい。
過剰酸素を含む絶縁膜は、半導体膜５０６ｂ中の酸素欠損を低減させる機能を有する場合がある。半導体膜５０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体膜５０６ｂ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁膜は、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
図９（Ｂ）に示すように、半導体膜５０６ｂの側面は、層５０９ａおよび層５０９ｂと接する。また、導電膜５０４の電界によって、半導体膜５０６ｂを電気的に取り囲むことができる（導電膜から生じる電界によって、半導体膜を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体膜５０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
また、導電膜５１３に、ソース電極よりも低い電圧または高い電圧を印加し、トランジスタのしきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。例えば、トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。なお、導電膜５１３に印加する電圧は、可変であってもよいし、固定であってもよい。導電膜５１３に印加する電圧を可変にする場合、電圧を制御する回路を導電膜５１３と電気的に接続してもよい。
次に、半導体膜５０６ａ、半導体膜５０６ｂ、半導体膜５０６ｃなどに適用可能な半導体膜について説明する。なお、半導体膜５０６ａ、半導体膜５０６ｂ、半導体膜５０６ｃなどには、例えば、前述したワイドギャップ半導体を適用しても構わない。
半導体膜５０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体膜５０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体膜５０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体膜５０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体膜５０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体膜５０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体膜５０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体膜５０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体膜５０６ａおよび半導体膜５０６ｃは、半導体膜５０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体膜５０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体膜５０６ａおよび半導体膜５０６ｃが構成されるため、半導体膜５０６ａと半導体膜５０６ｂとの界面、および半導体膜５０６ｂと半導体膜５０６ｃとの界面において、欠陥準位が形成されにくい。
半導体膜５０６ａ、半導体膜５０６ｂおよび半導体膜５０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体膜５０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体膜５０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体膜５０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体膜５０６ｃは、半導体膜５０６ａと同種の酸化物を用いても構わない。ただし、半導体膜５０６ａまたは／および半導体膜５０６ｃがインジウムを含まなくても構わない場合がある。例えば、半導体膜５０６ａまたは／および半導体膜５０６ｃが酸化ガリウムであっても構わない。なお、半導体膜５０６ａ、半導体膜５０６ｂおよび半導体膜５０６ｃに含まれる各元素の原子数が、整数比にならなくても構わない。
半導体膜５０６ｂは、半導体膜５０６ａおよび半導体膜５０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体膜５０６ｂとして、半導体膜５０６ａおよび半導体膜５０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体膜５０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体膜５０６ａ、半導体膜５０６ｂ、半導体膜５０６ｃのうち、電子親和力の大きい半導体膜５０６ｂにチャネルが形成される。
ここで、半導体膜５０６ａと半導体膜５０６ｂとの間には、半導体膜５０６ａと半導体膜５０６ｂとの混合領域を有する場合がある。また、半導体膜５０６ｂと半導体膜５０６ｃとの間には、半導体膜５０６ｂと半導体膜５０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、半導体膜５０６ａ、半導体膜５０６ｂおよび半導体膜５０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体膜５０６ａ中および半導体膜５０６ｃ中ではなく、半導体膜５０６ｂ中を主として移動する。上述したように、半導体膜５０６ａおよび半導体膜５０６ｂの界面における欠陥準位密度、半導体膜５０６ｂと半導体膜５０６ｃとの界面における欠陥準位密度を低くすることによって、半導体膜５０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体膜５０６ｂの上面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
または、例えば、チャネルが形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体膜５０６ｂが酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体膜５０６ｂ中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
また、チャネルの形成される領域中の欠陥準位密度が高いと、トランジスタの電気特性を変動させる場合がある。例えば、欠陥準位がキャリア発生源となる場合、トランジスタのしきい値電圧を変動させる場合がある。
半導体膜５０６ｂの酸素欠損を低減するために、例えば、絶縁膜５０２に含まれる過剰酸素を、半導体膜５０６ａを介して半導体膜５０６ｂまで移動させる方法などがある。この場合、半導体膜５０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
酸化物半導体中の欠陥準位密度は、例えば、マイクロ波光導電減衰法またはＥＳＲなどによって評価することができる。例えば、欠陥準位を有する酸化物半導体は、マイクロ波光導電減衰法によって観測されるマイクロ波の反射率のピーク値が低くなる場合がある。また、ＥＳＲによって、ｇ値が１．８９以上１．９６以下（代表的には、１．９３または１．９４）にシグナルが現れる場合がある。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体膜５０６ｂの全体にチャネルが形成される。したがって、半導体膜５０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体膜５０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、１０ｎｍ以上、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体膜５０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体膜５０６ｂとすればよい。なお、チャネル形成領域が縮小していくと、半導体膜５０６ｂが薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体膜５０６ｂの厚さが１０ｎｍ未満であってもよい。
また、トランジスタのオン電流を高くするためには、半導体膜５０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体膜５０６ｃとすればよい。一方、半導体膜５０６ｃは、チャネルの形成される半導体膜５０６ｂへ、隣接する絶縁膜を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体膜５０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体膜５０６ｃとすればよい。また、半導体膜５０６ｃは、絶縁膜５０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体膜５０６ａは厚く、半導体膜５０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体膜５０６ａとすればよい。半導体膜５０６ａの厚さを、厚くすることで、隣接する絶縁膜との界面からチャネルの形成される半導体膜５０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体膜５０６ａとすればよい。
例えば、半導体膜５０６ｂと半導体膜５０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、半導体膜５０６ａと半導体膜５０６ｂとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、半導体膜５０６ｂの水素濃度を低減するために、半導体膜５０６ａおよび半導体膜５０６ｃの水素濃度を低減すると好ましい。半導体膜５０６ａおよび半導体膜５０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体膜５０６ｂの窒素濃度を低減するために、半導体膜５０６ａおよび半導体膜５０６ｃの窒素濃度を低減すると好ましい。半導体膜５０６ａおよび半導体膜５０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体膜５０６ａまたは半導体膜５０６ｃのない２層構造としても構わない。または、半導体膜５０６ａの上もしくは下、または半導体膜５０６ｃ上もしくは下に、半導体膜５０６ａ、半導体膜５０６ｂおよび半導体膜５０６ｃとして例示した半導体膜のいずれか一を有する４層構造としても構わない。または、半導体膜５０６ａの上、半導体膜５０６ａの下、半導体膜５０６ｃの上、半導体膜５０６ｃの下のいずれか二箇所以上に、半導体膜５０６ａ、半導体膜５０６ｂおよび半導体膜５０６ｃとして例示した半導体膜のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
基板５００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板５００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板５００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板５００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板５００が伸縮性を有してもよい。また、基板５００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板５００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板５００を薄くすると、半導体装置を軽量化することができる。また、基板５００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板５００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板５００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板５００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板５００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板５００として好適である。
導電膜５１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
絶縁膜５０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。例えば、絶縁膜５０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁膜５０２は、基板５００からの不純物の拡散を防止する役割を有してもよい。また、半導体膜５０６ｂが酸化物半導体膜である場合、絶縁膜５０２は、半導体膜５０６ｂに酸素を供給する役割を担うことができる。
層５０９ａおよび層５０９ｂとしては、例えば、透明導電膜、酸化物半導体膜、窒化物半導体膜または酸化窒化物半導体膜を用いればよい。層５０９ａおよび層５０９ｂとしては、例えば、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
層５０９ａおよび層５０９ｂは、可視光線を透過する性質を有しても構わない。または、層５０９ａおよび層５０９ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
また、層５０９ａおよび層５０９ｂは、半導体膜５０６ｂなどとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
導電膜５１６ａおよび導電膜５１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
なお、層５０９ａおよび層５０９ｂは、導電膜５１６ａおよび導電膜５１６ｂよりも高抵抗の層を用いると好ましい場合がある。また、層５０９ａおよび層５０９ｂは、トランジスタのチャネルよりも低抵抗の層を用いると好ましい場合がある。例えば、層５０９ａおよび層５０９ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層５０９ａおよび層５０９ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層５０９ａまたは層５０９ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
絶縁膜５１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。例えば、絶縁膜５１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
導電膜５０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
絶縁膜５０８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。絶縁膜５０８は、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜５１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。例えば、絶縁膜５１８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、図９では、トランジスタの第１のゲート電極である導電膜５０４と第２のゲート電極である導電膜５１３とが、電気的に接続しない例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１０（Ａ）に示すように、導電膜５０４と導電膜５１３とが電気的に接続する構造であっても構わない。このような構成とすることで、導電膜５０４と導電膜５１３とに同じ電位が供給されるため、トランジスタのスイッチング特性を向上させることができる。または、図１０（Ｂ）に示すように、導電膜５１３を有さない構造であっても構わない。
また、図１１（Ａ）は、トランジスタの上面図の一例である。図１１（Ａ）の一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図１１（Ｂ）に示す。なお、図１１（Ａ）では、理解を容易にするため、絶縁膜などの一部を省略して示す。
また、図９などではソース電極およびドレイン電極として機能する導電膜５１６ａおよび導電膜５１６ｂが半導体膜５０６ｂの上面および側面、絶縁膜５０２の上面などと接する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１１に示すように、導電膜５１６ａおよび導電膜５１６ｂが半導体膜５０６ｂの上面のみと接する構造であっても構わない。
また、図１１（Ｂ）に示すように、絶縁膜５１８上に絶縁膜５２８を有してもよい。絶縁膜５２８は、上面が平坦な絶縁膜であると好ましい。なお、絶縁膜５２８は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。例えば、絶縁膜５２８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。絶縁膜５２８の上面を平坦化するために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行ってもよい。
または、絶縁膜５２８は、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁膜５２８の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。
また、図１１（Ａ）および図１１（Ｂ）に示すように、絶縁膜５２８上に導電膜５２４ａおよび導電膜５２４ｂを有してもよい。導電膜５２４ａおよび導電膜５２４ｂは、例えば、配線としての機能を有する。また、絶縁膜５２８が開口部を有し、該開口部を介して導電膜５１６ａと導電膜５２４ａとが電気的に接続しても構わない。また、また、絶縁膜５２８が別の開口部を有し、該開口部を介して導電膜５１６ｂと導電膜５２４ｂとが電気的に接続しても構わない。このとき、それぞれの開口部内に導電膜５２６ａ、導電膜５２６ｂを有しても構わない。
導電膜５２４ａおよび導電膜５２４ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
図１１に示すトランジスタは、層５０９ａおよび層５０９ｂは、半導体膜５０６ｂの側面と接しない。したがって、第１のゲート電極として機能する導電膜５０４から半導体膜５０６ｂの側面に向けて印加される電界が、層５０９ａおよび層５０９ｂなどによって遮蔽されにくい構造である。また、層５０９ａおよび層５０９ｂは、絶縁膜５０２の上面と接しない。そのため、絶縁膜５０２から放出される過剰酸素（酸素）が層５０９ａおよび層５０９ｂを酸化させるために消費されない。したがって、絶縁膜５０２から放出される過剰酸素（酸素）を、半導体膜５０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図１１に示す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する電気特性の優れたトランジスタである。
図１２（Ａ）および図１２（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１２（Ａ）は上面図であり、図１２（Ｂ）は、図１２（Ａ）に示す一点鎖線Ｇ１−Ｇ２、および一点鎖線Ｇ３−Ｇ４に対応する断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタは、図１２に示すように、層５０９ａ、層５０９ｂ、導電膜５１６ａおよび導電膜５１６ｂを有さず、導電膜５２６ａおよび導電膜５２６ｂと、半導体膜５０６ｂと、が接する構造であっても構わない。この場合、半導体膜５０６ｂまたは／および半導体膜５０６ａの、少なくとも導電膜５２６ａおよび導電膜５２６ｂと接する領域に低抵抗領域５２３ａ（低抵抗領域５２３ｂ）を設けると好ましい。低抵抗領域５２３ａおよび低抵抗領域５２３ｂは、例えば、導電膜５０４などをマスクとし、半導体膜５０６ｂまたは／および半導体膜５０６ａに不純物を添加することで形成すればよい。なお、導電膜５２６ａおよび導電膜５２６ｂが、半導体膜５０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構わない。導電膜５２６ａおよび導電膜５２６ｂが、半導体膜５０６ｂの孔または窪みに設けられることで、導電膜５２６ａおよび導電膜５２６ｂと、半導体膜５０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。
また、図１３（Ａ）および図１３（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１３（Ａ）は上面図であり、図１３（Ｂ）は、図１３（Ａ）に示す一点鎖線Ｊ１−Ｊ２、および一点鎖線Ｊ３−Ｊ４に対応する断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１３（Ａ）および図１３（Ｂ）に示すトランジスタは、基板６００上の導電膜６０４と、導電膜６０４上の絶縁膜６１２と、絶縁膜６１２上の半導体膜６０６ａと、半導体膜６０６ａ上の半導体膜６０６ｂと、半導体膜６０６ｂ上の半導体膜６０６ｃと、半導体膜６０６ａ、半導体膜６０６ｂおよび半導体膜６０６ｃと接し、間隔を空けて配置された層６０９ａおよび層６０９ｂと、層６０９ａ上の導電膜６１６ａと、層６０９ｂ上の導電膜６１６ｂと、半導体膜６０６ｃ上、導電膜６１６ａ上および導電膜６１６ｂ上の絶縁膜６１８と、を有する。なお、導電膜６０４は、絶縁膜６１２を介して半導体膜６０６ｂの下面と面する。また、絶縁膜６１２が凸部を有しても構わない。また、基板６００と導電膜６０４の間に絶縁膜を有しても構わない。該絶縁膜は、絶縁膜５０２や絶縁膜５０８についての記載を参照する。また、半導体膜６０６ａを有さなくても構わない。また、絶縁膜６１８を有さなくても構わない。また、層６０９ａを有さなくても構わない。また、層６０９ｂを有さなくても構わない。
なお、半導体膜６０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電膜６０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電膜６１６ａおよび導電膜６１６ｂは、トランジスタのソース電極およびドレイン電極としての機能を有する。
なお、絶縁膜６１８は過剰酸素を含む絶縁膜であると好ましい。
なお、基板６００は、基板５００についての記載を参照する。また、導電膜６０４は、導電膜５０４についての記載を参照する。また、絶縁膜６１２は、絶縁膜５１２についての記載を参照する。また、半導体膜６０６ａは、半導体膜５０６ａについての記載を参照する。また、半導体膜６０６ｂは、半導体膜５０６ｂについての記載を参照する。また、半導体膜６０６ｃは、半導体膜５０６ｃについての記載を参照する。また、層６０９ａおよび層６０９ｂは、層５０９ａおよび層５０９ｂついての記載を参照する。また、導電膜６１６ａおよび導電膜６１６ｂは、導電膜５１６ａおよび導電膜５１６ｂについての記載を参照する。また、絶縁膜６１８は、絶縁膜５０２についての記載を参照する。
なお、絶縁膜６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電膜６１６ａなどと接続されている。
また、図１４（Ａ）は、トランジスタの上面図の一例である。図１４（Ａ）の一点鎖線Ｋ１−Ｋ２および一点鎖線Ｋ３−Ｋ４に対応する断面図の一例を図１４（Ｂ）に示す。なお、図１４（Ａ）では、理解を容易にするため、絶縁膜などの一部を省略して示す。
なお、半導体膜の上に、チャネル保護膜として機能させることができる絶縁膜を配置してもよい。例えば、図１４に示すように、層６０９ａおよび層６０９ｂと、半導体膜６０６ｃとの間に、絶縁膜６２０を配置してもよい。その場合、層６０９ａ（層６０９ｂ）と半導体膜６０６ｃとは、絶縁膜６２０中の開口部を介して接続される。絶縁膜６２０は、絶縁膜６１８についての記載を参照すればよい。
なお、図１３（Ｂ）や図１４（Ｂ）において、絶縁膜６１８の上に、導電膜６１３を配置してもよい。その場合の例を図１５（Ａ）および図１５（Ｂ）に示す。なお、導電膜６１３については、導電膜５１３についての記載を参照する。また、導電膜６１３には、導電膜６０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電膜６１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。つまり、導電膜６１３は、第２のゲート電極としての機能を有することができる。また、導電膜６１３などによってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
＜トランジスタ作製方法＞
以下では、本発明の一態様に係る図９に示したトランジスタの作製方法を図１６、図１７および図１８を用いて説明する。なお、ここでは、理解を容易にするため、導電膜５１３、層５０９ａおよび層５０９ｂを形成しない例を示す。また、図９では、半導体膜５０６ａ、半導体膜５０６ｂおよび半導体膜５０６ｃの積層構造を有する例を示しているが、ここではそれらに代えて半導体膜５０６単層を有する例を示す。
まずは、基板５００を準備する。
次に、絶縁膜５０２を成膜する。絶縁膜５０２の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に、半導体膜を成膜する。該半導体膜は、後の工程を経て半導体膜５０６となる半導体膜である。該半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、該半導体膜をフォトリソグラフィ法などによって加工し、半導体膜５０６を形成する。なお、半導体膜５０６を形成する際、絶縁膜５０２もエッチングされ、一部の領域が薄くなる場合がある。即ち、絶縁膜５０２は、半導体膜５０６と接する領域に凸部を有する形状となる場合がある。
なお、フォトリソグラフィ法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電膜、半導体膜または絶縁膜などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理または／およびウェットエッチング処理を用いることができる。
次に、導電膜５１６ａおよび導電膜５１６ｂとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、該導電膜をフォトリソグラフィ法などによって加工し、導電膜５１６ａおよび導電膜５１６ｂを形成する（図１６（Ａ）参照。）。
次に、絶縁膜５１２となる絶縁膜５３２を成膜する（図１６（Ｂ）参照。）。絶縁膜５３２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、上述したマイクロ波光導電減衰法を用いて、半導体膜５０６を評価する。半導体膜５０６の評価には、励起光５３０を用いる（図１７（Ａ）参照。）。マイクロ波光導電減衰法による評価は、半導体膜５０６へのダメージをほとんど与えないといわれている。さらに、半導体膜５０６上に絶縁膜５３２が設けられており、絶縁膜５３２を介して半導体膜５０６に励起光５３０が照射されるためより半導体膜５０６へのダメージは軽減される。
ところが、評価の条件によっては、励起光５３０の照射によって半導体膜５０６が変質する場合がある。したがって、励起光５３０は、半導体膜５０６のチャネル形成領域となる領域を避けて照射することが好ましい。また、予め決められた領域に対し、基板５００面内の複数個所で同様の評価を行っても構わない。
また、絶縁膜５３２は、励起光５３０を吸収しない膜を用いることができる。例えば、絶縁膜５３２に酸化窒化シリコン膜（バンドギャップが８．６ｅＶ）を用い、酸化窒化シリコン膜に対して波長３４９ｎｍ（３．５５ｅＶ）の励起光５３０を照射しても励起光５３０は、酸化窒化シリコン膜で吸収されず、半導体膜５０６に到達することができる。
次に、導電膜５０４となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、該導電膜をフォトリソグラフィ法などによって加工し、導電膜５０４を形成する（図１７（Ｂ）参照。）。
次に、絶縁膜５３２をフォトリソグラフィ法などによって加工し、絶縁膜５１２を形成する。（図１８（Ａ）参照。）。なお、絶縁膜５１２を形成する際、絶縁膜５０２もエッチングされ、一部の領域が薄くなる場合がある。
次に、絶縁膜５０８を成膜する。絶縁膜５０８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁膜５１８を成膜することでトランジスタを作製することができる（図１８（Ｂ）参照。）。絶縁膜５１８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
以上に示したように、トランジスタのチャネル形成領域となる半導体膜をトランジスタの作製工程中に評価することができる。したがって、製造時の品質管理を工程の一環として行うことができる。また、抜き取り評価も不要となる。そのため、トランジスタを歩留まり高く作製することができる。また、トランジスタを生産性高く作製することができる。また、該トランジスタを有する半導体装置を歩留まり高く作製することができる。また、該トランジスタを有する半導体装置を生産性高く作製することができる。
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
＜回路＞
以下では、本発明の一態様に係るトランジスタを利用した回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図１９（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータ回路の構成を示している。
＜半導体装置の構造１＞
図２０は、図１９（Ａ）に対応する半導体装置の断面図である。図２０に示す半導体装置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００として、図９に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。例えば、図１１、図１２または図１３に示したトランジスタなどを、トランジスタ２１００として用いても構わない。よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を参酌する。
図２０に示すトランジスタ２２００は、半導体基板５５０を用いたトランジスタである。トランジスタ２２００は、半導体基板５５０中の領域５７２ａと、半導体基板５５０中の領域５７２ｂと、絶縁膜５６２と、導電膜５５４と、を有する。
トランジスタ２２００において、領域５７２ａおよび領域５７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁膜５６２は、ゲート絶縁膜としての機能を有する。また、導電膜５５４は、ゲート電極としての機能を有する。したがって、導電膜５５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電膜５５４に印加する電位によって、領域５７２ａと領域５７２ｂとの間の導通・非導通を制御することができる。
半導体基板５５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などを用いればよい。好ましくは、半導体基板５５０として単結晶シリコン基板を用いる。
半導体基板５５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板５５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板５５０がｉ型であっても構わない。
半導体基板５５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
領域５７２ａおよび領域５７２ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域５６０などによって隣接するトランジスタと分離される。領域５６０は、絶縁性を有する領域である。
図２０に示す半導体装置は、絶縁膜５６４と、絶縁膜５６６と、絶縁膜５６８と、導電膜５８０ａと、導電膜５８０ｂと、導電膜５８０ｃと、導電膜５７８ａと、導電膜５７８ｂと、導電膜５７８ｃと、導電膜５７６ａと、導電膜５７６ｂと、導電膜５７４ａと、導電膜５７４ｂと、導電膜５７４ｃと、導電膜５９６ａと、導電膜５９６ｂと、導電膜５９６ｃと、導電膜５９６ｄと、導電膜５９８ａと、導電膜５９８ｂと、導電膜５９８ｃと、絶縁膜５９０と、絶縁膜５９２と、絶縁膜５９４と、を有する。
絶縁膜５６４は、トランジスタ２２００上に配置する。また、絶縁膜５６６は、絶縁膜５６４上に配置する。また、絶縁膜５６８は、絶縁膜５６６上に配置する。また、絶縁膜５９０は、絶縁膜５６８上に配置する。また、トランジスタ２１００は、絶縁膜５９０上に配置する。また、絶縁膜５９２は、トランジスタ２１００上に配置する。また、絶縁膜５９４は、絶縁膜５９２上に配置する。
絶縁膜５６４は、領域５７２ａに達する開口部と、領域５７２ｂに達する開口部と、導電膜５５４に達する開口部と、を有する。また、開口部には、それぞれ導電膜５８０ａ、導電膜５８０ｂまたは導電膜５８０ｃが埋め込まれている。
また、絶縁膜５６６は、導電膜５８０ａに達する開口部と、導電膜５８０ｂに達する開口部と、導電膜５８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電膜５７８ａ、導電膜５７８ｂまたは導電膜５７８ｃが埋め込まれている。
また、絶縁膜５６８は、導電膜５７８ｂに達する開口部と、導電膜５７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電膜５７６ａまたは導電膜５７６ｂが埋め込まれている。
また、絶縁膜５９０は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導電膜５７６ａに達する開口部と、導電膜５７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電膜５７４ａ、導電膜５７４ｂまたは導電膜５７４ｃが埋め込まれている。
導電膜５７４ａは、トランジスタ２１００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電膜５７４ａに一定の電位を印加することで、トランジスタ２１００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電膜５７４ａとトランジスタ２１００のトップゲート電極である導電膜５０４とを電気的に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１００の飽和領域における電気特性を安定にすることができる。
また、絶縁膜５９２は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電膜５１６ｂを通って、導電膜５７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電膜５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電膜５０４に達する開口部と、導電膜５７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電膜５９６ａ、導電膜５９６ｂ、導電膜５９６ｃまたは導電膜５９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２１００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁膜５９４は、導電膜５９６ａに達する開口部と、導電膜５９６ｂおよび導電膜５９６ｄに達する開口部と、導電膜５９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電膜５９８ａ、導電膜５９８ｂまたは導電膜５９８ｃが埋め込まれている。
絶縁膜５６４、絶縁膜５６６、絶縁膜５６８、絶縁膜５９０、絶縁膜５９２および絶縁膜５９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。例えば、絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁膜５６４、絶縁膜５６６、絶縁膜５６８、絶縁膜５９０、絶縁膜５９２または絶縁膜５９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁膜を有することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁膜を配置することによって、トランジスタ２１００の電気特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁膜としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。
導電膜５８０ａ、導電膜５８０ｂ、導電膜５８０ｃ、導電膜５７８ａ、導電膜５７８ｂ、導電膜５７８ｃ、導電膜５７６ａ、導電膜５７６ｂ、導電膜５７４ａ、導電膜５７４ｂ、導電膜５７４ｃ、導電膜５９６ａ、導電膜５９６ｂ、導電膜５９６ｃ、導電膜５９６ｄ、導電膜５９８ａ、導電膜５９８ｂおよび導電膜５９８ｃとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
なお、図２１に示す半導体装置は、図２０に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２１に示す半導体装置については、図２０に示した半導体装置の記載を参酌する。具体的には、図２１に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２２００のオフ特性を向上させることができる。
また、図２２に示す半導体装置は、図２０に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２２に示す半導体装置については、図２０に示した半導体装置の記載を参酌する。具体的には、図２２に示す半導体装置は、トランジスタ２２００がＳＯＩ基板である半導体基板５５０に設けられた場合を示している。図２２には、絶縁膜５５２によって領域５５６が半導体基板５５０と分離されている構造を示す。半導体基板５５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２２００のオフ特性を向上させることができる。なお、絶縁膜５５２は、半導体基板５５０を絶縁体化させることによって形成することができる。例えば、絶縁膜５５２としては、酸化シリコンを用いることができる。
図２０乃至図２２に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また、図１９（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２３に示す。
図２３（Ａ）に示す半導体装置は、第１の半導体膜を用いたトランジスタ３２００と第２の半導体膜を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体膜を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２３（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２３（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位とすることで、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
＜半導体装置の構造２＞
図２４は、図２３（Ａ）に対応する半導体装置の断面図である。図２４に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００についての記載を参照する。また、トランジスタ３２００としては、図２０に示したトランジスタ２２００についての記載を参照する。なお、図２０では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
図２４に示すトランジスタ２２００は、半導体基板５５０を用いたトランジスタである。トランジスタ２２００は、半導体基板５５０中の領域５７２ａと、半導体基板５５０中の領域５７２ｂと、絶縁膜５６２と、導電膜５５４と、を有する。
図２４に示す半導体装置は、絶縁膜５６４と、絶縁膜５６６と、絶縁膜５６８と、導電膜５８０ａと、導電膜５８０ｂと、導電膜５８０ｃと、導電膜５７８ａと、導電膜５７８ｂと、導電膜５７８ｃと、導電膜５７６ａと、導電膜５７６ｂと、導電膜５７４ａと、導電膜５７４ｂと、導電膜５７４ｃと、導電膜５９６ａと、導電膜５９６ｂと、導電膜５９６ｃと、導電膜５９６ｄと、導電膜５９８ａと、導電膜５９８ｂと、導電膜５９８ｃと、導電膜５９８ｄと、絶縁膜５９０と、絶縁膜５９２と、絶縁膜５９４と、を有する。
絶縁膜５６４は、トランジスタ３２００上に配置する。また、絶縁膜５６６は、絶縁膜５６４上に配置する。また、絶縁膜５６８は、絶縁膜５６６上に配置する。また、絶縁膜５９０は、絶縁膜５６８上に配置する。また、トランジスタ３３００は、絶縁膜５９０上に配置する。また、絶縁膜５９２は、トランジスタ３３００上に配置する。また、絶縁膜５９４は、絶縁膜５９２上に配置する。
絶縁膜５６４は、領域５７２ａに達する開口部と、領域５７２ｂに達する開口部と、導電膜５５４に達する開口部と、を有する。また、開口部には、それぞれ導電膜５８０ａ、導電膜５８０ｂまたは導電膜５８０ｃが埋め込まれている。
また、絶縁膜５６６は、導電膜５８０ａに達する開口部と、導電膜５８０ｂに達する開口部と、導電膜５８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電膜５７８ａ、導電膜５７８ｂまたは導電膜５７８ｃが埋め込まれている。
また、絶縁膜５６８は、導電膜５７８ｂに達する開口部と、導電膜５７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電膜５７６ａまたは導電膜５７６ｂが埋め込まれている。
また、絶縁膜５９０は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電膜５７６ａに達する開口部と、導電膜５７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電膜５７４ａ、導電膜５７４ｂまたは導電膜５７４ｃが埋め込まれている。
導電膜５７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電膜５７４ａに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電膜５７４ａとトランジスタ３３００のトップゲート電極である導電膜５０４とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁膜５９２は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電膜５１６ｂを通って、導電膜５７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電膜５１６ａと絶縁膜５１２を介して重なる導電膜５１４に達する開口部と、トランジスタ３３００のゲート電極である導電膜５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電膜５１６ａを通って、導電膜５７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電膜５９６ａ、導電膜５９６ｂ、導電膜５９６ｃまたは導電膜５９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁膜５９４は、導電膜５９６ａに達する開口部と、導電膜５９６ｂに達する開口部と、導電膜５９６ｃに達する開口部と、導電膜５９６ｄに達する開口部と、を有する。また、開口部には、それぞれ導電膜５９８ａ、導電膜５９８ｂ、導電膜５９８ｃまたは導電膜５９８ｄが埋め込まれている。
絶縁膜５６４、絶縁膜５６６、絶縁膜５６８、絶縁膜５９０、絶縁膜５９２または絶縁膜５９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁膜を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁膜を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
導電膜５９８ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電膜、銅およびチタンを含む導電膜、銅およびマンガンを含む導電膜、インジウム、スズおよび酸素を含む導電膜、チタンおよび窒素を含む導電膜などを用いてもよい。
トランジスタ３２００のソースまたはドレインは、導電膜５８０ａと、導電膜５７８ａと、導電膜５７６ａと、導電膜５７４ｂと、導電膜５９６ｃと、を介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電膜５１６ｂと電気的に接続する。また、トランジスタ３２００のゲート電極である導電膜５５４は、導電膜５８０ｃと、導電膜５７８ｃと、導電膜５７６ｂと、導電膜５７４ｃと、導電膜５９６ｄと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電膜５１６ａと電気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方と電気的に接続する電極と、導電膜５１４と、絶縁膜５１２と、を有する。なお、絶縁膜５１２は、トランジスタ３３００のゲート絶縁膜と同一工程を経て形成できるため、生産性を高めることができて好ましい場合がある。また、導電膜５１４として、トランジスタ３３００のゲート電極と同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。
そのほかの構造については、適宜図２０などについての記載を参酌することができる。
なお、図２５に示す半導体装置は、図２４に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図２５に示す半導体装置については、図２３に示した半導体装置の記載を参酌する。具体的には、図２５に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００については、図２１に示したトランジスタ２２００の記載を参照する。なお、図２１では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
また、図２６に示す半導体装置は、図２４に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図２６に示す半導体装置については、図２４に示した半導体装置の記載を参酌する。具体的には、図２６に示す半導体装置は、トランジスタ３２００がＳＯＩ基板である半導体基板５５０に設けられた場合を示している。ＳＯＩ基板である半導体基板５５０に設けられたトランジスタ３２００については、図２２に示したトランジスタ２２００の記載を参照する。なお、図２２では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
＜記憶装置２＞
図２３（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２３（Ａ）に示した半導体装置と異なる。この場合も図２３（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２３（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体膜が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体膜が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体膜を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁膜の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
＜撮像装置の構成例＞
図２７（Ａ）は、本発明の一態様に係る撮像装置２００の構成例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に配置してもよい。また、周辺回路は、その一部または全部をＩＣ等の半導体装置で実装してもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
また、図２７（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図２８（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図２８（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図２８（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図２８（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図２８（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図２８（Ａ）において、赤の波長帯域を検出する副画素２１２、緑の波長帯域を検出する副画素２１２、および青の波長帯域を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図２９の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図２９（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図２９（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
図２９に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図２８に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図３０（Ａ）、図３０（Ｂ）は、撮像装置を構成する素子の断面図である。図３０（Ａ）に示す撮像装置は、シリコン基板４００に設けられたシリコンを用いたトランジスタ４５１、トランジスタ４５１上に積層して配置された酸化物半導体を用いたトランジスタ４５２およびトランジスタ４５３、ならびにシリコン基板４００に設けられたフォトダイオード４６０を含む。各トランジスタおよびフォトダイオード４６０は、種々のプラグ４７０および配線４７１と電気的な接続を有する。また、フォトダイオード４６０のアノード４６１は、低抵抗領域４６３を介してプラグ４７０と電気的に接続を有する。
また、撮像装置は、シリコン基板４００に設けられたトランジスタ４５１およびフォトダイオード４６０を有する層４１０と、層４１０と接して設けられ、配線４７１を有する層４２０と、層４２０と接して設けられ、トランジスタ４５２およびトランジスタ４５３を有する層４３０と、層４３０と接して設けられ、配線４７２および配線４７３を有する層４４０を備えている。
なお、図３０（Ａ）の断面図の一例では、シリコン基板４００において、トランジスタ４５１が形成された面とは逆側の面にフォトダイオード４６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード４６０の受光面をトランジスタ４５１が形成された面と同じとすることもできる。
なお、トランジスタを用いて画素を構成する場合には、層４１０を、トランジスタを有する層とすればよい。または層４１０を省略し、トランジスタのみで画素を構成してもよい。
なおトランジスタを用いて画素を構成する場合には、層４３０を省略すればよい。層４３０を省略した断面図の一例を図３０（Ｂ）に示す。
なお、シリコン基板４００は、ＳＯＩ基板であってもよい。また、シリコン基板４００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ４５１およびフォトダイオード４６０を有する層４１０と、トランジスタ４５２およびトランジスタ４５３を有する層４３０と、の間には絶縁膜４８０が設けられる。ただし、絶縁膜４８０の位置は限定されない。
トランジスタ４５１のチャネル形成領域近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ４５１の信頼性を向上させる効果がある。一方、トランジスタ４５２およびトランジスタ４５３などの近傍に設けられる絶縁膜中の水素は、酸化物半導体膜中にキャリアを生成する要因の一つとなる。そのため、トランジスタ４５２およびトランジスタ４５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体膜を用いたトランジスタの上層に酸化物半導体膜を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁膜４８０を設けることが好ましい。絶縁膜４８０より下層に水素を閉じ込めることで、トランジスタ４５１の信頼性が向上させることができる。さらに、絶縁膜４８０より下層から、絶縁膜４８０より上層に水素が拡散することを抑制できるため、トランジスタ４５２およびトランジスタ４５３などの信頼性を向上させることができる。
絶縁膜４８０としては、例えば、絶縁膜５０８の記載を参照する。
また、図３０（Ａ）の断面図において、層４１０に設けるフォトダイオード４６０と、層４３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図３１（Ａ１）および図３１（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図３１（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３１（Ａ２）は、図３１（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３１（Ａ３）は、図３１（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３１（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３１（Ｂ２）は、図３１（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３１（Ｂ３）は、図３１（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図３２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図３２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置について、図３４および図３５を用いて説明する。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図３４は、本発明の一態様に係るＥＬ表示装置の一例である。図３４（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図３４（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図３４（Ｃ）は、図３４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図３４（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
図３４（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図３４（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３４（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のソースは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図３４（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図３４（Ｃ）は、図３４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図３４（Ｃ）には、トランジスタ７４１として、基板７００上の導電膜７０４ａと、導電膜７０４ａ上の絶縁膜７１２ａと、絶縁膜７１２ａ上の絶縁膜７１２ｂと、絶縁膜７１２ｂ上にあり導電膜７０４ａと重なる半導体膜７０６と、半導体膜７０６と接する導電膜７１６ａおよび導電膜７１６ｂと、半導体膜７０６上、導電膜７１６ａ上および導電膜７１６ｂ上の絶縁膜７１８ａと、絶縁膜７１８ａ上の絶縁膜７１８ｂと、絶縁膜７１８ｂ上の絶縁膜７１８ｃと、絶縁膜７１８ｃ上にあり半導体膜７０６と重なる導電膜７１４ａと、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図３４（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図３４（Ｃ）に示すトランジスタ７４１において、導電膜７０４ａはゲート電極としての機能を有し、絶縁膜７１２ａおよび絶縁膜７１２ｂはゲート絶縁膜としての機能を有し、導電膜７１６ａはソース電極としての機能を有し、導電膜７１６ｂはドレイン電極としての機能を有し、絶縁膜７１８ａ、絶縁膜７１８ｂおよび絶縁膜７１８ｃはゲート絶縁膜としての機能を有し、導電膜７１４ａはゲート電極としての機能を有する。なお、半導体膜７０６は、光が当たることで電気特性が変動する場合がある。したがって、導電膜７０４ａ、導電膜７１６ａ、導電膜７１６ｂ、導電膜７１４ａのいずれか一以上が遮光性を有すると好ましい。
なお、絶縁膜７１８ａおよび絶縁膜７１８ｂの界面を破線で表したが、これは両者の境界が明確でない場合があることを示す。例えば、絶縁膜７１８ａおよび絶縁膜７１８ｂとして、同種の絶縁膜を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図３４（Ｃ）には、容量素子７４２として、基板上の導電膜７０４ｂと、導電膜７０４ｂ上の絶縁膜７１２ａと、絶縁膜７１２ａ上の絶縁膜７１２ｂと、絶縁膜７１２ｂ上にあり導電膜７０４ｂと重なる導電膜７１６ａと、導電膜７１６ａ上の絶縁膜７１８ａと、絶縁膜７１８ａ上の絶縁膜７１８ｂと、絶縁膜７１８ｂ上の絶縁膜７１８ｃと、絶縁膜７１８ｃ上にあり導電膜７１６ａと重なる導電膜７１４ｂと、を有し、導電膜７１６ａおよび導電膜７１４ｂの重なる領域で、絶縁膜７１８ａおよび絶縁膜７１８ｂの一部が除去されている構造を示す。
容量素子７４２において、導電膜７０４ｂおよび導電膜７１４ｂは一方の電極として機能し、導電膜７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電膜７０４ａおよび導電膜７０４ｂを同種の導電膜とすると好ましい。その場合、導電膜７０４ａおよび導電膜７０４ｂは、同一工程を経て形成することができる。また、導電膜７１４ａおよび導電膜７１４ｂを同種の導電膜とすると好ましい。その場合、導電膜７１４ａおよび導電膜７１４ｂは、同一工程を経て形成することができる。
図３４（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図３４（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図３４（Ｃ）に示す容量素子７４２は、導電膜７１６ａおよび導電膜７１４ｂの重なる領域を薄くするため、絶縁膜７１８ａおよび絶縁膜７１８ｂの一部が除去された構造を有するが、本発明の一態様に係る容量素子はこれに限定されるものではない。例えば、導電膜７１６ａおよび導電膜７１４ｂの重なる領域を薄くするため、絶縁膜７１８ｃの一部が除去された構造を有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁膜７２０が配置される。ここで、絶縁膜７２０は、トランジスタ７４１のソース電極として機能する導電膜７１６ａに達する開口部を有してもよい。絶縁膜７２０上には、導電膜７８１が配置される。導電膜７８１は、絶縁膜７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電膜７８１上には、導電膜７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電膜７８１と接する発光層７８２が配置される。発光層７８２上には、導電膜７８３が配置される。導電膜７８１、発光層７８２および導電膜７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図３５（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３５に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３４（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図３５（Ｂ）に示す。図３５（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電膜または半導体膜のいずれかと同種の導電膜または半導体膜を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図３５（Ｂ）には、図３４（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体膜に酸化物半導体膜を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁膜７２１が配置される。ここで、絶縁膜７２１は、トランジスタ７５１に達する開口部を有する。絶縁膜７２１上には、導電膜７９１が配置される。導電膜７９１は、絶縁膜７２１の開口部を介してトランジスタ７５１と電気的に接続する。
導電膜７９１上には、配向膜として機能する絶縁膜７９２が配置される。絶縁膜７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁膜７９４が配置される。絶縁膜７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁膜７９４上には、導電膜７９６が配置される。導電膜７９６上には、基板７９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、たとえば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子の少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３６に示す。
図３６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図３６（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施例では、基板上の酸化物半導体膜と、酸化物半導体膜上の絶縁膜と、を有する試料に対し、マイクロ波光導電減衰法による評価を行った例を示す。
マイクロ波光導電減衰法による評価を行った試料Ａ１、試料Ａ２、試料Ａ３、試料Ａ４、および試料Ａ５の作製方法を説明する。
まず、基板として、厚さが１．１ｍｍの石英基板を準備した。次に、酸化物半導体膜として、厚さが１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。次に、窒素雰囲気において４５０℃で１時間の加熱処理を行った。次に、酸素雰囲気において４５０℃で１時間の加熱処理を行った。次に、絶縁膜として、厚さが２０ｎｍの酸化窒化シリコン膜を成膜することで、試料Ａ１乃至試料Ａ５を作製した。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合したガスを用いた。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．７Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は３００℃とした。
また、酸化窒化シリコン膜は、ＰＥＣＶＤ法を用いて成膜した。成膜ガスとしては、モノシランが１に対して亜酸化窒素が８００となる体積比で混合したガスを用いた。成膜時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。
なお、酸化窒化シリコン膜を成膜する際のＧａｐは、試料Ａ１が１６ｍｍ、試料Ａ２が２０ｍｍ、試料Ａ３が２４ｍｍ、試料Ａ４が２８ｍｍ、試料Ａ５が３２ｍｍとなるようにした。
次に、試料Ａ１乃至試料Ａ５のマイクロ波光導電減衰法による評価を行った。試料Ａ１乃至試料Ａ５における酸化物半導体膜のマイクロ波の反射率のピーク値の面内分布を図３７に示す。励起光としては、ネオジムを添加したフッ化イットリウムリチウムをレーザ媒質に用いたレーザの３倍高調波（ＹＬＦ−３ＨＧ、波長３４９ｎｍ）を用いた。なお、マイクロ波光導電減衰法による評価は、株式会社コベルコ科研製低温ポリシリコン・ＳｉＣ評価装置ＬＴＡ−１８００ＳＰを用いた。
また、試料Ａ１乃至試料Ａ５における面内中央のマイクロ波の反射率のピーク値を図３８に示す。なお、図中のエラーバーは上限が面内の最大値、下限が面内の最小値をそれぞれ示す。
図３７、図３８より、酸化窒化シリコン膜を成膜する際のＧａｐを大きくするとマイクロ波の反射率のピーク値の面内分布のばらつきが大きいままであり、ほとんど変わらなかった。一方、Ｇａｐを２８ｍｍより小さくすると、マイクロ波の反射率のピーク値の面内分布のばらつきが小さくなっていることが確認できた。ただし、Ｇａｐが２０ｍｍ以下ではマイクロ波の反射率のピーク値の面内分布のばらつきは小さいが酸化物半導体膜の全面でマイクロ波の反射率のピーク値が小さくなることが確認できた。
また、試料Ａ１乃至試料Ａ５のマイクロ波光導電減衰法により得られたマイクロ波反射強度の時間変化（減衰曲線ともいう）を図３９に示す。
なお、時間ｔ＝０におけるマイクロ波反射強度をピーク値の最大となるように調整している。また、図３９に示す減衰曲線におけるピーク値は、マイクロ波光導電減衰法による評価に用いた装置で「ＧＡＩＮ設定」により算出された値をかけた後の値であり、本来のマイクロ波反射強度の値ではない。なお、「ＧＡＩＮ設定」とは、減衰曲線の縦軸を同じ桁数にするために装置が自動的に決める設定である。つまり、図３９に示す減衰曲線におけるピーク値から「ＧＡＩＮ設定」でかけられた値の逆数をかけることによって本来のマイクロ波反射強度の値を求めることができる。図３９により求めた本来のマイクロ波反射強度の値（ピーク値）、τ１、τ２、以下の減衰曲線のフィッティング式に含まれる拡張指数係数βを以下の表に示す。
なお、Ｇａｐが２０ｍｍ以下のピーク値、τ１、τ２、βは、図３９の減衰曲線のノイズの影響が大きく、フィッティングが難しいため表記していない。
さらに、試料Ａ１乃至試料Ａ５において、水素濃度の評価を行った。なお、水素濃度の評価には、ＳＩＭＳ分析装置を用いて測定した。試料Ａ１乃至試料Ａ５の水素濃度のデプスプロファイルを図４０に示す。
図３９より、Ｇａｐを小さくするほど過剰キャリア密度が早く減少する（減衰曲線が下側にシフトする）ことが確認できた。また、Ｇａｐが２４ｍｍ以下になると減衰曲線にノイズの影響が顕著に現れる。また、図４０より、Ｇａｐを小さくするほど酸化物半導体膜中の水素濃度が大きくなることが確認できた。
ここで、図３９、図４０より、酸化物半導体膜中の水素濃度とマイクロ波の反射率のピーク値との関係について図４１にまとめた。なお、酸化物半導体膜中の水素濃度は、図４０に示すグラフの深さ１１０ｎｍ〜１３０ｎｍの平均値である。横軸に酸化物半導体膜中の水素濃度をとり、縦軸にマイクロ波の反射率のピーク値をとって得られたデータをプロットすることで、それらの相関関係を評価することができる。
図４１より、酸化物半導体膜中の水素濃度が３．３×１０１９ａｔｏｍｓ／ｃｍ３以上になることで、マイクロ波の反射率のピーク値が顕著に低下することが確認できた。このため、酸化物半導体膜中の水素濃度は、１．５×１０１９ａｔｏｍｓ／ｃｍ３未満にすることが好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３未満にすることがさらに好ましいことが示唆された。
本実施例では、絶縁膜中のＮＯｘ起因のスピン密度と酸化物半導体膜中のＶｏＨ起因のスピン密度の関係について評価した。
本実施例で用いた試料Ｂ１、試料Ｂ２、試料Ｂ３、試料Ｂ４および試料Ｂ５の作製方法を説明する。
まず、基板として、厚さが０．５ｍｍの石英基板を準備した。次に、酸化物半導体膜として、厚さが５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。次に、窒素雰囲気において４５０℃で１時間の加熱処理を行った。次に、酸素雰囲気において４５０℃で１時間の加熱処理を行った。次に、絶縁膜として、厚さが７．５ｎｍの酸化窒化シリコン膜を成膜することで、試料Ｂ１を作製した。また、試料Ｂ１の酸化窒化シリコン膜の厚さを１０ｎｍにして試料Ｂ２を作製した。また、試料Ｂ１の酸化窒化シリコン膜の厚さを１２．５ｎｍにして試料Ｂ３を作製した。また、試料Ｂ１の酸化窒化シリコン膜の厚さを１５ｎｍにして試料Ｂ４を作製した。また、試料Ｂ１の酸化窒化シリコン膜の厚さを２０ｎｍにして試料Ｂ５を作製した。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合したガスを用いた。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．７Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は３００℃とした。
また、酸化窒化シリコン膜は、ＰＥＣＶＤ法を用いて成膜した。成膜ガスとしては、モノシランが１に対して亜酸化窒素が８００となる体積比で混合したガスを用いた。成膜時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。Ｇａｐは２８ｍｍとした。
次に、試料Ｂ１乃至試料Ｂ５のＥＳＲによる評価を行った。なお、試料Ｂ１乃至試料Ｂ５は、Ｉｎ−Ｇａ−Ｚｎ酸化物の膜面が磁場に直交する向きに設置した。試料Ｂ１乃至試料Ｂ５における、酸化物半導体膜中のｇ値が１．９３近傍に現れるシグナルに関連する欠陥準位（ＶｏＨ起因）のスピン密度および絶縁膜中のＮＯｘに起因するシグナルに関連するスピン密度を図４２に示す。なお、ＥＳＲによる評価は、日本電子株式会社製電子スピン共鳴装置ＪＥＳ−ＦＡ３００を用いた。
図４２より、絶縁膜が薄いほどＮＯｘに起因するシグナルに関連するスピン密度が小さいことが確認できた。また、絶縁膜の厚さが１０ｎｍ以上において、絶縁膜が厚いほどＶｏＨ起因のスピン密度が小さくなり、１５ｎｍ以上で、スピン密度が、検出下限（ここでは１．４×１０１７ｓｐｉｎｓ／ｃｍ３）以下となることが確認できた。
本実施例では、絶縁膜成膜後のプラズマ処理の有無、およびプラズマ処理の種類による絶縁膜中のＮＯｘ起因のスピン密度と酸化物半導体膜中のＶｏＨ起因のスピン密度の関係について評価した。
本実施例で用いた試料の作製方法を説明する。
まず、基板として、厚さが０．５ｍｍの石英基板を準備した。次に、酸化物半導体膜として、厚さが５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。次に、窒素雰囲気において４５０℃で１時間の加熱処理を行った。次に、酸素雰囲気において４５０℃で１時間の加熱処理を行った。次に、絶縁膜として、厚さが１０ｎｍの酸化窒化シリコン膜を成膜した。次に、プラズマ処理を行った。プラズマ処理は、酸素（Ｏ２）プラズマ処理または亜酸化窒素（Ｎ２Ｏ）プラズマ処理を９０秒、１８０秒または３００秒行った。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合したガスを用いた。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．７Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は３００℃とした。
また、酸化窒化シリコン膜は、ＰＥＣＶＤ法を用いて成膜した。成膜ガスとしては、モノシランが１に対して亜酸化窒素が８００となる体積比で混合したガスを用いた。成膜時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。Ｇａｐは２８ｍｍとした。
また、酸素（Ｏ２）プラズマ処理は、ＰＥＣＶＤ法を用いて、流量８００ｓｃｃｍの酸素をＰＥＣＶＤ装置の反応室内に供給した。供給時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。Ｇａｐは２８ｍｍとした。
また、亜酸化窒素（Ｎ２Ｏ）プラズマ処理は、ＰＥＣＶＤ法を用いて、流量８００ｓｃｃｍの亜酸化窒素をＰＥＣＶＤ装置の反応室内に供給した。供給時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。Ｇａｐは２８ｍｍとした。
次に、試料のＥＳＲによる評価を行った。また、絶縁膜を設けないものやプラズマ処理を行わない試料のＥＳＲによる評価も行った。なお、試料は、Ｉｎ−Ｇａ−Ｚｎ酸化物の膜面が磁場に直交する向きに設置した。試料における、酸化物半導体膜中のｇ値が１．９３近傍に現れるシグナルに関連する欠陥準位（ＶｏＨ起因）のスピン密度および絶縁膜中のＮＯｘに起因するシグナルに関連するスピン密度を図４３に示す。なお、ＥＳＲによる評価は、日本電子株式会社製電子スピン共鳴装置ＪＥＳ−ＦＡ３００を用いた。
図４３より、絶縁膜の成膜時に絶縁膜中にＮＯｘが形成されること、酸化物半導体膜中にＶｏＨが形成されることが確認できた。また、酸化物半導体膜中のＶｏＨはプラズマ処理を行うことでスピン密度が、検出下限（ここでは２．６×１０１７ｓｐｉｎｓ／ｃｍ３）以下となることが確認できた。また、プラズマ処理を長時間行うほどＶｏＨ起因のスピン密度は低減していることが確認できた。また、酸素（Ｏ２）プラズマ処理と亜酸化窒素（Ｎ２Ｏ）プラズマ処理を比較すると、酸素（Ｏ２）プラズマ処理の方がＮＯｘ起因のスピン密度が低減しており、プラズマ処理は短時間であるほうが好ましいことが確認できた。
本実施例では、酸化物半導体膜が積層膜である場合の絶縁膜成膜後のプラズマ処理による酸化物半導体膜中のＶｏＨ起因のスピン密度について評価した。
本実施例で用いた試料の作製方法を説明する。
まず、基板として、厚さが０．５ｍｍの石英基板を準備した。次に、第１の酸化物半導体膜として、厚さが５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。次に、窒素雰囲気において４５０℃で１時間の加熱処理を行った。次に、酸素雰囲気において４５０℃で１時間の加熱処理を行った。次に、第２の酸化物半導体膜として、厚さが５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。次に、絶縁膜として、厚さが１０ｎｍの酸化窒化シリコン膜を成膜した。次に、酸素（Ｏ２）プラズマ処理を９０秒、１８０秒または３００秒行った。
第１の酸化物半導体膜に用いたＩｎ−Ｇａ−Ｚｎ酸化物は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合したガスを用いた。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．７Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は３００℃とした。
また、第２の酸化物半導体膜に用いたＩｎ−Ｇａ−Ｚｎ酸化物は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合したガスを用いた。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．４Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は２００℃とした。
また、酸化窒化シリコン膜は、ＰＥＣＶＤ法を用いて成膜した。成膜ガスとしては、モノシランが１に対して亜酸化窒素が８００となる体積比で混合したガスを用いた。成膜時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。Ｇａｐは２８ｍｍとした。
また、酸素（Ｏ２）プラズマ処理は、ＰＥＣＶＤ法を用いて、流量８００ｓｃｃｍの酸素をＰＥＣＶＤ装置の反応室内に供給した。供給時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。Ｇａｐは２８ｍｍとした。
次に、試料のＥＳＲによる評価を行った。また、絶縁膜を設けないものやプラズマ処理を行わない試料のＥＳＲによる評価も行った。なお、試料は、Ｉｎ−Ｇａ−Ｚｎ酸化物の膜面が磁場に直交する向きに設置した。試料における、酸化物半導体膜中のｇ値が１．９３近傍に現れるシグナルに関連する欠陥準位（ＶｏＨ起因）のスピン密度を図４４に示す。なお、ＥＳＲによる評価は、日本電子株式会社製電子スピン共鳴装置ＪＥＳ−ＦＡ３００を用いた。
図４４より、酸化物半導体膜中のＶｏＨ起因のスピン密度は、プラズマ処理を行うことで低減させることができ、１８０秒以上プラズマ処理を行うことで酸化物半導体膜中のＶｏＨ起因のスピン密度が検出下限（ここでは７．４×１０１７ｓｐｉｎｓ／ｃｍ３）以下となることが確認できた。
また、上記の試料の一部（絶縁膜があり、かつ、酸素（Ｏ２）プラズマ処理を０秒（なし）、９０秒または１８０秒行った試料）において、水素濃度の評価を行った。なお、水素濃度の評価には、ＳＩＭＳ分析装置を用いて測定した。試料の水素濃度のデプスプロファイルを図４５に示す。
図４５より、第１の酸化物半導体膜中の水素濃度が酸素（Ｏ２）プラズマ処理の時間に依存して変化しており、酸素（Ｏ２）プラズマ処理の時間が長くなるほど水素濃度が低減することが確認できた。この結果より、絶縁膜成膜後の酸素（Ｏ２）プラズマ処理は、第１の酸化物半導体膜中および第２の酸化物半導体膜中の水素濃度を低減することで、ＶｏＨ起因のスピン密度を低減できることが示唆された。
本実施例では、絶縁膜成膜後に酸素（Ｏ２）プラズマ処理の有無によるトランジスタの電気特性について評価した。
試料であるトランジスタの構造は、図４６に示す構造とした。
試料は、基板５００として、シリコンウェハを用いた。また、絶縁膜５０１として、厚さが５０ｎｍの酸化アルミニウム膜を用いた。また、導電膜５１３として、厚さが５０ｎｍのタングステン膜を用いた。また、絶縁膜５０２としては、厚さが３００ｎｍの酸化窒化シリコン膜を用いた。また、半導体膜５０６ａとして、厚さが４０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を用いた。また、半導体膜５０６ｂとして、厚さが２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を用いた。また、導電膜５１６ａおよび導電膜５１６ｂとして、厚さが２０ｎｍのタングステン膜を用いた。また、半導体膜５０６ｃとして、厚さが５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を用いた。また、絶縁膜５１２として、厚さが１０ｎｍの酸化窒化シリコン膜を用いた。導電膜５０４として、厚さが１０ｎｍの窒化チタン膜と、厚さが３０ｎｍのタングステン膜とが積層された積層膜を用いた。また、絶縁膜５０８として、厚さが４０ｎｍの酸化アルミニウム膜を用いた。また、絶縁膜５１８として、厚さが１５０ｎｍの酸化窒化シリコン膜を用いた。
半導体膜５０６ａは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、アルゴン４０ｓｃｃｍおよび酸素５ｓｃｃｍとした。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．７Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は２００℃とした。
半導体膜５０６ｂは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、アルゴン３０ｓｃｃｍおよび酸素１５ｓｃｃｍとした。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．７Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は３００℃とした。
半導体膜５０６ｃは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスとしては、アルゴン３０ｓｃｃｍおよび酸素１５ｓｃｃｍとした。成膜時の圧力は、キャノンアネルバ製ミニチュアゲージＭＧ−２によって０．４Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は２００℃とした。
また、絶縁膜５１２となる絶縁膜を成膜した後に酸素（Ｏ２）プラズマ処理を行った。酸素（Ｏ２）プラズマ処理は、ＰＥＣＶＤ法を用いて、流量８００ｓｃｃｍの酸素をＰＥＣＶＤ装置の反応室内に供給した。供給時の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０℃とした。Ｇａｐは２８ｍｍとした。
上記の条件で作製したトランジスタを試料Ｃ１とした。また、比較のため、絶縁膜５１２となる絶縁膜を成膜した後に酸素（Ｏ２）プラズマ処理を行わないトランジスタを試料Ｃ２とした。また、試料Ｃ１および試料Ｃ２のトランジスタのサイズは、チャネル長が０．８４μｍ、チャネル幅が０．８０μｍ、チャネル長方向において、導電膜５１６ａおよび導電膜５１６ｂが絶縁膜５１２を介して導電膜５０４と重なる領域の長さはそれぞれ０．２μｍであった。
上記に示した試料Ｃ１および試料Ｃ２のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を測定した。Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）が０．１Ｖまたは１．８Ｖとして、ゲート電圧（Ｖｇ）を−３Ｖから＋３Ｖまで掃引した際のドレイン電流（Ｉｄ）を測定することで行った。また、ドレイン電圧（Ｖｄ）が０．１Ｖのときの電界効果移動度（μＦＥ）を図４７の右軸に示す。
試料Ｃ１の電気特性（Ｖｇ−Ｉｄ特性、およびＶｇに対する電界効果移動度）を図４７（Ａ）に示し、試料Ｃ２の電気特性（Ｖｇ−Ｉｄ特性、およびＶｇに対する電界効果移動度）を図４７（Ｂ）に示す。
図４７より、試料Ｃ１の方が試料Ｃ２よりしきい値電圧のばらつきが小さいことが確認できた。
また、試料Ｃ１および試料Ｃ２に対して信頼性評価を行った。信頼性の評価は、ゲートＢＴストレス試験によって行った。
プラスゲートＢＴストレス試験（プラスＢＴ）の測定方法について説明する。プラスゲートＢＴストレス試験の対象となるトランジスタの初期（ストレス印加前）の電気特性を測定するため、基板温度を４０℃とし、ドレイン電圧Ｖｄを０．１Ｖまたは１．８Ｖとし、ゲート電圧を−３Ｖから＋３Ｖまで変化させたときのドレイン電流Ｉｄの変化特性、すなわちＶｇ−Ｉｄ特性を測定した（図４７に示すＶｇ−Ｉｄ特性）。
次に、基板温度を１５０℃まで上昇させた後、トランジスタのソース電圧Ｖｓ、ドレイン電圧Ｖｄ、バックゲート電圧Ｖｂｇをそれぞれ０Ｖとした。次に、絶縁膜５１２へ印加される電界強度が１．６５ＭＶ／ｃｍとなるようにゲート電圧Ｖｇを３．３Ｖを印加し、１２時間保持した。
なお、マイナスゲートＢＴストレス試験（マイナスＢＴ）では、ゲート電圧Ｖｇを−３．３Ｖを印加した。
試料Ｃ１および試料Ｃ２のゲートＢＴストレス試験前後の電気特性（Ｖｇ−Ｉｄ特性）を、それぞれ図４８、図４９に示す。また、図４８（Ａ）は、試料Ｃ１のプラスＢＴ前後の結果、図４８（Ｂ）は、試料Ｃ２のプラスＢＴ前後の結果、図４９（Ａ）は、試料Ｃ１のマイナスＢＴ前後の結果、図４９（Ｂ）は、試料Ｃ２のマイナスＢＴ前後の結果を示し、図４８、図４９において、実線はゲートＢＴストレス試験前（ＢＴ前）の電気特性を示し、点線はゲートＢＴストレス試験後（ＢＴ後）の電気特性を示す。
図４８、図４９から得られたドレイン電圧Ｖｄが１．８Ｖのときの試験前後のしきい値電圧の変化（ΔＶｔｈ）およびシフト値の変化（ΔＳｈｉｆｔ）を表２に示す。なお、しきい値電圧（Ｖｔｈ）とは、チャネルが形成されたときのゲート電圧（ソースとゲート間の電圧）をいう。しきい値電圧（Ｖｔｈ）は、ゲート電圧（Ｖｇ）を横軸にとり、ドレイン電流（Ｉｄ）の平方根を縦軸にとり、データをプロットすることで作成した曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線とドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）として算出した。また、シフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ）を横軸にとり、ドレイン電流（Ｉｄ）の対数を縦軸にとり、データをプロットすることで作成した曲線（Ｖｇ−Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）が１×１０−１２Ａとの交点におけるゲート電圧（Ｖｇ）として算出した。
図４８、図４９、および表２より、試料Ｃ１の方が試料Ｃ２よりしきい値電圧の変化（ΔＶｔｈ）およびシフト値の変化（ΔＳｈｉｆｔ）が小さく、安定した電気特性を有するトランジスタであることが確認できた。
１００ チャンバー
１０１ 上部電極
１０２ シャワー板
１０３ 下部電極
１０４ 支持台
１０５ 基板
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３０１ パルスレーザ発振器
３０２ マイクロ波発振器
３０３ 方向性結合器
３０５ 導波管
３０５ａ 導波管
３０５ｂ 導波管
３０６ ミキサー
３０７ 信号処理装置
３１０ スペーサ
３１１ 試料ステージ
３１３ ミラー
３１４ レンズ
３１５ 位相器
３２０ 試料
３２０ａ 半導体膜
３２０ｂ 基板
４００ シリコン基板
４１０ 層
４２０ 層
４３０ 層
４４０ 層
４５１ トランジスタ
４５２ トランジスタ
４５３ トランジスタ
４６０ フォトダイオード
４６１ アノード
４６３ 低抵抗領域
４７０ プラグ
４７１ 配線
４７２ 配線
４７３ 配線
４８０ 絶縁膜
５００ 基板
５０１ 絶縁膜
５０２ 絶縁膜
５０４ 導電膜
５０６ 半導体膜
５０６ａ 半導体膜
５０６ｂ 半導体膜
５０６ｃ 半導体膜
５０８ 絶縁膜
５０９ａ 層
５０９ｂ 層
５１２ 絶縁膜
５１３ 導電膜
５１４ 導電膜
５１６ａ 導電膜
５１６ｂ 導電膜
５１８ 絶縁膜
５２３ａ 低抵抗領域
５２３ｂ 低抵抗領域
５２４ａ 導電膜
５２４ｂ 導電膜
５２６ａ 導電膜
５２６ｂ 導電膜
５２８ 絶縁膜
５３０ 励起光
５３２ 絶縁膜
５５０ 半導体基板
５５２ 絶縁膜
５５４ 導電膜
５５６ 領域
５６０ 領域
５６２ 絶縁膜
５６４ 絶縁膜
５６６ 絶縁膜
５６８ 絶縁膜
５７２ａ 領域
５７２ｂ 領域
５７４ａ 導電膜
５７４ｂ 導電膜
５７４ｃ 導電膜
５７６ａ 導電膜
５７６ｂ 導電膜
５７８ａ 導電膜
５７８ｂ 導電膜
５７８ｃ 導電膜
５８０ａ 導電膜
５８０ｂ 導電膜
５８０ｃ 導電膜
５９０ 絶縁膜
５９２ 絶縁膜
５９４ 絶縁膜
５９６ａ 導電膜
５９６ｂ 導電膜
５９６ｃ 導電膜
５９６ｄ 導電膜
５９８ａ 導電膜
５９８ｂ 導電膜
５９８ｃ 導電膜
５９８ｄ 導電膜
６００ 基板
６０４ 導電膜
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０９ａ 層
６０９ｂ 層
６１２ 絶縁膜
６１３ 導電膜
６１６ａ 導電膜
６１６ｂ 導電膜
６１８ 絶縁膜
６２０ 絶縁膜
７００ 基板
７０４ａ 導電膜
７０４ｂ 導電膜
７０６ 半導体膜
７１２ａ 絶縁膜
７１２ｂ 絶縁膜
７１４ａ 導電膜
７１４ｂ 導電膜
７１６ａ 導電膜
７１６ｂ 導電膜
７１８ａ 絶縁膜
７１８ｂ 絶縁膜
７１８ｃ 絶縁膜
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電膜
７８２ 発光層
７８３ 導電膜
７８４ 隔壁
７９１ 導電膜
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 導電膜
７９７ 基板
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５１２０ 基板
５１６１ 領域

Claims (6)

  1. 絶縁膜と、半導体膜と、導電膜と、を有する半導体装置において、
    前記半導体膜は、前記絶縁膜を介して、前記半導体膜と前記導電膜とが互いに重なる領域を有し、
    前記絶縁膜形成後にプラズマ処理を行い、
    前記プラズマ処理後、マイクロ波光導電減衰法により前記半導体膜のマイクロ波の反射率のピーク値を求めて前記半導体膜中の水素濃度を見積もることを特徴とする半導体装置の半導体膜の評価方法。
  2. 請求項１において、
    前記マイクロ波光導電減衰法は、波長が３４９ｎｍ以下の励起光を用いることを特徴とする半導体膜の評価方法。
  3. 請求項１または請求項２において、
    前記半導体膜は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する酸化物を有することを特徴とする半導体膜の評価方法。
  4. 半導体膜を形成し、
    前記半導体膜上に絶縁膜を形成し、
    前記絶縁膜に対してプラズマ処理を行い、
    前記絶縁膜上に導電膜を形成し、
    前記プラズマ処理は、９０秒以上１８０秒未満行うことを特徴とする半導体装置の作製方法。
  5. 請求項４において、
    前記プラズマ処理は、酸素を含むガスを用いることを特徴とする半導体装置の作製方法。
  6. 請求項４または請求項６において、
    前記半導体膜は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する酸化物を有することを特徴とする半導体装置の作製方法。
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