KR101907028B1 - 아날로그 디지털 인터페이스 sram 구조 - Google Patents

아날로그 디지털 인터페이스 sram 구조 Download PDF

Info

Publication number
KR101907028B1
KR101907028B1 KR1020160085736A KR20160085736A KR101907028B1 KR 101907028 B1 KR101907028 B1 KR 101907028B1 KR 1020160085736 A KR1020160085736 A KR 1020160085736A KR 20160085736 A KR20160085736 A KR 20160085736A KR 101907028 B1 KR101907028 B1 KR 101907028B1
Authority
KR
South Korea
Prior art keywords
analog
bit
input
local
bit line
Prior art date
Application number
KR1020160085736A
Other languages
English (en)
Other versions
KR20180005525A (ko
Inventor
이진수
박준영
Original Assignee
주식회사 유엑스팩토리
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 유엑스팩토리 filed Critical 주식회사 유엑스팩토리
Priority to KR1020160085736A priority Critical patent/KR101907028B1/ko
Priority to CN201780053154.9A priority patent/CN109791787B/zh
Priority to PCT/KR2017/007097 priority patent/WO2018008946A1/ko
Publication of KR20180005525A publication Critical patent/KR20180005525A/ko
Application granted granted Critical
Publication of KR101907028B1 publication Critical patent/KR101907028B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 기존 SRAM의 IO회로와 비트라인 구조에서 스위치를 추가한 구조를 이용하여 저장된 디지털 데이터를 아날로그 데이터로 읽어내고, 아날로그 데이터를 디지털로 변환하여 저장할 수 있도록 한 아날로그 디지털 인터페이스 SRAM 구조에 관한 것으로, 가로방향 및 세로방향으로 복수의 로컬 셀이 형성되는 것으로, 상기 세로방향으로 로컬 셀을 각각 선택하기 위한 일측의 비트라인 및 타측의 비트라인을 균등하게 나누는 비트스위치가 비트라인에 형성된 셀 어레이, 가로방향으로 로컬 셀을 선택하면서, 세로방향으로 복수의 로컬 셀을 동시에 선택하여 다중 액세스가 가능한 다중디코더 및 외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하며, 로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하는 입출력회로를 포함하여 구성된다.
본 발명에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.

Description

아날로그 디지털 인터페이스 SRAM 구조{Analog Digital Interfaced SRAM Structure}
본 발명은 아날로그 디지털 인터페이스 SRAM 구조에 관한 것으로, 더욱 상세하게는 기존 SRAM의 IO회로와 비트라인 구조에서 스위치를 추가한 구조를 이용하여 저장된 디지털 데이터를 아날로그 데이터로 읽어내고, 아날로그 데이터를 디지털로 변환하여 저장할 수 있도록 한 아날로그 디지털 인터페이스 SRAM 구조에 관한 것이다.
일반적으로 Mixed-signal processing은 bio-sensor, 온도센서와 같이 아날로그 Sensor로부터 얻은 데이터를 디지털 데이터로 변환하여 복잡한 연산을 처리하거나 디지털 데이터를 아날로그 데이터로 변환하여 효율적인 아날로그 프로세싱을 하는 것이다.
바이오 메디컬 용 집적회로, 저전력 뉴럴 네트워크 집적회로 등에서 이런 Mixed-signal processing이 사용된다.
이 과정에서 아날로그 데이터를 디지털 데이터로 변환하기 위해서 아날로그-디지털 변환기(ADC)와 디지털 데이터를 아날로그 데이터로 변환하기 위해 디지털-아날로그 변환기(DAC)가 필요하다.
그리고 많은 경우에서 디지털로 변환되었거나 변환될 데이터를 버퍼에 저장하며 많은 양을 저장하기 위해서는 On Chip Memory로 사용이 되는 SRAM에 데이터가 저장이 된다.
ADC는 전압의 크기로 표현이 되는 아날로그 데이터를 bit로 표현이 되는 디지털 데이터로 변환해 주는 것으로, 대표적으로 SAR ADC가 있다.
SAR ADC는 Capacitive DAC, Comparator, Register 그리고 SAR 컨트롤러로 이루어져있다.
Capacitive DAC는 Digital bit를 Analog 전압으로 바꿔주는 Converter이다.
1C, 2C, 4C, 8C, ... 2nC의 Capacitor로 이루어져 있으며, Digital bit의 자리 수에 따라 해당하는 Capacitor가 할당된다.
예를 들면 12를 의미하는 Digital bit, D=1100(2)(D[3]=1, D[2]=1, D[1]=0, D[0]=0)를 Capacitive DAC을 이용해 Analog 전압으로 바꾸게 될 때, D[3]에 해당하는 Capacitor는 8C, D[2]는 4C, D[1]은 2C, D[0]는 C에 할당하여 해당되는 bit의 값에 따라(1 혹은 0) Capacitor를 VDD로 충전할지, 0으로 방전할지 결정하게 된다.
그에 따라 각 Capacitor의 전하량이 각 Capacitor의 전압과 Capacitor의 크기 곱에 따라 정해지게 되고, 각 Capacitor에 저장된 전하량을 합침으로서 Digital bit에 해당하는 전압을 출력해낼 수 있게 된다.
Capacitive DAC에서 만들어지는 전압을 Comparator로 입력전압과 비교하여 순차적으로 상위 MSB에서 하위 LSB를 이진 탐색 방법으로 찾아 Register에 저장하여 아날로그 데이터에 해당하는 디지털 데이터를 찾는다.
SRAM은 bit를 저장하는 Cell들의 Array가 있고 이 Array는 Row 방향으로 있는 Word Line으로 Cell들을 행 단위로 선택하고, 선택된 한 행의 Cell들은 Column단위의 Bit-line으로 데이터를 읽어낸다.
하나의 Column당 2개의 Bit-Line(BL, BLB)가 있고 Cell의 데이터를 읽기 전에 VDD 전압으로 충전이 된다.
그리고 Word Line이 켜지게 되면 각 Cell 마다 Bit-line을 방전하거나 VDD 상태로 유지를 시켜준다.
이때, BL과 BLB는 반대의 bit를 읽어 낸다.
예를 들면 선택된 Cell에 0이 저장되어 있으면 BL은 방전되고, BLB는 VDD로 유지된다.
만약 1이 저장되어있으면 BL은 유지되고 BLB는 방전된다.
이 BL, BLB당 Sense Amplifier가 있게 되고, BL과 BLB의 대소 관계를 비교해서 Cell에 저장된 값이 0인지 1인지 판단해 출력하게 된다.
Mixed-signal processing에서 데이터 변환을 위해 ADC와 DAC를 사용하게 된다.
하지만, 이런 변환기의 면적이 매우 크기 때문에, Multi-Channel을 이용한 바이오센서 애플리케이션이나 Mixed-Signal Processing 뉴럴 네트워크 애플리케이션 같은 경우, 한 번에 여러 Data를 변환하기 위해서 여러 개의 변환기를 사용하게 되고 그에 따라 많은 면적을 차지하게 된다.
또한, ADC를 통해서 변형된 데이터를 On chip Memory에 저장하기 위해서 SRAM을 주로 사용하게 되고, DAC로 디지털 데이터를 아날로그 데이터로 변환할 때 SRAM에서 데이터를 읽어서 변환하는 과정을 거치며 SRAM과 ADC, DAC에서 많은 에너지 소모가 일어난다는 문제점이 있었다.
대한민국 공개특허공보 공개번호 제10-2014-0000421호
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 아날로그 디지털 인터페이스 SRAM 구조를 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 아날로그 디지털 인터페이스 SRAM 구조는, 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 분리된 별도의 아날로그 디지털 컨버터 또는 디지털 아날로그 컨버터 없이 아날로그 데이터를 디지털데이터로 저장하거나 디지털 데이터를 아날로그 데이터로 읽을 수 있도록 하기 위하여, 다중디코더로 로컬 셀이 순차적으로 2n의 비율로 나누어지도록 비트라인의 비트스위치를 제어하는 것을 특징으로 한다.
그리고 상술한 목적을 달성하기 위한 본 발명의 아날로그 디지털 인터페이스 SRAM 구조는, 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 상기 SRAM 구조에서 아날로그 신호 또는 디지털 신호를 입출력시키는 입출력회로와, 가로방향 및 세로방향으로 복수의 로컬 셀이 형성되는 것으로, 상기 세로방향으로 로컬 셀을 선택하기 위한 비트라인과, 상기 복수의 로컬 셀을 세로방향으로 구분하기 위해 비트라인을 균등하게 나누는 비트라인에 형성되는 비트스위치를 포함하는 셀 어레이; 및 가로방향으로 로컬 셀을 선택하면서, 동시에 비트스위치를 제어하여 세로방향으로 복수의 로컬 셀을 선택하여 세로 방향으로 다중 액세스가 가능한 다중디코더를 포함하여 구성된 것을 특징으로 한다.
상기 다중디코더는 세로방향에 대해서 비트스위치를 제어하여, 2n의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하며, 각각의 비트라인에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하는 로컬 셀이 하나씩 배치가 되는 것으로, 첫째 자릿수에 해당하는 로컬 셀은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된 것을 특징으로 할 수 있다.
외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하기 위하여, 세로 방향에 대해서 다중디코더를 통하여 선택된 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 다중디코더의 제어로 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],100}( 2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],10}( 2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],D[1],1}( 2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장할 수 있다.
로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 타측 비트라인의 비트스위치를 닫은 상태로 타측 비트라인을 VDD 전압으로 충전하고, 이어서, 비트스위치를 제어하여 타측 비트라인을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누는 동시에 8:4:2:1의 비율을 가지는 기생 커패시턴스가 생성되도록 하고, 이어서, 다중디코더를 통하여 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화하고, 이어서, 비트스위치를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성하여 입출력회로를 통하여 외부로 출력시킬 수 있다.
이상에서 설명한 바와 같은 본 발명의 아날로그 디지털 인터페이스 SRAM 구조에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.
도 1 및 도 2는 본 발명의 일실시예에 따른 아날로그 디지털 인터페이스 SRAM 구조를 나타낸 블록도이며,
도 3 내지 도 5는 본 발명의 일실시예에 따른 로컬 셀의 연결 상태를 설명하기 위하여 나타낸 블록도이며,
도 6 및 도 7은 본 발명의 일실시예에 따른 입출력회로를 설명하기 위하여 나타낸 블록도이며,
도 8 내지 도 11은 본 발명의 일실시예에 따른 디지털 데이터를 아날로그 데이터로 변환하는 과정을 설명하는 예시도이며,
도 12 내지 도 17은 본 발명의 일실시예에 따른 아날로그 데이터를 디지털 데이터로 변환하는 과정을 설명하는 예시도이며,
도 18은 본 발명의 일실시예에 따른 로컬 셀의 연결 상태의 다른 예를 설명하기 위하여 나타낸 예시도이며,
도 19는 종래의 SAR ADC를 나타낸 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
본 발명의 일실시예에 따른 아날로그 디지털 인터페이스 SRAM은 도 1에 나타낸 바와 같이, 셀 어레이(100), 다중디코더(300) 및 입출력회로(500)를 포함하여 온 칩 형태의 집적회로로 구성된다.
이를 통해 구현되는 본 발명에 따른 아날로그 디지털 인터페이스 SRAM은 하나의 가로방향마다 데이터 벡터를 아날로그로 읽어 낼 수 있고, 또한 5 클럭에 걸쳐서 4비트 해상도의 아날로그 데이터를 디지털 데이터로 변환하여 쓰는 것이 각각 행마다 가능하다.
상기 셀 어레이(100)는 가로방향 및 세로방향으로 복수의 로컬 셀(130)이 형성되는 것으로, 도 2 및 도 3에 나타낸 바와 같이, 상기 세로방향으로 로컬 셀(130)을 각각 선택하기 위한 일측의 비트라인(110) 및 타측의 비트라인(150)을 균등하게 나누는 비트스위치(111, 151)가 비트라인에 각각 형성된다.
비트스위치(111, 151)를 이용하여, 비트라인(110, 150)을 중간에 끈어지게 하거나 연결할 수 있다.
균등하게 나누어진 각각의 비트라인(110, 150)은 동일한 갯수의 로컬 셀(130)을 가지며, 각각의 로컬 셀(130) 배열마다 기생 커패시턴스를 가지게 된다.
기생 커패시턴스는 로컬 셀(130)의 개수에 비례하게 커지게 된다.
그리고 각각의 세로방향에 대해서 비트스위치(111, 151)를 제어하여, 8:4:2:1 형태의 비율로 비트라인이 나누어지도록 할 수 있으며, 이때 각각의 비트라인은 8C:4C:2C:1C의 기생 커패시턴스 값을 가진다.
즉, 하나의 세로방향에 대해서 2n의 비율로 이루어진 각각의 비트라인(110, 150)은 2n의 커패시턴스 비율을 가지게 된다.
그리고 각각의 비트라인(110, 150)에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하고 있는 로컬 셀(130)이 하나씩 배치가 되어 있다.
가장 높은 자릿수(MSB)인 첫째 자리에 해당하는 로컬 셀(130)은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 가장 낮은 자릿수(LSB)인 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된다.
상기 다중디코더(300)는 도 4에 나타낸 바와 같이, 워드라인(170)을 통하여 가로방향으로 로컬 셀(130)들을 선택하면서, 동시에 세로방향에 대해서 비트스위치(111, 151)를 제어하여, 2n의 비율로 순차적으로 로컬 셀(130)이 나누어지도록 비트라인(110, 150)을 형성하여, 로컬 셀(130)에 대한 다중 액세스가 가능하다.
기존 디코더는 특정한 Address가 입력으로 들어오면 거기에 해당하는 워드라인 하나만 액세스 하였는데, 본 발명에서의 다중디코더(300)는 도 4 및 도 5에 나타낸 바와 같이, 한 번에 여러 개의 로컬 셀(130)을 가로방향으로 선택하기 위해서 다중 액세스가 가능한 디코더를 사용한다.
상기 입출력회로(500)는 도 6에 나타낸 바와 같이, 외부로부터 입력된 아날로그 데이터를 입력받아 디지털 데이터로 변환되도록 한 후, 변환된 디지털 데이터를 로컬 셀(130)에 저장되도록 하며, 또는 로컬 셀(130)에 저장된 디지털 데이터가 아날로그 데이터로 변환되면 이를 전달받아 외부로 출력되도록 하는 회로이다.
기본적으로 기존의 SRAM의 입출력회로와 같은 구조에서 Write 드라이버에 입력으로 비교기의 출력을 저장하는 플립플롭의 출력과 디지털 입력을 받는 플립플롭 데이터를 입력 종류에 따라 고를 수 있도록 MUX가 추가되었다.
아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀(130)에 저장하는 과정은 기존 SAR ADC(Successive approximation ADC)와 같으며, SAR ADC에서 커패시티브 DAC를 본 발명에서 비트라인으로 대체 하였고, 비교기를 Sense Amplifier로, 결과가 저장되는 레지스터를 로컬 셀로 대체하여 기존의 SRAM 구조를 활용하여 면적효율을 높였다.
아울러, 입출력회로(500)는 도 6에 나타낸 바와 같이, 5 클럭에 걸쳐서 4비트 해상도의 아날로그 데이터가 디지털 데이터로 변환되도록 하여 입력하는 과정에서 사용되는 입출력회로로, 비트라인에서 생성한 기준전압과 입력전압을 비교하여 변환된 디지털 데이터를 로컬 셀(130)에 입력하는 기능을 한다.
따라서, 도 7에 나타낸 시뮬레이션 결과처럼, 아날로그 데이터(VAIN)를 기준전압(Vref)과 비교해 가면서 4비트 디지털 데이터를 결정해 나가며, 결정된 4비트 데이터는 해당하는 위치의 로컬 셀(130)에 저장된다.
즉, 기존의 입출력회로는 외부로부터 디지털 데이터들을 전달받아 Bit 셀에 입력하거나, 또는 Bit 셀에서 비트라인을 통해 전달받은 디지털 데이터를 외부로 전달하는 역할만 하였다.
그러나 본 발명에서의 입출력회로(500)는 디지털 데이터뿐만 아니라 아날로그 데이터를 디지털 데이터로 변환되도록 하여 로컬 셀(130)에 저장할 수 있다.
상술한 바와 같이 구성된 아날로그 디지털 인터페이스 SRAM 구조에서, 로컬 셀(130)에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 먼저, 도 8에 나타낸 바와 같이, 타측 비트라인(150)의 비트스위치(151)를 모두 닫은 상태로 타측 비트라인(150)을 VDD 전압으로 충전한다.
이어서, 도 9에 나타낸 바와 같이, 비트스위치(151)를 제어하여 타측 비트라인(150)을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누어지도록 해당 비트스위치를 연다.
이렇게 나누어진 각각의 비트라인은 각각 8:4:2:1의 기생 커패시턴스를 가진다.
이어서, 도 10에 나타낸 바와 같이, 4개의 비트라인으로 나누어진 상태에서 다중디코더(300)를 통하여 읽으려는 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화한다.
이때, 각각의 비트라인은 로컬 셀에 저장된 각각의 데이터에 따라서 방전이 되거나 전하를 유지하며 VDD의 전압을 유지한다.
이어서, 도 11에 나타낸 바와 같이, 비트스위치(151)를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성한다.
삭제
삭제
삭제
외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀(130)에 저장되도록 하기 위하여는, 도 12에 나타낸 바와 같이, 입출력회로를 통하여 아날로그 전압(VIN)을 기준전압(VREF)과 비교해가며 대소관계를 이용해 해당 비트(Bit)가 1인지 0인지 판단한다.
먼저, 도 13에 나타낸 바와 같이, 세로 방향에 대해서 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 도 14에 나타낸 바와 같이, 일측의 비트라인(110)을 통하여 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장한다.
이어서, 도 15에 나타낸 바와 같이, 이진수 {D[3],100}(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장한다.
이어서, 도 16에 나타낸 바와 같이, 이진수 {D[3],D[2],10}(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장한다.
이어서, 도 17에 나타낸 바와 같이, 이진수 {D[3],D[2],D[1],1}( 2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장한다.
아울러, 기준전압을 만들기 위해서는 순서에 따라 해당 자릿수의 비트는 1을 유지하여야 하고, 그 위의 데이터는 앞에서 써진 데이터에 의존하고 그 뒤의 자릿수는 0으로 고정이 된다.
이에 해당하는 기준 전압을 만들기 위해서 처음에 데이터가 써질 로컬 셀을 0으로 초기화하고 각 순서에서의 비트에 해당하는 로컬 셀만 워드라인을 켜지 않아 VDD로 충전된 전하를 유지한다.
그 외의 로컬 셀은 워드라인을 켜서 앞에서 써진 데이터 혹은 0으로 비트라인을 방전하거나 유지한다.
그 후 앞에서 아날로그 출력을 할 때와 같이 전하 공유를 이용해 기준전압을 만들어 낸다.
참고로, 도 2에서 8N과 2N에 해당하는 로컬 셀은 일측 비트라인(110)으로부터 로컬 셀로 전류가 흐르는 상태를 나타낸 것이며, 이렇게 되면 일측 비트라인(110)과 로컬 셀 간에 전압차이가 생기고, 이에 따라 전류가 흘러서 일측 비트라인(110)의 전하가 흘러나가서 0으로 된다는 것을 나타낸 것이다.
반면에, 4N과 N에 해당하는 로컬 셀은 일측 비트라인(110)으로부터 로컬 셀로 전류가 흐르지 않는다는 것을 나타낸 것이며, 이렇게 되면, 일측 비트라인(110)과 로컬 셀 간에 전압이 똑같아 전압차이가 없어서, 일측 비트라인(110)에 전하가 그대로 남아 있다는 것을 나타낸 것이다.
본 발명에서는 세로방향으로 로컬 셀을 8:4:2:1로 나누면, 각각의 구간마다 하나의 자릿수의 비트를 저장할 수 있는데, 이때, 1N 구간 경우, 1개의 로컬 셀에 모두 저장을 할 수 있지만, 8N 구간 경우 7N 개의 로컬 셀이 남아서 불균형 문제가 발생한다.
도 18은 비트라인에 할당된 각 자릿수를 저장할 공간이 8:4:2:1로 불균형 문제를 해결하기 위한 데이터 저장 구조도이다.
도 18에 나타낸 바와 같이, 4비트 데이터를 저장하면 모드(Config) 0, 1, 2, 3과 같이 스위치를 조절하여 비트라인을 8:4:2:1로 나누어 아날로그 데이터를 한 행에 대해서 읽어 낼 수 있다.
즉, 하나의 비트라인을 N개의 Bit 셀로 이루어진 로컬 셀로 스위치를 이용해 나누고(나눠진 Bit 셀들을 LCA(Local Cell Array)라고 칭한다), 도 18에 나타낸 바와 같이, 4개의 모드를 비트 스위치(111, 151)를 On 혹은 Off 하여 이용해 만드는 것이며, 비트 스위치(111, 151)의 다양한 구성을 이용해서 로컬 셀을 1M:2M:4M:8M로 묶을 수 있는데, 각각 비트 스위치로 연결된 로컬 셀 중에 1군데에 1비트씩 저장이 된다.
도 18에서 4개의 스위치 모드에서 선으로 구분되어있는 것은 스위치가 오프 되어 연결이 끊어졌다는 뜻이고, 선으로 구분되어 있지않는 것은 스위치가 온 되어 연결이 되었음을 나타낸다.
도 19는 Capacitive DAC, Comparator, Register 그리고 SAR 컨트롤러 등으로 이루어진 종래의 축차 비교형 아날로그 디지털 변환회로(Successive approximation ADC)를 나타낸 것이다.
본원 발명에서는 종래의 축차 비교형 아날로그 디지털 변환회로의 Capacitive DAC를 비트라인 커패시턴스로, Comparator를 센스 증폭기(Sense amplifier)로, Register를 로컬 셀로 대체하여 기존의 SRAM 구조를 그대로 이용하여, 축차 비교형 아날로그 디지털 변환회로와 같은 동작을 하여 아날로그 데이터를 디지털로 변환하여 로컬 셀에 바로 저장할 수 있다.
따라서, 본 발명은 추가적인 ADC와 DAC가 없이도, 아날로그 및 디지털 데이터를 SRAM에 쓰고 읽을 수 있다.
이상에서 설명한 바와 같은 본 발명의 아날로그 디지털 인터페이스 SRAM 구조에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.
이상의 설명에서는 본 발명의 바람직한 실시예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있음을 쉽게 알 수 있을 것이다.
100: 셀 어레이 110: 비트라인
111: 비트 스위치 150: 비트라인
151: 비트 스위치 170: 워드라인
300: 다중 디코더 500: 입출력회로

Claims (5)

  1. 삭제
  2. 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 상기 아날로그 디지털 인터페이스 SRAM은 셀 어레이, 다중디코더 및 입출력회로를 포함하여 온 칩 형태의 집적회로로 구성되고;
    상기 셀 어레이는 가로방향 및 세로방향으로 로컬 셀이 복수로 형성되는 것으로, 세로방향으로 로컬 셀을 각각 선택하기 위한 일측의 비트라인 및 타측의 비트라인과, 복수의 로컬 셀을 세로방향으로 구분하기 위해 일측의 비트라인 및 타측의 비트라인을 균등하게 나누는 비트스위치가 비트라인에 세로 방향으로 형성되어 포함되고;
    비트스위치를 이용하여, 비트라인을 중간에 끈어지게 하거나 연결할 수 있으므로, 각각의 세로방향에 대해서 비트스위치를 제어하여 8:4:2:1 형태의 비율로 비트라인이 나누어지도록 하여 각각의 비트라인이 8C:4C:2C:1C의 기생 커패시턴스 값을 가지도록 하며;
    다중디코더는 워드라인을 통하여 가로방향으로 로컬 셀들을 선택하면서, 동시에 세로방향에 대해서 비트스위치를 제어하여, 8:4:2:1의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하여, 로컬 셀에 대한 다중 액세스가 가능하도록 하며;
    입출력회로는 외부로부터 입력된 아날로그 데이터를 입력받아 디지털 데이터로 변환되도록 한 후, 변환된 디지털 데이터를 로컬 셀에 저장되도록 하거나 또는 상기 다중디코더의 비트스위치 제어에 의해 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되면, 이를 전달받아 외부로 출력되도록 하는 회로인 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
  3. 청구항 2에 있어서, 상기 다중디코더는 세로방향에 대해서 비트스위치를 제어하여, 8:4:2:1의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하며, 각각의 비트라인에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하는 로컬 셀이 하나씩 배치가 되는 것으로, 첫째 자릿수에 해당하는 로컬 셀은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
  4. 청구항 2에 있어서, 외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하기 위하여, 세로 방향에 대해서 다중디코더를 통하여 선택된 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 다중디코더의 제어로 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],100}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],10}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],D[1],1}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장하는 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
  5. 청구항 2에 있어서, 로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 타측 비트라인의 비트스위치를 닫은 상태로 타측 비트라인을 VDD 전압으로 충전하고, 이어서, 비트스위치를 제어하여 타측 비트라인을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누는 동시에 8:4:2:1의 비율을 가지는 기생 커패시턴스가 생성되도록 하고, 이어서, 다중디코더를 통하여 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화하고, 이어서, 비트스위치를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성하여 입출력회로를 통하여 외부로 출력시키는 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
KR1020160085736A 2016-07-06 2016-07-06 아날로그 디지털 인터페이스 sram 구조 KR101907028B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160085736A KR101907028B1 (ko) 2016-07-06 2016-07-06 아날로그 디지털 인터페이스 sram 구조
CN201780053154.9A CN109791787B (zh) 2016-07-06 2017-07-04 模拟数字接口sram结构
PCT/KR2017/007097 WO2018008946A1 (ko) 2016-07-06 2017-07-04 아날로그 디지털 인터페이스 sram 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160085736A KR101907028B1 (ko) 2016-07-06 2016-07-06 아날로그 디지털 인터페이스 sram 구조

Publications (2)

Publication Number Publication Date
KR20180005525A KR20180005525A (ko) 2018-01-16
KR101907028B1 true KR101907028B1 (ko) 2018-10-11

Family

ID=60912976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160085736A KR101907028B1 (ko) 2016-07-06 2016-07-06 아날로그 디지털 인터페이스 sram 구조

Country Status (3)

Country Link
KR (1) KR101907028B1 (ko)
CN (1) CN109791787B (ko)
WO (1) WO2018008946A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200103262A (ko) 2019-02-25 2020-09-02 연세대학교 산학협력단 비트라인의 전하 공유에 기반하는 cim 장치 및 그 동작 방법
US11568924B2 (en) 2020-10-27 2023-01-31 Samsung Electronics Co., Ltd. Static random access memory (SRAM) devices and methods of operating the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4223541A3 (en) 2019-02-06 2023-08-16 Hewlett-Packard Development Company, L.P. Print component with memory circuit
MX2021008895A (es) 2019-02-06 2021-08-19 Hewlett Packard Development Co Componente de impresion de comunicacion.
CN113316518B (zh) 2019-02-06 2022-10-14 惠普发展公司，有限责任合伙企业 流体分配设备部件及其形成方法、以及流体分配系统
US11787173B2 (en) 2019-02-06 2023-10-17 Hewlett-Packard Development Company, L.P. Print component with memory circuit
CN113412191B (zh) 2019-02-06 2022-10-14 惠普发展公司，有限责任合伙企业 流体喷射设备
US11081168B2 (en) 2019-05-23 2021-08-03 Hefei Reliance Memory Limited Mixed digital-analog memory devices and circuits for secure storage and computing
CN111816234B (zh) * 2020-07-30 2023-08-04 中科南京智能技术研究院 一种基于sram位线同或的电压累加存内计算电路
CN112765926B (zh) * 2021-01-25 2024-07-09 中国科学院微电子研究所 一种sram的版图布局方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110128790A1 (en) 2007-07-19 2011-06-02 Micron Technology, Inc. Analog sensing of memory cells in a solid-state memory device
US20110289254A1 (en) 2008-11-07 2011-11-24 Micron Technology, Inc. Configurable digital and analog input/output interface in a memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5810919A (ja) * 1981-07-13 1983-01-21 Nippon Telegr & Teleph Corp <Ntt> アナログ・デイジタル変換器
US5745409A (en) * 1995-09-28 1998-04-28 Invox Technology Non-volatile memory with analog and digital interface and storage
US6594036B1 (en) * 1998-05-28 2003-07-15 Sandisk Corporation Analog/multi-level memory for digital imaging
JP4712204B2 (ja) * 2001-03-05 2011-06-29 ルネサスエレクトロニクス株式会社 記憶装置
WO2002075947A1 (en) * 2001-03-17 2002-09-26 Koninklijke Philips Electronics N.V. Interface concept for the exchange of digital signals between an rf ic and a baseband ic
KR101993139B1 (ko) * 2013-07-24 2019-06-27 한국전자통신연구원 연속 근사 레지스터 아날로그 디지털 컨버터 및 이를 테스트하기 위한 bist 장치의 동작 방법
US9172389B2 (en) * 2014-01-09 2015-10-27 Mediatek Inc. High-speed successive approximation analog-to-digital converter
CN104992723B (zh) * 2015-06-11 2017-12-01 北京时代民芯科技有限公司 一种高可靠sram编译器控制电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110128790A1 (en) 2007-07-19 2011-06-02 Micron Technology, Inc. Analog sensing of memory cells in a solid-state memory device
US20110289254A1 (en) 2008-11-07 2011-11-24 Micron Technology, Inc. Configurable digital and analog input/output interface in a memory device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
P. Harpe et al.,'A 0.37uW 4bit 1MS/s SAR ADC for ultra-low energy radios', 2011 Int'l Symp. on VLSI Design, June 2011.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200103262A (ko) 2019-02-25 2020-09-02 연세대학교 산학협력단 비트라인의 전하 공유에 기반하는 cim 장치 및 그 동작 방법
US11568924B2 (en) 2020-10-27 2023-01-31 Samsung Electronics Co., Ltd. Static random access memory (SRAM) devices and methods of operating the same

Also Published As

Publication number Publication date
KR20180005525A (ko) 2018-01-16
CN109791787A (zh) 2019-05-21
CN109791787B (zh) 2023-08-18
WO2018008946A1 (ko) 2018-01-11

Similar Documents

Publication Publication Date Title
KR101907028B1 (ko) 아날로그 디지털 인터페이스 sram 구조
US8717221B2 (en) Successive approximation register analog-to-digital converter
Wang et al. A charge domain SRAM compute-in-memory macro with C-2C ladder-based 8-bit MAC unit in 22-nm FinFET process for edge inference
KR102431242B1 (ko) Ｓａｒ 아날로그-디지털 변환 장치 및 그 시스템
JP4408938B2 (ja) セルアレイ回路
US20120081243A1 (en) Digital-to-analog converter, analog-to-digital converter including same, and semiconductor device
JPH06152420A (ja) アナログ／ディジタル変換器
CN106372723B (zh) 基于神经网络芯片的存储结构及其存储方法
JP2014241492A (ja) 固体撮像装置および半導体装置
CN110365338B (zh) 用于跳过复位的模数转换器（adc）和模数转换方法
US6633249B1 (en) Low power, scalable analog to digital converter having circuit for compensating system non-linearity
CN114759927A (zh) 一种应用于模拟存内计算的逐次逼近型模数转换器电路
CN115080501A (zh) 基于局部电容电荷共享的sram存算一体芯片
Caselli et al. Charge sharing and charge injection A/D converters for analog in-memory computing
US10218376B1 (en) Capacitive digital-to-analog converter
Caselli et al. Memory Devices and A/D Interfaces: Design Tradeoffs in Mixed-Signal Accelerators for Machine Learning Applications
JP2006311144A (ja) デジタルアナログ変換器、およびそれを用いた逐次比較型アナログデジタル変換器
US7705762B2 (en) Voltage random access memory (VRAM)
CN115775570A (zh) 存算转换电路及阻变存储器
KR900005464B1 (ko) 언트림된 12비트 단조 전 용량성 아날로그/디지탈 변환기
JPH05167449A (ja) 逐次比較型アナログデジタル変換器
US20230370082A1 (en) Shared column adcs for in-memory-computing macros
KR102691606B1 (ko) 메모리 디바이스
Mueller et al. The impact of noise and mismatch on SAR ADCs and a calibratable capacitance array based approach for high resolutions
TWI824561B (zh) 用於基於交叉開關電路的多級模數轉換器

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant