JPH06152420A - アナログ/ディジタル変換器 - Google Patents

アナログ/ディジタル変換器

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JPH06152420A
JPH06152420A JP4297522A JP29752292A JPH06152420A JP H06152420 A JPH06152420 A JP H06152420A JP 4297522 A JP4297522 A JP 4297522A JP 29752292 A JP29752292 A JP 29752292A JP H06152420 A JPH06152420 A JP H06152420A
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digital
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Kazuo Ryu
和男 笠
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Abstract

(57)【要約】 【目的】抵抗ストリング型A/D変換器において、ビッ
ト数が増加してもペレット面積の拡大を抑えることにあ
る。 【構成】Mビットの抵抗ストリング型D/A変換器1
と、このD/A変換器1の抵抗ストリングの任意の単位
抵抗Rの両端a,bの電圧を基準電圧とする電荷再配分
型のNビットD/A変換器5と、アナログ入力信号7を
サンプリングする容量10が差動増幅器12の一方の入
力端子28へ接続され且つ他方の入力端子29にはNビ
ットのD/A変換器5の出力が接続された比較器2と、
この比較器2の出力を記憶する逐次比較レジスタ3と、
この逐次比較レジスタ3の出力によりそれぞれD/A変
換器1,5を制御するスイッチ制御回路4,6とを有す
る。このように、比較器2に差動増幅器12を用い、さ
らにNビットのD/A変換器5を抵抗ストリング型から
電荷再配分型へ変えることにより、素子数と面積を大幅
に減少させることが可能になる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はアナログ/ディジタル変
換器に関し、特にMOS技術により作られるモノリシッ
クなアナログ/ディジタル変換器(以下、A/D変換器
と称す)に関する。
【0002】
【従来の技術】従来、MOS技術によるA/D変換器と
しては、逐次比較型A/D変換器が知られている。
【0003】図4はかかる従来の一例を示す逐次比較型
A/D変換器の構成図である。図4に示すように、従来
の逐次比較型A/D変換器は、抵抗ストリング型ディジ
タル/アナログ変換器(以下、D/A変換器と称す)1
を内蔵したものが良く知られている。この抵抗ストリン
グ型D/A変換器1を備えたA/D変換器は、スイッチ
8,9を介しアナログ入力7およびD/A変換器1の出
力を順次比較する比較器2と、この比較器2の出力を記
憶する逐次比較レジスタ3と、この逐次比較レジスタ3
の出力に基ずきD/A変換器1の各スイッチを制御する
スイッチ制御回路4とを有している。かかるA/D変換
器は単調増加性を確保しやすいという特徴を備えている
反面、ビット数が増えた場合にはチップ面積が増大して
しまう。すなわち、Nビットの場合、2N 個の抵抗と
(2N+1 −2)個のスイッチとを必要とし、ビット数が
増加するに基ずきチップ面積が非常に大きくなるという
問題がある。
【0004】そこで、抵抗ストリング方式の特徴を備
え、しかもチップ面積の増大を抑えた回路構成のA/D
変換器が検討されている。
【0005】図5はかかる従来の他の例を示すA/D変
換器の構成図である。図5に示すように、このA/D変
換器は単位抵抗Rによりストリングを形成したMビット
のD/A変換器1と、抵抗R/2N を直列接続したNビ
ットのD/A変換器5と、容量10,スイッチ11およ
び差動増幅器12によって構成される比較器2と、逐次
比較レジスタ3と、この逐次比較レジスタ3の出力によ
りD/A変換器1および5のスイッチを制御するととも
にD/A変換器1,5の出力をそれぞれ出力線13,1
4を介して比較器2へ導く第1,第2のスイッチ制御回
路4及び6とから構成されている。このn(=M+N)
ビットのA/D変換器は、従来の単純な抵抗ストリング
方式のnビットのA/D変換器に比べ、約1/2N の個
数の抵抗とスイッチで構成される。
【0006】図6は図5に示す第2のD/A変換器の詳
細な回路図である。図6に示すように、第2のD/A変
換器5は単位抵抗Rを2N 個並列に接続して構成され
る。
【0007】
【発明が解決しようとする課題】上述した従来のA/D
変換器は、より高精度化をしようとすると、Nビットの
第2のD/A変換器の分解能を高める必要がある。この
第2のD/A変換器の構成は、単位抵抗Rを2N 個並列
に接続することが考えられるが、Nが大きくなるにつれ
てチップ面積が増大するという欠点がある。
【0008】本発明の目的は、かかる変換ビット数が増
えても、回路面積の増大を抑制することのできるA/D
変換器を提供することにある。
【0009】
【課題を解決するための手段】本発明のA/D変換器
は、単位抵抗を直列に接続した第1の抵抗列および前記
第1の抵抗列の各タップを選択し且つアナログ入力信号
と比較される基準になるM(Mは自然数)ビットの第1
の出力信号を発生するための複数個の第1のスイッチ手
段を備えた第1のディジタル/アナログ変換器と、前記
第1の抵抗列中の任意の単位抵抗の両端の電圧を基準電
圧として供給する手段と、N(Nは自然数)ビットの重
み付け容量素子と前記重み付け容量素子を選択的に前記
基準電圧として前記供給する手段へ接続する第2のスイ
ッチ手段を備えた第2のディジタル/アナログ変換器
と、前記アナログ入力信号と前記第1及び第2のディジ
タル/アナログ変換器の出力信号を比較する比較器と、
前記比較器の出力に応じて前記第1及び第2のディジタ
ル/アナログ変換器を制御するための第1及び第2の制
御回路とを備え、(M+N)ビットのうち上位Mビット
は前記第1のディジタル/アナログ変換器の出力信号に
より、下位Nビットは前記第2のディジタル/アナログ
変換器の出力信号によりそれぞれアナログ/ディジタル
変換を行うように構成される。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の一実施例を示すA/D変換
器の構成図である。図1において、本実施例のA/D変
換器は、第1および第2のD/A変換器1および5と、
これらを制御する第1および第2のスイッチ制御回路4
および6と、アナログ入力7および第2のD/A変換器
5の出力14を差動増幅器12等を用いて比較する比較
器2と、比較器2の出力を記憶し第1,第2のスイッチ
制御回路4,6を制御する逐次比較レジスタ3とを備え
ている。
【0011】このうち、第1のD/A変換器1は単位抵
抗Rを基準電圧VREF およびグランド間に直列に接続
し、単位抵抗Rによる分圧電圧を取り出すためのスイッ
チ(図示省略)を含んでいる。また、第1のスイッチ制
御回路4はこのスイッチを制御するとともに、第1のD
/A変換器1の出力電圧を出力線13により比較器2へ
導く。第2のD/A変換器5は第1のD/A変換器1の
抵抗列の中の1つの単位抵抗Rの両端a,b間を第1及
び第2の基準電圧入力とし、バイナリーに重み付けされ
た容量C〜2N Cとこれらの容量を選択的に第1及び第
2の基準電圧へ接続するスイッチによって構成される。
また、第2のスイッチ制御回路6は逐次比較レジスタ3
からの制御により第2のD/A変換器5のスイッチを制
御する。比較器2は容量10,スイッチ11および前述
した差動増幅器12によって構成される。逐次比較レジ
スタ3は比較器2の比較結果に応じて第1及び第2のス
イッチ制御回路4,6を制御する。また、アナログ入力
信号7と第1のD/A変換器1の出力はそれぞれスイッ
チ8及び9を介して容量10へ供給され、第2のD/A
変換器5の出力14は差動増幅器12の一方の入力へ供
給される。
【0012】図2は図1に示す第1及び第2のD/A変
換器の詳細な回路図である。図2に示すように、ここで
の第1のD/A変換器1は4ビット(M=4),第2の
D/A変換器5は2ビット(N=2)である。また、こ
の第1のD/A変換器1は抵抗値Rの16個の単位抵抗
を備え、各単位抵抗の接続点にスイッチ用トランジスタ
を接続している。これら各スイッチトランジスタは第1
のスイッチ制御回路4からの信号に応答して動作し、抵
抗列の分圧電圧を出力線13へ出力する。しかも、この
第1のD/A変換器1の抵抗列の中点a及びその隣りの
接続点bから導出された信号線15及び16は、第2の
D/A変換器5の基準電圧Va及びVbを供給する。
【0013】一方、第2のD/A変換器5は、スイッチ
17〜21と、一方の電極が出力線14に接続され且つ
もう一方の電極がスイッチ17〜20および信号線16
に接続される重み付け容量24,25および26とを有
する。これらスイッチ17〜21は第2のスイッチ制御
回路6の信号に応じて切り換わる。
【0014】以下、本実施例の動作等を中心に図1およ
び図2を用いて説明する。まず、アナログ入力端子7に
入力されたアナログ信号Vx はスイッチを介してサンプ
リングされる。このとき、スイッチ11,21がオンし
ており、容量10の他方の電極は第1のD/A変換器1
の抵抗列の中点(図中のa点)に接続される。すなわ
ち、容量10はVREF /2の電圧でバイアスされる。さ
らに、スイッチ8,11がオンし、スイッチ9がオンす
ると、容量10には、C0 (Vx −VREF /2)の電荷
が保持される。ここに、C0 は容量10の容量値を示
す。このようにして、容量10には逐次比較動作の間、
アナログ入力信号が保持されている。
【0015】次に、逐次比較動作において、最初にV
REF /2電圧と入力信号電圧Vx とを比較するために、
逐次比較レジスタ3は第1,第2のスイッチ制御回路
4,6へ制御信号を送出する。この制御信号によって出
力線13へ中点(a点)の電圧VREF /2が出力され
る。ここで、入力アナログ信号Vx がVREF /2より大
きい場合には、比較器2の出力に応じて逐次比較レジス
タ3のMSBに“1”がセットされると同時に、逐次比
較レジスタ3は第1のD/A変換器1が(3/4)V
REF を出力するように制御信号を第1のスイッチ制御回
路4へ送出する。一方、入力アナログ信号Vx がVREF
/2より小さい場合には、逐次比較レジスタ3のMSB
には“0”がセットされ、同時に逐次比較レジスタ3は
第1のD/A変換器1が(1/4)VREF を出力するよ
うに制御信号を第1のスイッチ制御回路4へ送出する。
【0016】このようにして、これらの逐次比較動作を
繰返すと、上位4ビットのディジタル値が決定され、逐
次比較レジスタ3に保持される。
【0017】次に、上位4ビットの比較動作における差
動増幅器12の第1の入力端子28の電圧変化について
説明する。この電圧変化は、次の(1)式で表わすこと
ができる。
【0018】
【0019】ここに、D1 ,D2 ,D3 およびD4 はそ
れぞれMSB,第2ビット,第3ビット及び第4ビット
のディジタル値を表わし、その値は“0”か“1”の値
をとる。この値は残り下位2ビットの比較が終わるま
で、逐次比較レジスタ3に保持される。また、比較器2
の差動増幅器12における第2の入力端子29の電圧V
(29)は、上位4ビットの比較が終わるまで図2のス
イッチ21をオンさせることにより、VREF /2にバイ
アスされている。
【0020】次に、下位2ビットの逐次比較を行う。こ
の下位2ビットの逐次比較は、第2のD/A変換器5の
出力が差動増幅器12の第2の入力端子29へ供給され
ることにより行われる。前述した上位4ビットの比較期
間においては、スイッチ17,19及び21がオンし、
スイッチ18と20がオフしている。この状態において
は、容量24,25及び26の合成容量4Cに4C(V
a−Vb)なる電荷がチャージされている。尚、Vaは
第1のD/A変換器1のa点の電圧であり、Vbはb点
の電圧を表わす。
【0021】そこで、第4ビットの比較において、V
(28)>V(29)であれば、第4ビットのディジタ
ル値D2 は“0”がセットされるので、スイッチ18と
19がオンし、スイッチ17,20及び21はオフす
る。これにより、容量にチャージされた電荷の再配分が
行われ、結果として出力線14には、
【0022】
【0023】(2)式で表わす電圧が発生する。従っ
て、第5ビットの比較は次の(3)式で表わすことがで
きる。
【0024】
【0025】ここに、D5 は第5ビットの比較結果を表
わし、もしV(28)>V(29)であれば“0”がセ
ットされる。逆に、V(28)<V(29)であれば
“1”がセットされる。
【0026】次に、LSBの比較が行なわれる。もし、
5 が“0”であればスイッチ17と20がオンし、ス
イッチ18,19及び21はオフする。このとき、出力
線14には、Va−{(Vb−Va)/4}=(VREF
/2)−(VREF /26 )の電圧が発生する。従って、
LSBの比較は次の(4)式で表わされる。
【0027】
【0028】一方、D5 が“1”のときは、スイッチ1
8と20がオンし、スイッチ17,19及び21はオフ
する。このときの出力線14には、Va−{3(Vb−
Va)/4}=(VREF /2)−(3VREF /26 )の
電圧が発生する。従って、LSBの比較は次の(5)式
で表わされる。
【0029】
【0030】ここに、D6 はLSBの比較結果を表わ
し、もしV(28)>V(29)ならば“0”にセット
され、V(28)<V(29)ならば“1”にセットさ
れる。
【0031】以上のようにして、アナログ入力信号Vx
のディジタル変換値D1 ,D2 ,…,D6 が決定され
る。
【0032】図3は本発明の他の実施例を説明するため
の第1,第2のD/A変換器を中心とする回路図であ
る。図3に示すように、本実施例は第1のD/A変換器
1の抵抗列の接続点a,bにバッファ増幅器30,31
を介して第2のD/A変換器5の基準電圧供給線15,
16を接続している。これらのバッファ増幅器30,3
1により、基準電圧源の出力抵抗が下がるため、重み付
け容量による電荷再配分に要する時間が短かくなり、よ
り高速の変換が可能になる。また、バッファ増幅器3
0,31のオフセット電圧が精度に対して心配される
が、これらのバッファ増幅器30,31の整合性を良く
レイアウトすることにより相殺されるので、実質的な影
響はない。
【0033】
【発明の効果】以上説明したように、本発明のA/D変
換器は第2のA/D変換器の面積を増大することなく、
高ビット且つ高精度を達成することができるという効果
がある。例えば、Nビットの第2のD/A変換器を従来
技術で構成しようとした場合、22N個の単位抵抗と2N
個のスイッチを必要とするが、本発明によれば、わずか
N Cの容量と2N 個のスイッチで済む。このことは単
位抵抗と単位容量を同じ面積と仮定しても、本発明によ
れば1/2N の面積に低減されることを示している。
【0034】このように、本発明によれば、ペレット面
積を拡大することなしに、高ビット且つ高精度で、しか
も低コストなモノリシック化に好適なA/D変換器を得
ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例を示すA/D変換器の構成図
である。
【図2】図1に示す第1,第2のD/A変換器の詳細な
回路図である。
【図3】本発明の他の実施例を説明するための第1,第
2のD/A変換器を中心とする回路図である。
【図4】従来の一例を示すA/D変換器の構成図であ
る。
【図5】従来の他の例を示すA/D変換器の構成図であ
る。
【図6】図5に示す第2のD/A変換器の詳細な回路図
である。
【符号の説明】
1 第1のD/A変換器 2 比較器 3 逐次比較レジスタ 4,6 スイッチ制御回路 5 第2のD/A変換器 7 アナログ入力端子 8,9,11,17〜21 スイッチ 10,24〜26 容量 12 差動増幅器 30,31 バッファ増幅器

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 単位抵抗を直列に接続した第1の抵抗列
    および前記第1の抵抗列の各タップを選択し且つアナロ
    グ入力信号と比較される基準になるM(Mは自然数)ビ
    ットの第1の出力信号を発生するための複数個の第1の
    スイッチ手段を備えた第1のディジタル/アナログ変換
    器と、前記第1の抵抗列中の任意の単位抵抗の両端の電
    圧を基準電圧として供給する手段と、N(Nは自然数)
    ビットの重み付け容量素子と前記重み付け容量素子を選
    択的に前記基準電圧として前記供給する手段へ接続する
    第2のスイッチ手段を備えた第2のディジタル/アナロ
    グ変換器と、前記アナログ入力信号と前記第1及び第2
    のディジタル/アナログ変換器の出力信号を比較する比
    較器と、前記比較器の出力に応じて前記第1及び第2の
    ディジタル/アナログ変換器を制御するための第1及び
    第2の制御回路とを備え、(M+N)ビットのうち上位
    Mビットは前記第1のディジタル/アナログ変換器の出
    力信号により、下位Nビットは前記第2のディジタル/
    アナログ変換器の出力信号によりそれぞれアナログ/デ
    ィジタル変換を行うことを特徴とするアナログ/ディジ
    タル変換器。
  2. 【請求項2】 前記第2のディジタル/アナログ変換器
    は、基準電圧に前記第1の抵抗列の中の中央に位置する
    単位抵抗の両端の電圧を用いる請求項1記載のアナログ
    /ディジタル変換器。
  3. 【請求項3】 前記比較器は、入力信号をサンプル保持
    する容量素子と、第1の入力端子に前記容量素子を接続
    し且つ第2の入力端子に前記第2のディジタル/アナロ
    グ変換器の出力を供給する差動増幅器と、前記差動増幅
    器の第1および第2の入力端子間に接続したスイッチと
    から構成される請求項1記載のアナログ/ディジタル変
    換器。
  4. 【請求項4】 前記第2のディジタル/アナログ変換器
    の基準電圧は、前記第1のディジタル/アナログ変換器
    における前記第1の抵抗列中の任意の単位抵抗の両端電
    圧を利得1のバッファ増幅器を介して供給される請求項
    1記載のアナログ/ディジタル変換器。
JP4297522A 1992-11-09 1992-11-09 アナログ/ディジタル変換器 Pending JPH06152420A (ja)

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