JP4712204B2 - 記憶装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は記憶装置に関し、より特定的には、薄膜磁性体記憶装置に代表される、記憶データのデータレベルに応じて異なる電気抵抗値を有するメモリセルを備えた記憶装置に関する。
【0002】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【0003】
特に、近年では磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を利用した薄膜磁性体をメモリセルとして用いることによって、MRAM装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【0004】
図20は、磁気トンネル接合部を有するメモリセル(以下単にMTJメモリセルとも称する)の構成を示す概略図である。
【0005】
図20を参照して、MTJメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部MTJと、アクセストランジスタATRとを備える。アクセストランジスタATRは、電界効果トランジスタで形成され、磁気トンネル接合部MTJと接地電圧Vssとの間に結合される。
【0006】
MTJメモリセルに対しては、データ書込を指示するためのライトワード線WWLと、データ読出を指示するためのリードワード線RWLと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線BLとが配置される。
【0007】
図21は、MTJメモリセルからのデータ読出動作を説明する概念図である。
図21を参照して、磁気トンネル接合部MTJは、一定方向の固定磁界を有する磁性体層(以下、単に固定磁気層とも称する)FLと、自由磁界を有する磁性体層(以下、単に自由磁気層とも称する)VLとを有する。固定磁気層FLおよび自由磁気層VLとの間には、絶縁体膜で形成されるトンネルバリアTBが配置される。自由磁気層VLにおいては、記憶データのレベルに応じて、固定磁気層FLと同一方向の磁界および固定磁気層FLと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【0008】
データ読出時においては、アクセストランジスタATRがリードワード線RWLの活性化に応じてターンオンされる。これにより、ビット線BL〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜接地電圧Vssの電流経路に、図示しないデータ読出回路から一定レベルのデータ読出電流として供給されるセンス電流Isが流れる。
【0009】
磁気トンネル接合部MTJの電気抵抗値は、固定磁気層FLと自由磁気層VLとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層FLの磁界方向と自由磁気層VLに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部MTJの電気抵抗値は小さくなる。
【0010】
したがって、データ読出時においては、センス電流Isによって磁気トンネル接合部MTJで生じる電圧降下は、自由磁気層VLに記憶された磁界方向に応じて異なる。これにより、ビット線BLを一旦高電圧にプリチャージした状態とした後にセンス電流Isの供給を開始すれば、ビット線BLの電圧レベル変化を検知することによって、MTJメモリセルの記憶データを読出すことができる。
【0011】
図22は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
【0012】
図22を参照して、データ書込時においては、リードワード線RWLは非活性化され、アクセストランジスタATRはターンオフされる。この状態で、自由磁気層VLに磁界を書込むためのデータ書込電流がライトワード線WWLおよびビット線BLにそれぞれ流される。自由磁気層VLの磁界方向は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【0013】
図23は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【0014】
図23を参照して、横軸で示される磁界Hxは、ライトワード線WWLを流れるデータ書込電流によって生じる磁界H(WWL)の方向を示す。一方、縦軸に示される磁界Hyは、ビット線BLを流れるデータ書込電流によって生じる磁界H(BL)の方向を示す。
【0015】
自由磁気層VLに記憶される磁界方向は、磁界H(WWL)とH(BL)との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層VLに記憶される磁界方向は更新されない。
【0016】
したがって、磁気トンネル接合部MTJの記憶データを書込動作によって更新するためには、ライトワード線WWLとビット線BLとの両方に電流を流す必要がある。磁気トンネル接合部MTJに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【0017】
データ読出動作時においても、ビット線BLにはセンス電流Isが流れる。しかし、センス電流Isは一般的に、上述したデータ書込電流よりは1〜2桁程度小さくなるように設定されるので、センス電流Isの影響によりデータ読出時においてMTJメモリセルの記憶データが誤って書換えられる可能性は小さい。
【0018】
上述した技術文献においては、このようなMTJメモリセルを半導体基板上に集積して、ランダム・アクセス・メモリ(RAM)であるMRAMデバイスを構成する技術が開示されている。
【0019】
図24は、半導体基板上に配置されたMTJメモリセルの構造図である。
図24を参照して、半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成された金属配線を介して接地電圧Vssと結合される。ライトワード線WWLには、第2の金属配線層M2に形成された金属配線が用いられる。また、ビット線BLは第3の金属配線層M3に設けられる。
【0020】
磁気トンネル接合部MTJは、ライトワード線WWLが設けられる第2の金属配線層M2とビット線BLが設けられる第3の金属配線層M3との間に配置される。アクセストランジスタATRのソース/ドレイン領域120は、コンタクトホールに形成された金属膜150と、第1および第2の金属配線層M1およびM2と、バリアメタル140とを介して、磁気トンネル接合部MTJと電気的に結合される。バリアメタル140は、磁気トンネル接合部MTJと金属配線との間を電気的に結合するために設けられる緩衝材である。
【0021】
既に説明したように、MTJメモリセルにおいては、リードワード線RWLはライトワード線WWLとは独立の配線として設けられる。また、ライトワード線WWLおよびビット線BLは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線BLおよびライトワード線WWLは金属配線を用いて形成される。
【0022】
一方、リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート130と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。
【0023】
また、上述したMTJメモリセルのみならず、記憶データのレベルに応じて電気抵抗値が変化するメモリセルが、ROM(Read Only Memory)やRAMに一般的に適用されている。
【0024】
【発明が解決しようとする課題】
図25は、行列状に集積配置されたMTJメモリセルに対するデータ読出電流の供給を説明するブロック図である。
【0025】
図25を参照して、高集積化された記憶装置を実現するために、一般的に、MTJメモリセルは行列状に配置される。図25においては、MTJメモリセルをn行×m列(n,m:自然数)に配置する場合が示される。
【0026】
既に説明したように、各MTJメモリセルに対して、ビット線BL、ライトワード線WWLおよびリードワード線RWLが配置される。したがって、行列状に配置されたn×m個のMTJメモリセルに対して、n本のライトワード線WWL1〜WWLnおよびリードワード線RWL1〜RWLnと、m本のビット線BL1〜BLmとが配置される。
【0027】
データ読出時におけるデータ読出電流、すなわちセンス電流Isの供給は、メモリアレイに隣接して配置されるセンス電流供給回路500によって実行される。データ読出時においては、選択されたメモリセル行に対応するリードワード線RWLが選択的にHレベルに活性化され、かつ選択メモリセル列に対応するビット線BLに対してセンス電流供給回路500からセンス電流Isが供給される。これにより、図21で説明したように、選択されたメモリセルMCにおいて、記憶されたデータレベルに応じた電圧変化が対応するビット線に生じる。
【0028】
しかしながら、図25の構成においては、選択されたメモリセル行の位置に依存して、ビット線上におけるセンス電流Isの通過経路長が変化してしまう。このような経路長の変化に応じて、ビット線上ののセンス電流経路の電気抵抗値が変化し、センス電流Isの値が変動するおそれがある。
【0029】
たとえば、図25の構成において、センス電流供給回路500に近い第n番目のメモリセル行が選択された場合においては、ビット線BL上のセンス電流(図中にIsnで表記)経路に含まれる部分は短いため、センス電流経路の電気抵抗値は小さくなる。
【0030】
反対にセンス電流供給回路500から遠い側の第1番目のメモリセル行が選択された場合においては、ビット線BL上のセンス電流(図中にIs1で表記)経路に含まれる部分は長いため、センス電流経路の電気抵抗値は大きくなる。このようなセンス電流経路の電気抵抗値の変動は、選択されたメモリセル行の位置に依存した、センス電流の変動を招いてしまう。
【0031】
図26は、センス電流供給回路500の一般的な構成を示すブロック図である。
【0032】
図26を参照して、一般的に、センス電流の供給は、ビット線BL1〜BLmで共有される電流供給ユニット510によって実行される。電流供給ユニット510は、データバスDBに対してセンス電流Isを供給する。データバスDBは、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートCSG1〜CSGmを介して、ビット線BL1〜BLmと結合される。
【0033】
コラム選択線CSL1〜CSLmは、メモリセル列にそれぞれ対応して設けられ、列選択結果に応じて選択的に活性化される。コラム選択ゲートCSG1〜CSGmの各々は、コラム選択線CSL1〜CSLmのうちの対応する1本の活性化に応じてオンする。たとえば、第1番目のメモリセル列に対応するコラム選択ゲートCSG1は、対応するコラム選択線CSL1の活性化(Hレベル)に応答してオンし、データバスDBとビット線BL1とを電気的に結合する。以降のメモリセル列に対しても、コラム選択ゲートは同時に配置される。
【0034】
このような構成とすることにより、電流供給ユニット510をメモリアレイ内の複数のビット線で共有し、選択されたメモリセル列に対応するビット線に対して、センス電流Isを選択的に供給することができる。
【0035】
しかしながら、図26に示すような構成とすることにより、センス電流Isを通過させるデータバスDBの経路長が変化してしまう。このような経路長の変化に応じて、データバスDB上のセンス電流経路の電気抵抗値が変化し、センス電流Isの値が変動するおそれがある。
【0036】
たとえば、図26の構成において、電流供給ユニット510に近い第m番目のメモリセル列が選択された場合においては、データバスDB上のセンス電流経路に含まれる部分は短いため、その電気抵抗値は小さくなる。
【0037】
反対にセンス電流供給回路500から遠い側の第1番目のメモリセル列が選択された場合においては、データバスDB上のセンス電流経路に含まれる部分は長いため、その電気抵抗値は大きくなる。このようなセンス電流経路の電気抵抗値の変動は、選択されたメモリセル列の位置に依存した、センス電流の変動を招いてしまう。
【0038】
このように、一般的な構成のMRAMデバイスにおいては、選択されたメモリセルの位置に依存してセンス電流の変動が生じるおそれがある。
【0039】
すでに説明したように、MTJメモリセルを有するMRAMデバイスにおいては、センス電流IsおよびMTJメモリセルの電気抵抗値に応じて生じる電圧変化を検知してデータ読出を実行している。したがって、MTJメモリセルに代表される、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置において、センス電流Isの変動は、安定したデータ読出動作を阻害する。
【0040】
すなわち、選択メモリセルの位置に依存してセンス電流が変動すると、メモリアレイ内においてデータ読出時における動作マージンを一様に保つことはできず、記憶装置全体の動作マージンを十分に確保することが困難となる。この結果、甚だしい場合には誤動作に至り、歩留まりが低下してしまうという問題点が生じるおそれもある。
【0041】
このような問題点に対処するために、選択されたメモリセルの位置に応じて、データ読出電流のレベルを微調整する構成とすることも可能ではあるが、この場合には、データ読出回路の構成の複雑化および、微調整のための設計負荷の増大を招いてしまう。
【0042】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、MRAMデバイスに代表される、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置において、選択されるメモリセル位置に依存せずデータ読出マージンを一様に維持し、データ読出の安定化を図ることである。
【0043】
【課題を解決するための手段】
この発明のある局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも1本に対して供給するためのデータ読出回路と、複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各ビット線と同様である複数の相補ビット線とを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する1本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含む。データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。メモリアレイは、列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含む。各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するビット線および相補ビット線の一方と基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。そして、記憶装置は、データ読出時において、複数のビット線および複数の相補ビット線の一方ずつと複数の基準電圧配線とのそれぞれの間に選択された行に対応するメモリセルを電気的に結合させるとともに、複数のビット線および複数の相補ビット線の他方ずつと複数の基準電圧配線とのそれぞれの間にダミーメモリセルを電気的に結合させるために、メモリセル選択ゲートおよびダミーメモリセル選択ゲートを行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備える。データ読出回路は、データ読出時において、複数のビット線および複数の相補ビット線のうちの、列選択結果に対応する1本ずつの各々に対してデータ読出電流を供給する。
【0044】
この発明の他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも1本に対して供給するためのデータ読出回路と、メモリアレイと隣接した領域に、複数の読出ワード線と同一方向に沿って配置されるデータバスと、複数のビット線のうちの列選択結果に応じて選択される少なくとも1本とデータバスとを電気的に結合するための列選択部と、メモリアレイを挟んでデータバスと反対側の領域において、複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する1本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。さらに、擬似データバスは、読出基準電圧および各基準電圧配線と電気的に結合され、データ読出回路は、データ読出時において、データバスに対してデータ読出電流を供給する。
【0045】
この発明のさらに他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のビット線と同一方向に沿って、列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、メモリアレイと隣接した領域に、複数の読出ワード線と同一方向に沿って配置されるデータバスと、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、データバスに対して供給するためのデータ読出回路と、複数のビット線のうちの列選択結果に応じて選択される1本とデータバスとを電気的に結合するための列選択部と、メモリアレイを挟んでデータバスと反対側の領域において、複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備える。擬似データバスは、読出基準電圧および各基準電圧配線と電気的に結合される。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する1本ずつの間に、電気的に記憶部と直列に結合されて、複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、データバスおよび擬似データバスのうちの、電流経路に含まれる部分の電気抵抗値の総和は、列選択結果に依存せずほぼ一定である。
【0046】
好ましくは、データバスの一端側は、データ読出回路と結合されてデータ読出電流の供給を受け、擬似データバスは、一端側とメモリアレイを挟んだ反対側において、読出基準電圧と結合され、データバスおよび擬似データバスは、単位長あたりの電気抵抗値が同様の値である。
【0047】
また好ましくは、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定である。
【0048】
さらに好ましくは、複数のビット線は、データ読出の前に読出基準電圧にプリチャージされ、隣接するメモリセルは、複数の基準電圧配線のうちの1本を共有する。
【0049】
あるいは好ましくは、記憶装置は、複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各ビット線と同様である複数の相補ビット線と、データバスに対応して設けられ、単位長あたりの電気抵抗値がデータバスと同様である相補データバスとを備え、データ読出回路は、データ読出時において、データバスおよび相補データバスの各々に対してデータ読出電流を供給し、メモリアレイは、列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含み、記憶装置は、複数の基準電圧配線と同一方向に沿って、列にそれぞれ対応して配置され、複数のダミーメモリセルに対して読出基準電圧を供給するための複数のダミー基準電圧配線をさらに備え、列選択部は、データ読出時において、データバスおよび相補データバスと、選択された列に対応する、ビット線および相補ビット線との間をそれぞれ電気的に結合し、各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するビット線および相補ビット線の一方と基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。記憶装置は、データ読出時において、複数のビット線および複数の相補ビット線の一方ずつと複数の基準電圧配線とのそれぞれの間に選択された行に対応するメモリセルを電気的に結合させるとともに、複数のビット線および複数の相補ビット線の他方ずつと複数の基準電圧配線とのそれぞれの間にダミーメモリセルを電気的に結合させるために、メモリセル選択ゲートおよびダミーメモリセル選択ゲートを行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備え、データ読出時において、選択された列に対応する、ビット線および相補ビット線の一方と基準電圧配線とのうちの、電流経路に含まれる部分の電気抵抗値の総和である第1の配線抵抗、ならびに、ビット線および相補ビット線の他方とダミー基準電圧配線とのうちの、電流経路に含まれる部分の電気抵抗値の総和である第2の配線抵抗のそれぞれは、行選択結果に依存せずほぼ一定である。
【0050】
また好ましくは、メモリアレイは、ダミー列を構成するように配置される複数のダミーメモリセルをさらに含む。記憶装置は、データバスに対応して設けられ、単位長あたりの電気抵抗値がデータバスと同様である相補データバスと、ダミー列に対応して複数のビット線と同一方向に沿って配置され、単位長あたりの電気抵抗値が各ビット線と同様であるダミービット線と、ダミー列に対応して複数の基準電圧配線と同一方向に沿って配置され、複数のダミーメモリセルに対して読出基準電圧を供給するためのダミー基準電圧配線とをさらに備える。列選択部は、データ読出時において、相補データバスとダミービット線とをさらに電気的に結合し、各ダミーメモリセルは、行選択結果に応じて導通するダミーメモリセル選択ゲートと、ダミーメモリセル選択ゲートの導通時に、対応するダミービット線および基準電圧配線との間に電気的に結合されて、データ読出の対象となった選択メモリセルから読出される記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含む。データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和である第1の配線抵抗と、ダミー基準電圧配線およびダミービット線のうちの、電流経路に含まれる部分の電気抵抗値の総和である第2の配線抵抗とのそれぞれは、行選択結果に依存せずほぼ一定である。
【0051】
さらに好ましくは、記憶装置は、擬似データバスと同一方向に沿って配置される擬似ダミーデータバスをさらに備える。データバスの一端側は、データ読出回路と結合されてデータ読出電流の供給を受け、擬似データバスおよび擬似ダミーデータバスは、一端側とメモリアレイを挟んだ反対側において、読出基準電圧と結合され、データバス、擬似データバスおよび擬似ダミーデータバスの各々は、単位長あたりの電気抵抗値が同様の値である。
【0052】
さらに好ましくは、第1の配線抵抗と第2の配線抵抗とは、同様の値である。
【0053】
好ましくは、メモリアレイは、行列状に複数個配置され、複数個のメモリアレイは、複数のビット線と同一方向に沿って、複数のブロックに分割され、複数の読出ワード線、複数のビット線、複数の基準電圧配線、データバス、擬似データバスおよび列選択部は、複数個のメモリアレイの各々ごとに対応して配置される。記憶装置は、複数のビット線と同一方向に沿って、複数のブロックにそれぞれ対応して配置される、複数の上位データバスおよび上位擬似データバスをさらに備え、データ読出回路は、複数のブロックの各々に対応して配置され、複数の上位データバスのうちの対応する1本に対してデータ読出電流を供給し、複数の上位データバスの各々は、同一のブロックに属するメモリアレイに対応するデータバスの各々と電気的に結合され、複数の上位擬似データバスの各々は、読出基準電圧と結合されるとともに、同一のブロックに属する少なくとも1つのメモリアレイにそれぞれ対応する擬似データバスの各々と電気的に結合され、データ読出時において、上位データバスおよび上位擬似データバスのうちの、電流経路に含まれる部分の電気抵抗値の総和は、ブロック内において選択されるメモリアレイに依存せずほぼ一定である。
【0054】
この発明のさらに他の局面では、記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、列に対応して複数のビット線の各々に沿って配置され、読出基準電圧を供給するための複数の基準電圧配線と、データ読出時において、読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、複数のビット線のうちの列選択結果に応じて選択される少なくとも1本に対して供給するためのデータ読出回路とを備える。複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、複数のビット線および複数の基準電圧配線のうちの対応する1本ずつの間に記憶部と直列に接続されて、複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含む。そして、データ読出時において、選択された列に対応する、基準電圧配線およびビット線のうちの、電流経路に含まれる部分の電気抵抗値の総和は、行選択結果に依存せずほぼ一定であり、各基準電圧配線の一端側は、読出基準電圧と電気的に結合され、各ビット線は、一端側とメモリアレイを挟んだ反対側において、データ読出回路からデータ読出電流の供給を受ける。複数のビット線の各々と、複数の基準電圧配線の各々とは、単位長あたりの電気抵抗値は同様の値である。
【0055】
好ましくは、各基準電圧配線は、1つの列ごとに、各ビット線に対応して配置される。
【0056】
また好ましくは、各基準電圧配線は、2つの列ごとに、2本ずつのビット線に対応して配置される。
【0061】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【0062】
[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
【0063】
MRAMデバイス1は、本願発明に従う記憶装置の代表例として示される。なお、以下の説明で明らかになるように、本願発明の適用は、MRAMデバイスに限定されるものではなく、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置に広く適用することができる。
【0064】
図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。
【0065】
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成は後に詳細に説明するが、MTJメモリセルの行にそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置され、MTJメモリセルの列にそれぞれ対応して複数のビット線BLが配置される。
【0066】
MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAに応じてメモリアレイ10における行選択を実行する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する列デコーダ25と、行デコーダ20の行選択結果に基づいてリードワード線RWLおよびライトワード線WWLを選択的に活性化するためのワード線ドライバ30と、データ書込時においてライトワード線WWLにデータ書込電流を流すためのワード線電流制御回路40と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出/書込制御回路50,60とを備える。
【0067】
読出/書込制御回路50および60は、メモリアレイ10の両端部におけるビット線BLの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線BLに流す。
【0068】
図2は、実施の形態1に従うメモリアレイ10およびその周辺回路のうち、データ読出に関連する部分の構成を詳細に説明するための図である。
【0069】
図2を参照して、メモリアレイ10は、n行×m列(n,m:自然数)に配列されるメモリセルMCを有する。
【0070】
なお、本実施の形態においては、各メモリセルMCの構成は、図20に示したMTJメモリセルと同様とするが、各メモリセルにおける磁気トンネル接合部MTJに相当する部分については、記憶データのレベルに応じて電気抵抗値が変化する素子によって置換することも可能である。
【0071】
メモリセルの行(以下、単にメモリセル行とも称する)にそれぞれ対応して、リードワード線RWL1〜RWLnが配置される。図示しないが、データ書込において、選択されたメモリセル行に対応してデータ書込電流を流すためのライトワード線WWL1〜WWLnも、メモリセル行にそれぞれ対応して配置される。
【0072】
メモリセルの列(以下、単にメモリセル列とも称する)にそれぞれ対応して、ビット線BL1〜BLmおよび基準電圧配線SL1〜SLmが配置される。基準電圧配線SL1〜SLmの各々は、データ読出時の基準電圧(以下、単に読出基準電圧とも称する)に相当する接地電圧Vssと、読出/書込制御回路60側において結合され、対応するメモリセル列に属するメモリセル中のアクセストランジスタATRのソース側領域の各々とさらに結合される。
【0073】
なお、以下においては、リードワード線およびビット線を総括に表現する場合には、符号RWLおよびBLをそれぞれ用いて表記することとし、特定のリードワード線およびビット線を示す場合には、これらの符号に数字を付してRWL1,BL1のように表記するものとする。
【0074】
メモリアレイ10の周辺において、メモリセル列のそれぞれに対応して、コラム選択線CSL1〜CSLm、コラム選択ゲートCSG1〜CSGmおよびプリチャージトランジスタ64−1〜64−mが設けられる。さらに、データバスDBが、リードワード線RWLと同一方向に沿って配置される。
【0075】
列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、コラム選択線CSL1〜CSLmのうちの、列選択結果に対応する1本を選択状態(Hレベル)に活性化する。
【0076】
コラム選択ゲートCSG1〜CSGmは、読出/書込制御回路50内に設けられ、ビット線BL1〜BLmとデータバスDBとの間にそれぞれ配置される。コラム選択ゲートCSG1〜CSGmの各々は、コラム選択線CSL1〜CSLmのうちの対応する1本の活性化に応答してオンし、データバスDBと対応するビット線BLとを結合する。すなわち、ビット線BLとデータバスDBとは、読出/書込制御回路50側において電気的に結合される。
【0077】
なお、以下においては、コラム選択線、コラム選択ゲートおよびプリチャージトランジスタを総括的に表現する場合には、符号CSL、CSGおよび64をそれぞれ用いて表記することとし、特定のコラム選択線、コラム選択ゲートおよびプリチャージトランジスタを示す場合には、これらの符号に添字を付して、CSL1、CSG1、もしくは64−1のように表記するものとする。
【0078】
プリチャージトランジスタ64−1〜64−mは、読出/書込制御回路60に設けられ、プリチャージ電圧として用いられる電源電圧Vccと、ビット線BL1〜BLmのそれぞれとの間に電気的に結合される。プリチャージトランジスタ64−1〜64−mの各々は、ビット線プリチャージ信号BLPRに応答してオンする。
【0079】
ビット線プリチャージ信号BLPRの活性化に応答して、各ビット線BLは電源電圧Vccにプリチャージされる。
【0080】
ビット線プリチャージ信号BLPRは、MRAMデバイス1のスタンバイ期間と、MRAMデバイス1のアクティブ期間内における、データ書込動作およびデータ読出動作の前後とにおいて、各ビット線BLをプリチャージするために活性化される。
【0081】
一方、MRAMデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、ビット線プリチャージ信号BLPRはLレベルに非活性化される。これに応答して、各ビット線BLは、プリチャージ電圧と切離される。
【0082】
次に、読出/書込制御回路50に含まれるデータ読出回路52aの構成について説明する。
【0083】
データ読出回路52aは、データ読出時において活性化される制御信号REに応答して動作し、データ読出電流であるセンス電流Isを供給するとともに、センス電流Isによって選択メモリセルに生じる電圧変化を検知して読出データDOUTを出力する。
【0084】
データ読出回路52aは、電源電圧Vccを受けてノードNs1およびNs2に一定電流をそれぞれ供給するための電流源161および162と、ノードNs1とノードNr1との間に電気的に結合されるN型MOSトランジスタ163と、ノードNs2と接地電圧Vssとの間に直列に結合される、N型MOSトランジスタ164および抵抗168と、ノードNs1およびNs2の間の電圧レベル差を増幅して読出データDOUTを出力する増幅器165とを有する。ノードNr1は、データバスDBと電気的に結合される。
【0085】
トランジスタ163および164のゲートには、所定電圧Vrefが与えられる。電流源161および162の供給電流量および所定電圧Vrefは、センス電流Isの設計値に応じて設定される。抵抗166および167は、ノードNs1およびNs2を接地電圧Vssにプルダウンするために設けられる。
【0086】
このような構成とすることにより、データ読出回路52aは、データ読出時において、データバスDBに一定のセンス電流Isを供給する。データ読出においては、選択メモリセルに対応して、データ読出回路52aと読出基準電圧である接地電圧Vssとの間に形成される、データ読出回路52a〜データバスDB〜コラム選択ゲートCSG〜ビット線BL〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜基準電圧配線SL〜接地電圧Vss(読出基準電圧)の電流経路にセンス電流Isが流される。
【0087】
これに応じて、メモリセルMC中の磁気トンネル接合部MTJに生じた電圧変化を、ビット線BLおよびデータバスDBを介してノードNr1に伝達できる。
【0088】
選択メモリセルがHレベル(“1”)データおよびLレベル(“”)データを記憶していた場合にそれぞれ対応する、ノードNr1の電圧をVhおよびVlとすると、ノードNs2の電圧は、電圧VhおよびVlの中間の電圧Vmに設定される。すなわち、抵抗168の抵抗値によって、電圧Vmは調整される。
【0089】
データ読出回路52aは、ノードNs1およびNs2の電圧差を増幅することによって、記憶データのレベルに対応する選択メモリセルにおける電圧変化を検知増幅して、読出データDOUTを出力する。
【0090】
また、基準電圧配線SLが接地電圧Vssと結合される領域と、ビット線BLに対してセンス電流Isが供給される領域とは、メモリアレイ10を挟んで列方向に互いに反対側に位置する。
【0091】
図3は、ビット線BLおよび基準電圧配線SLの配置例を示す構造図である。
図3を参照して、基準電圧配線SLは、ビット線BLと同一配線層(たとえばM2)において、同一形状かつ同一材質で形成される。これにより、基準電圧配線SLおよびビット線BLの単位長あたりの電気抵抗値は同様の値に設定される。
【0092】
基準電圧配線SLおよびビット線BLをこのように形成するとともに、図2に示されるように、メモリアレイの一端側とその反対側(他端側)とのそれぞれにおいて、各基準電圧配線SLと接地電圧Vssとの結合個所および、センス電流Isが供給されるデータバスDBと各ビット線BLとの結合個所(すなわちコラム選択ゲートCSG)を設けることによって、選択されたメモリセル行の位置にかかわらず、センス電流Isの電流経路に含まれるビット線BLおよび基準電圧配線SLの抵抗値の和をほぼ一定に維持することができる。
【0093】
これにより、選択されたメモリセル行に依存して、センス電流Isが変動することを防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、MRAMデバイス全体の動作マージンを十分に確保することができる。
【0094】
なお、基準電圧配線SLは、ビット線BLと単位長当たりの抵抗値が同様となるように設計されることが必要であり、この条件が満たされる限り、それぞれの配線を異なる金属配線層に設けることも可能である。
【0095】
図4は、メモリセルに対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
【0096】
まず、データ書込時の動作について説明する。
図2においては、データ書込に関連する周辺回路の配置および構成の図示を省略したが、メモリセル行にそれぞれ対応して配置されるライトワード線WWLと、ビット線BLとの電圧および電流を以下に述べるように制御することによりデータ書込を実行することができる。
【0097】
ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLの電圧を選択状態(Hレベル)に駆動する。非選択行においては、ライトワード線WWLの電圧レベルは非選択状態(Lレベル:接地電圧Vss)のままである。
【0098】
データ書込時においては、選択行に対応するライトワード線WWLにおいて、データ書込電流Ipが流れる。一方、非選択行においては、データ書込電流は流れない。
【0099】
読出/書込制御回路50および60は、メモリアレイ10の両端におけるビット線BLの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば、“1”の記憶データを書込む場合には、読出/書込制御回路60側のビット線電圧を高電圧状態(電源電圧Vcc)に設定し、反対側の読出/書込制御回路50側のビット線電圧を低電圧状態(接地電圧Vss)に設定する。これによって、読出/書込制御回路60から50へ向かう方向にデータ書込電流+Iwがビット線BLを流れる。一方、“0”の記憶データを書込む場合には、読出/書込制御回路50側および60側のビット線電圧を高電圧状態(電源電圧Vcc)および低電圧状態(接地電圧Vss)にそれぞれ設定し、読出/書込制御回路50から60へ向かう方向にデータ書込電流−Iwがビット線BLを流れる。
【0100】
この際に、データ書込電流±Iwを各ビット線に流す必要はなく、読出/書込制御回路50および60は、データバスDBおよびコラム選択ゲートCSG1〜CSGmを介して、選択列に対応する一部のビット線に対してデータ書込電流±Iwを選択的に流すように、上述したビット線BLの電圧を制御すればよい。
【0101】
次にデータ読出時の動作について説明する。
図2で説明したように、各ビット線BLは、データ読出動作に先立って、電源電圧Vccにプリチャージされる。データバスDBについても、同様に、電源電圧Vccにプリチャージされる。
【0102】
データ読出時において、ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLを選択状態(Hレベル)に駆動する。選択行においては、リードワード線RWLの電圧は、非選択状態(Lレベル:接地電圧Vss)のままである。
【0103】
選択されたメモリセル行において、リードワード線RWLがHレベルに活性化されると、対応するアクセストランジスタATRがターンオンして、磁気トンネル接合部MTJは接地電圧Vssにプルダウンされる。一方、選択されたメモリセル列において、対応するビット線BLは、コラム選択ゲートCSGおよびデータバスDBを介して、データ読出回路52aによって、一定のセンス電流Isを流すべくプルアップされる。
【0104】
したがって、選択メモリセルに対応するビット線BLおよびデータバスDBは、記憶データレベルに応じた磁気トンネル接合部MTJの電気抵抗値に対応する電圧(VhもしくはVl)に収束していく。一方、選択されたメモリセル行に属するメモリセルのうち、非選択のメモリセル列に属するものについては、データベースDBと結合されないため、ビット線BLの電圧は接地電圧Vssまで低下する。
【0105】
このようなデータ読出動作によって、記憶データレベルに応じたメモリセルMCの電気抵抗値の違いを電圧差に変換して検知増幅し、データ読出を実行することができる。
【0106】
また、ビット線BLのプリチャージ電圧を、接地電圧Vssとしてもデータ読出を実行することができる。
【0107】
図5は、プリチャージ電圧を接地電圧Vssとした場合におけるメモリセルに対するデータ読出およびデータ書込を説明するタイミングチャートである。
【0108】
図5を参照して、データ書込時においては、データバスDBのデータ書込終了後における設定電圧が、データ読出におけるプリチャージに備えて、接地電圧Vssに設定される点が図4と比較して異なる。他の信号配線の電圧および電流波形は、図4に示したのと同様であるので詳細な説明は繰返さない。
【0109】
データ読出前において、ビット線BLおよびデータバスDBは接地電圧Vssにプリチャージされる。
【0110】
データ読出時において、選択されたメモリセル列に対応するビット線BLは、コラム選択ゲートCSGおよびデータバスDBを介して、データ読出回路52aによってプルアップされセンス電流Isの供給を受ける。一方非選択メモリセル列に対応するビット線は、接地電圧Vssに維持される。
【0111】
選択メモリセルに対応するビット線BLおよびデータバスDBにおいて、記憶データレベルに応じた電圧変化(上昇)が生じる。この結果、図4の場合と同様に、ビット線BLおよびデータバスDBは、記憶データレベルに応じた磁気トンネル接合部MTJの電気抵抗値に対応する電圧に収束していく。これにより、記憶データレベルを反映したメモリセルの電気抵抗値の違いを電圧差に変換してデータ読出を実行することができる。
【0112】
図4および図5で説明したように、データ読出前における、ビット線BLおよびデータバスDBのプリチャージ電圧は、電源電圧Vccおよび接地電圧Vssのいずれとしてもデータ読出を実行することができる。
【0113】
ただし、プリチャージ電圧を接地電圧Vssとした場合には、選択されたビット線BLのみにセンス電流Isが流れ、非選択のビット線BLに対して、プリチャージのための充電電流およびその放電電流を流す必要がないので、消費電力を低減できる。
【0114】
一方、電源電圧Vccをプリチャージ電圧とした場合には、消費電力は相対的に増加するものの、ビット線BLおよびデータバスDBの電圧変化を速やかに生じさせることが可能であるため、データ読出を高速化することができる。したがって、プリチャージ電圧は、このような特性を考慮して設定すればよい。
【0115】
[実施の形態1の変形例1]
図6は、実施の形態1の変形例1に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0116】
図6を参照して、実施の形態1の変形例1に従う構成においては、図2に示される実施の形態1に従う構成と比較して、基準電圧配線SLが行方向に隣接するメモリセル間で共有される点が異なる。たとえば、ビット線BL1およびBL2にそれぞれ対応する第1番目および第2番目のメモリセル列に属するメモリセルは、同一の基準電圧配線SL1を共有する。以降のメモリセル列に対しても、基準電圧配線SLは同様に配置される。したがって、メモリアレイ10全体においては、k本(k:m/2で示される自然数)の基準電圧配線SL1〜SLkが配置される。
【0117】
なお、図6においては、メモリアレイ10に行列状に配置されるメモリセルMCのうち、第j番目(j:1〜nの自然数)のメモリセル行に対応するリードワード線RWLjおよび対応するメモリセルの一部を代表的に図示しているが、その他のメモリセル行およびメモリセル列においても、同様にリードワード線およびメモリセルMCが配置されている。以降の図面においても、メモリアレイ10の図示は同様とする。
【0118】
また、プリチャージトランジスタ64−1〜64−mは、ビット線プリチャージ信号BLPRに応答して、対応するビット線BL1〜BLmのそれぞれを、接地電圧Vssにプリチャージする。
【0119】
このように、ビット線BLのプリチャージ電圧を、読出基準電圧として供給される接地電圧Vssと同一に設定することによって、対応するリードワード線RWLが活性化された場合においても、非選択のメモリセル列に対応するビット線BLには電流が流れることはなく、基準電圧配線SLを共有することが可能となる。この結果、信号配線数を削減して、メモリアレイ10をさらに高集積化することが可能となる。
【0120】
その他の部分の構成および動作は、実施の形態1と同様であるので詳細な説明は繰返さない。
【0121】
すなわち、隣接するメモリセル列によって共有される基準電圧配線SLの各々と、ビット線BLの各々とは、実施の形態1と同様に、単位長当りの電気抵抗値が同様となるように形成されるため、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、MRAMデバイス全体の動作マージンを十分に確保することができる。
【0122】
[実施の形態1の変形例2]
図7は、実施の形態1の変形例2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0123】
図7を参照して、実施の形態1の変形例2に従う構成においては、各ビット線BLは、折り返し型構成に従って配置される。
【0124】
メモリアレイ10において、メモリセル列にそれぞれ対応して、ビット線BL1〜BLmのそれぞれと相補のビット線/BL1〜/BLmがさらに配置される。ビット線BL1および/BL1は、ビット線対を構成する。以降のメモリセル列においても、同様にビット線対が構成される。
【0125】
ビット線/BL1〜/BLmの各々は、ビット線BL1〜BLmの各々と、単位長当たりの電気抵抗値が同様となるように、実施の形態1におけるビット線BLおよび基準電圧配線SLと同様に配置される。
【0126】
なお、ビット線対の一方ずつおよび他方ずつをそれぞれ構成する、ビット線BL1〜BLmおよび/BL1〜/BLmをそれぞれ総称する場合には、ビット線BLおよび/BLとも表記することとする。
【0127】
基準電圧配線SL1〜SLmは、隣接するメモリセル列のそれぞれに対応して配置され、隣接して配置される同一メモリセル列に属するメモリセル間で共有される。
【0128】
基準電圧配線SL1〜SLmの各々は、ビット線BL1,/BL1〜BLm,/BLmの各々と、単位長当りの電気抵抗値が同様となるように、実施の形態1と同様に配置される。
【0129】
メモリセルMCは、1行ごとに、ビット線BL1〜BLmおよび/BL1〜/BLmのいずれか一方ずつと結合される。たとえば、第j番目のメモリセル行に属するメモリセルMCは、ビット線BL1〜BLmと結合され、第(j+1)番目のメモリセル行に属するメモリセルMCは、ビット線/BL1〜/BLmと接続される。
【0130】
この結果、リードワード線RWLが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつBL1〜BLmおよびビット線対の他方ずつ/BL1〜/BLmのいずれか一方が、MTJメモリセルMCと結合される。
【0131】
メモリアレイ10は、さらに、ビット線BL1,/BL1〜BLm,/BLmのそれぞれに対応して設けられる複数のダミーメモリセルDMCを有する。
【0132】
ダミーメモリセルDMCの各々は、ダミー記憶部DMTJとアクセストランジスタDATRとを有する。
【0133】
ダミーメモリセルDMCは、ダミーリードワード線DRWL0およびDRWL1のいずれか一方によって選択される。ダミーリードワード線DRWL0によって選択されるダミーメモリセル群は、ダミーリードワード線DRWL0の活性化に応答して導通するアクセストランジスタDATRを有する。したがって、ダミーリードワード線DRWL0の活性化に応答して、ビット線BL1〜BLmと基準電圧配線SL1〜SLmとのそれぞれの間に、ダミー記憶部DMTJが電気的に結合される。
【0134】
一方、ダミーリードワード線DRWL1によって選択される残りのダミーメモリセル群は、ダミーリードワード線DRWL1の活性化に応答して導通するアクセストランジスタDATRを有する。したがって、ダミーリードワード線DRWL1の活性化に応答して、ビット線/BL1〜/BLmと基準電圧配線SL1〜SLmとのそれぞれの間に、ダミー記憶部DMTJが電気的に結合される。
【0135】
ダミーリードワード線DRWL0およびDRWL1は、ビット線対の一方ずつBL1〜BLmおよび他方ずつ/BL1〜/BLmのうち、選択されたメモリセル行に属するメモリセルMCと非接続となった一方を、ダミーメモリセルDMCとそれぞれ結合するように選択的に活性化される。この結果、ビット線対の一方ずつBL1〜BLmおよび他方ずつ/BL1〜/BLmは、選択されたメモリセル行に対応するm個のMTJメモリセルおよびm個のダミーメモリセルの一方ずつとそれぞれ結合される。
【0136】
すでに説明したようにメモリセルMCの電気抵抗値は、記憶データのレベルによって変化する。ここで、Hレベル(“1”)データを記憶した場合におけるMTJメモリセルの電気抵抗値をRhとし、Lレベル(“0”)データを記憶した場合におけるメモリセルMCの電気抵抗値をRlとすると、ダミー記憶部DMTJの電気抵抗値Rdは、RlとRhとの中間値に設定される。これにより、ダミーメモリセルDMCと結合されたビット線に生じる電圧変化と、メモリセルMCと結合されたビット線に生じる電圧変化とを比較することによって、データ読出の対象となった、選択メモリセルにおける記憶データのレベルを読出すことができる。
【0137】
さらに、データバスDBと相補のデータバス/DBが配置される。データバスDBおよびデータバス/DBは、データバス対DBPを構成する。
【0138】
データバス/DBは、データバスDBと、単位長当たりの電気抵抗値が同様となるように、実施の形態1におけるビット線BLに対する基準電圧配線SLと同様に配置される。
【0139】
コラム選択ゲートCSG1〜CSGmの各々は、データバスDBおよび/DBと対応するビット線BLおよび/BLとの間にそれぞれ電気的に結合される2個のトランジスタスイッチを有する。これらのトランジスタスイッチは、対応するコラム選択線CSLの活性化に応答してオンする。これにより、選択されたメモリセル列に対応するビット線対を構成するビット線BLおよび/BLの各々に対して、データバスDB,/DBとコラム選択ゲートCSGとを介して、センス電流Isがデータ読出回路52bより供給される。
【0140】
データ読出回路52bは、図2に示したデータ読出回路52aと比較して、抵抗168を具備しない点および、トランジスタ64が、データバス/DBと結合されるノードNr2とノードNs2との間に電気的に結合される点が異なる。データ読出回路52bのその他の部分の構成は、データ読出回路52aと同様であるので、詳細な説明は繰り返さない。
【0141】
データ読出回路52bは、データバスDBおよび/DBの各々に対して、同一のセンス電流Isを供給するとともに、データバスDBおよび/DBの間の電圧差を検知増幅して、データ読出を実行する。
【0142】
このような構成とすることにより、実施の形態1に従う構成によって享受される効果に加えて、折り返し型ビット線構成に基づいてデータ読出を実行できるので、データ読出マージンを十分に確保することが可能となり、さらにデータ読出動作を安定化することが可能となる。
【0143】
また、メモリセルMCに対して供給されるセンス電流(図中のIsc)とダミーメモリセルDMCに対して供給されるセンス電流(図中のIsd)とのそれぞれに含まれる、ビット線BLおよび基準電圧配線SLの電気抵抗値の和は同様であるので、これらのセンス電流を同一レベルに設定して、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【0144】
なお、図7においては、ダミーメモリセルDMCを、メモリアレイ10の端部に配置する構成を示したので、メモリセルMCとダミーメモリセルDMCとで基準電圧配線SLを共有しても大きな支障はない。しかし、ダミーメモリセルの配置によって、基準電圧配線の共有に支障が出る場合には、ダミーメモリセルDMC用とノーマルのメモリセルMC用とで基準電圧配線SLを独立に配置することも可能である。
【0145】
[実施の形態2]
実施の形態2においては、選択されたメモリセル列の位置に依存して、データバスDB上のセンス電流経路における抵抗値の変動を防止する構成について説明する。
【0146】
図8は、実施の形態2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0147】
図8を参照して、実施の形態2に従う構成においては、図2に示した実施の形態1に従う構成に加えて、擬似データバスSDBが配置される点が異なる。擬似データバスSDBは、実施の形態1における基準電圧配線SLとビット線BLとの間の関係と同様に、データバスDBとの間で単位長当りの電気抵抗値が同様となるように配置される。
【0148】
擬似データバスSDBは、読出基準電圧である接地電圧Vssと結合される。
データ読出回路52aとデータバスDBとが接続される領域と、擬似データバスSDBと接地電圧Vssとが結合される領域とは、行方向に沿って、メモリアレイ10を挟んで互いに反対側に位置する。
【0149】
さらに、擬似データバスSDBは、基準電圧配線SL1〜SLmの各々と電気的に結合される。したがって、各基準電圧配線SLは、擬似データバスSDBを介して接地電圧Vssと結合される。
【0150】
擬似データバスSDBは、各メモリセル列に共通に配置される。したがって、データ読出の高精度化を図るには、データ読出電流Is以外の電流が擬似データバスSDBを流れないように、各ビット線BLのプリチャージ電圧を、読出基準電圧と同電圧、すなわち接地電圧Vssに設定することが必要である。
【0151】
このような構成とすることによって、選択メモリセル列の位置が変化しても、センス電流Isの電流経路に含まれる、データバスDBおよび擬似データバスSDBの電気抵抗値の和をほぼ一定に維持することができる。これにより、選択されたメモリセル列に依存して、センス電流Isの電流値が変動することをさらに防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができ、MRAMデバイス全体の動作マージンを十分に確保することができる。
【0152】
[実施の形態2の変形例1]
図9は、実施の形態2の変形例1に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0153】
図9を参照して、実施の形態2の変形例1に従う構成においては、図6に示した実施の形態1の変形例1に従う構成に加えて、図8と同様の擬似データバスSDBがさらに配置される。隣接するメモリセルによって共有される基準電圧配線SL1〜SLkの各々は、擬似データバスSDBを介して接地電圧Vssと結合される。その他の部分の構成は図6と同様であるので、詳細な説明は繰り返さない。
【0154】
このような構成とすることにより、選択されたメモリセル列に依存して、センス電流Isの電流値が変動することをさらに防止できる。この結果、実施の形態1の変形例1による効果に加えて、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができる。
【0155】
[実施の形態2の変形例2]
図10は、実施の形態2の変形例2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0156】
図10を参照して、実施の形態2の変形例2に従う構成においては、図7に示した実施の形態1の変形例2に従う構成に加えて、擬似データバスSDBおよび擬似ダミーデータバスSDBdがさらに配置される。
【0157】
擬似データバスSDBおよび擬似ダミーデータバスSDBdの各々と、データバスDBおよび/DBの各々とは、単位長当りの電気抵抗値が同様となるように、実施の形態1における基準電圧配線SLとビット線BLとの間の関係と同様に配置される。
【0158】
擬似データバスSDBおよび擬似ダミーデータバスSDBdの各々は、読出基準電圧である接地電圧Vssと結合される。データ読出回路52bとデータバスDBおよび/DBとが接続される領域と、擬似データバスSDBおよび擬似ダミーデータバスSDBdと接地電圧Vssとが結合される領域とは、行方向に沿って、メモリアレイ10を挟んで互いに反対側に位置する。
【0159】
メモリセルMCに対して接地電圧Vssを供給するための基準電圧配線SL1〜SLmと、ダミーメモリセルDMCに対して接地電圧Vssを供給するためのダミー基準電圧配線SLd1〜SLdmとは独立に配置される。なお、ダミー基準電圧配線SLd1〜SLdmを総称する場合には、単に符号SLdを用いるものとする。
【0160】
擬似データバスSDBは、基準電圧配線SL1〜SLmの各々と結合され、擬似ダミーデータバスSDBdは、ダミー基準電圧配線SLd1〜SLdmの各々と結合される。
【0161】
各基準電圧配線SLおよび各ダミー基準電圧配線SLdは、各ビット線BLと単位長当りの電気抵抗値が同様となるように、実施の形態1における基準電圧配線SLとビット線BLとの間の関係と同様に形成される。その他の部分の構成は、図7と同様であるので、詳細な説明は繰り返さない。
【0162】
このような構成とすることにより、メモリアレイ10内において、選択されるメモリセルMCの属する行および列の両方に依存することなく、センス電流Isの電流経路に含まれる信号配線の電気抵抗値の和をほぼ一定値に維持して、センス電流Isの変動を防止できる。
【0163】
また、メモリセルMCに対して供給されるセンス電流(図中のIsc)と、ダミーメモリセルDMCに対して供給されるセンス電流(図中のIsd)とについても、選択されるメモリセルMCの属する行および列の両方に依存することなく同一レベルに設定できるので、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【0164】
この結果、実施の形態1の変形例2による効果に加えて、メモリアレイ内においてデータ読出時の動作マージンを、さらに一様に維持することができる。
【0165】
[実施の形態3]
図11は、実施の形態3に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0166】
図11を参照して、実施の形態3に従う構成においては、ダミーメモリセルDMCは、ダミー列を構成するように配置される。これに対応して、メモリアレイ10においては、ダミー列に対応して、ダミービット線DBLおよびダミー基準電圧配線SLdが設けられる。
【0167】
各基準電圧配線SL、ダミー基準電圧配線SLd、各ビット線BLおよびダミービット線DBLは、単位長当りの電気抵抗値が同様となるように、実施の形態1における基準電圧配線SLとビット線BLとの間の関係と同様に形成される。その他の部分の構成は、図7と同様であるので、詳細な説明は繰り返さない。
【0168】
データバス対DBPを構成するデータ線の一方/DBと、ダミービット線DBLとの間にはコラム選択ゲートCSGdが配置される。コラム選択ゲートCSGdは、コラム選択線CSLdの活性化に応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、コラム選択線CSLdは活性化される。
【0169】
このような構成とすることにより、ダミーメモリセルDMCを、ダミー列を構成するように配置する場合においても、実施の形態2の変形例2と同様に、データ読出動作の安定化を図ることが可能である。
【0170】
なお、メモリアレイ10における、メモリセルMCに対応する基準電圧配線SLの配置は、実施の形態2の変形例1と同様に、隣接するメモリセル行間で共有して、メモリアレイ10の高集積化を図ることも可能である。
【0171】
[実施の形態4]
実施の形態4においては、階層データ線構成を適用したデータ読出について説明する。
【0172】
図12は、本発明の実施の形態4に従うMRAMデバイスのデータ読出に関連する構成を示すための図である。
【0173】
図12を参照して、実施の形態4に従うMRAMデバイスにおいては、複数のメモリアレイが行列状に配置される。これらのメモリアレイは、列方向に沿って、複数のブロックBLKa,BLKb,…に分割される。
【0174】
図12には、メモリアレイ10−a1,10−a2,10−b1,10−b2が代表的に例示される。列方向に隣接する10−a1および10−a2は、同一のブロックBLKaに属する。同様に、10−b1および10−b2は、同一のブロックBLKbに属する。
【0175】
各ブロックに対応して、データ読出回路、グローバルデータバス対および擬似グローバルデータバスが配置される。図12においては、ブロックBLKaに対応するデータ読出回路53−a、グローバルデータバス対GDBPaおよび擬似グローバルデータバスSGDBaと、ブロックBLKbに対応する、データ読出回路53−b、グローバルデータバス対GDBPbおよび擬似グローバルデータバスSGDBbとが代表的に示される。
【0176】
グローバルデータバス対GDBPaは、グローバルデータバスGDBaおよび/GDBaから構成される。同様に、グローバルデータ対GDBPbは、グローバルデータバスGDBbおよび/GDBbから構成される。
【0177】
データ読出時においては、各ブロックにおいて独立にメモリセルが選択される。データ読出回路53−aおよび53−bの各々は、対応するグローバルデータバス対を構成するグローバルデータバスの各々に対してセンス電流Isを供給してデータ読出を実行する。データ読出回路53−aおよび53−bの構成および動作は、図7に示したデータ読出回路52bと同様であるので詳細な説明は繰返さない。
【0178】
以下においては、グローバルデータバス対、グローバルデータバスおよび擬似グローバルデータバスを総括的に表記する場合には、符号GDBP、GDB(/GDB)およびSGDBをそれぞれ用いるものとし、特定のグローバルデータバス対、グローバルデータバスおよび擬似グローバルデータバスを扱う場合には、これらの符号に添字を付して、GDBPa、GDBa(/GDBa)およびSGDBaのように表記するものとする。
【0179】
グローバルデータバスGDB,/GDBおよび、擬似グローバルデータバスSGDBは、列方向に沿って配置される。グローバルデータバスGDB,/GDBおよび、擬似グローバルデータバスSGDBの各々は、単位長当りの電気抵抗値が同様となるように配置される。
【0180】
各データ読出回路53と各グローバルデータバス対GDBPとが結合される領域と、各擬似グローバルデータバスSGDBと読出基準電圧である接地電圧Vssとが結合される領域は、行列状に配置されるメモリアレイ群を挟んで、互いに反対側に位置する。
【0181】
このような構成とすることにより、各ブロックにおいて、選択メモリセルが属するメモリアレイの位置に依存することなく、データ読出電流の経路に含まれる、グローバルデータバスGDB(/GDB)および擬似グローバルデータバスSGDBの電気抵抗値の和をほぼ一定として、センス電流Isを一定に維持できる。
【0182】
メモリアレイ10−a1,10−a2,…の各々は、図10に示したメモリアレイ10と同様の構成を有する。したがって、それぞれのメモリアレイ内およびその周辺に配置される、複数のメモリセルMC、ビット線BL、基準電圧配線SLおよびコラム選択ゲートCSGについては、それぞれを特に区別することなく総括的な符号を用いて表記する。
【0183】
これらのメモリアレイの各々に対応して、対応するグローバルデータバス対GDBPと結合されるローカルデータバス対LDBPが設けられる。各ローカルデータバス対LDBPは、図10示されたデータバス対DBPに相当し、ローカルデータバスLDBおよび/LDBを有する。
【0184】
図12には、メモリアレイ10−a1、10−a2、10−b1および10−b2のそれぞれ対応して配置される、ローカルデータバス対LDBPa1、LDBPa2、LDBPb1およびLDBPb2が代表的に示される。
【0185】
ローカルデータバス対LDBPa1は、ローカルデータバスLDBa1および/LDBa1によって構成される。ローカルデータバス対LDBPa2は、ローカルデータバスLDBa2および/LDBa2によって構成される。ローカルデータバス対LDBPb1は、ローカルデータバスLDBb1および/LDBb1によって構成される。ローカルデータバス対LDBPb2は、ローカルデータバスLDBb2および/LDBb2によって構成される。
【0186】
以下においては、これらのローカルデータバス対およびローカルデータバスを総称する場合には、単に符号LDBPおよびLDB(/LDB)を用いることとする。
【0187】
各メモリアレイに対応して、図7と同様のコラム選択ゲートCSGがメモリセル列に対応してそれぞれ配置される。コラム選択ゲートCSGは、対応するコラム選択線CSLの活性化に応じて、選択的ににオンする。コラム選択線CSLは、行方向に隣接するメモリアレイ間で共有することができる。
【0188】
メモリアレイ中のビット線BLおよび/BLは、対応するコラム選択ゲートを介して、ローカルデータバス対LDBPを構成するローカルデータバスDBPおよび/DBPのそれぞれと電気的に結合される。
【0189】
このようにデータバスを階層化することによって、グローバルデータバス対GDBPおよびローカルデータバス対LDBPの負荷容量を低減して、データ読出を高速化することができる。
【0190】
さらに、各メモリアレイに対応して、図7に示される擬似データバスSDBに相当する、擬似ローカルデータバスSLDBが配置される。図12には、メモリアレイ10−a1、10−a2、10−b1および10−b2のそれぞれ対応して配置される、擬似ローカルデータバスSLDBa1、SLDBa2、SLDBb1およびSLDBb2が代表的に示される。
【0191】
各擬似ローカルデータバスSLDBは、ローカルデータバス対LDBPを構成するローカルデータバスLDBおよび/LDBの各々と、単位長当りの電気抵抗値が同様となるように設計される。
【0192】
表記の都合上、表記を省略しているが、各メモリアレイにおいて、図10に示した、ダミーメモリセルDMC、ダミー基準電圧配線SLd、および擬似ダミーデータバスSDBdに相当する配線が配置される。
【0193】
したがって、実施の形態2の変形例2と同様に、各メモリアレイ内において、選択されるメモリセルの位置に依存せず、センス電流Isを一定に維持できる。この結果、実施の形態4に従うMRAMデバイスにおいては、データバスを階層化することによって、データ読出の高速化を図るとともに、選択されるメモリアレイおよびメモリセルの位置に依存せず、データ読出マージンを一様に確保して、安定的なデータ読出を実行することが可能となる。
【0194】
なお、行列状に配置されるメモリアレイの各々については、実施の形態1から3およびそれらの変形例に示したいずれのメモリアレイ10の構成を適用することも可能である。その場合には、必要に応じて、グローバルデータバス対およびローカルデータバス対を、データバス対ではなく単線のデータ線として配置するとともに、データ読出回路53の構成を、図2に示したデータ読出回路52aと同様とすればよい。
【0195】
なお、実施の形態1から4およびそれらの変形例においては、基準電圧配線SLによって供給される読出基準電圧が接地電圧Vssである場合のみを示しているが、この読出基準電圧は他の電圧、たとえば電源電圧Vccとしてもよい。この場合には、データ読出回路52a、52bおよび53において、データバスDBを接地電圧Vssにプルダウンするなど、それぞれの図において示された電圧の極性を反転させればよい。
【0196】
[実施の形態5]
実施の形態5においては、高集積化に適した、ダイオードをアクセス素子として用いた構成のメモリセルを適用した場合における、データ読出の安定化について説明する。
【0197】
図13は、ダイオードを用いたMTJメモリセルの第1の構成例を示す概略図である。
【0198】
図13を参照して、ダイオードを用いたMTJメモリセルMCDDは、磁気トンネル接合部MTJと、アクセスダイオードDMとを備える。アクセスダイオードDMは、磁気トンネル接合部MTJからワード線WLに向かう方向を順方向として、両者の間に結合される。ビット線BLは、ワード線WLと交差する方向に設けられ、磁気トンネル接合部MTJと結合される。
【0199】
MTJメモリセルMCDDに対するデータ書込は、ワード線WLおよびビット線BLにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
【0200】
一方、データ読出時においては、選択されたメモリセルに対応するワード線WLは、低電圧(たとえば接地電圧Vss)状態に設定される。このとき、ビット線BLを高電圧(たとえば電源電圧Vcc)状態にプリチャージしておくことによって、アクセスダイオードDMが順バイアスされて導通し、センス電流Isを磁気トンネル接合部MTJに流すことができる。
【0201】
一方、非選択のメモリセルに対応するワード線WLは、高電圧状態に設定されるので、対応するアクセスダイオードDMは、逆バイアスされて非導通状態を維持し、センス電流Isは流れない。
【0202】
このようにして、アクセスダイオードを用いたMTJメモリセルにおいても、データ読出およびデータ書込を実行することができる。
【0203】
図14は、MTJメモリセルMCDDを半導体基板上に配置した場合の構造図である。
【0204】
図14を参照して、半導体主基板SUB上のn型領域NARと、n型領域NAR上に設けられたp型領域PARとによってアクセスダイオードDMが形成される。
【0205】
アクセスダイオードDMのカソードに相当するn型領域NARは、金属配線層M1に形成されたワード線WLと結合される。アクセスダイオードDMのアノードに相当するp型領域PARは、バリアメタル140および金属膜150を介して、磁気トンネル接合部MTJと電気的に結合される。ビット線BLは、金属配線層M2に配置され、磁気トンネル接合部MTJと結合される。このように、アクセストランジスタに代えてアクセスダイオードを用いることによって、高集積化に有利なMTJメモリセルを構成することができる。
【0206】
しかしながら、データ書込時において、ワード線WLおよびビット線BLにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線WLおよびビット線BL上における電圧分布によっては、データ書込の対象となっていないMTJメモリセルの一部において、アクセスダイオードDMのPN接合がオンしてしまうおそれがある。この結果、予期しない電流がMTJメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
【0207】
図15は、ダイオードを用いたMTJメモリセルの第2の構成例を示す概略図である。
【0208】
図15を参照して、ダイオードを用いたMTJメモリセルMCDは、図13に示した構成と同様に、磁気トンネル接合部MTJおよびアクセスダイオードDMを備える。MTJメモリセルMCDにおいては、リードワード線RWLとライトワード線WWLとが分割して配置される点が、図13に示したMTJメモリセルMCDDの構成と異なる。ビット線BLは、ライトワード線WWLおよびリードワード線RWLと交差する方向に配置され、磁気トンネル接合部MTJと電気的に結合される。
【0209】
アクセスダイオードDMは、磁気トンネル接合部MTJからリードワード線RWLに向かう方向を順方向として、両者の間に結合される。ライトワード線WWLは、他の配線と接続されることなく、磁気トンネル接合部MTJと近接して設けられる。
【0210】
MTJメモリセルMCDにおいては、データ書込時において、リードワード線RWLに電流を流す必要がないため、リードワード線RWLの電圧を安定的に高電圧状態(電源電圧Vcc)に維持して、アクセスダイオードDMを確実に逆バイアスして非導通状態を維持できる。したがって、図13に示されたMTJメモリセルMCDDと比較して、データ書込動作の安定化を図ることができる。
【0211】
図16は、MTJメモリセルMCDを半導体基板上に配置した場合の構造図である。
【0212】
図16を参照して、MTJメモリセルMCDは、独立した配線として配置されるライトワード線WWLをさらに備える点で、図14に示したMTJメモリセルMCDDの構造と異なる。その他の部分の構造は、図14と同様であるので、詳細な説明は繰り返さない。ライトワード線WWLは、たとえばリードワード線RWLと同一の金属配線層M1に形成することができる。
【0213】
なお、同一行に属するMTJメモリセルMCD間で、アクセスダイオードDMのカソードに相当するn型領域NAR同士を電気的に結合することによって、リードワード線RWLを特に設けることなく、図15に示されたアクセスダイオードDMとリードワード線RWLとの結合関係が実現することもできる。このような構成とすれば、高集積化および動作の安定化とを両立できる。
【0214】
なお、図13および図15にそれぞれ示したメモリセルMCDおよびMCDDは、データ読出に関する構成は同一であるので、以下においては、代表的にメモリセルMCDを配置したメモリアレイ10におけるデータ読出の安定化について説明する。すなわち、以下の説明において、メモリセルMCDは、メモリセルMCDDと置換することが可能である。
【0215】
また、以下の説明において、ダイオードを用いたメモリセルMCD,MCDDにおいても、アクセストランジスタを用いたメモリセルMCと同様に、各メモリセルにおける磁気トンネル接合部MTJに相当する部分については、記憶データのレベルに応じて電気抵抗値が変化する素子によって置換することが可能である。
【0216】
図17は、本発明の実施の形態5に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0217】
図17を参照して、メモリアレイ10において、図15に示した構成を有するメモリセルMCDが、n行×m列に、行列状に配置される。図17においては、データ読出動作には無関係であるライトワード線WWLの表記は省略される。
【0218】
ワード線ドライバ30は、リードワード線RWL1〜RWLnにそれぞれ対応して設けられる、ワードドライバRWD1〜RWDnを有する。以下においては、ワードドライバRWD1〜RWDnを総称する場合には、単にワードドライバRWDとも表記する。
【0219】
ワードドライバRWD1〜RWDnは、行デコーダ20からの行デコード信号RD1〜RDnにそれぞれ応答して、リードワード線RWL1〜RWLnの電圧レベルを設定する。
【0220】
行デコーダ20は、行デコード信号RD1〜RDnのうちの選択されたメモリセル行に対応する1つをHレベルに活性化する。
【0221】
各ワードドライバRWDは、たとえばインバータで構成されて、対応する行デコード信号の活性化に応答して、対応するリードワード線RWLを読出基準電圧である接地電圧Vssと電気的に結合する。これに応答して、メモリセルMCD内においてアクセスダイオードDMが順バイアスされて導通し、ビット線BLと接地電圧Vssに設定されるリードワード線RWLとの間に電気的に結合される、磁気トンネル接合部MTJにセンス電流Isを流して、データ読出を実行することができる。
【0222】
ビット線BLに対するセンス電流Isの供給は、図2と同様に配置される、データ読出回路52a、データバスDB、コラム選択ゲートCSGおよびコラム選択線CSLによって、列選択結果に応じて実行される。
【0223】
実施の形態5に従う構成においては、リードワード線RWLと、データバスDBとは、実施の形態1における基準電圧配線SLとビット線BLとの間の関係と同様に、単位長当りの電気抵抗値が同様の値となるように配置される。さらに、ワードドライバワードドライバRWD1〜RWDnが配置される領域と、メモリアレイ10を挟んで反対側(行方向)において、データバスDBとデータ読出回路52aとは結合される。
【0224】
このような構成とすること、選択されたメモリセル列の位置によらず、センス電流Isの電流経路に含まれる、データバスDBおよびリードワード線RWLの電気抵抗値の和をほぼ一定に維持して、センス電流Isの変動を防止できる。
【0225】
これにより、高集積化に適した、ダイオードを用いたメモリセルを行列状に配置するメモリアレイ内においても、選択されたメモリセル列に依存することなくデータ読出マージンを一様に維持して、データ読出を安定化することができる。
【0226】
[実施の形態5の変形例1]
図18は、本発明の実施の形態5の変形例1に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0227】
図18を参照して、実施の形態5の変形例1に従う構成においては、図17に示す実施の形態5に従う構成に加えて、読出基準電圧である接地電圧Vssを供給するための基準電圧配線SLがさらに設けられる。基準電圧配線SLは、ビット線BLと単位長当たりの電気抵抗値が同様の値となるように、実施の形態1における基準電圧配線SLとビット線BLとの間の関係と同様に配置される。
【0228】
基準電圧配線SLは、列方向に沿って配置され、ビット線BLがデータバスDBと結合される領域、すなわちコラム選択ゲートCSGが配置される領域と、メモリアレイ10を挟んで反対側(列方向)において、接地電圧Vssと結合される。
【0229】
各ワードドライバRWDは、対応するリードワード線RWLを活性化する場合には、当該リードワード線RWLを基準電圧配線SLと電気的に結合する。その他の部分の構成は、図17と同様なので詳細な説明は繰り返さない。
【0230】
このような構成とすることにより、ダイオードを用いたメモリセルを行列状に配置したメモリアレイ10においても、選択されたメモリ行の位置にかかわらず、センス電流Isの電流経路に含まれる、ビット線BLおよび基準電圧配線SLの電気抵抗値の和をほぼ一定に維持して、センス電流Isの変動を防止できる。
【0231】
さらに、実施の形態5と同様に、データバスDBおよびリードワード線RWLの電気抵抗値を設計することによって、選択メモリセルの位置に関らず、メモリアレイ内においてデータ読出時の動作マージンを一様に保つことができ、MRAMデバイス全体の動作マージンを十分に確保することができる。
【0232】
[実施の形態5の変形例2]
実施の形態5の変形例2においては、実施の形態5の変形例1の構成に加えて、折り返し型のビット線構成が適用される。
【0233】
図19は、実施の形態5の変形例2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【0234】
図19を参照して、メモリアレイ10において、メモリセルMCDおよびダミーメモリセルDMCDが、図7に示したメモリセルMCおよびダミーメモリセルDMCと同様に、ダミーリードワード線DRWL0およびDRWL1を伴って配置される。
【0235】
ダミーメモリセルDMCDの各々は、ダミーメモリセルDMCと同様のダミー記憶部DMTJおよび、ビット線BLおよび/BLの一方とダミーリードワード線RWL0もしくはDRWL1との間にダミー記憶部DMTJと直列に結合されるアクセスダイオードDDMとを有する。
【0236】
図19においては、第j番目および(j+1)番目のメモリセル行に対応するリードワード線RWLjおよびRWLj+1と、これらに対応するワードドライバRWDjおよびRWDj+1が代表的に示される。また、ダミーリードワード線DRWL0およびDRWL1にそれぞれ対応して、ダミーワードドライバRWDd0およびWDd1とが配置される。
【0237】
図18に示した構成と同様に、これらのワードドライバは、共通の基準電圧配線SLと電気的に結合されることによって活性化されて、接地電圧Vssを供給される。
【0238】
ビット線BLとビット線対を構成する、相補のビット線/BLは、ビット線BLおよび基準電圧配線SLの各々と、単位長当りの抵抗値が同様の値となるように配置される。このような構成とすることにより、高集積化に適した、メモリセルMCDDを配置する場合においても、折り返し型のビット線構成に基づいて、データ読出動作マージンを確保して、さらにデータ読出動作の安定化を図ることができる。
【0239】
また、メモリセルMCに対して供給されるセンス電流(図中のIsc)と、ダミーメモリセルDMCに対して供給されるセンス電流(図中のIsd)とについても、選択されるメモリセルMCの属する行および列の両方に依存することなく同一レベルに設定できるので、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【0240】
なお、すべての組合せについての図示は省略するが、実施の形態1から4およびそれらの変形例において、メモリセルMCに代えて、アクセスダイオードを用いたメモリセルMCDDもしくはMCDを配置することができる。
【0241】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0242】
【発明の効果】
請求項1、2および12〜14記載の記憶装置は、選択メモリセルが属する行に依存することなくデータ読出電流を一定レベルに維持できるので、メモリアレイ内におけるデータ読出時の動作マージンを一様に保ち、記憶装置全体のデータ読出動作を安定化できる。特に、請求項1記載の記憶装置によれば、ダミーメモリセルを用いた折り返し型ビット線構成に基づいてデータ読出を実行できるので、データ読出マージンを十分に確保することが可能となり、さらにデータ読出動作を安定化することが可能となる。
【0244】
請求項および記載の記憶装置は、選択メモリセルが属する列に依存することなくデータ読出電流を一定レベルに維持できるので、メモリアレイ内におけるデータ読出時の動作マージンを一様に保ち、記憶装置全体のデータ読出動作を安定化できる。
【0245】
請求項記載の記憶装置は、選択メモリセルが属する行および列の両方に依存することなくデータ読出電流を一定レベルに維持できる。この結果、請求項記載の記憶装置が奏する効果に加えて、メモリアレイ内におけるデータ読出時の動作マージンをさらに一様に保ち、記憶装置全体の動作マージンをさらに十分に確保することができる。
【0246】
請求項記載の記憶装置は、基準電圧配線の配置本数を削減することができるので、請求項1〜3記載の記憶装置が奏する効果に加えて、メモリアレイの高集積化を図ることができる。
【0247】
請求項および記載の記憶装置は、ダミーメモリセルを用いた折り返し型ビット線構成に基づいてデータ読出を実行するとともに、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを、選択メモリセルが属する行に依存することなく一定レベルに維持できる。この結果、請求項記載の記憶装置が奏する効果に加えて、データ読出動作をさらに安定化できる。
【0248】
請求項記載の記憶装置は、選択メモリセルが属する行および列の両方に依存することなく、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを一定レベルに維持できる。この結果、請求項および記載の記憶装置が奏する効果に加えて、データ読出動作をさらに安定化できる。
【0249】
請求項10記載の記憶装置は、選択されたメモリセルおよびダミーメモリセルに伝達されるデータ読出電流のそれぞれを同一レベルに設定できるので、請求項7〜9に記載の記憶装置が奏する効果に加えて、相補的に動作させるデータ読出のマージンを向上させることが可能となる。
【0250】
請求項11記載の記憶装置は、請求項2〜10に記載の記憶装置が奏する効果に加えて、行列状に配置された複数のメモリアレイを備える構成において、データバスを階層化することによってデータ読出の高速化を図るとともに、選択メモリセルが属するメモリアレイの位置に依存することなく、データ読出マージンを一様に確保して、安定的なデータ読出を実行することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に従うMRAMデバイスの全体構成を示す概略ブロック図である。
【図2】 実施の形態1に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図3】 実施の形態1に従うビット線および基準電圧配線の配置例を示す構造図である。
【図4】 メモリセルに対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
【図5】 プリチャージ電圧を接地電圧とした場合におけるデータ読出およびデータ書込を説明するタイミングチャートである。
【図6】 実施の形態1の変形例1に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図7】 実施の形態1の変形例2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図8】 実施の形態2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図9】 実施の形態2の変形例1に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図10】 実施の形態2の変形例2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図11】 実施の形態3に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図12】 本発明の実施の形態4に従うMRAMデバイスのデータ読出に関連する構成を示すための図である。
【図13】 ダイオードを用いたMTJメモリセルの第1の構成例を示す概略図である。
【図14】 図13に示されたMTJメモリセルを半導体基板上に配置した場合の構造図である。
【図15】 ダイオードを用いたMTJメモリセルの第2の構成例を示す概略図である。
【図16】 図15に示されたMTJメモリセルを半導体基板上に配置した場合の構造図である。
【図17】 本発明の実施の形態5に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図18】 本発明の実施の形態5の変形例1に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図19】 本発明の実施の形態5の変形例2に従うメモリアレイおよびその周辺回路のデータ読出に関連する構成を詳細に説明するための図である。
【図20】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図21】 MTJメモリセルからのデータ読出動作を説明する概念図である。
【図22】 MTJメモリセルに対するデータ書込動作を説明する概念図である。
【図23】 MTJメモリセルに対するデータ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図24】 半導体基板上に配置されたMTJメモリセルの構造図である。
【図25】 行列状に集積配置されたMTJメモリセルに対するデータ読出電流の供給を説明するブロック図である。
【図26】 センス電流供給回路の一般的な構成を示すブロック図である。
【符号の説明】
10 メモリアレイ、20 行デコーダ、25 列デコーダ、30 ワード線ドライバ、50,60 読出/書込制御回路、64 アクセストランジスタ、52a,52b,53 データ読出回路、ATR,DATR アクセストランジスタ、DM,DDM アクセスダイオード、BL ビット線、CSG コラム選択ゲート、CSL コラム選択線、SL 基準電圧配線、SLd ダミー基準電圧配線、FL 自由磁気層、VL 固定磁気層、RWD ワードドライバ、RWLリードワード線、WWL ライトワード線、DBP データバス対、DB,/DB データバス、GDBP グローバルデータバス対、GDB,/GDB グローバルデータバス、LDBP ローカルデータバス対、LDB,/LDB ローカルデータバス、MTJ 磁気トンネル結合部、DMTJ ダミー記憶部、SDB 擬似データバス、SDBd 擬似ダミーデータバス、SGDB 擬似グローバルデータバス。

Claims (14)

  1. 行列状に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
    前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
    前記複数のビット線と同一方向に沿って前記列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、
    前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記複数のビット線のうちの列選択結果に応じて選択される少なくとも1本に対して供給するためのデータ読出回路と、
    前記複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各前記ビット線と同様である複数の相補ビット線とを備え、
    前記複数のメモリセルの各々は、
    記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
    前記複数のビット線および前記複数の基準電圧配線のうちの対応する1本ずつの間に前記記憶部と直列に接続されて、前記複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含み、
    前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定であり、
    前記メモリアレイは、
    前記列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含み、
    各前記ダミーメモリセルは、
    前記行選択結果に応じて導通するダミーメモリセル選択ゲートと、
    前記ダミーメモリセル選択ゲートの導通時に、対応する前記ビット線および前記相補ビット線の一方と前記基準電圧配線との間に電気的に結合されて、前記データ読出の対象となった選択メモリセルから読出される前記記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含み、
    前記データ読出時において、前記複数のビット線および前記複数の相補ビット線の一方ずつと前記複数の基準電圧配線とのそれぞれの間に選択された前記行に対応する前記メモリセルを電気的に結合させるとともに、前記複数のビット線および前記複数の相補ビット線の他方ずつと前記複数の基準電圧配線とのそれぞれの間に前記ダミーメモリセルを電気的に結合させるために、前記メモリセル選択ゲートおよび前記ダミーメモリセル選択ゲートを前記行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備え、
    前記データ読出回路は、前記データ読出時において、前記複数のビット線および複数の相補ビット線のうちの、前記列選択結果に対応する1本ずつの各々に対して前記データ読出電流を供給する、記憶装置。
  2. 行列状に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
    前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
    前記複数のビット線と同一方向に沿って前記列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、
    前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記複数のビット線のうちの列選択結果に応じて選択される少なくとも1本に対して供給するためのデータ読出回路と、
    前記メモリアレイと隣接した領域に、前記複数の読出ワード線と同一方向に沿って配置されるデータバスと、
    前記複数のビット線のうちの列選択結果に応じて選択される少なくとも1本と前記データバスとを電気的に結合するための列選択部と、
    前記メモリアレイを挟んで前記データバスと反対側の領域において、前記複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備え、
    前記複数のメモリセルの各々は、
    記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
    前記複数のビット線および前記複数の基準電圧配線のうちの対応する1本ずつの間に前記記憶部と直列に接続されて、前記複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含み、
    前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定であり、
    前記擬似データバスは、前記読出基準電圧および各前記基準電圧配線と電気的に結合され、
    前記データ読出回路は、前記データ読出時において、前記データバスに対して前記データ読出電流を供給する、記憶装置。
  3. 行列状に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
    前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
    前記複数のビット線と同一方向に沿って、前記列に対応して配置され、読出基準電圧を供給するための複数の基準電圧配線と、
    前記メモリアレイと隣接した領域に、前記複数の読出ワード線と同一方向に沿って配置されるデータバスと、
    前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記データバスに対して供給するためのデータ読出回路と、
    前記複数のビット線のうちの列選択結果に応じて選択される1本と前記データバスとを電気的に結合するための列選択部と、
    前記メモリアレイを挟んで前記データバスと反対側の領域において、前記複数の読出ワード線と同一方向に沿って配置される擬似データバスとを備え、
    前記擬似データバスは、前記読出基準電圧および各前記基準電圧配線と電気的に結合され、
    前記複数のメモリセルの各々は、
    記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
    前記複数のビット線および前記複数の基準電圧配線のうちの対応する1本ずつの間に、電気的に前記記憶部と直列に結合されて、前記複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含み、
    前記データ読出時において、前記データバスおよび前記擬似データバスのうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記列選択結果に依存せずほぼ一定である、記憶装置。
  4. 前記データバスの一端側は、前記データ読出回路と結合されて前記データ読出電流の供給を受け、
    前記擬似データバスは、前記一端側と前記メモリアレイを挟んだ反対側において、前記読出基準電圧と結合され、
    前記データバスおよび前記擬似データバスは、単位長あたりの電気抵抗値が同様の値である、請求項記載の記憶装置。
  5. 前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定である、請求項記載の記憶装置。
  6. 前記複数のビット線は、前記データ読出の前に前記読出基準電圧にプリチャージされ、
    隣接する前記メモリセルは、前記複数の基準電圧配線のうちの1本を共有する、請求項1〜3のいずれか1項に記載の記憶装置。
  7. 前記複数のビット線にそれぞれ対応して設けられ、各々の単位長あたりの電気抵抗値が各前記ビット線と同様である複数の相補ビット線と、
    前記データバスに対応して設けられ、単位長あたりの電気抵抗値が前記データバスと同様である相補データバスとをさらに備え、
    前記データ読出回路は、前記データ読出時において、前記データバスおよび前記相補データバスの各々に対して前記データ読出電流を供給し、
    前記メモリアレイは、
    前記列のそれぞれに対応して配置される複数のダミーメモリセルをさらに含み、
    前記記憶装置は、
    前記複数の基準電圧配線と同一方向に沿って、前記列にそれぞれ対応して配置され、前記複数のダミーメモリセルに対して前記読出基準電圧を供給するための複数のダミー基準電圧配線をさらに備え、
    前記列選択部は、前記データ読出時において、前記データバスおよび相補データバスと、選択された前記列に対応する、前記ビット線および前記相補ビット線との間をそれぞれ電気的に結合し、
    各前記ダミーメモリセルは、
    記行選択結果に応じて導通するダミーメモリセル選択ゲートと
    前記ダミーメモリセル選択ゲートの導通時に、対応する前記ビット線および前記相補ビット線の一方と前記基準電圧配線との間に電気的に結合されて、前記データ読出の対象となった選択メモリセルから読出される前記記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含み、
    前記記憶装置は、
    前記データ読出時において、前記複数のビット線および前記複数の相補ビット線の一方ずつと前記複数の基準電圧配線とのそれぞれの間に選択された前記行に対応する前記メモリセルを電気的に結合させるとともに、前記複数のビット線および前記複数の相補ビット線の他方ずつと前記複数の基準電圧配線とのそれぞれの間に前記ダミーメモリセルを電気的に結合させるために、前記メモリセル選択ゲートおよび前記ダミーメモリセル選択ゲートを前記行選択結果に応じて選択的に導通させるワード線駆動回路をさらに備え、
    前記データ読出時において、選択された前記列に対応する、前記ビット線および相補ビット線の一方と前記基準電圧配線とのうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第1の配線抵抗、ならびに、前記ビット線および相補ビット線の他方と前記ダミー基準電圧配線とのうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第2の配線抵抗のそれぞれは、前記行選択結果に依存せずほぼ一定である、請求項記載の記憶装置。
  8. 前記メモリアレイは、
    ダミー列を構成するように配置される複数のダミーメモリセルをさらに含み、
    前記記憶装置は、
    前記データバスに対応して設けられ、単位長あたりの電気抵抗値が前記データバスと同様である相補データバスと、
    前記ダミー列に対応して前記複数のビット線と同一方向に沿って配置され、単位長あたりの電気抵抗値が各前記ビット線と同様であるダミービット線と、
    前記ダミー列に対応して前記複数の基準電圧配線と同一方向に沿って配置され、前記複数のダミーメモリセルに対して前記読出基準電圧を供給するためのダミー基準電圧配線とをさらに備え、
    前記列選択部は、前記データ読出時において、前記相補データバスと前記ダミービット線とをさらに電気的に結合し、
    各前記ダミーメモリセルは、
    記行選択結果に応じて導通するダミーメモリセル選択ゲートと
    前記ダミーメモリセル選択ゲートの導通時に、対応する前記ダミービット線および前記基準電圧配線との間に電気的に結合されて、前記データ読出の対象となった選択メモリセルから読出される前記記憶データのレベル判定のための比較対象として用いられるダミー記憶部とを含み、
    前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第1の配線抵抗と、前記ダミー基準電圧配線および前記ダミービット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和である第2の配線抵抗とのそれぞれは、前記行選択結果に依存せずほぼ一定である、請求項記載の記憶装置。
  9. 前記擬似データバスと同一方向に沿って配置される擬似ダミーデータバスをさらに備え、
    前記データバスの一端側は、前記データ読出回路と結合されて前記データ読出電流の供給を受け、
    前記擬似データバスおよび前記擬似ダミーデータバスは、前記一端側と前記メモリアレイを挟んだ反対側において、前記読出基準電圧と結合され、
    前記データバス、前記擬似データバスおよび前記擬似ダミーデータバスの各々は、単位長あたりの電気抵抗値が同様の値である、請求項7または8に記載の記憶装置。
  10. 前記第1の配線抵抗と前記第2の配線抵抗とは、同様の値である、請求項7〜9のいずれか1項に記載の記憶装置。
  11. 前記メモリアレイは、行列状に複数個配置され、
    前記複数個のメモリアレイは、前記複数のビット線と同一方向に沿って、複数のブロックに分割され、
    前記複数の読出ワード線、前記複数のビット線、前記複数の基準電圧配線、前記データバス、擬似データバスおよび前記列選択部は、前記複数個のメモリアレイの各々ごとに対応して配置され、
    前記記憶装置は、
    前記複数のビット線と同一方向に沿って、前記複数のブロックにそれぞれ対応して配置される、複数の上位データバスおよび上位擬似データバスをさらに備え、
    前記データ読出回路は、前記複数のブロックの各々に対応して配置され、複数の上位データバスのうちの対応する1本に対して前記データ読出電流を供給し、
    前記複数の上位データバスの各々は、同一の前記ブロックに属する前記メモリアレイに対応する前記データバスの各々と電気的に結合され、
    前記複数の上位擬似データバスの各々は、前記読出基準電圧と結合されるとともに、同一の前記ブロックに属する少なくとも1つの前記メモリアレイにそれぞれ対応する前記擬似データバスの各々と電気的に結合され、
    前記データ読出時において、前記上位データバスおよび前記上位擬似データバスのうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記ブロック内において選択される前記メモリアレイに依存せずほぼ一定である、請求項2〜10のいずれか1項に記載の記憶装置。
  12. 行列状に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルの行にそれぞれ対応して設けられ、データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、
    前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
    前記列に対応して前記複数のビット線の各々に沿って配置され、読出基準電圧を供給するための複数の基準電圧配線と、
    前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記複数のビット線のうちの列選択結果に応じて選択される少なくとも1本に対して供給するためのデータ読出回路とを備え、
    前記複数のメモリセルの各々は、
    記憶データのレベルに応じて電気抵抗値が変化する記憶部と、
    前記複数のビット線および前記複数の基準電圧配線のうちの対応する1本ずつの間に前記記憶部と直列に接続されて、前記複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含み、
    前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定であり、
    各前記基準電圧配線の一端側は、前記読出基準電圧と電気的に結合され、
    各前記ビット線は、前記一端側と前記メモリアレイを挟んだ反対側において、前記データ読出回路から前記データ読出電流の供給を受け、
    前記複数のビット線の各々と、前記複数の基準電圧配線の各々とは、単位長あたりの電気抵抗値が同様の値である、記憶装置。
  13. 各前記基準電圧配線は、1つの前記列ごとに、各前記ビット線に対応して配置される、請求項12記載の記憶装置。
  14. 各前記基準電圧配線は、2つの前記列ごとに、2本ずつの前記ビット線に対応して配置される、請求項12記載の記憶装置。
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