JP2014241492A - 固体撮像装置および半導体装置 - Google Patents

固体撮像装置および半導体装置 Download PDF

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Abstract

【課題】小型で低コストの固体撮像装置を提供する。
【解決手段】固体撮像装置の逐次比較型Ａ／Ｄ変換器５に含まれるＤ／Ａ変換器１５は、粗いＡ／Ｄ変換を行なう場合は、参照電圧ＶＲ０〜ＶＲ１６のうちのいずれかの参照電圧を選択してアナログ参照信号ＶＡＲとし、細かいＡ／Ｄ変換を行なう場合は、参照電圧ＶＲ０〜ＶＲ１６のうちの参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を選択するマルチプレクサ１６と、細かいＡ／Ｄ変換を行なう場合に、参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）に基づいてアナログ参照信号ＶＡＲを生成するキャパシタアレイ１７とを含む。したがって、冗長なキャパシタを用いずに参照電圧ＶＲの整定誤差を低減できる。
【選択図】図３

Description

本発明は固体撮像装置および半導体装置に関し、たとえば逐次比較型Ａ／Ｄ変換器を備えた固体撮像装置および半導体装置に好適に利用できるものである。
デジタルカメラは、被写体をレンズで捕らえて固体撮像装置に光学像として結像させるものである。この固体撮像装置には、大きく分けてＣＣＤ（Charge Coupled Device）とＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとがある。カメラの高性能化の観点からは、画像処理用のＣＭＯＳ回路を周辺回路として搭載しやすいＣＭＯＳイメージセンサへの注目が高まっている。ＣＭＯＳイメージセンサには、アナログイメージセンサとデジタルイメージセンサとがある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が高い。
デジタルイメージセンサでは、画素アレイの各列にＡ／Ｄ（Analog-to-Digital）変換器が設けられている。たとえば、非特許文献１には、逐次比較型Ａ／Ｄ変換器を用いたデジタルイメージセンサが開示されている。このデジタルイメージセンサでは、複数行複数列に配置された複数の画素を含む画素アレイが設けられ、各列に対応する列信号線にアナログ画素信号が出力される。
逐次比較型Ａ／Ｄ変換器は、各列に設けられ、Ｓ／Ｈ（Sample-and-Hold）回路、Ｄ／Ａ（Digital-to-Analog）変換器、比較器、および逐次近似レジスタを備える。アナログ画素信号の電圧とＤ／Ａ変換器の出力電圧を比較し、その比較結果に応じて逐次近似レジスタがＤ／Ａ変換器の出力電圧がアナログ画素信号に近似するように二分探索制御する。Ｄ／Ａ変換器の出力信号がアナログ画素信号に近似したときの、逐次近似レジスタの制御コードをデジタル画素信号として出力する。
また、複数のサブレンジ領域を用いて２ステップのＡ／Ｄ変換を実施することで、Ｄ／Ａ変換器の面積を低減し、さらに微分非直線性（ＤＮＬ）を改善している。２ステップのＡ／Ｄ変換では、複数のサブレンジ領域に対して、二分探索によって粗いＡ／Ｄ変換を実行し、選択されたサブレンジ領域に対して、その領域を与える参照電圧を用いて、二進数の重み付けをされたキャパシタアレイを用いた一般的な逐次比較によって残りの細かいＡ／Ｄ変換を実行する。また、複数のＡ／Ｄ変換器を並列に備える固体撮像装置では、参照電圧の整定時間が問題となるため、外部デカップル容量と接続することで、参照電圧の安定化を図っている。
また、非特許文献２には、逐次比較型Ａ／Ｄ変換器の参照電圧の整定誤差を補正する回路が開示されている。比較電圧を発生するＤ／Ａ変換器に冗長なキャパシタを備え、冗長な逐次比較動作を実施することで、整定誤差のデジタル信号処理による補正を可能としている。
「Design of a PTC-Inspired Segmented ADC for High Speed Column Parallel CMOS Image Sensor」, Forza Silicon（米国）, INTERNATIONAL IMAGE SENSOR WORKSHOP, 2011 「A 10b 100MS/s 1.13mW SAR ADC with Binary-Scaled Error Compensation」, National Cheng-Kung University（台湾）, IEEE International Solid-State Circuits Conference, 2010
しかし、非特許文献１では、参照電圧の整定誤差問題を解決するために外部デカップル容量を複数列周期で用いているので、多数のデカップル容量が必要であり、装置寸法が大きくなり、コスト高になるという問題がある。
また、非特許文献２では、冗長比較動作を行なうので、外部デカップル容量は不要となる。しかし、冗長なキャパシタを用いるので、チップ面積が増加し、チップコストが高くなるという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、粗いＡ／Ｄ変換を行なう場合は、第１〜第Ｎの参照電圧のうちのいずれかの参照電圧を選択してアナログ参照信号とし、細かいＡ／Ｄ変換を行なう場合は、複数の参照電圧のうちの第（ｎ−１）〜第（ｎ＋２）の参照電圧を選択するマルチプレクサと、細かいＡ／Ｄ変換を行なう場合に、第（ｎ−１）〜第（ｎ＋２）の参照電圧に基づいてアナログ参照信号を生成するキャパシタアレイとを含む。
一実施の形態によれば、複数列毎の外部デカップル容量や冗長なキャパシタを用いることなく、参照電圧の整定誤差を低減することができる。したがって、装置の小型化と低コスト化を図ることができる。
本願の実施の形態１による固体撮像装置の構成を示すブロック図である。 図１に示した参照電圧発生回路の構成を示す回路図である。 図１に示した逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。 図３に示した逐次比較型Ａ／Ｄ変換器の動作を示すタイムチャートである。 図３に示したキャパシタアレイの構成を示す回路図である。 図５に示したキャパシタアレイの動作を示すフローチャートである。 図５に示したキャパシタアレイの他の動作を示すフローチャートである。 図３に示した逐次比較型Ａ／Ｄ変換器の細かいＡ／Ｄ変換動作を示すタイムチャートである。 図３に示した逐次比較型Ａ／Ｄ変換器のｋビット目の２回の比較結果と出力コードとの関係を示す図である。 図３に示した逐次比較型Ａ／Ｄ変換器のｋビット目の２回の比較結果と出力コードとの関係を示す他の図である。 図１に示した固体撮像装置におけるＡ／Ｄ変換のアルゴリズムを示す図である。 本願の実施の形態２による固体撮像装置の要部を示すブロック図である。 図１２に示した逐次比較型Ａ／Ｄ変換器の動作を示すタイムチャートである。 図１２で説明した固体撮像装置におけるＡ／Ｄ変換のアルゴリズムを示す図である。 本願の実施の形態３による固体撮像装置の要部を示す回路図である。 本願の実施の形態４による固体撮像装置の構成を示すブロック図である。 本願の実施の形態５による固体撮像装置に含まれる参照電圧発生回路の構成を示す回路図である。 本願の実施の形態６による固体撮像装置に含まれる参照電圧発生回路の構成を示す回路図である。 本願の実施の形態７による固体撮像装置に含まれる参照電圧発生回路の構成を示す回路図である。 本願の実施の形態８による固体撮像装置のレイアウトを示すブロック図である。
[実施の形態１]
本願の実施の形態１による固体撮像装置は、半導体基板上に形成された半導体装置であり、図１に示すように、画素アレイ１、行走査回路２、および制御回路３を備える。画素アレイ１は、複数行複数列に配置された複数の画素回路Ｐと、それぞれ複数行に対応して設けられた複数の制御線ＣＬと、それぞれ複数列に対応して設けられた複数の信号線ＳＬとを含む。各画素回路Ｐは、入射光量に応じた電圧のアナログ画素信号ＶＡを出力する。各画素回路Ｐは、対応の行の制御線ＣＬと、対応の列の信号線ＳＬとに接続されている。複数の制御線ＣＬは、行走査回路２に接続されている。
行走査回路２は、制御回路３によって制御され、複数行を１行ずつ順次選択し、選択した行の制御線ＣＬを活性化レベルにする。各画素回路Ｐは、対応の制御線ＣＬが活性化レベルにされたことに応じて活性化され、入射光量に応じた電圧のアナログ画素信号ＶＡを対応の信号線ＳＬに出力する。制御回路３は、固体撮像装置全体を制御する。
また、この固体撮像装置は、参照電圧発生回路４、複数の逐次比較型Ａ／Ｄ変換器５、水平転送回路６、および信号処理回路７を備える。参照電圧発生回路４は、１７個の参照電圧ＶＲ０〜ＶＲ１６を生成する。参照電圧ＶＲ０〜ＶＲ１６は、所定電圧ずつ順次高くなっている。参照電圧ＶＲ０〜ＶＲ１６は、複数の逐次比較型Ａ／Ｄ変換器５の各々に与えられる。複数の逐次比較型Ａ／Ｄ変換器５は、それぞれ複数の信号線ＳＬに接続される。
各逐次比較型Ａ／Ｄ変換器５は、制御回路３からの制御信号ＣＮＴに従って動作し、行走査回路２によって活性化された画素回路Ｐから対応の信号線ＳＬに出力されたアナログ画素信号ＶＡを１７ビットのデジタル画素信号ＤＰに変換する。この逐次比較型Ａ／Ｄ変換器５は、参照電圧ＶＲ０〜ＶＲ１６に基づき、複数回（たとえば４回）の通常比較動作を含む粗いＡ／Ｄ変換（上位ビットＡ／Ｄ変換）を行なった後に、複数回（たとえば１０回）の通常比較動作と複数回（たとえば３回）の冗長比較動作とを含む細かいＡ／Ｄ変換（下位ビットＡ／Ｄ変換）を行なう。
１回の通常比較動作では、１ビットのデータ信号が生成される。１回の冗長比較動作では、１ビットのデータ信号が生成される。これにより、合計１７ビットのデータ信号が生成され、アナログ画素信号ＶＡは１７ビットのデータ信号を含むデジタル画素信号ＤＰに変換される。
水平転送回路６は、複数の逐次比較型Ａ／Ｄ変換器５から与えられた１行分の複数のデジタル画素信号ＤＰを一旦保持した後、保持した複数のデジタル画素信号ＤＰを１つずつ順次、信号処理回路７に転送する。信号処理回路７は、１７ビットのデジタル画素信号ＤＰに基づいて１４ビットのデジタル画素信号ＤＯを生成し、生成したデジタル画素信号ＤＯを外部に出力する。
図２は、参照電圧発生回路４の構成を示す回路図である。図２において、この参照電圧発生回路４は、定電圧源１０，１１とラダー抵抗器１２を含む。定電圧源１０の正極はラダー抵抗器１２の一方端子１２ａに接続され、その負極は接地電圧ＶＳＳのラインに接続される。定電圧源１１の正極はラダー抵抗器１２の他方端子１２ｂに接続され、その負極は接地電圧ＶＳＳのラインに接続される。定電圧源１０，１１は、それぞれ定電圧ＶＲＴ，ＶＲＢを出力する。ＶＲＴ＞ＶＲＢである。
定電圧ＶＲＴ，ＶＲＢは、それぞれ参照電圧ＶＲ１６，ＶＲ０となる。ラダー抵抗器１２は、端子１２ａ，１２ｂ間に直列接続された１６個の抵抗素子１２ｃを含み、参照電圧ＶＲ１６と参照電圧ＶＲ０との間の電圧を分圧して参照電圧ＶＲ１５〜ＶＲ１を生成する。参照電圧ＶＲ１５〜ＶＲ１は、参照電圧ＶＲ１６，ＶＲ０間の電圧を等分割した電圧となる。
図３は、逐次比較型Ａ／Ｄ変換器５の構成を示すブロック図である。図３において、逐次比較型Ａ／Ｄ変換器５は、Ｄ／Ａ変換器１５、Ｓ／Ｈ回路１８、比較器１９、および逐次近似レジスタ（ＳＡＲ：Successive Approximation Register）２０を含む。Ｄ／Ａ変換器１５は、マルチプレクサ１６およびキャパシタアレイ１７を含み、制御回路３からの制御信号ＣＮＴによって制御される。
参照電圧発生回路４で生成された参照電圧ＶＲ０〜ＶＲ１６は、全Ａ／Ｄ変換器５のマルチプレクサ１６に供給される。マルチプレクサ１６は、粗いＡ／Ｄ変換を行なう場合に、逐次近似レジスタ２０からのデジタル参照信号ＤＲに従って参照電圧ＶＲ０〜ＶＲ１６のうちのいずれかの参照電圧を選択し、その参照電圧をアナログ参照信号ＶＡＲとして比較器１９に与える。
また、マルチプレクサ１６は、細かいＡ／Ｄ変換を行なう場合、デジタル参照信号ＤＲに従って参照電圧ＶＲ０〜ＶＲ１６のうちの４つの参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を選択し、それらの参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）をキャパシタアレイ１７に与える。
キャパシタアレイ１７は、細かいＡ／Ｄ変換を行なう場合に、デジタル参照信号ＤＲに従って、参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を用いてアナログ参照信号ＶＡＲを生成する。
Ｓ／Ｈ回路１８は、制御回路３からの制御信号ＣＮＴによって制御され、対応の信号線ＳＬからのアナログ画素信号ＶＡを所定の周期で保持および出力する。比較器１９は、アナログ画素信号ＶＡの電圧とアナログ参照信号ＶＡＲの電圧との高低を比較し、比較結果を示す信号φ１９を出力する。
逐次近似レジスタ２０は、制御回路３からの制御信号ＣＮＴによって制御され、比較器１９の出力信号φ１９に基づいて動作し、アナログ参照信号ＶＡＲの電圧がアナログ画素信号ＶＡの電圧に近似するようにデジタル参照信号ＤＲを生成する。アナログ参照信号ＶＡＲの電圧がアナログ画素信号ＶＡの電圧に近似したときのデジタル参照信号ＤＲが１７ビットのデジタル画素信号ＤＰとなる。
図４は、逐次比較型Ａ／Ｄ変換器５の動作を例示するタイムチャートである。図４において、このＡ／Ｄ変換器５では、時刻ｔ０〜ｔ４において４ビット分（１４〜１１ビット）の粗いＡ／Ｄ変換を行なった後に、時刻ｔ４〜ｔ１４において１０ビット分（１０〜１ビット）の細かいＡ／Ｄ変換を行なう。
粗いＡ／Ｄ変換では、参照電圧ＶＲ０〜ＶＲ１６を使用してアナログ参照信号ＶＡＲを生成し、そのアナログ参照信号ＶＡＲとアナログ画素信号ＶＡとの電圧を比較し、二分探索による逐次近似を行なう。粗いＡ／Ｄ変換では、参照電圧ＶＲ０〜ＶＲ１６の間の１６個のサブレンジ領域のうちのいずれか１つのサブレンジ領域が、アナログ画素信号ＶＡを含むサブレンジ領域として選択される。また、選択されたサブレンジ領域の１つ上のサブレンジ領域が上位サブレンジ領域として選択される。また、選択されたサブレンジ領域の１つ下のサブレンジ領域が下位サブレンジ領域として選択される。
選択されたサブレンジ領域の電圧をＶｎ〜Ｖ（ｎ＋１）とし、上位サブレンジ領域の電圧をＶ（ｎ＋１）〜Ｖ（ｎ＋２）とし、下位サブレンジ領域の電圧をＶ（ｎ−１）〜Ｖｎとする。細かいＡ／Ｄ変換では、参照電圧Ｖ（ｎ−１）〜Ｖ（ｎ＋２）を用いてアナログ参照信号ＶＡＲを生成し、そのアナログ参照信号ＶＡＲとアナログ画素信号ＶＡとの電圧を比較し、二分探索による逐次近似を行なう。各サブレンジ領域は、２１０＝１０２４個の区分領域に分割されている。細かいＡ／Ｄ変換では、参照電圧Ｖ（ｎ−１）〜Ｖ（ｎ＋２）の間の３個のサブレンジ領域に含まれる３×２１０＝３０７２個の区分領域のうちのいずれか１つの区分領域が、アナログ画素信号ＶＡを含む区分領域として選択される。
図４では、アナログ画素信号ＶＡの電圧が参照電圧ＶＲ７よりも少しだけ低い場合が示されている。１４ビット目の判定（時刻ｔ０〜ｔ１）では、参照電圧ＶＲ０〜ＶＲ１６の中間の参照電圧ＶＲ８がアナログ参照信号ＶＡＲとして使用され、参照電圧ＶＲ８とアナログ画素信号ＶＡとの高低が比較される。ここでは、ＶＲ８＞ＶＡであるので、１４ビット目のデータ信号は「０」となる。
１４ビット目のデータ信号が「０」であったので、１３ビット目の判定（時刻ｔ１〜ｔ２）では、参照電圧ＶＲ０〜ＶＲ８の中間の参照電圧ＶＲ４がアナログ参照信号ＶＡＲとして使用され、参照電圧ＶＲ４とアナログ画素信号ＶＡとの高低が比較される。ここでは、ＶＲ４＜ＶＡであるので、１３ビット目のデータ信号は「１」となる。
１３ビット目のデータ信号が「１」であったので、１２ビット目の判定（時刻ｔ２〜ｔ３）では、参照電圧ＶＲ４〜ＶＲ８の中間の参照電圧ＶＲ６がアナログ参照信号ＶＡＲとして使用され、参照電圧ＶＲ６とアナログ画素信号ＶＡとの高低が比較される。ここでは、ＶＲ６＜ＶＡであるので、１２ビット目のデータ信号は「１」となる。
１２ビット目のデータ信号が「１」であったので、１１ビット目の判定（時刻ｔ３〜ｔ４）では、参照電圧ＶＲ６〜ＶＲ８の中間の参照電圧ＶＲ７がアナログ参照信号ＶＡＲとして使用され、参照電圧ＶＲ７とアナログ画素信号ＶＡとの高低が比較される。本来はＶＲ７＞ＶＡであるので１１ビット目のデータ信号は「０」となるべきであるが、参照電圧ＶＲ７の誤差のためにＶＲ７＜ＶＡとなり、１１ビット目のデータ信号は「１」となった場合が示されている。
なお、図１で示したように、参照電圧発生回路４で生成された参照電圧ＶＲ０〜ＶＲ１６が１７本の配線を介して多数のＡ／Ｄ変換器５に与えられるので、参照電圧発生回路４から遠く離れたＡ／Ｄ変換器５では参照電圧ＶＲ０〜ＶＲ１６に誤差が発生し易い。参照電圧ＶＲ０〜ＶＲ１６の誤差によって発生した誤判定は、細かいＡ／Ｄ変換における冗長比較の結果に基づいて修正される。これについては、後で詳細に説明する。
１１ビット目のデータ信号が「１」であったので、ＶＲ７〜ＶＲ８の領域がアナログ画素信号ＶＡの存在するサブレンジ領域として選択され、ＶＲ８〜ＶＲ９の領域が上位サブレンジ領域として選択され、ＶＲ６〜ＶＲ７の領域が下位サブレンジ領域として選択される。キャパシタアレイ１７は、選択された参照電圧ＶＲ６〜ＶＲ９を用いてアナログ参照信号ＶＡＲを生成する。１０ビット目以降は、キャパシタアレイ１７によって生成されたアナログ参照信号ＶＡＲとアナログ画素信号ＶＡとを比較し、細かいＡ／Ｄ変換を行なう。
図５は、キャパシタアレイ１７の構成を示す回路図である。図５において、キャパシタアレイ１７は、入力端子Ｔ０〜Ｔ３、出力端子Ｔ４、ダミーキャパシタＤＣＰ、キャパシタＣＰ０〜ＣＰ９、およびスイッチＳＷ０〜ＳＷ９を含む。スイッチＳＷ０〜ＳＷ９は、それぞれ第１〜第Ｍの切換回路を構成する。
入力端子Ｔ０〜Ｔ３は、それぞれ参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を受ける。出力端子Ｔ４には、アナログ参照信号ＶＡＲが現われる。ダミーキャパシタＤＣＰは、端子Ｔ１，Ｔ４間に接続される。キャパシタＣＰ０〜ＣＰ９の一方電極は、ともに出力端子Ｔ４に接続される。キャパシタＣＰ０の容量値を２０Ｃとすると、キャパシタＣＰ１〜ＣＰ９の容量値はそれぞれ２１Ｃ〜２９Ｃに設定され、ダミーキャパシタＤＣＰの容量値は２０Ｃに設定されている。キャパシタＤＣＰ，ＣＰ０〜ＣＰ９の容量値の総和は、２１０Ｃとなっている。
スイッチＳＷ０，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ９は、それぞれ１ビット目、３ビット目、４ビット目、６ビット目、７ビット目、９ビット目、１０ビット目の通常比較動作時に、キャパシタＣＰ０，ＣＰ２，ＣＰ３，ＣＰ５，ＣＰ６，ＣＰ８，ＣＰ９の他方電極を入力端子Ｔ１またはＴ２に接続する。スイッチＳＷ０，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ９の各々は第１種切換回路を構成する。
スイッチＳＷ１，ＳＷ４，ＳＷ７は、それぞれ２ビット目、５ビット目、８ビット目の通常比較動作時に、キャパシタＣＰ１，ＣＰ４，ＣＰ７の他方電極を入力端子Ｔ２に接続する。また、スイッチＳＷ１，ＳＷ４，ＳＷ７は、それぞれ２ビット目、５ビット目、８ビット目の冗長比較動作時に、キャパシタＣＰ１，ＣＰ４，ＣＰ７の他方電極を入力端子Ｔ０，Ｔ１，Ｔ２，またはＴ３に接続する。スイッチＳＷ１，ＳＷ４，ＳＷ７の各々は第２種切換回路を構成する。
図６は、ｋビット目（ｋは、１，３，４，６，７，９，または１０である）におけるキャパシタアレイ１７の通常比較動作を示すフローチャートである。初期状態では、スイッチＳＷ０〜ＳＷ９によってキャパシタＣＰ０〜ＣＰ９の他方端子はともに端子Ｔ１に接続されているものとする。この場合、アナログ参照信号ＶＡＲは参照電圧ＶＲｎとなる。
ステップＳ１において、キャパシタＣＰｋ−１の他方端子を入力端子Ｔ２に接続する。たとえば、ｋ＝１０のとき、キャパシタＣＰ９の他方端子が入力端子Ｔ２に接続され、参照電圧ＶＲ（ｎ＋１）と参照電圧ＶＲｎとの間の電圧がキャパシタＣＰ９とキャパシタＤＣＰ，ＣＰ０〜ＣＰ８の並列接続体とによって分圧され、アナログ参照信号ＶＡＲはＶＲｎ＋［ＶＲ（ｎ＋１）−ＶＲｎ]／２となる。
ステップＳ２において、アナログ画素信号ＶＡとアナログ参照信号ＶＡＲの高低が比較され、比較結果が「０」であるか「１」であるかが判別される。比較結果が「０」である場合（ＶＡ＜ＶＡＲである場合）、ステップＳ３においてキャパシタＣＰｋ−１の他方電極が端子Ｔ１に接続される。比較結果が「１」である場合（ＶＡ＞ＶＡＲである場合）、キャパシタＣＰｋ−１の他方電極が端子Ｔ２に接続された状態が維持される。
たとえば、キャパシタＣＰ０の他方電極のみを端子Ｔ２に接続し、残りの全キャパシタＣＰ１〜ＣＰ９の他方電極を端子Ｔ１に接続すると、アナログ参照信号ＶＡＲはＶＲｎ＋［ＶＲ（ｎ＋１）−ＶＲｎ]／２１０となる。また、キャパシタＣＰ０の他方電極のみを端子Ｔ１に接続し、残りの全キャパシタＣＰ１〜ＣＰ９の他方電極を端子Ｔ２に接続すると、アナログ参照信号ＶＡＲはＶＲ（ｎ＋１）−［ＶＲ（ｎ＋１）−ＶＲｎ]／２１０となる。
図７は、ｋビット目（ｋは、２，５，または８である）におけるキャパシタアレイ１７の比較動作を示すフローチャートである。初期状態では、スイッチＳＷ０〜ＳＷ９によってキャパシタＣＰ０〜ＣＰ９の他方端子はともに入力端子Ｔ１に接続されているものとする。この場合、アナログ参照信号ＶＡＲは参照電圧ＶＲｎとなる。
ステップＳ１１において、キャパシタＣＰｋ−１の他方端子を入力端子Ｔ２に接続する。たとえば、ｋ＝８のとき、キャパシタＣＰ７の他方端子が入力端子Ｔ２に接続され、参照電圧ＶＲ（ｎ＋１）と参照電圧ＶＲｎとの間の電圧がキャパシタＣＰ７とキャパシタＤＣＰ，ＣＰ０〜ＣＰ６，ＣＰ８，ＣＰ９の並列接続体とによって分圧され、アナログ参照信号ＶＡＲはＶＲｎ＋［ＶＲ（ｎ＋１）−ＶＲｎ]／８となる。
ステップＳ１２において、アナログ画素信号ＶＡとアナログ参照信号ＶＡＲの高低が比較され、比較結果が「０」であるか「１」であるかが判別される。比較結果が「０」である場合（ＶＡ＜ＶＡＲである場合）、ステップＳ１３においてキャパシタＣＰｋ−１の他方電極が端子Ｔ１に接続される。このとき、アナログ参照信号ＶＡＲはＶＲｎとなる。
ステップＳ１４において、アナログ画素信号ＶＡとアナログ参照信号ＶＡＲの高低が比較され、比較結果が「０」であるか「１」であるかが判別される。比較結果が「０」である場合（ＶＡ＜ＶＡＲである場合）、ステップＳ１５においてキャパシタＣＰｋ−１の他方電極が端子Ｔ０に接続される。この場合、２回の比較結果は「００」である。
たとえば、ｋ＝８のとき、キャパシタＣＰ７の他方端子が入力端子Ｔ０に接続され、参照電圧ＶＲｎと参照電圧ＶＲ（ｎ−１）との間の電圧がキャパシタＤＣＰ，ＣＰ０〜ＣＰ６，ＣＰ８，ＣＰ９の並列接続体とキャパシタＣＰ７によって分圧され、アナログ参照信号ＶＡＲはＶＲｎ＋［ＶＲｎ−ＶＲ（ｎ−１）]／８＝ＶＲｎ−［ＶＲ（ｎ＋１）−ＶＲｎ]／８となる。
ステップＳ１４において、比較結果が「１」である場合（ＶＡ＞ＶＡＲである場合）、キャパシタＣＰｋ−１の他方電極を入力端子Ｔ１に接続した状態が維持される。この場合、２回の比較結果は「０１」である。たとえば、ｋ＝８のとき、キャパシタＣＰ７の他方端子が入力端子Ｔ１に接続され、アナログ参照信号ＶＡＲはＶＲｎとなる。
ステップＳ１２において、比較結果が「１」である場合（ＶＡ＞ＶＡＲである場合）、ステップＳ１６においてキャパシタＣＰｋ−１の他方電極を入力端子Ｔ３に接続する。たとえば、ｋ＝８のとき、キャパシタＣＰ７の他方端子が入力端子Ｔ３に接続され、参照電圧ＶＲ（ｎ＋２）と参照電圧ＶＲｎとの間の電圧がキャパシタＣＰ７とキャパシタＤＣＰ，ＣＰ０〜ＣＰ６，ＣＰ８，ＣＰ９の並列接続体によって分圧され、アナログ参照信号ＶＡＲはＶＲｎ＋［ＶＲ（ｎ＋２）−ＶＲｎ]／８＝ＶＲｎ＋［ＶＲ（ｎ＋１）−ＶＲｎ]／４となる。
ステップＳ１７において、アナログ画素信号ＶＡとアナログ参照信号ＶＡＲの高低が比較され、比較結果が「０」であるか「１」であるかが判別される。比較結果が「０」である場合（ＶＡ＜ＶＡＲである場合）、ステップＳ１８においてキャパシタＣＰｋ−１の他方電極が端子Ｔ２に接続される。この場合、２回の比較結果は「１０」である。
たとえば、ｋ＝８のとき、キャパシタＣＰ７の他方端子が入力端子Ｔ２に接続され、参照電圧ＶＲ（ｎ＋１）と参照電圧ＶＲｎとの間の電圧がキャパシタＣＰ７とキャパシタＤＣＰ，ＣＰ０〜ＣＰ６，ＣＰ８，ＣＰ９の並列接続体によって分圧され、アナログ参照信号ＶＡＲはＶＲｎ＋［ＶＲｎ−ＶＲ（ｎ−１）]／８となる。
ステップＳ１７において、比較結果が「１」である場合（ＶＡ＞ＶＡＲである場合）、キャパシタＣＰｋ−１の他方電極を入力端子Ｔ３に接続した状態が維持される。この場合、２回の比較結果は「１１」である。たとえば、ｋ＝８のとき、キャパシタＣＰ７の他方端子が入力端子Ｔ３に接続され、アナログ参照信号ＶＡＲはＶＲｎ＋［ＶＲ（ｎ＋１）−ＶＲｎ]／４となる。
図８は、逐次比較型Ａ／Ｄ変換器５の細かいＡ／Ｄ変換時の動作を例示するタイムチャートである。図８において、この逐次比較型Ａ／Ｄ変換器５では、時刻ｔ４以前の粗いＡ／Ｄ変換において参照電圧Ｖ（ｎ−１）〜Ｖ（ｎ＋２）として参照電圧ＶＲ６〜ＶＲ９が選択されている。
図８では、アナログ画素信号ＶＡの電圧が参照電圧ＶＲ７よりも少しだけ低い場合が示されている。１０ビット目の判定（時刻ｔ４〜ｔ５）では、参照電圧ＶＲ７〜ＶＲ８の中間の電圧ＶＲ７＋（ＶＲ８−ＶＲ７）／２がアナログ参照信号ＶＡＲとして使用され、アナログ画素信号ＶＡとアナログ参照信号ＶＡＲの高低が比較される。ここでは、ＶＡＲ＞ＶＡであるので、１０ビット目のデータ信号は「０」となる。
１０ビット目のデータ信号が「０」であったので、９ビット目の判定（時刻ｔ５〜ｔ６）では、ＶＲ７＋（ＶＲ８−ＶＲ７）／４がアナログ参照信号ＶＡＲとして使用され、参照電圧ＶＲ４とアナログ画素信号ＶＡとの高低が比較される。ここでは、ＶＡＲ＞ＶＡであるので、１０ビット目のデータ信号は「０」となる。
９ビット目のデータ信号が「０」であったので、８ビット目の通常比較動作（時刻ｔ６〜ｔ７）では、ＶＲ７＋（ＶＲ８−ＶＲ７）／８がアナログ参照信号ＶＡＲとして使用され、参照電圧ＶＲ４とアナログ画素信号ＶＡとの高低が比較される。ここでは、ＶＡＲ＞ＶＡであるので、８ビット目の通常比較結果は「０」となる。
８ビット目の通常比較結果が「０」であったので、図７で示したように、８ビット目の冗長比較動作（時刻ｔ７〜ｔ８）では、参照電圧ＶＲ７がアナログ参照信号ＶＡＲとして使用され、参照電圧ＶＲ７とアナログ画素信号ＶＡとの高低が比較される。ここでは、ＶＡＲ＞ＶＡであるので、８ビット目の冗長比較結果は「０」となる。８ビット目の比較結果が００となったので、図７で示したように、キャパシタＣＰ７の他方端子が入力端子Ｔ０に接続される。これにより、アナログ参照信号ＶＡＲを参照電圧ＶＲ７よりも低くすることが可能となる。
図９は、ｋビット目（ｋは、２，５，または８である）の２回の比較結果と出力コードとの関係を示す図である。図９において、ｋビット目の通常比較結果および冗長比較結果がそれぞれ００である場合は、出力コードは−２ｋ−１となる。また、ｋビット目の通常比較結果および冗長比較結果がそれぞれ０１である場合は、出力コードは０となる。また、ｋビット目の通常比較結果および冗長比較結果がそれぞれ１０である場合は、出力コードは２ｋ−１となる。また、ｋビット目の通常比較結果および冗長比較結果がそれぞれ１１である場合は、出力コードは２ｋとなる。たとえばｋ＝８である場合において比較結果が００，０１，１０，１１であるとき、出力コードはそれぞれ−２７，０，２７，２８となる。
図１０は、選択されたサブレンジ領域が最上位サブレンジ領域または最下位サブレンジ領域である場合におけるｋビット目（ｋは、２，５，または８である）の２回の比較結果と出力コードとの関係を示す図であって、図９と対比される図である。
最上位サブレンジ領域が選択された場合は図４から分かるように、ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）はそれぞれＶＲ１４，ＶＲ１５，ＶＲ１６，ＶＲ１６となるので、比較結果が１１である場合も出力コードは２ｋ−１となる。また、最下位サブレンジ領域が選択された場合は図４から分かるように、ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）はそれぞれＶＲ０，ＶＲ０，ＶＲ１，ＶＲ２となるので、比較結果が００である場合も出力コードは０となる。
図１１は、Ａ／Ｄ変換のアルゴリズムを示す図である。図１１において、１４〜１１ビット目の判定では、マルチプレクサ１６を制御して通常の二分探索を実行し、アナログ画素信号ＶＡが属するサブレンジ領域と、その上下のサブレンジ領域を選択する。換言すると、参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を選択してキャパシタアレイ１７に与える。また、１４〜１１ビット目の通常比較結果の各々は、１ビットのデータ信号となる。
１０ビット目および９ビット目では、キャパシタアレイ１７を制御して通常の二分探索を実行し、１０ビット目および９ビット目のデータ信号を得る。このとき、キャパシタアレイ１７は、参照電圧ＶＲｎ，ＶＲ（ｎ＋１）を使用してアナログ参照信号ＶＡＲを生成する。
８ビット目では、キャパシタアレイ１７を制御して冗長な判定を実行する。冗長な判定では、通常比較動作と冗長比較動作を行ない、２回の比較結果は２ビットのデータ信号となる。通常比較動作時ではキャパシタアレイ１７は、キャパシタＣＰ７の他方電極に参照電圧ＶＲ（ｎ＋１）を与えてアナログ参照信号ＶＡＲを更新し、アナログ画素信号ＶＡとアナログ参照信号ＶＡＲの高低を比較する。冗長比較動作時ではキャパシタアレイ１７は、キャパシタＣＰ７の他方電極に参照電圧ＶＲ（ｎ−１），ＶＲｎ，ＶＲ（ｎ＋１），またはＶＲ（ｎ＋２）を与えてアナログ参照信号ＶＡＲを更新し、アナログ画素信号ＶＡとアナログ参照信号ＶＡＲの高低を比較する。
７〜５ビット目の判定は、それぞれ１０〜８ビット目の判定と同様である。４〜２ビット目の判定は、それぞれ１０〜８ビット目の判定と同様である。１ビット目の判定は、１０ビット目の判定と同様である。
８ビット目、５ビット目、および２ビット目の各々の２回の比較結果には、図９および図１０で示したデコード処理が施され、２ビットのデータ信号が生成される。デコード処理の際、１４〜１１ビットのデータ信号の全てが「１」である場合は、最上位サブレンジ領域が選択されたので、図１０で示したように、最上位サブレンジ用の出力コードが使用される。また、デコード処理の際、１４〜１１ビットのデータ信号の全てが「０」である場合は、最下位サブレンジ領域が選択されたので、図１０で示したように、最下位サブレンジ用の出力コードが使用される。
１４〜１ビット目の判定とデコード処理により１７ビットのデータ信号が生成される。この１７ビットのデータ信号の論理和を取ったものが１４ビットのデジタル画素信号ＤＯとなる。デコード処理と論理和は、図１の信号処理回路７で行なわれる。
この実施の形態１では、粗いＡ／Ｄ変換を行なう場合は、参照電圧ＶＲ１〜ＶＲ１６のうちのいずれかの参照電圧を選択してアナログ参照信号ＶＡＲとする。また、細かいＡ／Ｄ変換を行なう場合は、参照電圧ＶＲ１〜ＶＲ１６のうちの参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を選択し、それらの参照電圧に基づいてアナログ参照信号ＶＡＲを生成する。したがって、複数列毎の外部デカップル容量や冗長なキャパシタを用いることなく、参照電圧ＶＲの整定誤差を低減することができ、装置の小型化と低コスト化を図ることができる。
なお、本実施の形態１では、粗いＡ／Ｄ変換を４ビットとしたが、粗いＡ／Ｄ変換は４ビットに限定されるものでなない。また、細かいＡ／Ｄ変換を１０ビットとしたが、細かいＡ／Ｄ変換は１０ビットに限定されるものではない。また、冗長な判定を３ビット周期で実行したが、冗長な判定の実行は３ビット周期に限定されるものではない。
[実施の形態２]
図１２は、本願の実施の形態２による固体撮像装置の要部を示すブロック図であって、図３と対比される図である。図１２を参照して、この固体撮像装置が実施の形態１の固体撮像装置と異なる点は、参照電圧発生回路４および逐次比較型Ａ／Ｄ変換器５がそれぞれ参照電圧発生回路２１および逐次比較型Ａ／Ｄ変換器２２で置換されている点である。また、逐次比較型Ａ／Ｄ変換器２２は、逐次比較型Ａ／Ｄ変換器５のマルチプレクサ１６をマルチプレクサ２３で置換したものである。
参照電圧発生回路２１は、１９段階の参照電圧−ＶＲ１，ＶＲ０〜ＶＲ１７を生成する。マルチプレクサ２３は、粗いＡ／Ｄ変換を行なう期間の通常比較動作時には、逐次近似レジスタ２０からのデジタル参照信号ＤＲに従って参照電圧ＶＲ０〜ＶＲ１６のうちのいずれかの参照電圧を選択し、その参照電圧をアナログ参照信号ＶＡＲとして比較器１９に与える。
また、マルチプレクサ２３は、細かいＡ／Ｄ変換を行なう場合は、デジタル参照信号ＤＲに従って参照電圧−ＶＲ１，ＶＲ０〜ＶＲ１７のうちの参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を選択し、それらの参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）をキャパシタアレイ１７に与える。
図１３は、逐次比較型Ａ／Ｄ変換器２２の動作を示すタイムチャートであって、図４と対比される図である。また、図１４は、Ａ／Ｄ変換のアルゴリズムを示す図であって、図１１と対比される図である。図１３および図１４において、この固体撮像装置では、最上位サブレンジ領域の上に上側オーバーレンジ領域（ＶＲ１６〜ＶＲ１７）が設けられ、最下位サブレンジ領域の下に下側オーバーレンジ領域（−ＶＲ１〜ＶＲ０）が設けられている。このため、アナログ画素信号ＶＡが属するサブレンジ領域として最上位サブレンジ領域または最下位サブレンジ領域が選択された場合でも、１４〜１１ビット目の判定結果を参照することなくデコード処理を行なうことができ、デコード処理の簡単化を図ることができる。つまり、図１０のテーブルが不要となり、図９のテーブルを使用すれば足りる。
[実施の形態３]
図１５は、本願の実施の形態３による固体撮像装置の要部を示す回路図であって、図５と対比される図である。図１５を参照して、この固体撮像装置が実施の形態１の固体撮像装置と異なる点は、キャパシタアレイ１７がキャパシタアレイ２５で置換されている点である。
キャパシタアレイ２５は、入力端子Ｔ０〜Ｔ３、出力端子Ｔ４、ダミーキャパシタＤＣＰ、スプリットキャパシタＣＰＳ、キャパシタＣＰ０〜ＣＰ３，ＣＰ１０〜ＣＰ１５、およびスイッチＳＷ０〜ＳＷ９を含む。
入力端子Ｔ０〜Ｔ３は、それぞれ参照電圧ＶＲ（ｎ−１）〜ＶＲ（ｎ＋２）を受ける。出力端子Ｔ４には、アナログ参照信号ＶＡＲが現われる。ダミーキャパシタＤＣＰは、ノードＮ１と入力端子Ｔ１の間に接続される。キャパシタＣＰ０〜ＣＰ３の一方電極は、ともにノードＮ１に接続される。スプリットキャパシタＣＰＳは、ノードＮ１と出力端子Ｔ４の間に接続される。キャパシタＣＰ０の容量値を２０Ｃとすると、キャパシタＣＰ１〜ＣＰ３の容量値はそれぞれ２１Ｃ〜２３Ｃに設定され、ダミーキャパシタＤＣＰの容量値は２０Ｃに設定されている。キャパシタＤＣＰ，ＣＰ０〜ＣＰ３の容量値の総和は、２４Ｃとなっている。スプリットキャパシタＣＰＳの容量値は、約２０Ｃに設定されている。
キャパシタＣＰ１０〜ＣＰ１５の一方電極は、ともに出力端子Ｔ４に接続される。キャパシタＣＰ１０の容量値を２０Ｃとすると、キャパシタＣＰ１１〜ＣＰ１５の容量値はそれぞれ２１Ｃ〜２５Ｃに設定されている。キャパシタＤＣＰ，ＣＰ０〜ＣＰ３の容量値の総和は、（２６−１）Ｃとなっている。
スイッチＳＷ０，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ９は、それぞれ１ビット目、３ビット目、４ビット目、６ビット目、７ビット目、９ビット目、１０ビット目の通常比較動作時に、キャパシタＣＰ０，ＣＰ２，ＣＰ３，ＣＰ１１，ＣＰ１２，ＣＰ１４，ＣＰ１５の他方電極を入力端子Ｔ１またはＴ２に接続する。
スイッチＳＷ１，ＳＷ４，ＳＷ７は、それぞれ２ビット目、５ビット目、８ビット目の通常比較動作時に、キャパシタＣＰ１，ＣＰ１０，ＣＰ１３の他方電極を入力端子Ｔ２に接続する。また、スイッチＳＷ１，ＳＷ４，ＳＷ７は、それぞれ２ビット目、５ビット目、８ビット目の冗長比較動作時に、キャパシタＣＰ１，ＣＰ１０，ＣＰ１３の他方電極を入力端子Ｔ０，Ｔ１，Ｔ２，またはＴ３に接続する。
たとえば１０ビット目の通常比較動作時では、キャパシタＣＰ０〜ＣＰ３，ＣＰ１０〜ＣＰ１４の他方電極が入力端子Ｔ１に接続され、キャパシタＣＰ１５の他方電極が入力端子Ｔ２に接続され、アナログ参照信号ＶＡＲは[ＶＲ（ｎ＋１）−ＶＲｎ]／２となる。
この実施の形態３では、キャパシタアレイ２５のサイズをキャパシタアレイ１７のサイズの約１／１３にすることができ、チップ面積を小さくすることができる。
なお、この実施の形態３では、スプリットキャパシタＣＰＳを上位６ビットと下位４ビットの間に設けたが、これに限るものではなく、スプリットキャパシタＣＰＳを他の位置に設けてもよい。
[実施の形態４]
図１６は、本願の実施の形態４による固体撮像装置の構成を示す回路図であって、図１と対比される図である。図１６を参照して、この固体撮像装置が実施の形態１の固体撮像装置と異なる点は、信号処理回路７が各列に対応して設けられている点である。
信号処理回路７は、対応のＡ／Ｄ変換器５で生成された１７ビットのデジタル画素信号ＤＰに基づいて１４ビットのデジタル画素信号ＤＯを生成し、生成したデジタル画素信号ＤＯを水平転送回路６に与える。
水平転送回路６は、複数の信号処理回路７から与えられた１行分の複数のデジタル画素信号ＤＯを一旦保持した後、保持した複数のデジタル画素信号ＤＯを１つずつ順次、外部に出力する。
この実施の形態４では、実施の形態１に比べて、水平転送回路６が転送する信号のビット数を減らすことができる。ただし、信号処理回路７の数が増え、回路規模が大きくなる。
[実施の形態５]
図１７は、本願の実施の形態５による固体撮像装置の要部を示す回路図であって、図２と対比される図である。図１７を参照して、この固体撮像装置が実施の形態１の固体撮像装置と異なる点は、参照電圧発生回路４が参照電圧発生回路３０で置換されている点である。
参照電圧発生回路３０は、参照電圧発生回路４の定電圧源１０をＤ／Ａ変換器３１およびＰチャネルＭＯＳトランジスタ３２で置換したものである。Ｄ／Ａ変換器３１およびＰチャネルＭＯＳトランジスタ３２は、可変電流源を構成する。Ｄ／Ａ変換器３１は、利得制御信号ＧＣをアナログ信号ＶＡ３１に変換する。利得制御信号ＧＣのデジタル値は、たとえば被写体の明るさに応じて変更される。利得制御信号ＧＣのデジタル値が増大すると、電源電圧ＶＤＤとアナログ信号ＶＡ３１の差の電圧が増大する。ＰチャネルＭＯＳトランジスタ３２のソースは電源電圧ＶＤＤを受け、そのドレインはラダー抵抗器１２の一方端子１２ａに接続され、そのゲートはＤ／Ａ変換器３１の出力信号を受ける。
利得制御信号ＧＣのデジタル値が増大して電源電圧ＶＤＤとアナログ信号ＶＡ３１との差の電圧が増大すると、ＰチャネルＭＯＳトランジスタ３２の導通抵抗値が減少し、ラダー抵抗器１２に流れる電流が増加する。これにより、ラダー抵抗器１２の端子１２ａ，１２ｂ間の電圧が増大し、参照電圧ＶＲ１〜ＶＲ１６が上昇する。
逆に、利得制御信号ＧＣのデジタル値が減少して電源電圧ＶＤＤとアナログ信号ＶＡ３１との差の電圧が減少すると、ＰチャネルＭＯＳトランジスタ３２の導通抵抗値が増大し、ラダー抵抗器１２に流れる電流が減少する。これにより、ラダー抵抗器１２の端子１２ａ，１２ｂ間の電圧が減少し、参照電圧ＶＲ１〜ＶＲ１６が低下する。なお、参照電圧ＶＲ０は、定電圧源１１の出力電圧ＶＲＢに固定されている。
この実施の形態５では、参照電圧ＶＲ０〜ＶＲ１６のレベルを変更することができ、Ａ／Ｄ変換器５の利得を切換えることができる。
なお、この実施の形態５では、参照電圧発生回路４の定電圧源１０をＤ／Ａ変換器３１およびトランジスタ３２からなる定電流源で置換したが、参照電圧発生回路４の定電圧源１１をＤ／Ａ変換器およびトランジスタからなる定電流源で置換してもよい。
[実施の形態６]
図１８は、本願の実施の形態６による固体撮像装置に含まれる参照電圧発生回路３５の構成を示す回路図であって、図１７と対比される図である。図１８を参照して、参照電圧発生回路３５は、参照電圧発生回路３０にＤ／Ａ変換器３６およびＮチャネルＭＯＳトランジスタ３７を追加したものである。Ｄ／Ａ変換器３６およびＮチャネルＭＯＳトランジスタ３７は、可変電流源を構成する。Ｄ／Ａ変換器３６は、利得制御信号ＧＣをアナログ信号ＶＡ３６に変換する。利得制御信号ＧＣのデジタル値が増大すると、アナログ信号ＶＡ３６の電圧が増大する。ＮチャネルＭＯＳトランジスタ３７のドレインはラダー抵抗器１２の他方端子１２ｂに接続され、そのゲートはＤ／Ａ変換器３６の出力信号を受ける。
利得制御信号ＧＣのデジタル値が増大して電源電圧ＶＤＤとアナログ信号ＶＡ３１との差の電圧が増大するとともにアナログ信号ＶＡ３６の電圧が増大すると、トランジスタ３２，３７の導通抵抗値がともに減少し、ラダー抵抗器１２に流れる電流が増加する。これにより、ラダー抵抗器１２の端子１２ａ，１２ｂ間の電圧が増大し、参照電圧ＶＲ１〜ＶＲ１６が上昇する。
逆に、利得制御信号ＧＣのデジタル値が減少して電源電圧ＶＤＤとアナログ信号ＶＡ３１との差の電圧が減少するとともにアナログ信号ＶＡ３６の電圧が減少すると、トランジスタ３２，３７の導通抵抗値がともに増大し、ラダー抵抗器１２に流れる電流が減少する。これにより、ラダー抵抗器１２の端子１２ａ，１２ｂ間の電圧が減少し、参照電圧ＶＲ１〜ＶＲ１６が低下する。なお、参照電圧ＶＲ０は、定電圧源１１の出力電圧ＶＲＢに固定されている。
この実施の形態６では、ラダー抵抗器１２の一方端子１２ａに電流を供給するとともに、その電流と同等の電流をラダー抵抗器１２の他方端子１２ｂから引き抜くので、定電圧源１１に流れる電流を減少させることができ、定電圧源１１を容易に設計することができる。
[実施の形態７]
図１９は、本願の実施の形態７による固体撮像装置に含まれる参照電圧発生回路４０の構成を示す回路図であって、図１８と対比される図である。図１９を参照して、参照電圧発生回路４０が参照電圧発生回路３５と異なる点は、Ｄ／Ａ変換器３６、ＰチャネルＭＯＳトランジスタ３２、およびＮチャネルＭＯＳトランジスタ３７が除去され、演算増幅器４１，４２、ＮチャネルＭＯＳトランジスタ４３，４４、ラダー抵抗器４５、およびＰチャネルＭＯＳトランジスタ４６，４７が追加されている点である。
ＮチャネルＭＯＳトランジスタ４３のドレインは電源電圧ＶＤＤのラインに接続され、そのソースはラダー抵抗器１２の一方端子１２ａに接続される。ＮチャネルＭＯＳトランジスタ４４のドレインは電源電圧ＶＤＤのラインに接続され、そのソースはラダー抵抗器４５の一方端子４５ａに接続される。ＰチャネルＭＯＳトランジスタ４６のソースはラダー抵抗器１２の他方端子１２ｂに接続され、そのドレインは接地電圧ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ４７のソースはラダー抵抗器４５の他方端子４５ｂに接続され、そのドレインは接地電圧ＶＳＳのラインに接続される。
演算増幅器４１の非反転入力端子（＋端子）はアナログ信号ＶＡ３１を受け、その反転入力端子（−端子）はラダー抵抗器１２の一方端子１２ａに接続され、その出力端子はＮチャネルＭＯＳトランジスタ４３，４４のゲートに接続される。演算増幅器４１は、ラダー抵抗器１２の一方端子１２ａの電圧がアナログ信号ＶＡ３１に一致するように、ＰチャネルＭＯＳトランジスタ４３，４４のゲート電圧を制御する。
演算増幅器４２の非反転入力端子（＋端子）は定電圧源１１の出力電圧ＶＲＢを受け、その反転入力端子（−端子）はラダー抵抗器１２の他方端子１２ｂに接続され、その出力端子はＰチャネルＭＯＳトランジスタ４６，４７のゲートに接続される。演算増幅器４２は、ラダー抵抗器１２の他方端子１２ｂの電圧が定電圧ＶＲＢに一致するように、ＰチャネルＭＯＳトランジスタ４６，４７のゲート電圧を制御する。
トランジスタ４４，４７のサイズはトランジスタ４３，４６のサイズよりも大きく、トランジスタ４４，４７のサイズＡとトランジスタ４３，４６のサイズＢとの比は１よりも大きな所定値Ｋ＝Ａ／Ｂに設定されている。また、トランジスタ４３，４４のゲートは互いに接続され、トランジスタ４６，４７のゲートは互いに接続されている。したがって、トランジスタ４３，４６に流れる電流のＫ倍の電流がトランジスタ４４，４７に流れる。また、トランジスタ４４のソース電圧はＶＲＴとなり、トランジスタ４７のソース電圧はＶＲＢとなる。
ラダー抵抗器４５は、端子４５ａ，４５ｂ間に直列接続された１６個の抵抗素子４５ｃを含み、参照電圧ＶＲ１６（＝ＶＲＴ）と参照電圧ＶＲ０（＝ＶＲＢ）との間の電圧を分圧して参照電圧ＶＲ１５〜ＶＲ１を生成する。参照電圧ＶＲ１５〜ＶＲ１は、参照電圧ＶＲ１６，ＶＲ０間の電圧を等分割した電圧となる。ラダー抵抗器４５の抵抗値は、ラダー抵抗器１２の抵抗値の１／Ｋに設定されている。したがって、ラダー抵抗器４５の出力インピーダンスは、ラダー抵抗器１２の出力インピーダンスよりも低い。
この実施の形態７では、参照電圧発生回路の出力インピーダンスを小さくすることができる。
[実施の形態８]
図２０は、本願の実施の形態８による固体撮像装置のレイアウトを示すブロック図であって、図１と対比される図である。図２０において、この固体撮像装置は、四角形の半導体基板５０を備える。半導体基板５０の中央部に、画素アレイ１が形成されている。半導体基板５０の長辺の延在する方向（図２０中の横方向）をＸ方向とし、その短辺の延在する方向（図２０中の縦方向）をＹ方向とする。画素アレイ１は、Ｘ方向およびＹ方向に行列状に配列された複数の画素回路Ｐを含む。各画素回路Ｐは、入射光量に応じた電圧のアナログ画素信号ＶＡを出力する。
複数の画素回路Ｐの列は、２つずつグループ化されている。各列グループのうちの奇数番の列のうちの選択された画素回路Ｐで生成されたアナログ画素信号ＶＡは、信号線ＳＬ(図示せず)を介して画素アレイ１の図中の上側に出力される。各列グループのうちの偶数番の列のうちの選択された画素回路Ｐで生成されたアナログ画素信号ＶＡは、信号線ＳＬ(図示せず)を介して画素アレイ１の図中の下側に出力される。また、画素アレイ１の図中の左側に行走査回路２が配置される。行走査回路２に隣接して制御回路３および参照電圧発生回路４が配置される。
行走査回路２は、制御回路３によって制御され、複数行を１行ずつ順次選択し、選択した行の制御線ＣＬ(図示せず)を活性化レベルにする。各画素回路Ｐは、対応の制御線ＣＬが活性化レベルにされたことに応じて活性化され、入射光量に応じた電圧のアナログ画素信号ＶＡを対応の信号線ＳＬ(図示せず)に出力する。制御回路３は、固体撮像装置全体を制御する。参照電圧発生回路４は、参照電圧ＶＲ０〜ＶＲ１６を生成する。
また、各列グループの図中の上側に隣接して逐次比較型Ａ／Ｄ変換器５ａが配置され、各列グループの図中の下側に隣接して逐次比較型Ａ／Ｄ変換器５ｂが配置される。各逐次比較型Ａ／Ｄ変換器５ａは、対応の列グループのうちの奇数番の列の画素回路Ｐから出力されたアナログ画素信号ＶＡを、参照電圧ＶＲ０〜ＶＲ１６に基づいて１７ビットのデジタル画素信号ＤＰに変換する。各逐次比較型Ａ／Ｄ変換器５ｂは、対応の列グループのうちの偶数番の列の画素回路Ｐから出力されたアナログ画素信号ＶＡを、参照電圧ＶＲ０〜ＶＲ１６に基づいて１７ビットのデジタル画素信号ＤＰに変換する。
また、複数のＡ／Ｄ変換器５ａの図中の上側に隣接して水平転送回路６ａが配置され、複数のＡ／Ｄ変換器５ｂの図中の下側に隣接して水平転送回路６ｂが配置される。水平転送回路６ａは、複数の逐次比較型Ａ／Ｄ変換器５ａから与えられた複数のデジタル画素信号ＤＰを一旦保持した後、保持した複数のデジタル画素信号ＤＰを１つずつ順次、信号処理回路７に転送する。また、水平転送回路６ｂは、複数の逐次比較型Ａ／Ｄ変換器５ｂから与えられた複数のデジタル画素信号ＤＰを一旦保持した後、保持した複数のデジタル画素信号ＤＰを１つずつ順次、信号処理回路７に転送する。
信号処理回路７は、水平転送回路６ａ，６ｂから与えられる１７ビットのデジタル画素信号ＤＰを１４ビットのデジタル画素信号ＤＯに変換して外部に出力する。
この実施の形態８では、実施の形態１と同じ効果が得られる他、画素アレイ１の大面積化、画素回路Ｐの小型化、読出速度の高速化に容易に対応することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 画素アレイ、Ｐ 画素回路、ＣＬ 制御線、ＳＬ 信号線、２ 行走査回路、３ 制御回路、４，２１，３０，３５，４０ 参照電圧発生回路、５，２２ 逐次比較型Ａ／Ｄ変換器、６ 水平転送回路、７ 信号処理回路、１０，１１ 定電圧源、１２，４５ ラダー抵抗器、１５，３１，３６ Ｄ／Ａ変換器、１６，２３ マルチプレクサ、１７，２５ キャパシタアレイ、１８ Ｓ／Ｈ回路、１９ 比較器、２０ 逐次近似レジスタ、ＤＣＰ ダミーキャパシタ、ＣＰ キャパシタ、ＣＰＳ スプリットキャパシタ、Ｔ０〜Ｔ４ 端子、ＳＷ スイッチ、３２，４６，４７ ＰチャネルＭＯＳトランジスタ、３７，４３，４４ ＮチャネルＭＯＳトランジスタ、４１，４２ 演算増幅器、５０ 半導体基板。

Claims (13)

  1. 入射光量に応じた電圧のアナログ画素信号を出力する画素回路と、
    第１〜第Ｎの参照電圧を生成する参照電圧発生回路と、
    前記第１〜第Ｎの参照電圧に基づいて前記アナログ画素信号のＡ／Ｄ変換を行なう逐次比較型Ａ／Ｄ変換器とを備え、
    前記Ａ／Ｄ変換は、第１の通常比較動作を行なう粗いＡ／Ｄ変換と、第２の通常比較動作および冗長比較動作を行なう細かいＡ／Ｄ変換とを含み、
    前記逐次比較型Ａ／Ｄ変換器は、
    デジタル参照信号をアナログ参照信号に変換するＤ／Ａ変換器と、
    前記アナログ画素信号と前記アナログ参照信号の高低を比較し、比較結果を示す信号を出力する比較器と、
    前記比較器の比較結果に基づいて動作し、前記アナログ参照信号が前記アナログ画素信号に近似するように前記デジタル参照信号を生成する逐次近似レジスタとを含み、
    前記Ｄ／Ａ変換器は、
    前記粗いＡ／Ｄ変換を行なう場合は、前記第１〜第Ｎの参照電圧のうちのいずれかの参照電圧を選択し、その参照電圧を前記アナログ参照信号として前記比較器に与え、前記細かいＡ／Ｄ変換を行なう場合は、前記第１〜第Ｎの参照電圧のうちの第（ｎ−１）〜第（ｎ＋２）の参照電圧を選択するマルチプレクサと、
    前記細かいＡ／Ｄ変換を行なう場合に、前記マルチプレクサによって選択された前記第（ｎ−１）〜第（ｎ＋２）の参照電圧に基づいて前記アナログ参照信号を生成するキャパシタアレイとを含む、固体撮像装置。
  2. 前記ｎは、１以上で（Ｎ−１）以下の整数である、請求項１に記載の固体撮像装置。
  3. 前記ｎは、２以上で（Ｎ−２）以下の整数である、請求項１に記載の固体撮像装置。
  4. 前記キャパシタアレイは、
    前記アナログ参照信号が現われる出力端子と、
    一方電極が前記出力端子に接続され、他方電極が前記第ｎの参照電圧を受けるダミーキャパシタと、
    一方電極がともに前記出力端子に接続された第１〜第Ｍのキャパシタと、
    前記第１〜第Ｍのキャパシタの他方電極の各々に前記第（ｎ−１）〜第（ｎ＋１）の参照電圧のうちのいずれかの参照電圧を与える切換回路とを含み、
    前記ダミーキャパシタの容量値は前記第１のキャパシタの容量値と同じであり、前記第１〜第Ｍのキャパシタの容量値は２倍ずつ順次増大している、請求項１に記載の固体撮像装置。
  5. 前記キャパシタアレイは、
    前記アナログ参照信号が現われる出力端子と、
    一方電極が前記出力端子に接続されたスプリットキャパシタと、
    一方電極が前記スプリットキャパシタの他方電極に接続され、他方電極が前記第ｎの参照電圧を受けるダミーキャパシタと、
    一方電極がともに前記スプリットキャパシタの他方電極に接続された第１〜第ｍのキャパシタと、
    一方電極がともに前記出力端子に接続された第（ｍ＋１）〜第Ｍのキャパシタと、
    前記第１〜第Ｍのキャパシタの他方電極の各々に前記第（ｎ−１）〜第（ｎ＋１）の参照電圧のうちのいずれかの参照電圧を与える切換回路とを含み、
    前記スプリットキャパシタと前記ダミーキャパシタの容量値は略等しく、前記ダミーキャパシタ、前記第１のキャパシタ、および前記第（ｍ＋１）のキャパシタの容量値は同じであり、前記１〜第ｍのキャパシタの容量値は２倍ずつ順次増大し、前記（ｍ＋１）〜第Ｍのキャパシタの容量値は２倍ずつ順次増大している、請求項１に記載の固体撮像装置。
  6. 複数行複数列に配置された複数の前記画素回路を備え、
    前記逐次比較型Ａ／Ｄ変換器は、各列に対応して設けられ、前記複数行のうちの選択された行の対応の画素回路から出力された前記アナログ画素信号のＡ／Ｄ変換を行ない、
    さらに、複数の前記逐次比較型Ａ／Ｄ変換器に共通に設けられ、各逐次比較型Ａ／Ｄ変換器の出力信号に基づいてデジタル画素信号を生成する信号処理回路を備える、請求項１に記載の固体撮像装置。
  7. 複数行複数列に配置された複数の前記画素回路を備え、
    前記逐次比較型Ａ／Ｄ変換器は、各列に対応して設けられ、前記複数行のうちの選択された行の対応の画素回路から出力された前記アナログ画素信号のＡ／Ｄ変換を行ない、
    さらに、各列に対応して設けられ、対応の逐次比較型Ａ／Ｄ変換器の出力信号に基づいてデジタル画素信号を生成する信号発生回路を備える、請求項１に記載の固体撮像装置。
  8. 前記参照電圧発生回路は、前記第Ｎの参照電圧と前記第１の参照電圧の間の電圧を分圧して第（Ｎ−１）〜第２の参照電圧を生成するラダー抵抗器を含む、請求項１に記載の固体撮像装置。
  9. 前記参照電圧発生回路は、
    制御信号に応じた値の電流を出力する第１の可変電流源と、
    一方端子が前記可変電流源の出力電流を受け、他方端子が前記第１の参照電圧を受け、前記第１の可変電流源の出力電流に応じたレベルの第２〜第Ｎの参照電圧を出力するラダー抵抗器を含む、請求項１に記載の固体撮像装置。
  10. 前記参照電圧発生回路は、さらに、前記ラダー抵抗器の他方端子と基準電圧のラインとの間に接続され、前記制御信号に応じた値の電流を流出させる第２の可変電流源を含む、請求項９に記載の固体撮像装置。
  11. 前記参照電圧発生回路は、
    電源電圧のラインと基準電圧のラインとの間に直列接続された第１のトランジスタ、第１のラダー抵抗器、および第２のトランジスタと、
    前記第１のトランジスタおよび前記第１のラダー抵抗器間の第１のノードの電圧が制御信号の電圧に一致するように前記第１のトランジスタのゲート電圧を制御する第１の演算増幅器と、
    前記第１のラダー抵抗器および前記第２のトランジスタ間の第２のノードの電圧が前記第１の参照電圧に一致するように前記第２のトランジスタのゲート電圧を制御する第２の演算増幅器と、
    前記電源電圧のラインと前記基準電圧のラインとの間に直列接続された第３のトランジスタ、第２のラダー抵抗器、および第４のトランジスタとを含み、
    前記第１および第３のトランジスタのゲートは互いに接続され、
    前記第２および第４のトランジスタのゲートは互いに接続され、
    前記第２のラダー抵抗器の抵抗値は前記第１のラダー抵抗器の抵抗値よりも小さく、
    前記第２のラダー抵抗器は前記第１〜第Ｎの参照電圧を出力する、請求項１に記載の固体撮像装置。
  12. 第１〜第Ｎの参照電圧を生成する参照電圧発生回路と、
    前記第１〜第Ｎの参照電圧に基づいてアナログ入力信号のＡ／Ｄ変換を行なう逐次比較型Ａ／Ｄ変換器とを備え、
    前記第１〜第Ｎの参照電圧の間の（Ｎ−１）個のサブレンジ領域の各々がα個の区分領域に分割され、
    前記Ａ／Ｄ変換は、前記アナログ入力信号の電圧が、前記第１〜第Ｎの参照電圧のうちの第ｎおよび第（ｎ＋１）の参照電圧の間のサブレンジ領域に含まれる電圧であることを判別する上位ビットＡ／Ｄ変換と、前記上位ビットＡ／Ｄ変換の変換結果に基づき、前記第ｎおよび第（ｎ＋１）の参照電圧を含む第（ｎ−１）〜第（ｎ＋２）の参照電圧の間の３個のサブレンジ領域に含まれる３×α個の区分領域のうちのどの区分領域に含まれる電圧であるかを判別する下位ビットＡ／Ｄ変換とを含み、
    前記逐次比較型Ａ／Ｄ変換器は、
    デジタル参照信号をアナログ参照信号に変換するＤ／Ａ変換器と、
    前記アナログ入力信号と前記アナログ参照信号の高低を比較し、比較結果を示す信号を出力する比較器と、
    前記比較器の比較結果に基づいて動作し、前記アナログ参照信号が前記アナログ入力信号に近似するように前記デジタル参照信号を生成する逐次近似レジスタとを含み、
    前記Ｄ／Ａ変換器は、
    前記上位ビットＡ／Ｄ変換を行なう場合は、前記デジタル参照信号に基づき、前記第１〜第Ｎの参照電圧のうちのいずれかの参照電圧を選択し、前記下位ビットＡ／Ｄ変換を行なう場合は、前記上位ビットＡ／Ｄ変換の結果に基づき、前記第１〜第Ｎの参照電圧のうちの前記第（ｎ−１）〜第（ｎ＋２）の参照電圧を選択するマルチプレクサと、
    前記上位ビットＡ／Ｄ変換を行なう場合は、前記マルチプレクサによって選択された参照電圧を前記アナログ参照信号として前記比較器に伝達し、前記下位ビットＡ／Ｄ変換を行なう場合は、前記マルチプレクサによって選択された前記第（ｎ−１）〜第（ｎ＋２）の参照電圧を受け、前記第（ｎ−１）〜第（ｎ＋２）の参照電圧の間の前記３×α個の区分領域のうちのいずれかの区分領域を特定する前記アナログ参照信号を前記デジタル参照信号に基づいて生成するキャパシタアレイとを含む、半導体装置。
  13. 前記キャパシタアレイは、
    前記アナログ参照信号が現れる出力端子と、
    一方電極が前記出力端子に接続され、他方電極が前記第ｎの参照電圧を受けるダミーキャパシタと、
    一方電極がともに前記出力端子に接続された第１〜第Ｍのキャパシタと、
    前記第１〜第Ｍのキャパシタに対応して設けられ、前記第１〜第Ｍのキャパシタの他方電極の各々と前記第（ｎ−１）〜第（ｎ＋２）の参照電圧のうちのいずれかの参照電圧との接続を切換える第１〜第Ｍの切換回路とを含み、
    前記第１〜第Ｍの切換回路は、前記第ｎおよび第（ｎ＋１）の参照電圧のうちのいずれか一方の参照電圧を選択して対応のキャパシタの他方電極に与える第１種切換回路と、前記第（ｎ−１）〜第（ｎ＋２）の参照電圧のうちのいずれか１つの参照電圧を選択して対応のキャパシタの他方電極に与える第２種切換回路とを含む、請求項１２に記載の半導体装置。
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