JP2006311144A - デジタルアナログ変換器、およびそれを用いた逐次比較型アナログデジタル変換器 - Google Patents

Abstract

【課題】 デジタルアナログ変換器の出力電圧範囲は、供給される電源電圧のレベルに応じて、決定されがちである。
【解決手段】 デジタルアナログ変換器１０にて、それぞれ重み付けされるている複数の容量Ｃ１０〜Ｃ３６は、一端がコンパレータ３０の入力端子Ａに繋がる経路に対して並列に接続され、他端が電源線またはグラウンド線に接続され得る。スイッチＳ１０〜Ｓ３２は、対応する容量Ｃ１０〜Ｃ３２の他端を電源線またはグラウンド線に選択的に接続する。電源電圧とグラウンド電位との間の電圧範囲内にて、本デジタルアナログ変換器１０の出力電圧範囲の大きさおよび位置が所望の値に設定されるよう、複数の容量Ｃ１０〜Ｃ３６による容量分割比の取り得る範囲が設定される。
【選択図】 図１

Description

本発明は、容量分割における分割比率を調整することにより、所望のアナログ信号を生成するデジタルアナログ変換器、およびそれを用いた逐次比較型アナログデジタル変換器に関する。

カメラ、通信機、および家電製品など多くの電子機器がデジタル化してきている。しかしながら、自然界は音声や映像などアナログ情報に満ちているため、アナログ信号とデジタル信号との間の変換技術が益々重要になってきている。アナログデジタル変換器（以下、ＡＤ変換器と適宜表記する。）には多様な方式が存在するが、その中の一つに逐次比較型ＡＤ変換器がある（例えば、非特許文献１参照。）。

逐次比較型ＡＤ変換器は、逐次比較レジスタ（ＳＡＲ；Succesive Approximationre Register)、デジタルアナログ変換器（以下、ＤＡ変換器と適宜表記する。）、およびコンパレータを含む。当該コンパレータは、アナログ入力電圧と当該ＤＡ変換器からのアナログ出力電圧とを比較する。
Jean Sauerbrey etc、「A 0.5V,1μW Successive Approximation ADC」、ESSCIRC2002、ｐ．２４７−２５０

コンパレータには入力電圧範囲が存在する。したがって、上記コンパレータにリファレンス電圧を供給する上記ＤＡ変換器の出力電圧範囲は、その入力電圧範囲に対応させる必要がある。上記ＤＡ変換器に供給されるべき高電位側基準電圧および低電位側基準電圧の少なくとも一方のレベルを調整するか、当該ＤＡ変換器の出力電圧範囲に対応するコンパレータを使用する必要があった。

上記高電位側基準電圧に電源電圧ＶＤＤ、上記低電位側基準電圧にグラウンド電位ＧＮＤを採用した場合、上記ＤＡ変換器の出力電圧範囲は、基本的に電源電圧ＶＤＤからグラウンド電位の範囲となる。この場合、この電圧範囲に対応した入力電圧範囲を持つコンパレータを用意する必要がある。

これに対し、ＤＡ変換器に供給される基準電圧を調整して両電圧範囲を対応させようとすると、ＤＡ変換器において低電源電圧の条件下で中間的な基準電圧がスイッチを通過すると以下のような問題が発生しえる。すなわち、ＣＭＯＳスイッチを使用した場合、電源電圧はＰＭＯＳを介して、グラウンド電位はＮＭＯＳを介して回路内部に供給されるが、低電源電圧のとき、電源電圧とグラウンド電位間の中間的な電位を利用すると、ＰＭＯＳおよびＮＭＯＳのカットオフ領域に近づくため、速度が遅くなったり、正確な電位が伝わりにくくなることがある。アナログ回路がデジタル回路と同一基板上に混載されることが多くなってきており、低電源電圧への対応はますます重要になってきている。また、広い入力電圧範囲を持つコンパレータ方式はいくつか提案されているが、回路が複雑でコスト増につながる。この点、回路構成が簡素で低電源電圧下で動作可能であり、かつ所望の出力電圧範囲を設定可能なＤＡ変換器があれば、逐次比較型ＡＤ変換器を効率的に設計することができる。

本発明はこうした状況に鑑みなされたものであり、その目的は、所与の基準電圧のレベルに関係なく所望の出力電圧範囲を設定可能なＤＡ変換器、およびそれを用いた逐次比較型ＡＤ変換器を提供することにある。

上記課題を解決するために、本発明のある態様のデジタルアナログ変換器は、高電位側基準電圧と低電位側基準電圧とをもとに、分解能に対応した数の電圧レベルを生成可能なデジタルアナログ変換器であって、一端が出力ノードに対して並列に接続され、他端が高電位側基準電圧および低電位側基準電圧のいずれかに接続される、それぞれ重み付けされた複数の容量と、複数の容量の少なくとも一つの容量における接続先を、高電位側基準電圧と低電位側基準電圧との間で切り替えるためのスイッチと、を備える。高電位側基準電圧と低電位側基準電圧との間の電圧範囲内にて、本デジタルアナログ変換器の出力電圧範囲の大きさおよび位置が所定の目標値に設定されるよう、複数の容量による容量分割比の取り得る範囲が設定される。この態様によると、高電位側基準電圧および低電位側基準電圧のレベルに関係なく、所望の出力電圧範囲を設定することができる。

複数の容量は、本デジタルアナログ変換器の出力電圧範囲の大きさを調整するための複数の調整用容量と、所定の分解能でデジタル信号にした場合の各桁に対応する電圧幅を生成するための複数の容量と、を含んでもよい。この態様によると、調整用容量を設けたことにより、容量分割比の取り得る範囲を調整することができ、所望の出力電圧範囲を設定することができる。

本発明の別の態様もまた、デジタルアナログ変換器である。このデジタルアナログ変換器は、それぞれ重み付けされた複数の容量を利用したデジタルアナログ変換器であって、各桁に対応する電圧幅を生成するための容量をそれぞれ複数設けた。この態様によると、取り得る容量分割比の数を多くすることができるため、総容量の面積を小さくすることができる。

初期状態にて、各桁に対応する電圧幅を生成するための複数の容量のうち、一部の容量が高電位側基準電圧に接続され、他の容量が低電位側基準電圧に接続され、容量分割による本デジタルアナログ変換器の初期出力電圧が生成されてもよい。この態様によると、初期出力電圧に対応する電圧幅を生成するための容量を別途に設けなくても、初期出力電圧を生成することができる。

本デジタルアナログ変換器の出力電圧範囲の大きさを調整するための調整用容量をさらに備えてもよい。この態様によると、高電位側基準電圧および低電位側基準電圧のレベルに関係なく、所望の出力電圧範囲を設定することができる。例えば、出力電圧範囲を、高電位側基準電圧と低電位側基準電圧との間の電圧範囲より狭めることができる。

調整用容量は複数設けられ、初期状態にて、その一部の容量が高電位側基準電圧に接続され、他の容量が低電位側基準電圧に接続され、容量分割による本デジタルアナログ変換器の初期出力電圧が所定の目標値に設定されてもよい。複数の調整用容量のそれぞれの容量値が独立の変数として調整されることにより、本デジタルアナログ変換器の出力電圧範囲の位置が調整されてもよい。この態様によると、出力電圧範囲の大きさだけでなく、位置も調整することができ、さらに柔軟に出力電圧範囲を設定することができる。

本発明のさらに別の態様は、逐次比較型アナログデジタル変換器である。この逐次比較型アナログデジタル変換器は、デジタルアナログ変換器の出力電圧をリファレンス電圧として利用する。この態様によると、逐次比較型アナログデジタル変換器のリファレンス電圧として効率的な範囲の電圧をデジタルアナログ変換器から供給することができる。

本発明のさらに別の態様もまた、逐次比較型アナログデジタル変換器である。この逐次比較型アナログデジタル変換器は、デジタルアナログ変換器と、デジタルアナログ変換器の出力電圧と、入力アナログ信号とを比較するコンパレータと、コンパレータの出力結果に応じて、デジタルアナログ変換器の容量分割比を変化させる逐次比較レジスタと、を備える。この態様によると、コンパレータが、その入力電圧範囲に適した範囲のリファレンス電圧を受けることができ、回路全体を効率化することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、所与の基準電圧のレベルに関係なく所望の出力電圧範囲を設定可能となる。

図１は、本発明の実施形態におけるＤＡ変換器１０の構成およびそれを含む逐次比較型ＡＤ変換器１００の構成を示す。逐次比較型ＡＤ変換器１００は、ＤＡ変換器１０、サンプル・ホールド回路２０、コンパレータ３０、および逐次変換レジスタ４０を含む。ＤＡ変換器１０は、電源電圧ＶＤＤおよびグラウンド電位ＧＮＤの２つの電圧レベルを基に、その分解能に対応した数の電圧レベルを生成する。例えば、３ビットの分解能の場合、少なくとも７つの電圧レベルを生成する。ＤＡ変換器１０は、生成した電圧レベルをコンパレータ３０の第１入力端子Ａに供給する。ＤＡ変換器１０の詳細な構成については後述する。

サンプル・ホールド回路２０は、入力アナログ信号Ａｉｎを所定のタイミングでサンプルし、所定の期間保持する。逐次比較型ＡＤ変換器１００ではＡＤ変換にある程度の時間が必要なため、その間にアナログ入力信号の値が変化しないようサンプル値を保持する必要がある。サンプル・ホールド回路２０は、保持している値の電圧レベルをコンパレータ３０の第２入力端子Ｂに供給する。なお、サンプル・ホールド回路２０には、スイッチトキャパシタ型などを採用することができる。

コンパレータ３０は、ＤＡ変換器１０から供給された電圧と、サンプル・ホールド回路２０から供給された電圧とを比較し、その比較結果に応じてハイレベル信号またはローレベル信号を逐次変換レジスタ４０に出力する。例えば、サンプル・ホールド回路２０から供給された電圧がＤＡ変換器１０から供給された電圧より高い場合、ハイレベル信号を出力し、低い場合、ローレベル信号を出力してもよい。

逐次変換レジスタ４０は、コンパレータ３０の比較結果に応じて、ＤＡ変換器１０を構成する後述するスイッチ群を制御する。ＤＡ変換器１０は、この制御にしたがい、新たなリファレンス電圧を生成し、コンパレータ３０の第１入力端子Ａに供給する。コンパレータ３０は、この電圧とサンプル・ホールド回路２０から供給されている電圧とを再度比較し、比較結果を再度逐次変換レジスタ４０に出力する。この処理を繰り返すことにより、各桁の値を決定していく。逐次変換レジスタ４０は、桁ごとにデジタル値を保持する保持レジスタを備えてもよく、すべての桁の値が確定したら、当該保持レジスタの内容を変換後のデジタル信号として外部に出力してもよい。配線の形態に応じて、シリアルに出力してもよいし、パラレルに出力してもよい。

次に、ＤＡ変換器１０の詳細な構成について説明する。図１のＤＡ変換器１０は、３ビットの分解能でデジタル信号をアナログ信号に変換するものである。コンパレータ３０の第１入力端子Ａに繋がる経路には、それぞれ重み付けされた複数の容量が並列に接続される。

調整用第１容量Ｃ１０および調整用第２容量Ｃ１２は、ＤＡ変換器１０の出力電圧範囲の幅および位置を調整する。この調整方法の詳細は後述する。調整用第１容量Ｃ１０および調整用第２容量Ｃ１２は、特に断り書きがない限り同じ容量値とする。調整用第１容量Ｃ１０および調整用第２容量Ｃ１２の一端は、コンパレータ３０の第１入力端子Ａに繋がる経路に接続される。調整用第１容量Ｃ１０の他端は、調整用スイッチＳ１０の一端に接続される。調整用第２容量Ｃ１２の他端は、低電位側の基準電位を供給するグラウンド線に接続される。

調整用スイッチＳ１０の他端は、高電位側の基準電位を供給する電源線および上記グラウンド線に対して選択的に接続可能な構成である。調整用スイッチＳ１０は、逐次変換レジスタ４０からの制御により、調整用第１容量Ｃ１０を当該電源線または当該グラウンド線のいずれかに接続する。

ｎ−１桁第１容量Ｃ２０およびｎ−１桁第２容量Ｃ２２は、主に最上位ビットの次のビットの値を決定するための電圧幅を生成するための容量である。ｎ−１桁第１容量Ｃ２０およびｎ−１桁第２容量Ｃ２２は、同じ容量値であり、調整用第１容量Ｃ１０および調整用２容量Ｃ１２の容量値の１／２の値である。ｎ−１桁第１容量Ｃ２０およびｎ−１桁第２容量Ｃ２２の一端は、コンパレータ３０の第１入力端子Ａに繋がる経路に接続される。それらの他端は、それぞれｎ−１桁第１スイッチＳ２０およびｎ−１桁第２スイッチＳ２２の一端に接続される。

ｎ−１桁第１スイッチＳ２０およびｎ−１桁第２スイッチＳ２２の他端は、上記電源線および上記グラウンド線に対して選択的に接続可能な構成である。ｎ−１桁第１スイッチＳ２０およびｎ−１桁第２スイッチＳ２２は、逐次変換レジスタ４０からの制御により、ｎ−１桁第１容量Ｃ２０およびｎ−１桁第２容量Ｃ２２を当該電源線または当該グラウンド線のいずれかに接続する。

ｎ−２桁第１容量Ｃ３０、ｎ−２桁第２容量Ｃ３２、ｎ−２桁第３容量Ｃ３４およびｎ−２桁第４容量Ｃ３６は、主に最上位ビットから２ビット下位のビットの値を決定するための電圧幅を生成するための容量である。図１では、最下位ビットの値を決定するための電圧幅を生成するための容量である。ｎ−２桁第１容量Ｃ３０、ｎ−２桁第２容量Ｃ３２、ｎ−２桁第３容量Ｃ３４およびｎ−２桁第４容量Ｃ３６は、同じ容量値であり、調整用第１容量Ｃ１０および調整用第２容量Ｃ１２の容量値の１／４の値である。ｎ−２桁第１容量Ｃ３０、ｎ−２桁第２容量Ｃ３２、ｎ−２桁第３容量Ｃ３４およびｎ−２桁第４容量Ｃ３６の一端は、コンパレータ３０の第１入力端子Ａに繋がる経路に接続される。ｎ−２桁第３容量Ｃ３４およびｎ−２桁第４容量Ｃ３６の他端は、上記グラウンド線に接続される。

ｎ−２桁第１容量Ｃ３０およびｎ−２桁第２容量Ｃ３２の他端は、それぞれｎ−２桁第１スイッチＳ３０およびｎ−１桁第２スイッチＳ３２の一端に接続される。ｎ−２桁第１スイッチＳ３０およびｎ−１桁第２スイッチＳ３２の他端は、上記電源線および上記グラウンド線に対して選択的に接続可能な構成である。ｎ−２桁第１スイッチＳ３０およびｎ−２桁第２スイッチＳ３２は、逐次変換レジスタ４０からの制御により、ｎ−２桁第１容量Ｃ３０およびｎ−２桁第２容量Ｃ３２を当該電源線または当該グラウンド線のいずれかに接続する。

さらに、コンパレータ３０の第１入力端子Ａに繋がる経路と上記グラウンド線との間にリセット用スイッチＳ０が設けられる。リセット用スイッチＳ０は、オンすることにより、コンパレータ３０の第１入力端子Ａをグラウンド電位に設定することができる。逐次変換レジスタ４０などからの制御により、オンオフ制御される。

次に、本実施形態における逐次比較型ＡＤ変換器１００の動作について説明する。初期状態にて、ＤＡ変換器１０は、リセット用スイッチＳ０がオンで、調整用スイッチＳ１０、ｎ−１桁第１スイッチＳ２０、ｎ−１桁第２スイッチＳ２２、ｎ−２桁第１スイッチＳ３０およびｎ−２桁第２スイッチＳ３２はすべてグラウンド線に接続される。したがって、ＤＡ変換器１０全体の容量はディスチャージされ、コンパレータ３０の第１入力端子Ａはグラウンド電位となる。

次に、逐次比較型ＡＤ変換器１００にアナログ信号Ａｉｎが入力されると、サンプル・ホールド回路２０は、そのアナログ信号Ａｉｎの電圧を所定のタイミングでサンプリングし、コンパレータ３０の第２入力端子Ｂに供給する。コンパレータ３０の第２入力端子Ｂにサンプリングされた電圧が現れると、リセット用スイッチＳ０がオフに切り替えられ、調整用スイッチＳ１０、ｎ−１桁第１スイッチＳ２０およびｎ−２桁第１スイッチＳ３０はすべて上記グラウンド線から上記電源線に切り替えられる。その結果、調整用第１容量Ｃ１０、ｎ−１桁第１容量Ｃ２０、ｎ−２桁第１容量Ｃ３０およびｎ−２桁第３容量Ｃ３４からなる合成容量と、調整用第２容量Ｃ１２、ｎ−１桁第２容量Ｃ２２、ｎ−２桁第２容量Ｃ３２およびｎ−２桁第４容量Ｃ３６からなる合成容量との直列回路が形成される。対をなしている容量の容量値が等しいことを前提とすると、１対１の容量分割となり、コンパレータ３０の第１入力端子Ａの電圧は、電源電圧ＶＤＤの１／２の電圧となる。

次に、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの１／２の電圧と、サンプル・ホールド回路２０から供給される電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。

逐次変換レジスタ４０は、コンパレータ３０からの出力信号を最上位ビットの値として保持する。その出力信号がローレベルの信号である場合、ｎ−１桁第２スイッチＳ２２に制御信号を出力して、接続先を上記グラウンド線から上記電源線に切り替える。すると、調整用第１容量Ｃ１０、ｎ−１桁第１容量Ｃ２０、ｎ−１桁第２容量Ｃ２２、ｎ−２桁第１容量Ｃ３０およびｎ−２桁第３容量Ｃ３４からなる合成容量と、調整用第２容量Ｃ１２、ｎ−２桁第２容量Ｃ３２およびｎ−２桁第４容量Ｃ３６からなる合成容量との直列回路が形成される。この場合、５対３の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの３／８の電圧となる。

一方、逐次変換レジスタ４０は、コンパレータ３０からの出力信号がハイレベルの信号である場合、ｎ−１桁第１スイッチＳ２０に制御信号を出力して、接続先を上記電源線から上記グラウンド線に切り替える。すると、調整用第１容量Ｃ１０、ｎ−２桁第１容量Ｃ３０およびｎ−２桁第３容量Ｃ３４からなる合成容量と、調整用第２容量Ｃ１２、ｎ−１桁第１容量Ｃ２０、ｎ−１桁第２容量Ｃ２２、ｎ−２桁第２容量Ｃ３２およびｎ−２桁第４容量Ｃ３６からなる合成容量との直列回路が形成される。この場合、３対５の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの５／８の電圧となる。

次に、最上位ビットがローレベル信号の場合、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの３／８の電圧と、サンプル・ホールド回路２０から供給されている電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。

逐次変換レジスタ４０は、コンパレータ３０からの出力信号を最上位ビットの次のビットの値として保持する。その出力信号がローレベルの信号である場合、ｎ−２桁第２スイッチＳ３２に制御信号を出力して、接続先を上記グラウンド線から上記電源線に切り替える。すると、調整用第１容量Ｃ１０、ｎ−１桁第１容量Ｃ２０、ｎ−１桁第２容量Ｃ２２、ｎ−２桁第１容量Ｃ３０、ｎ−２桁第２容量Ｃ３２およびｎ−２桁第３容量Ｃ３４からなる合成容量と、調整用第２容量Ｃ１２およびｎ−２桁第４容量Ｃ３６からなる合成容量との直列回路が形成される。この場合、１１対５の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの５／１６の電圧となる。

一方、逐次変換レジスタ４０は、コンパレータ３０からの出力信号がハイレベルの信号である場合、ｎ−２桁第１スイッチＳ３０に制御信号を出力して、接続先を上記電源線から上記グラウンド線に切り替える。すると、調整用第１容量Ｃ１０、ｎ−１桁第１容量Ｃ２０、ｎ−１桁第２容量Ｃ２２およびｎ−２桁第３容量Ｃ３４からなる合成容量と、調整用第２容量Ｃ１２、ｎ−２桁第１容量Ｃ３０、ｎ−２桁第２容量Ｃ３２およびｎ−２桁第４容量Ｃ３６からなる合成容量との直列回路が形成される。この場合、９対７の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの７／１６の電圧となる。

次に、最上位ビットがローレベル信号で、その次のビットもローレベル信号の場合、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの５／１６の電圧と、サンプル・ホールド回路２０から供給されている電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。

一方、最上位ビットがローレベル信号で、その次のビットはハイレベル信号の場合、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの７／１６の電圧と、サンプル・ホールド回路２０から供給されている電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。

次に、最上位ビットの次のビットの処理にて、最上位ビットがハイレベル信号の場合、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの５／８の電圧と、サンプル・ホールド回路２０から供給されている電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。

逐次変換レジスタ４０は、コンパレータ３０からの出力信号を最上位ビットの次のビットの値として保持する。その出力信号がローレベルの信号である場合、ｎ−２桁第２スイッチＳ３２に制御信号を出力して、接続先を上記グラウンド線から上記電源線に切り替える。この場合、７対９の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの９／１６の電圧となる。

一方、逐次変換レジスタ４０は、コンパレータ３０からの出力信号がハイレベルの信号である場合、ｎ−２桁第１スイッチＳ３０に制御信号を出力して、接続先を上記電源線から上記グラウンド線に切り替える。この場合、５対１１の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの１１／１６の電圧となる。

次に、最上位ビットがハイレベル信号で、その次のビットはローレベル信号の場合、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの９／１６の電圧と、サンプル・ホールド回路２０から供給されている電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。

一方、最上位ビットがハイレベル信号で、その次のビットもハイレベル信号の場合、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの１１／１６の電圧と、サンプル・ホールド回路２０から供給されている電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。以上の処理により、サンプル・ホールド回路２０によりサンプリングされたアナログ信号Ａｉｎが３ビットのデジタル信号Ｄｏｕｔに変換される。

図２は、第１比較例におけるＤＡ変換器１８の構成およびそれを含む逐次比較型ＡＤ変換器２００の構成を示す。第１比較例における逐次比較型ＡＤ変換器２００の構成は、図１に示した実施形態における逐次比較型ＡＤ変換器１００の構成と基本的に同じである。両者は、ＤＡ変換器１８の構成、およびコンパレータ３０の入力電圧範囲が異なる。

図２のＤＡ変換器１８も、３ビットの分解能でデジタル信号をアナログ信号に変換するものである。コンパレータ３０の第１入力端子Ａに繋がる経路には、それぞれ重み付けされた複数の容量が並列に接続される。

ｎ桁容量Ｃ１８は、主に最上位ビットの値を決定するための電圧幅を生成するための容量である。ｎ桁容量Ｃ１８の一端は、コンパレータ３０の第１入力端子Ａに繋がる経路に接続され、他端は、ｎ桁スイッチＳ１８の一端に接続される。ｎ桁スイッチＳ１８の他端は、高電位側の基準電位を供給する電源線および低電位側の基準電位を供給するグラウンド線に対して選択的に接続可能な構成である。ｎ桁スイッチＳ１８は、逐次変換レジスタ４０からの制御により、ｎ桁容量Ｃ１８を当該電源線または当該グラウンド線のいずれかに接続する。

ｎ−１桁容量Ｃ２８は、主に最上位ビットの次のビットの値を決定するための電圧幅を生成するための容量である。ｎ−１桁容量Ｃ２８は、ｎ桁容量Ｃ１８の容量値の１／２の値である。ｎ−１桁容量Ｃ２８の一端は、コンパレータ３０の第１入力端子Ａに繋がる経路に接続され、その他端は、ｎ−１桁スイッチＳ２８の一端に接続される。ｎ−１桁スイッチＳ２８の他端は、上記電源線および上記グラウンド線に対して選択的に接続可能な構成である。ｎ−１桁スイッチＳ２８は、逐次変換レジスタ４０からの制御により、ｎ−１桁容量Ｃ２８を当該電源線または当該グラウンド線のいずれかに接続する。

ｎ−２桁第１容量Ｃ３８およびｎ−２桁第２容量Ｃ３９は、主に最上位ビットから２ビット下位のビットの値を決定するための電圧幅を生成するための容量である。ｎ−２桁第１容量Ｃ３８およびｎ−２桁第２容量Ｃ３９は、同じ容量値であり、ｎ桁容量Ｃ１８の容量値の１／４の値である。ｎ−２桁第１容量Ｃ３８およびｎ−２桁第２容量Ｃ３９の一端は、コンパレータ３０の第１入力端子Ａに繋がる経路に接続される。

ｎ−２桁第１容量Ｃ３８の他端は、ｎ−２桁スイッチＳ３８に接続され、ｎ−２桁第２容量Ｃ３９の他端は、上記グラウンド線に接続される。ｎ−２桁スイッチＳ３８の他端は、上記電源線および上記グラウンド線に対して選択的に接続可能な構成である。ｎ−２桁スイッチＳ３８は、逐次変換レジスタ４０からの制御により、ｎ−２桁第１容量Ｃ３８を当該電源線または当該グラウンド線のいずれかに接続する。さらに、コンパレータ３０の第１入力端子Ａに繋がる経路と上記グラウンド線との間にリセット用スイッチＳ８が設けられる。

次に、第１比較例における逐次比較型ＡＤ変換器２００の動作について説明する。初期状態にて、ＤＡ変換器１８は、リセット用スイッチＳ８オンで、ｎ桁スイッチＳ１８、ｎ−１桁スイッチＳ２８およびｎ−２桁スイッチＳ３８はすべてグラウンド線に接続される。したがって、ＤＡ変換器１８全体の容量はディスチャージされ、コンパレータ３０の第１入力端子Ａはグラウンド電位となる。

次に、逐次比較型ＡＤ変換器２００にアナログ信号Ａｉｎが入力されると、サンプル・ホールド回路２０は、そのアナログ信号Ａｉｎの電圧を所定のタイミングでサンプリングし、コンパレータ３０の第２入力端子Ｂに供給する。コンパレータ３０の第２入力端子Ｂにサンプリングされた電圧が現れると、リセット用スイッチＳ８がオフに切り替えられ、ｎ桁スイッチＳ１８の接続先が上記グラウンド線から上記電源線に切り替えられる。その結果、ｎ桁容量Ｃ１８と、ｎ−１桁容量Ｃ２８、ｎ−２桁第１容量Ｃ３８およびｎ−２桁第２容量Ｃ３９からなる合成容量との直列回路が形成される。１対１の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの１／２の電圧となる。

次に、コンパレータ３０は、ＤＡ変換器１０から供給される電源電圧ＶＤＤの１／２の電圧と、サンプル・ホールド回路２０から供給される電圧とを比較する。後者の電圧が前者の電圧以上の場合、ハイレベルの信号を逐次変換レジスタ４０に出力し、後者の電圧が前者の電圧未満の場合、ローレベルの信号を出力する。

逐次変換レジスタ４０は、コンパレータ３０からの出力信号を最上位ビットの値として保持する。その出力信号がローレベルの信号である場合、ｎ−１桁スイッチＳ２８に制御信号を出力して、接続先を上記グラウンド線から上記電源線に切り替える。この場合、３対１の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの１／４の電圧となる。一方、コンパレータ３０からの出力信号がハイレベルの信号である場合、ｎ桁スイッチＳ１８に制御信号を出力して、接続先を上記電源線から上記グラウンド線に切り替え、かつｎ−１桁スイッチＳ２８に制御信号を出力して、接続先を上記グラウンド線から上記電源線に切り替える。この場合、１対３の容量分割となり、コンパレータ３０の第１入力端子Ａは、電源電圧ＶＤＤの３／４の電圧となる。

以下、同様の原理により、逐次変換レジスタ４０は、コンパレータ３０からの出力信号のレベルに応じて、ｎ桁スイッチＳ１８、ｎ−１桁スイッチＳ２８およびｎ−２桁スイッチＳ３０を制御することにより、電源電圧ＶＤＤの１／８の電圧、３／８の電圧、５／８の電圧および７／８の電圧をＤＡ変換器１８に生成させることができる。

図３は、第２比較例におけるＤＡ変換器１９の構成およびそれを含む逐次比較型ＡＤ変換器３００の構成を示す。第２比較例における逐次比較型ＡＤ変換器３００の構成は、図２に示した第１比較例における逐次比較型ＡＤ変換器２００の構成と基本的に同じである。両者は、ＤＡ変換器１９の構成、およびコンパレータ３０の入力電圧範囲が異なる。

図３のＤＡ変換器１９も、３ビットの分解能でデジタル信号をアナログ信号に変換するものである。図２のＤＡ変換器１８と異なる点は、コンパレータ３０の第１入力端子Ａに繋がる経路と上記グラウンド線との間に、調整用容量Ｃ８が挿入された点である。調整用容量Ｃ８は、ｎ桁容量Ｃ１８の容量値の２倍の値である。

次に、第２比較例における逐次比較型ＡＤ変換器３００の動作について説明する。第２比較例における逐次比較型ＡＤ変換器３００の動作は、第１比較例における逐次比較型ＡＤ変換器２００の動作と基本的に同様である。調整用容量Ｃ８が挿入されたため、以下の点が異なる。第１比較例におけるＤＡ変換器１８の取り得る出力電圧は、電源電圧ＶＤＤの１／２の電圧を中心に、１／４の電圧、３／４の電圧、１／８の電圧、３／８の電圧、５／８の電圧および７／８の電圧であった。これに対し、第２比較例におけるＤＡ変換器１９の取り得る出力電圧は、電源電圧ＶＤＤの１／４の電圧を中心に、１／８の電圧、３／８の電圧、１／１６の電圧、３／１６の電圧、５／１６の電圧および７／１６の電圧となる。

次に、実施形態、比較例１、および比較例２におけるコンパレータ３０の入力電圧範囲について説明する。実施形態におけるコンパレータ３０の第１入力端子ＡにはＤＡ変換器１０から電源電圧ＶＤＤの１／２の電圧を中心に、電源電圧ＶＤＤの５／１６から１１／１６の範囲の電圧が印加される。ｎ−２桁第３容量Ｃ３４およびｎ−２桁第４容量Ｃ３６も、上記電源線に接続可能な構成にすれば、電源電圧ＶＤＤの１／４から３／４の範囲の電圧が印加され得る。

比較例１におけるコンパレータ３０の第１入力端子ＡにはＤＡ変換器１８から電源電圧ＶＤＤの１／２の電圧を中心に、電源電圧ＶＤＤの１／８から７／８の範囲の電圧が印加される。ｎ−２桁第２容量Ｃ３９も、上記電源線に接続可能な構成にすれば、電源電圧ＶＤＤからグラウンド電位の範囲の電圧が印加され得る。

比較例２におけるコンパレータ３０の第１入力端子ＡにはＤＡ変換器１９から電源電圧ＶＤＤの１／４の電圧を中心に、電源電圧ＶＤＤの１／１６から７／１６の範囲の電圧が印加される。ｎ−２桁第２容量Ｃ３９も、上記電源線に接続可能な構成にすれば、電源電圧ＶＤＤの１／２の電圧からグラウンド電位の範囲の電圧が印加され得る。

本実施形態は、比較例１と比較すると、ＤＡ変換器１０の出力電圧範囲を１／２にすることができ、コンパレータ３０の入力電圧範囲も１／２にすることができる。これにより、コンパレータの設計を簡素化することができ、コスト削減にもつながる。また、低電源電圧化にも対応することができる。

本実施形態は、比較例２と比較し、出力電圧範囲自体をシフトすることができる。すなわち、本実施形態は、その出力電圧範囲の下限がグラウンド電位ではなく、その出力電圧範囲が電源電圧ＶＤＤとグラウンド電位との間の中間に位置する。後述するように、電源電圧ＶＤＤとグラウンド電位との間でその出力電圧範囲を任意に設定することができる。したがって、逐次比較型ＡＤ変換器１００に入力されるアナログ信号Ａｉｎの範囲に対し、その出力電圧範囲を容易に対応させることができる。また、本実施形態の容量群は、比較例１における容量群の各容量値を１／２にして、２倍の数設けたものであるため、総容量の面積は比較例１におけるそれと基本的に同じである。この点、比較例２における総容量の面積は、調整用容量Ｃ８が追加された分、増大する。したがって、本実施形態は、出力電圧範囲の縮小を容量の面積を増大させずに実現することができる。

次に、本実施形態にて、縮小した出力電圧範囲を設計者が任意のレベルにシフト可能な点について説明する。本実施形態にて、ＤＡ変換器１０の総容量値ＴＣは下記式１のように表される。
Ｃ２０＝Ｃ２２＝Ｃ／２
Ｃ３０＝Ｃ３２＝Ｃ３４＝Ｃ３６＝Ｃ／２
Ｃ１０＝Ｃａ；Ｃ１２＝Ｃｂ
とすると、
ＴＣ＝Ｃａ＋Ｃｂ＋２×Ｃ／２＋４×Ｃ／４
＝Ｃａ＋Ｃｂ＋２Ｃ …（式１）

本実施形態にて、出力電圧範囲ＶＷは、総容量値ＴＣと、総容量値ＴＣから調整用第１容量Ｃ１０の容量値Ｃａおよび調整用第２容量Ｃ１２の容量値Ｃｂを除いた残りの容量値との比で決定されるので、下記式２のように表される。
ＶＷ＝｛２Ｃ／（Ｃａ＋Ｃｂ＋２Ｃ）｝×ＶＤＤ…（式２）

本実施形態にて、最上位ビットを決定するために、最初にコンパレータ３０の第１入力端子Ａに印加されるべき電圧Ａｉｎｉは、下記式３のように表される。
Ａｉｎｉ＝（Ｃａ＋Ｃ）／（Ｃａ＋Ｃｂ＋２Ｃ）×ＶＤＤ…（式３）

上記出力電圧範囲ＶＷの中心値は、当該初期電圧Ａｉｎｉに設定される。設計者は、当該出力電圧範囲ＶＷの両端が電源電圧ＶＤＤからグラウンド電位の範囲外に出ないよう、上記容量Ｃａ、Ｃｂを設定する必要がある。

これまで、３ビット変換のＤＡ変換器１０について説明した。以下、本発明がその他のビット数にも容易に拡張できる点について説明する。すなわち、上記式２にて、２Ｃに相当する電荷を蓄える容量群の数を調整すればよい。上述したように、３ビット変換の場合、６個の容量を用い、ある容量値の容量を２個、その容量値の１／２の容量値の容量を４個設けた。この点、４ビット変換の場合、８個の容量を用い、ある容量値の容量を２個、その容量値の１／２の容量値の容量を２個、および初めの容量値の１／４の容量値の容量を４個設ければよい。そして、スイッチで所定数の容量を電源線に接続し、残りの容量をグラウンド線に接続することにより、少なくとも１５通りの電圧を生成することができる。

以上説明したように本実施形態によれば、ＤＡ変換器の出力電圧範囲を、電源電圧とグラウンド電位との間の電圧範囲と異ならせることができる。例えば、ＤＡ変換器のの出力電圧範囲を、電源電圧とグラウンド電位との間の電圧範囲より縮小することができる。さらに、出力電圧範囲の中心値を任意のレベルに設定することができる。したがって、電源電圧のレベルに拘束されずに、出力電圧範囲の幅および位置を任意に設定することができる。よって、コンパレータにおけるリファレンス電圧として利用する場合、コンパレータの入力電圧範囲およびコンパレータに入力される比較対象とすべき電圧に対して、最適な範囲のリファレンス電圧を供給することができる。しかも、総容量の面積を増大させることもない。また、電圧を昇圧したり、降圧したりする回路構成も必要ない。さらに、本ＤＡ変換器を集積化し、スイッチをトランジスタで構成した場合、そのトランジスタは、電源電圧とグラウンド電位を切り替えるだけでよいことから、動作保証マージンの大きい領域で切替制御を行うことができる。

以上、本発明をいくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施形態にて、調整用第１容量Ｃ１０および調整用第２容量Ｃ１２が設けられない構成も本発明の範囲にある。この場合、比較例１に相当する出力電圧範囲を小さな総容量の面積で実現することができる。具体的には、この変形例は、比較例１の実質的に１／２の面積にすることができる。これは、各桁の電圧幅を生成するための容量を２つにしたことにより、桁ごとに１つの容量を電源線に接続し、もう１つの容量をグラウンド線に接続した状態で初期電圧を生成することができるためである。

また、比較例２にて、調整用容量Ｃ８を複数、例えばに２つに分割し、その一部を電源線およびグラウンド線に選択的に接続可能な構成とした例も本発明の範囲にある。この場合も、上記式２を実現する回路構成となり、総容量の面積に関する部分を除き、実施形態と同様の効果を奏することができる。

さらに、上記式２の２Ｃの項を実現するために、容量の数を増やして、その分容量値を減少させるなど、実施形態に示した回路と等価な回路も本発明の範囲にある。また、ある容量に対して、電源電圧ＶＤＤと異なる電圧を印加し、それに応じてその容量値を変化させるなど、Ｑ＝ＣＶの関係式を満たす範囲内での変形も本発明の範囲にある。

本発明の実施形態におけるＤＡ変換器の構成およびそれを含む逐次比較型ＡＤ変換器の構成を示す図である。 第１比較例におけるＤＡ変換器の構成およびそれを含む逐次比較型ＡＤ変換器の構成を示す図である。 第２比較例におけるＤＡ変換器の構成およびそれを含む逐次比較型ＡＤ変換器の構成を示す図である。

符号の説明

１０ ＤＡ変換器、 ２０ サンプル・ホールド回路、 ３０ コンパレータ、 ４０ 逐次変換レジスタ、 １００ 逐次比較型ＡＤ変換器、 Ｓ０ リセット用スイッチ、 Ｃ１０ 調整用第１容量、 Ｃ１２ 調整用第２容量、 Ｃ２０ ｎ−１桁第１容量、 Ｃ２２ ｎ−１桁第２容量、 Ｃ３０ ｎ−２桁第１容量、 Ｃ３２ ｎ−２桁第２容量、 Ｃ３４ ｎ−２桁第３容量、 Ｃ３６ ｎ−２桁第４容量、 Ｓ１０ 調整用スイッチ、 Ｓ２０ ｎ−１桁第１スイッチ、 Ｓ２２ ｎ−１桁第２スイッチ、 Ｓ３０ ｎ−２桁第１スイッチ、 Ｓ３２ ｎ−２桁第２スイッチ。

Claims (9)

1. 高電位側基準電圧と低電位側基準電圧とをもとに、分解能に対応した数の電圧レベルを生成可能なデジタルアナログ変換器であって、
   一端が出力ノードに対して並列に接続され、他端が前記高電位側基準電圧および前記低電位側基準電圧のいずれかに接続される、それぞれ重み付けされた複数の容量と、
   前記複数の容量の少なくとも一つの容量における接続先を、前記高電位側基準電圧と前記低電位側基準電圧との間で切り替えるためのスイッチと、を備え、
   前記高電位側基準電圧と前記低電位側基準電圧との間の電圧範囲内にて、本デジタルアナログ変換器の出力電圧範囲の大きさおよび位置が所定の目標値に設定されるよう、前記複数の容量による容量分割比の取り得る範囲が設定されることを特徴とするデジタルアナログ変換器。
2. 前記複数の容量は、本デジタルアナログ変換器の出力電圧範囲の大きさを調整するための複数の調整用容量と、所定の分解能でデジタル信号にした場合の各桁に対応する電圧幅を生成するための複数の容量と、を含むことを特徴とする請求項１に記載のデジタルアナログ変換器。
3. それぞれ重み付けされた複数の容量を利用したデジタルアナログ変換器であって、
   各桁に対応する電圧幅を生成するための容量をそれぞれ複数設けたことを特徴とするデジタルアナログ変換器。
4. 初期状態にて、各桁に対応する電圧幅を生成するための複数の容量のうち、一部の容量が高電位側基準電圧に接続され、他の容量が低電位側基準電圧に接続され、容量分割による本デジタルアナログ変換器の初期出力電圧が生成されることを特徴とする請求項３に記載のデジタルアナログ変換器。
5. 本デジタルアナログ変換器の出力電圧範囲の大きさを調整するための調整用容量をさらに備えることを特徴とする請求項３または４に記載のデジタルアナログ変換器。
6. 前記調整用容量は複数設けられ、初期状態にて、その一部の容量が高電位側基準電圧に接続され、他の容量が低電位側基準電圧に接続され、容量分割による本デジタルアナログ変換器の初期出力電圧が所定の目標値に設定されることを特徴とする請求項５に記載のデジタルアナログ変換器。
7. 前記複数の調整用容量のそれぞれの容量値が独立の変数として調整されることにより、本デジタルアナログ変換器の出力電圧範囲の位置が調整されることを特徴とする請求項２または６に記載のデジタルアナログ変換器。
8. 請求項１から７のいずれかに記載のデジタルアナログ変換器の出力電圧をリファレンス電圧として利用することを特徴とする逐次比較型アナログデジタル変換器。
9. 請求項１から７のいずれかに記載のデジタルアナログ変換器と、
   前記デジタルアナログ変換器の出力電圧と、入力アナログ信号とを比較するコンパレータと、
   前記コンパレータの出力結果に応じて、前記デジタルアナログ変換器の容量分割比を変化させる逐次比較レジスタと、
   を備えることを特徴とする逐次比較型アナログデジタル変換器。

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