JPS5810919A - アナログ・デイジタル変換器 - Google Patents

アナログ・デイジタル変換器

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JPS5810919A
JPS5810919A JP56108136A JP10813681A JPS5810919A JP S5810919 A JPS5810919 A JP S5810919A JP 56108136 A JP56108136 A JP 56108136A JP 10813681 A JP10813681 A JP 10813681A JP S5810919 A JPS5810919 A JP S5810919A
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赤沢 幸雄
Yasuyuki Matsutani
康之 松谷
Atsushi Iwata
穆 岩田
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    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
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    • H03M1/0675Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、アナログ信号を所定の対応するディジタル信
号に変換する逐次比較形アナログ・ディジタル変換器に
関し、4IK精度の低い素子を用いるKもかかわらず高
精度にして高速度の特性を実現し、かつディジタル的な
補正を容J!に行ない得るアナログ・ディジタル変換器
に関するものである。
従来のむの種逐次変換型ムD変換器においては、ディジ
タル的に補正を行ない、低精度の素子を用いるにも殉ず
高精度の特性を得るように−したアナログ・デイジメル
変換器が知られているが、その−例を第1図に示す、こ
むで、lはアナログ入力端子、コはディジタル出力端子
、Jは逐次近似レジスタ(SARと略記)、参は局部D
A変換器、!はコンパレータ、6は補正量を記憶するR
OM等のメ毫すによる補正コード発生回路、7はアナロ
グ加減算器、tは補正アナログ量発生DA変換器、tは
補正を行なうべき元局部りム変換器、ioはサンプルホ
ールド回路である。第1tjiAK示すムD変換器では
、高精度化を図るために、通常の逐次比較形のD変換器
にさらにアナログ減算器り、アナログ補正量発生DA変
換器tおよび補正量記憶IQM&を付加して元局部りム
変換器ツの高精度化を行なっている。
その原環を第1図に示す。図中、破線はD直変換の理想
特性を示し、実線は補正前の元局部りム変換器91)%
性を示す。一般に、DA変換器の誤: 差費性における
各ビットの寄与は、上位ビット根太きく下位ビットの寄
与は小さい。第2図に示すよ5に下位の特性はほぼ理想
特性と一致する。従つて、通常は、上位ビットの誤差分
を上位ビットのディジタル人力に応じて発生させ、それ
を元局部りム変換器tからのアナログ出力に対して加算
あるいは減算して補正を行なう。即ち、図中KR1* 
i、、・・・、翼・で示す領域は上位ビットの入力によ
って区分された領域であり、それぞれの領域に対応して
、誤差分、即ち補正アナログ量ムC/。
ムCコ、・−、ムC4を発生させて元局部りム変換器す
からのアナログ出力に対して加算あるいは減算すること
kよって補正を行なう。
第1図の回路配置に従って動作を説明する。元局sDム
変換器tの入力コード中の上位ビットのコードに対応し
、その時の誤差の絶対値を、アナログ補正量発生用DA
変換器tより発生させ、そのアナログ補正量をアナログ
加減算器ツにより元局部りム変換器tの出力に対して加
算あるいは減算を行なう、加算か減算かを指定するディ
ジタル信号およびアナログ補正量発生層Dム変換atが
所定の誤差分を発生するような入力コードを発生し得る
ように記憶回路4に予じめ書込みを行なっておく。
J1311Dム変換器ダの動作時には、SAR、?で指
定されるコードに対応し、その上位ビットのコードで記
憶回路6をアクセスし、元局部りム変換器tの誤差を相
殺するよ5にアナログ補正量発生用DA変換器lから誤
差分を発生させ、その誤差分とDム変換器!の変換出力
とをアナログ加減算器7により加算あるいは減算する0
以上の説明の通り、元局部りム変換器tに補正を行なっ
て、局部DA変換器の高精度化をはかることにより、従
来の逐次比較形Φ変換器のディジタル処理による高精度
化を行なっていた。
このよ5なりム変換器を用いて逐次比較形J変換器を構
成する場合に、大gな問題点は高速動作を期待し得ない
ことkある。補正処理は誤差が発生する上位桁について
行なえばよいが、その上位桁の逐次比較動作の度毎K 
ll0M+翼」等の記憶回路4にアクセスして適正な補
正量を読み出さなければならず、D変換精度を高めるべ
くビット数を増やすと、変換動作が遅くなる欠点があっ
た。
ここで、変換速度Tcoyvは、上位桁および下位桁の
各ビット数をmおよびlとするとぎに、Tcom −w
* X (Tm+TsAc+Tcox+Tgam+ )
+ I X (TDAC+ Tcm + ’taam 
)となる、但しs Tlは記憶回路6のアクセス時間、
TDACは局部DA変換器参のセットリング時間、−輯
は比歇器Jの応答時間、rainは逐次比較レジスタJ
の遅延時間である。
ところで、低電力性、高集積性、および逐次比較形ムD
変換器に不可欠な高精度のtングル本−ルドの実現の容
易さとい5利点を有するMOa系のLSIプ四セスな用
いる場合には、DA変換器の回路形式として容量列DA
変換器を用いるのが好適である。しかし、lダビット以
上の精度を実現するためには、補正な行うとはいえども
、単位容量をそれ程小さくすることはできず、セットリ
ング時間TDAeはJOO*−程度となる。記憶四路の
アクセス時間丁凰は4100〜1000mm程度である
。また、加減算器りのセラ)9ング時間はlμS程度で
あり、このセットリング時間は高精度になればなる楊高
速化は―かしく、ムD変換福の変換速度は補正前の元り
変換器から大きく劣化してしまう。
例えば商品質音声処理用AD変換器のよ5に精度l参ビ
ット以上、速度評ksps 、 /2t ksp暴(変
換速度T@oIIvwL/j、4 jll 、 t、I
 All )という高性能を要求される場合には、LS
I等の形態でかかるAD変換器を実現することは困難で
あった。
更Kまた。AD変換器の高精度化には、高精度をもつア
ナログ加減算器りおよびアナログ補正量発生層Dム変換
!lを必要とする。加減算器りの非−形誤差は雑音等の
影響もあり、通常はlダビット中/Sビットの精度を確
保することが非常に確かしく、この加減算器りが高精度
化の限界を与えている。#に、アナログ減算機能実現の
ためには、極性反転回路および加減算制御機能が必要で
あり、これもまた高精度化および低占有面積化の妨げと
なっている。
以上の説明かられかるよ5に、従来のこの種ムD変換!
Iにおいては、変換速度の向上が望めず、しかも補正に
よる高11I1度化に@界があり、II#に加減算器の
実現が難かしいとい5問題点があった。
そこで、本発明の目的は、これらの欠点を除去するため
に、すべての量子化アナ−ブレベルが存在するように局
部Dム変換器を構成し、補正量をディジタル値で記憶し
それをディジタル的に減算もしくは加算することにより
正しいディジタル出力を得るよ5Kした、高精度かつ変
換速度の向上したアナログ・ディジタル変換器を提供す
ることにある。
かかる目的を達成するために1本発明は、アナログ入力
なサンプルホールドするサンプルホールド回路と、 上位桁の出力を発生する第1のディジタル・アナログ変
換器と、下位桁の出力として前記第1のディジタル・ア
ナログ変換器の最下位桁のディジタル入力のlビット分
の出力値(/ LBBの値)より常に大きいフルスケー
ル出力を発生する菖コのディジタル・アナログ変換器と
を有し、前記第1のディジタル・アナログ変換器の出力
と前記#IJのディジタル・アナログ変換器の出力とを
加算してアナログ出力を得る局部ディジタル・アナログ
変換器と、 前記サンプルホールド回路からのサンプルホールド出力
と前記局部ディジタル・アナログ変換器からのアナログ
出力とを比較する比較器と、該比較器からの出力に応じ
て逐次比較を行って穫られたディジタルコードを格納す
る逐次比較レジスタと、前記局部ディジタル・アナログ
変換器におけるディジタル・アナログ変換の理想特性と
実際の特性との間の補正を行うためK11ll記デイジ
タルコードをシフトすべきシフトコードを前記逐次比較
レジスタからの前記ディジタルコードの各々に対して予
じめ割轟てて記憶してお#、前記逐次比較レジスタから
の前記ディジタルコードに応動じて補正シフトコードを
出力するようにしたシフトコード発生回路と、 前記逐次比較レジスタからの前記ディジタルコードを前
記シフトコード発生回路からの前記補正シフトコードに
応じてディジタル的にシフトしてアナログ・ディジタル
変換出力を取り出すコードシフト回路とを具備したこと
を特徴とする。
更Kまた1本発明は、アナログ入力をサンプルホールド
するサンプルホールド回路と、上位桁部分における最下
位桁のディジタル入力の7ビツト分の出力値(/ L4
mの値)より常に大きい下位桁部分のフルスクール出力
を発生する局部ディジタル・アナログ変換器と、 前記サンプルホールド回路からのサンプルホールド出力
と前記局部ディジタル・アナログ変換器からのアナログ
出力とを比較する比較器と、該比較器からの出力に応じ
て逐次比較を行って得られたディジタルコードを格納す
る逐次比較レジスタと、前記局部ディジタル・アナログ
変換器に#けるディジタル・アナログ変換の理MA%性
と実際の特性との間の補正を行うために前記ディジタル
コードをシフトすべきシフトコードを前記逐次比較レジ
スタからの前記ディジタルコードの各々に対して予じめ
割轟てて記憶しておぎ、前記逐次比較レジスタからの前
記ディジタルコードに応動して補正シフト;−ドな出力
するように−したシフトコード発生回路と、 前記逐次比較レジスタからの前記デイジメルコードを前
記シフトコード発生回路からの前記補正シフトコードに
応じてディジタル的にシフ・トしてアナログ・ディジタ
ル変換出力を取り出すコードシフト回路とを具備したこ
とを特徴とする。
以下に図面を参照して本発明の詳細な説明する。
第3図は本発明の基本的な構成の一例を示し、こむでl
/はアナログ入力端子、lコはディジタル出力端子、/
JはBル、/亭は局部Dム変換器、isは比較器、/4
は記憶回路等で構成できる補正シフトコード発生回路、
/7は基準電圧Vrefの基準電圧源、〃はサンプルホ
ールド回路、吃は慣例の加減算器で構成することかでき
るコードシフト回路である。
局部Dム変換器l#は、上位桁の出力を発生する第1の
ディジタル・アナログ変換器(上位Dム変換器)と、下
位桁の出力としてJi/のディジタル・、  アナログ
変換器の最下位桁のディジタル入力のlピット分の出力
値(/ L8Bの値)より常に大きいフルスケール出力
を発生する第一のディジタル・アナログ変換器(下位D
ム変換器)とを有し、第1のディジタル・アナログ変換
器の出力と第一のディジタル・アナログ変換器の出力と
をアナログ加算してアナログ出力を得る構成とすること
ができる。ζζで、上位Dム変換器の線形性は必ずしも
保証されないが下位Dム変換器の線形性は保証されるも
のとする。なお、本例の局部Dム変換器/ダの場合には
、8ムR/、7も、上位および下位Dム変轡器に対応し
て、上位および下位8ム鼠部分を有するものとする。
あるいは、局@Dム変換器l亭は、下位の任意のビット
数Nまでの線形性が保証され、上位のN十ノビット以上
の線形性が必ずしも保証されず、下位Nビット家でがす
−て11”である入力に対す今アナログ出力と、下位N
ビットまでのすべてが11”である入力に@l”を加算
して下位Nビットまでがすべて10”でN+/ビット目
が11”となったときのアナログ出方との差が常に負と
なるようなディジタル・アナログ変換器であってもよい
局部変換1i)/参の特性および補正の原理を第ダ図に
より説明する。第参図は横軸をディジタル入力。
縦軸をアナログ出方として、局部Dム変換器の特性を示
し、ここで上位Dム変換器の入力コードの切換わり点に
おいてアナログ出力が常に減少するように変化している
。このことは、アナログ出力に対応して、ディジタル入
力が必らず連続して存在することを示している。従って
、下位Dム変換器の特性を延長した埋Is特性として示
す特性に一致するように入力コードをシフトするととk
より補正を行ない得ることがわかる。ここで、シフトす
るコードを上位Dム変換器のコードに対応して発生し得
るようにしておけば以下に説明するムD変換動作により
正しい出力コードを発生させることかできる。ムD変換
動作について考えるときは、第ダ図に#いて横軸なディ
ジタル出力、縦軸をアナ費グ入力とする。
第ダ&1に示すようなアナログ人カムが加えられると、
逐次比較動作よりコードD、が8雄/3より得られる。
このコードD1の上位Dム変換器への入力に対応するコ
ード、すなわち@s ’ (to進憾)により、予じめ
設定しておいたシフト量8Cjを発生させ、コードD、
からシフト量8Cjだけディジタル的に減算すれば補正
されたコードD2が得られる。
第3図の回路構成に即して上述のD変換動作をさらKa
liする。サンプルホールド回路xKよりホールドされ
ている端子/lからの入力アナログ信号と局部Dム変換
器l亭の出力とが一致するようなコードを、比較器lS
およびBAR/J Kより通常と同様に逐次比軟動作を
行なって発生する。それにより得られたコードの5ち、
局部Dム変換@/Qの上位Dム変換器入力に対応する上
位のコードにより、シフトブード発生回路14を駆動し
て、予じめ定められているシフト量を発生させ、コード
シフト回路J/において、逐次比較動作で得られたsm
/3からのコードからこのシフト量を減算するととKよ
り正しい出力コードを得て、端子Iコから取り出す。
本発明における補正の条件を第3図により説明する。こ
こで、実線■は元局部りム変換器の特性であり、ディジ
タルコードDとEとの間で下位臥変換器の入力から上位
DA変換器の入力へ桁上がりが生じており、出力は減少
している。破線■は元局部りム変換器の理想出力レベル
であり、破−厘はコードシフトにより発生し5る理想レ
ベルである。元局部りム変換器の理想レベルに対するず
れ、即ち誤差は士−LBBより小さいとする。まま た、下位DA変換器出力と上位DA変換器出力とを加算
する加算器の誤差およびムD変換器を構成するときのコ
ンパレータの一差はないものとする。
局部DA変換器の入力コードをシフトすることにより補
正を行なうKあたって、ディジタルコードDの出力の次
に、一点鎖線で示す理想レベル■を発生するよ5にコー
ドをシフトする場合を考えると、変化量Vは連続的にあ
らゆる値をとりうるから、ちょうど一点鎖111ffと
一致するI!想レしル■を選んだ場合、そのIIBレベ
ルをコードシフ)Kより発生し得るレベルのステップ量
の範囲、即ち! ±1L8Bの範囲■の中にとりうろことになる。また、
次の桁上がりがあるとζろまでの出力レベルE 、 F
 、 G 、 −−・は理想レベルに対してその誤差分
±−L8Bだけ変動するから、結局、±/ LBBの範
囲■の中に人いり得ることKなる。従って、加算器およ
びコンパレータに誤差がないとした場合、下位DA変換
器の誤差が士−IJBのときに、その寞 理想レベルから士/ LBBの範Sにおいて必らず1つ
のレベルが存在するととになり、量子化レベルをコL1
iBとすれば、その線形性を満たす、即ち±/ LBB
より小さい誤差が入いり得るDA変換s1に補正し得る
ととkなる。なお、加算器およびコンパレータに誤差が
ある場合は、下位DA変換器の誤差をその分、即ち±1
LIIBより小さくするか、または量子化レベルを小さ
くすれば必ず補正し得ることになる。
#IJ図示の補正シフトコード発生回路14の3つの具
体例を第6図、第7図および第を図に示す。
11114図は1つの記憶回路で補正シフトコード発生
回路を構成する場合であり、上位DA変換器のフードに
対して補正量を予じめ記憶してお鎗、上位DA変換器の
コードに対応して補正量を出力する0例えば上位DA変
換器のビット数を論とすれば、mビットの信号を(−−
/)個にデコードし、記憶回路7基の番地を指定してア
クセスする動作を行なう。従って、記憶素子の個数およ
び記憶容量は1つの補正量をCピッシリディジタル信号
で表塊できるとすると(−−/)XCとなる。
第7図の例では、アンドアレイJ0とシーケンサJ/と
からなるブロック、第1記憶回路Jコ、jIJ記憶回路
JJ、バスセレクタみ、加算器8およびラッテJ6で補
正シフトコード発生回路14を構成する。
こむで、シーケンサJ/は慣例のカウンタJ7および力
9ンタJ7の2進出力を10進出力に変換してアンドア
レイXの個別アンドゲートな上位から逐次に1つづつ指
定する出力を発生する慣例の2進−10進変換器で構成
することができる。
一般に、 DA変換器に#いて、誤差は電みづけした素
子だけによるもので、かつそれが電圧、電流等の依存性
がないものとすると、加算器が成り立つ、即ち、下位か
ら7000 ・−という入力信号にすルト、入力信号1
010−に対シテは、(V1+V4)+(#1+jV4
)の出力が生じる。ノv1.ノv4を誤差とすると、入
力信号1010−・に対しては、iv、+n。
というように加算された誤差が得られる性質である。第
7図の例ではこの性質を利用し、第1記憶回路Jコには
、入力コードにおいてそれぞれ1つだけが′″l”とな
ったときの誤差を記憶しておく。
第一記憶回路33には、実際の局部DA変換器には例ら
かの非線形誤差成分があることを考慮して、その分を第
6図の場合と同様に上位コードに対応して記憶しておく
。従って、任意の入力コードに対する誤差分は次式で表
わされる。
本 但し、gMXJkli/ ;第1記憶回路Sa<記憶し
た各ビット毎の誤差 snow ;第一記憶回路JJIIC記憶した非線形誤
差分 Σ :入力コードが′l″のビットの 総和 第7図の例は(1)式を具体化したもので、シーケンす
J/は上位DA変換器のビット数と等しいビット数の出
力信号を発生し、逐次上位からそれぞれ1つのビットだ
けがl′″となる信号を発生する。
アンドアレイXを構□成するアンドゲートの個数は、同
様に上位DA変換器のビット数と等しく、入力コードの
個々のビットにl”がある場合にのみ、その対応するビ
ット位置のアンドゲート出力が11”を生じる。アンド
アレイ30の出力により、上位DA変換器のビット数分
だけの誤差を記憶している第1記憶回路nを逐次駆動し
、上位DA変換器のビット位置に対応して記憶されてい
る一差量のうちの7つだけを読み出す。最初はパスセレ
クタJダが記憶回路Jコからの続出信号を通すように制
御しておき、加算器おおよびクツチJ41Cより、人力
コードに対応して、ビット毎の誤差を累算加* 第3図示の8ムR/、7の動作により、上位DA変換器
への入力コードが確定した時点で、得られた上位DA変
換器への入力コードによりIIgコ記憶回路JJを駆動
し、上述した式のg ROMJ、即ち非線形誤差分を得
て、最終的にディジタル加JE器HICより両者を加算
して誤差分を形成する。
この構成の記憶素子の素子数は、第1記憶回路JjiC
ついては、それぞれの誤差量をC,ビットで表現できる
とすると、rm X (1個、菖コ記憶回路33につい
ては、同様にc3ビットで誤差量を*、*できるとする
と、J m−” x c、個となる。非線形誤差分は、
通常、非常に小さいので、第7図の例では第4図の場合
よりも記憶素子の素子数を減らすことができる。
第を図は、JIL埋的にはJ[7図の例′と同様である
が、さらに記憶素子の素子数を減少させた例な示す。こ
こでは、素子数を減少させるために次の性質を利用する
。下位DA変換器の入力コードがら上位DA変換器の入
力コードへの桁上りが生じる点の出力の変化分子on 
1に着目する。この変化分↑OBI以外に局部DA変換
器において誤差が全(ないものとすると、誤差は次式で
表わされる。
−ドの10進値 従って、TOIII分と実際の場合に存在する局部DA
変換器の線形誤差および非線形誤差とを記憶しておくこ
とkより、実際のすべての誤差要因を考iした誤差分を
発生することができる。上式(刀の処NILは乗算器が
必要となる。が、TOII量をコ。
ヂ、 t、 /4.・・・とい5よプな1進数に設定す
れば、単純なシフトにより上式(コ)の処理を行うこと
が可能である。第を図の例においては、第1記憶回路l
I0には一道値の形態でTOBI量を記憶しておき、シ
フトレジスタダ/によりTOBI量に対する乗算を行な
って上式(:1)の処理を行なう。また、第一記憶回路
ダコには、局部DA変換器の実際の誤差から上式のTO
II値を差し引いた量を記憶させる。それkより第り図
の場合と同様に全体の誤差分を発生することができる。
この場合の記憶素子数は、第7図の場合と同様の定義に
基いて(、+2m 1・Cm)となる。ζこで、Csは
非線形誤差量を表わすビット数である。なお、第1図に
おいて第7図と同様の個所には同一符号を付してその説
明はこむでは省略する。
第を図はアナログ加算機能を有する局部DA変換器陣の
具体例を示す。*ttlAにおいて第3図と同様の個所
には同一符号を付してその説明はここでは省略する。本
例において、局1i1Dム変換器/41は1進形態で重
みづけされた下位側容量列coeCL(Is CL1#
 ”−e Cbl−1kヨU上位側容1klU Cw*
eCM1* +++ # c、、−1ト、?ニー しb
 J ッo 容1 列k 結合する結合容量Ccと、ア
ナログスイッチ群れ。。
8L1e”″ e  8X、J−1e  Bkl・−g
llle  ’軸 −Lot−s  と を有する。
本例では、容量列によるDム変換器/愼がサンプルホー
ルドも行ない得ることを利用して、サンプルホー羨ド回
路〃をDム変換器l亭と一体化してぃる。アナログスイ
ッチ群は、最初、すべて不イツチ位置Jl介して大地電
位GNDに接続され、すべ℃の6歓に蓄積されている電
荷を放電させる。次いで、端子/jへ供給される信号に
応じて、アナログスイッチ群は各スイッチ位@/へ切換
わり、かつfナログスイッチSoを閉成する。それによ
り、上1qおよび下位容量列が端子//からのアナログ
蒐tE &C16じて充゛鑞される。次いで、端子/l
の信号をcO諷させて、スイッチSOな開放し、アナロ
グ電圧を谷菫夕IJにホールドし、ここで、8AR/J
の上位良よび下位8ムR出力、すなわちディジタル入力
コードに対応し、各アナログスイッチに供給される入力
コードが′″l”のときはスイッチ位置コを介して電源
/りの基準電圧Vr*fが容量列に印加され、同じく人
力コードが@0″のときはスイッチ位置3を介して大地
電位GNDが容量列に印加されるようにアナログスイッ
チ群を制御する。それにより。
1  て、アナログ人力に対応して発生した電荷からS
ARi3で発生したコードに対応した電荷を減するよう
な動作が行なわれ、逐次比較の終了時点では、全容量に
殆んどの電荷がなくなるようKなり、入力アナログ値に
対応する元りム変換器のディジタルコードが得られる。
かかる元りム変換器からのディジタル出力に対して、第
3図のよ5IIC補正コードシフトを行なうことで正し
いディジタル出力が得られる。
第を図に示した局部Dl変換器の特性は次式で表わされ
る。
V・=vr@f(J) (J’+CC)x(、aM+cc+l)ζこで、結合容
量CCの値を、上位Dム変換@@から結合容量Ccを介
して下位Dl変換器側をみたとぎの容量が単位容量CO
と等しく、即ちL Cc = −Co  となるようkすると、(J)式は
!’−/ となり、醜+1ビットの分解能をもつ通オのDl変換器
となる。ここでCc > −06とすると1、.2’−
/ 下位Dl変換器から上位Dl変換器への桁上がりが生ず
る点での出力変化が常に減少する特性が得られる。従っ
て、アナログ加算器を用いないで複合的に所望の特性を
実現し得る。
910図は、@9図示のように上位と下位°とに分かれ
た形態でDl変換器を構成せずに、一連の容量列により
Dl変換器を構成する例を示す。ここで、アナログスイ
ッチ8L・、Bシ1.・・・、8L1−凰。
CLJ−/ ” Came 0M2t ”−” e c
M膳−1は図示のように1それぞれ、/、IC,/、I
C,J、JC,−、(/、/X2’−リC;コ’C,J
’+IC,−、コ鵬+1−ICと定める。容量C・Φ〜
C,A−1の下位桁S分が下位Dl変換器に相当し、そ
のフルスケールは、例えばl−JのときK (t、tc
 / /2t、IC) Vr@fであり、上位Dl変換
器に相当する上位桁S分の容量cig・〜C,,−11
1CおけるIステップ、例えばva −44のときの(
IC//2t、IC) Vr、1より大きく定め【ある
。本例のDl変換器を第2図示のDム変換器l亭として
用いることで、それにより同様のl変換器を構成するこ
とができる。
なお、上述した各実施例では、コードシフト回路−7を
減算器の形態とし、8ムR/Jからの上位8ム鼠出力か
らシフトコード発生回路14からのシフトコードを差し
引く場合について説明したが、このよ5にする代わりに
、コードシフト回路〃を加算器の形態とし、シフトコー
ド発生回路76において、シフトコードのlの補数を記
憶しておき、その補数出力を上位8ムR出力と加算する
ようにしてもよい。
以上説明したように1本発明によれば、D変換動作の過
程で桁上げにより生じる変換誤差等の非線形誤差をコー
ド変換の形式で補正し、その補正シフト量を発生させる
ために、第7図の例では、逐次比較動作の度毎に記憶回
路をアクセスする必要がなく、上位ビットの一連の逐次
比較動作が終了した時点で一度だけ記憶回路をアクセス
すればよく、しかも下位の逐次比軟動作と並行して記憶
(ロ)路をアクセスすればよく、変換動作の大幅な高速
化を達成できる。通常、記憶回路のアクセス時間はJO
Omm N/An程度であり、そのビット数倍の時間、
例えばlダビットであればほぼ参〜/ダμSだけ動作時
間が改善される。Jjj部Dムり換器およびコンパレー
タの応答速度は記憶回路と同程度であるから、この場合
には約1倍の高速化を達成でする。第7図および第を図
の場合においても、記憶回路のアクセスは上位Dム変換
器のビット数回であり、その分だけ高速化が実現される
局部Dム変換器を1s10図に示した上位および下位容
量列または第10図に示した単独の容量列を用いた場合
には、アナログ加算器が不要となるため、それに起因す
る大きな誤差要因はなくなり、高精度化と高速化を達成
できる。一般的なアナログ加算器では、lダビットやl
jビットの精度内にその誤差をおさえることは困難であ
り、アナログ加算器がD変換器の高精度化の限界を与え
るといってもよい、従って、本発明のようにアナログ加
算器化の限界を与えることになり、大幅な高精度化を達
成できる。しかもまた、アナログ加3I器の応答速度分
だけD変換動作を高速化できる。
ここで、lダビットのD変換器を実現するとした場合の
変換速度につい【考えてみる。局sDム変換器として、
上位tビット、下位tビット、単位容量/ PFの容量
列を用いるとする。全体の分解能な76ビツトとし、1
ビツトを補正用に用い土L8Bの分解能で出力レベルを
選択し慢るとする。
ことで、単位容量t、Ff)素子偏差は通常のCMOS
プロセスを用いた場合は約へJ4%(3−)であり、t
4ビットのDム変換器としての@差は約0.0参り、B
B程度であり、下位Dム変轡器の線形性は充分満たされ
る。このときのコンパレータの゛誤差は第3図および第
6図の考え方から、lダビットの一!−Lslb−ら、
下位Dム変換器の誤差分0.0亭L8Bと補正の分解能
7 L8Bとを差し引いた値、即ち±0.J/ L8B
となる。次に変換動作速度を概算する。上述の容量列の
セットリングはスイッチナイズによるものがダ00mm
@IIは可能であることがシミニレ−ジョンの結果わか
った。また、コンパレータの精度を±0.2/ L8B
としたとき、コンパレータの動作速度として/DOas
 9度は実現し得る。従って、7回の逐次比較動作速度
は、BAR等の論理回路部の遅延をtoms程度とする
と、約3!Ogillとなる。
局部Dム変換器のピッF数分、即ち76回逐次比較動作
を行なうから、変換動作時間は約1.1μSとなる。最
後に加算器の遅れを200篇−Hると、全体でツμm、
即ちIlokmp−の速度が得られることKなる。
以上のよ5に、本発明によれば、従来いかなる通常の0
M08プロセスにより実現できる。
従来はこのような高性能ムD変換器はディスクリート部
品により構成していたので、非常に高価となるのに対し
、本発明によれば通常のCMOBプロセスを用いてD変
換器を構成することができるので、大幅なコスト低減を
実現できる。
本発明り変換器は、アナログ信号をディジタル信号に変
換してディジタル信号地理を行う場合に、高速度かつ高
精度を要求される各S信号処理、例えば広帯域音声符号
化、音声合一、音声1i繊などの信号処11に用いるD
変換器として有効である。しかも本発明ムD変換器はl
チップLSIの形態で小型に提供でき、従ってlチップ
マイクロプロセッサ等と組合せて各積信号処理に用いて
有効である。
【図面の簡単な説明】
第1図は従来のディジタル処j11よる補正を行なう逐
次比較形のD変換器の構成を示すブロック線図、gコ図
は従来の補正の原理を説明するための線図、第3図は本
発明り変換器の基本構成を示すブロック線図、jIダ図
は本発明の詳細な説明するための線図mats図は本発
明の補正の条件を説明するための線図、第1図、第7図
および第を図は本発明の補正シフトコード発生回路の3
例をそれぞれ示すブロック線図、tgt図および1gl
θ図は本発明における局部Dム変換器の具体例をそれぞ
れ示す回路図である。 l・−アナログ入力端子、 コ・−ディジタル出力端子、 3・・・8jU、      ダ・・・局部Dム変換器
、J・・・比較器、 6・・・補正コード発生回路、 り・・・アナログ加減算器、 l・・・アナログ補正量発生用Dム変換器、デ・・・元
局部りム変換器、 10・・・サンプルホールド回路、 //・・−アナログ入力端子、 /−・・・ディジタル出力端子、 /J・・・BAR,i亭・・・局部Dム変換器、is・
・・比較器、 16・・・シフトコード発生回路、 17・・・基準電圧源、   /I・・・端子、X・・
・サンプルホールド回路、 〃・−・コードフット囲路、 〃・・・アンドアレイ、JJ・・・シーケンサ、JJ 
、 JJ・・・記憶II flt 、Jq・・・パスセ
レクタ、3S・・・加算器、      J6・・・ラ
ッチ、Jり・・・カウンタ、    3S・・・−進−
IO進変換器、餐、タコ・” 記憶WM 路、釘−シフ
トレジスタ、cc t co・ −CLO−CL、t−
1e Cmo −Cgm−t  °°−容量・so e
 aLI 〜BLL−1w am@ 〜511m−1”
’アナログスイッチ。 特許出願人  日本電信電話公社 第2図 テ゛イジシレλカ

Claims (1)

  1. 【特許請求の範囲】 1)アナログ入力をサンプルホールドするサンプルホー
    ルド回路と、 上位桁の出力を発生するli/のディジタル・アナログ
    変換器と、下位桁の出力として前記第lのディジタル・
    アナログ変換器の最下位桁のディジタ〃入力のlビット
    分の出力値(/ IJIの値)より當に大きいフルスケ
    ール出力を発生する第1のディジタル・アナログ変換器
    とを有し、前記第1のディジタル・アナログ変換器の出
    力と前記gコのディジタル・アナログ変換器の出力とを
    加算してアナログ出力な得る局部ディジタル・アナログ
    変換器と、 飾配ナン1ルホールド回路からのサンプルホールド出力
    と前記局部ディジタル・アナログ変換器からのアナログ
    出力とを比較する比較器と、 該比較器からの出力に応じて逐次比較を行って得られた
    ディジタルコードを格納する逐次比較レジスタと、前記
    局部ディジタル・アナログ変換器における・ディジタル
    ・アナログ変換の連想4I性と実際の41性との間の補
    正を行うために前記ディジタルコードをシフトすべきシ
    フトコードを前記逐次比較レジスタからの前記ディジタ
    A−コードの各々に対して予じめ割嚢てて記憶しておき
    、前記逐次比較レジスタからの前記ディジタル】−ドに
    応動じて補正シフトコードを出力するようにしたシフト
    コード発生回路と、 前記逐次比較レジスタからの前記ディジタルコードを前
    記シフト;−ド発生回路からの前記補正/7)コードに
    応じてディジタル的にシフトしてアナログ・ディジタル
    変換出力を堆り出すコードシフト囲路とを具備したこと
    を善徴とするアナログ・ディジタル変換器。 2、特許請求の範囲1s/項記載のアナログ・ディジタ
    ル変換I!において、前記コードシフト回路は、前記デ
    ィジタルコードと前記補正シフトコードとの間のディジ
    タル加減算を行うディジタル加減算器で構成することを
    特徴とするアナログ・ディジタル変換器。 3)特許請求の範81E/項またはjlJ項に記載のブ
    ナログ・ディジタル変換器において、前記Sコのディジ
    タル・アナログ変換器の線形性が保証されるものとし、
    前記シフトコード発生回路は、前記第一のディジタル・
    アナログ変換器の出力特性を前記上位桁にまで外挿して
    得たディジタル・アナログ変換特性を前記塩11iqI
    i性となし、轟該理想特性上のアナログ出力に対応する
    入力ディジタルコードと、前記局部ディジタル・アナロ
    グ変換器が前記1iaa**のアナログ出力を発生し得
    る入力ディジタルコードとの差を前記補正シフトコード
    として記憶することを特徴とするアナログ・ディジタル
    変換器。 4)アナログ入力をテンプルホールドするサンプルホー
    ルド回路と、 上位桁部分における最下位桁の、ディジタル入力のIビ
    ット分の出力値(/ LJilの値)より常に大きい下
    位桁部分のフルスケール出方を発生する局部ディジタル
    ・アナログ変換器と、 前記サンプルホールド回路からのサンプルホールド出力
    と前記j1sディジタル・アナ。 グ変換器からのアナログ出力とを比較する比較器と、 該比較器から′の出力に応じて逐次比較を行って得られ
    たディジタルコードを格納する逐次比較レジスタと、前
    記局部ディジタル・アナログ変換器におけるディジタル
    ・アナログ変換の11R41性と実際の特性との閏の補
    正を行うために前記ディジタルコードをシフトスべぎシ
    フトコードを前記逐次比較レジスタからの前記ディジタ
    ルコードの各々に対して予じめ@轟てて記憶し【おき、
    前記逐へ比較レジスタからの前記ディジタルコードに応
    動して補正シフトコードな出力するようにしたシフトコ
    ード発生回路と、 前記逐次比較レジスタからの前記ディジタルコードを前
    記シフトコード発生回路からの前記補正シフトコードに
    応じてディジタル的にシフトしてアナログ・ディジタル
    変換出力を取り出すコードシフト回路とを具備したこと
    を特徴とするアナログ・ディジタル変換器。 5)%許−求の範囲第多項記載のアナログ・ディジタル
    変換器において、前記コードシフト回路は、前記ディジ
    タルコードと前記補正タフトコードとの間のディジタル
    加減算を行うディジタル加減算器で構成することを特徴
    とするアナログ・ディジタル変換器。 6) 411ff1ml求の範囲Sダ項または第3項に
    記載のアナログ・ディジタル変換器におい【、前記シフ
    トコード発生回路は、前記γ位指部分ディジタ★・アナ
    ログ特性を前記理想特性となし、轟該塩想特性上のアナ
    ログ出力に対応する入力ディジタルコードと、前記局部
    ディジタル・アナログ変換器が前記理想特性のアナログ
    出力を発生し得る入力ディジタルコードとの差を前記補
    正シフトコードとして記憶することを特徴とするアナロ
    グ・ディジタル変換器。
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