JP2024138115A - 半導体装置 - Google Patents

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Abstract

【課題】シフトレジスタにおいて、トランジスタのしきい値電圧の変動を抑制し、非選択期間中にトランジスタが誤作動することを防止することを目的とする。【解決手段】シフトレジスタに設けられたパルス出力回路において、パルスの出力が行われない非選択期間にゲート電極がオンするように浮遊状態となっているトランジスタのゲート電極に定期的に電位を供給することを特徴としている。また、トランジスタのゲート電極への電位の供給は、他のトランジスタを定期的にオン又はオフすることにより行うことを特徴としている。【選択図】図１

Description

本発明はパルス出力回路、シフトレジスタ並びに当該シフトレジスタを有する表示装置
、半導体装置及び電子機器に関し、特に単一導電型の薄膜トランジスタ（ＴＦＴ）により
構成されたパルス出力回路、シフトレジスタ、表示装置、半導体装置及び電子機器に関す
る。
近年、絶縁体上、特にガラス、プラスチック基板上に半導体薄膜を用いてなる薄膜トラ
ンジスタ（以下、「ＴＦＴ」とも表記する）を用いて回路を形成した表示装置、特にアク
ティブマトリクス型の表示装置の開発が進んでいる。ＴＦＴを用いて形成されたアクティ
ブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、
各画素に配置されたＴＦＴによって、各画素の電荷を制御することによって映像の表示を
行っている。
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦ
Ｔを用いて駆動回路を同時形成するといった方式が発展してきており、装置の軽薄短小化
、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しい携帯情
報端末の表示部等には不可欠なデバイスとなってきている。
一般的に、表示装置の駆動回路を構成する回路としては、Ｎ型ＴＦＴとＰ型ＴＦＴとを
組み合わせたＣＭＯＳ回路が使用されている。ＣＭＯＳ回路の特徴としては、論理が変化
する（Ｈ（Ｈｉｇｈ（ハイ））レベルからＬ（Ｌｏｗ（ロー））レベル、あるいはＬレベ
ルからＨレベル）瞬間にのみ電流が流れ、ある論理の保持中には、理想的には電流が流れ
ない（実際には微小なリーク電流の存在がある）ため、回路全体での消費電力を非常に低
く抑えることが可能な点、また互いの極性のＴＦＴが相補的に動作するため、高速動作が
可能な点が挙げられる。
しかし、製造工程を考えると、ＣＭＯＳ回路は、イオンドーピング工程等が複雑になる
ため、その工程数の多さが製造コストに直接影響を与えている。そこで、従来ＣＭＯＳ回
路によって構成されていた回路を、Ｎ型、Ｐ型いずれかの単極性のＴＦＴを用いて構成し
、かつＣＭＯＳ回路と同程度の高速動作を実現したものが提案されている（例えば、特許
文献１参照）。
特許文献１に記載の回路は、図７（Ａ）～（Ｃ）に示すように、出力端子に電気的に接
続されているＴＦＴ２０５０のゲート電極を、一時的に浮遊状態とすることによって、Ｔ
ＦＴ２０５０のゲートとソース間の容量結合を利用し、そのゲート電極の電位を、電源電
位よりも高い電位とすることが出来る。結果として、ＴＦＴ２０５０のしきい値に起因し
た電圧降下を生ずることなく、振幅減衰のない出力が得られるものである。２０１０，２
０２０，２０３０，２０４０，及び２０６０はＴＦＴ、２０７０は容量素子、２１００は
第１の振幅補償回路、２２００は第２の振幅補償回路である。
このような、ＴＦＴ２０５０における動作は、ブートストラップ動作と呼ばれる。この
動作により、ＴＦＴのしきい値に起因した電圧降下を生ずることなく、出力パルスを得る
ことが出来る。
また、図７（Ａ）～（Ｃ）に記載の回路は、パルスの入出力がない期間において、ＴＦ
Ｔ２０５０、２０６０のゲート電極がいずれも浮遊状態となることによりノードαにノイ
ズのような電位の変動を生じるが、これを解決するためにパルスの入出力がない期間にＴ
ＦＴ１０２０、１０６０をオンした状態で浮遊状態とすることによりノードαに生じるノ
イズを低減する回路（図８（Ａ）～（Ｃ）参照）が提案されている（例えば、特許文献２
参照）。１０１０，１０３０，１０４０，及び１０５０はＴＦＴ、１０７０は容量素子、
１１００は第１の振幅補償回路、１２００は第２の振幅補償回路である。
特開２００２－３３５１５３号公報 特開２００４－２２６４２９号公報
図８において、ＳＲＯｕｔ１に注目すると、パルスの出力後、やがてＣＫ１はＨレベル
からＬレベルへと変化する。これに伴い、ＳＲＯｕｔ１の電位も下降を始める。一方、Ｃ
Ｋ２がＨレベルとなるタイミングで、前述と同様の動作が２段目においてもなされ、ＳＲ
Ｏｕｔ２にパルスが出力される。このパルスは、１段目において、入力端子３に入力され
、ＴＦＴ１０３０がオンする。これにより、ＴＦＴ１０２０、１０６０のゲート電極の電
位が上昇し、オンする。これに伴い、ＴＦＴ１０５０のゲート電極の電位、およびＳＲＯ
ｕｔ１の電位が下降する。その後、ＳＲＯｕｔ２の出力がＨレベルからＬレベルになると
、ＴＦＴ１０３０がオフする。よってＴＦＴ１０２０、１０６０のゲート電極はこの瞬間
、浮遊状態となる。以後、１段目においては次のＳＰが入力されるまで、この状態が続く
ことになる。
このように、図８（Ａ）、８（Ｂ）の回路において、ノードβはパルスの入出力がない
期間、浮遊状態となっている。例えば、図８（Ａ）、８（Ｂ）の回路をスキャンドライバ
として使用する場合は、約１フレームの間、ノードβの電位を保持する必要がある。ＴＦ
Ｔ１０４０とＴＦＴ１０６０のチャネル幅は比較的大きくなるのでオフ電流も高くなる。
このときＴＦＴ１０４０とＴＦＴ１０６０のオフ電流によってノードβの電位が下がり、
ＴＦＴ１０６０がオフとなる場合がある。この結果、クロック信号と容量結合することに
より誤動作する可能性がある。
また、ＴＦＴ１０５０からパルスが出力されるとき、ノードβは浮遊状態である。その
ため、ノードγの電位がＬレベルからＨレベルに立ち上がる際に、容量結合によりノード
βの電位が増加する場合がある。その結果、ＴＦＴ１０２０がオンして誤作動する可能性
がある。この電位変動は、正常なパルスの振幅に比較するとはるかに小さいため、電位変
動がＴＦＴ１０２０のしきい値より小さければ問題にならない。しかし、電位変動がＴＦ
Ｔ１０２０のしきい値より大きくなるとノードαの電位が下がってしまい誤作動を生じる
恐れがある。特に、ＴＦＴとしてアモルファスシリコンを用いる場合には、ゲート絶縁膜
に窒化膜を用いることが多く、しきい値が変動する場合がある。その結果パルス出力回路
が誤動作する可能性が高くなる。
また、ＴＦＴとしてアモルファスシリコンを用いる場合には、ポリシリコンを用いたＴ
ＦＴと比較して、電気的特性が劣っているため十分な駆動能力が得られにくく、電圧条件
によりしきい値がシフトする。そのため、アモルファスシリコンを用いたＴＦＴによって
、画素を駆動する駆動回路を形成する回路技術が問題になっている。
本明細書で開示する発明は、このような課題の一又は複数を解決することによって、回
路内の誤動作を低減し、より確実な動作を保証するパルス出力回路、シフトレジスタ並び
に表示装置の提供を目的とする。
本発明のパルス出力回路は、パルスの出力が行われない非選択期間にゲート電極がオン
するように浮遊状態となっているトランジスタのゲート電極に定期的に電位を供給するこ
とを特徴としている。また、トランジスタのゲート電極への電位の供給は、他のトランジ
スタを定期的にオン又はオフすることにより行うことを特徴としている。
また、本発明のシフトレジスタは、第ｍのパルス出力回路から出力されるパルスと第（
ｍ＋１）のパルス出力回路から出力されるパルスが半分（１／２周期分）重なるように駆
動することを特徴とする。以下、本発明のシフトレジスタ及びパルス出力回路の具体的な
構成について説明する。
本発明のシフトレジスタは、第（ｍ－２）のパルス出力回路、第（ｍ－１）のパルス出
力回路、第ｍのパルス出力回路、第（ｍ＋１）のパルス出力回路及び第（ｍ＋２）のパル
ス出力回路（ｍ≧３）を少なくとも含む複数のパルス出力回路と、クロック信号を出力す
る第１の信号線乃至第４の信号線を有し、パルス出力回路は、第１の入力端子乃至第６の
入力端子と出力端子を有し、第ｍのパルス出力回路において、第１の入力端子乃至第３の
入力端子は、第１の信号線乃至第４の信号線のうち３本の異なった信号線と電気的に接続
され、第４の入力端子は、第（ｍ－２）のパルス出力回路の出力端子と電気的に接続され
、第５の入力端子は、第（ｍ－１）のパルス出力回路の出力端子と電気的に接続され、第
６の入力端子は、第（ｍ＋２）のパルス出力回路の出力端子と電気的に接続され、出力端
子は、第（ｍ－２）のパルス出力回路の第６の入力端子、第（ｍ＋１）のパルス出力回路
の第５の入力端子及び第（ｍ＋２）のパルス出力回路の第４の入力端子と電気的に接続さ
れていることを特徴としている。
本発明のパルス出力回路は、第１のトランジスタ乃至第９のトランジスタを有し、第１
のトランジスタは、第１の電極が第１の電源線に電気的に接続され、第２の電極が第３の
トランジスタのゲート電極に電気的に接続され、ゲート電極が第４の入力端子に電気的に
接続され、第２のトランジスタは、第１の電極が第２の電源線に電気的に接続され、第２
の電極が第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が第４のトラ
ンジスタのゲート電極に電気的に接続され、第３のトランジスタは、第１の電極が第１の
入力端子に電気的に接続され、第２の電極が出力端子に電気的に接続され、第４のトラン
ジスタは、第１の電極が第３の電源線に電気的に接続され、第２の電極が出力端子に電気
的に接続され、第５のトランジスタは、第１の電極が第４の電源線に電気的に接続され、
第２の電極が第２のトランジスタのゲート電極及び第４のトランジスタのゲート電極に電
気的に接続され、ゲート電極が第４入力端子に電気的に接続され、第６のトランジスタは
、第１の電極が第４の電源線に電気的に接続され、第２の電極が第２のトランジスタのゲ
ート電極及び第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が第５の
入力端子に電気的に接続され、第７のトランジスタは、第１の電極が第５の電源線に電気
的に接続され、第２の電極が第２のトランジスタのゲート電極及び第４のトランジスタの
ゲート電極に電気的に接続され、ゲート電極が第６の入力端子に電気的に接続され、第８
のトランジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が第９の
トランジスタの第２の電極に電気的に接続され、ゲート電極が第２の入力端子に電気的に
接続され、第９のトランジスタは、第１の電極が第２のトランジスタのゲート電極及び第
４のトランジスタのゲート電極に電気的に接続され、ゲート電極が第３の入力端子に電気
的に接続されていることを特徴としている。
本発明の表示装置は、画素と、画素を駆動するシフトレジスタとを有し、シフトレジス
タは、第（ｍ－２）のパルス出力回路、第（ｍ－１）のパルス出力回路、第ｍのパルス出
力回路、第（ｍ＋１）のパルス出力回路及び第（ｍ＋２）のパルス出力回路（ｍ≧３）を
少なくとも含む複数のパルス出力回路と、クロック信号を出力する第１の信号線乃至第４
の信号線を有し、パルス出力回路は、第１の入力端子乃至第６の入力端子と出力端子を有
し、第ｍのパルス出力回路において、第１の入力端子乃至第３の入力端子は、第１の信号
線乃至第４の信号線のいずれかと電気的に接続され、第４の入力端子は、第（ｍ－２）の
パルス出力回路の出力端子と電気的に接続され、第５の入力端子は、第（ｍ－１）のパル
ス出力回路の出力端子と電気的に接続され、第６の入力端子は、第（ｍ＋２）のパルス出
力回路の出力端子と電気的に接続され、出力端子は、第（ｍ－２）のパルス出力回路の第
６の入力端子、第（ｍ＋１）のパルス出力回路の第５の入力端子及び第（ｍ＋２）のパル
ス出力回路の第４の入力端子と電気的に接続されていることを特徴としている。
本発明は、パルスの入出力が行われない非選択期間において浮遊状態となっているトラ
ンジスタのゲート電極に定期的に電位を供給することによって、パルス出力回路の誤作動
を抑制することができる。
また、第ｍのパルス出力回路から出力されるパルスと第（ｍ＋１）のパルス出力回路か
ら出力されるパルスが半分（１／２周期分）重なった駆動方法を用いることによって、大
きな負荷をかけることができ、高い周波数で動作するパルス出力回路を提供することがで
きる。
本発明のシフトレジスタ及びパルス出力回路の一例を示す図。 本発明のパルス出力回路の動作一例を示す図。 本発明のパルス出力回路の動作一例を示す図。 本発明のパルス出力回路の動作一例を示す図。 本発明と従来のパルス出力回路の動作を比較して示した図。 本発明のシフトレジスタ及びパルス出力回路の一例を示す図。 従来のシフトレジスタ及びパルス出力回路とその動作の一例を示す図。 従来のシフトレジスタ及びパルス出力回路とその動作の一例を示す図。 本発明のシフトレジスタが設けられた表示装置の一例を示す図。 本発明のシフトレジスタが設けられた表示装置の一例を示す図。 本発明のシフトレジスタが設けられた表示装置の一例を示す図。 本発明のシフトレジスタが設けられた表示装置の一例を示す図。 本発明のシフトレジスタが設けられた表示装置の一例を示す図。 本発明のシフトレジスタが設けられた電子機器の一例を示す図。 本発明のシフトレジスタが設けられた表示装置の表示素子の一例を示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本
発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
（実施の形態１）
本実施の形態では、本発明のパルス出力回路、当該パルス出力回路を含むシフトレジス
タの一例に関して図面を参照して説明する。
本実施の形態で示すシフトレジスタは、第１のパルス出力回路１０＿１～第ｎのパルス
出力回路１０＿ｎ（ｎ≧３）と、クロック信号を出力する第１の信号線１１～第４の信号
線１４を有している（図１（Ａ）参照）。第１の信号線１１は第１のクロック信号（ＣＫ
１）を出力し、第２の信号線１２は第２のクロック信号（ＣＫ２）を出力し、第３の信号
線１３は第３のクロック信号（ＣＫ３）を出力し、第４の信号線１４は第４のクロック信
号（ＣＫ４）を出力する。
クロック信号（ＣＫ）は、一定の間隔でＨ（Ｈｉｇｈ）信号とＬ（Ｌｏｗ）信号を繰り
返す信号であり、ここでは、第１のクロック信号（ＣＫ１）～第４のクロック信号（ＣＫ
４）は、順に１／２周期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ
１）～第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う
。
第１のパルス出力回路１０＿１～第ｎのパルス出力回路１０＿ｎの各々は、第１の入力
端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力
端子２５、第６の入力端子２６、出力端子２７を有している（図１（Ｂ）参照）。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の信号線１
１～第４の信号線１４のいずれかと電気的に接続されている。例えば、図１において、第
１のパルス出力回路１０＿１は、第１の入力端子２１が第１の信号線１１と電気的に接続
され、第２の入力端子２２が第２の信号線１２と電気的に接続され、第３の入力端子２３
が第３の信号線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は
、第１の入力端子２１が第２の信号線１２と電気的に接続され、第２の入力端子２２が第
３の信号線１３と電気的に接続され、第３の入力端子２３が第４の信号線１４と電気的に
接続されている。
また、本実施の形態で示すシフトレジスタの第ｍのパルス出力回路（ｍ≧３）において
、第４の入力端子２４は第（ｍ－２）のパルス出力回路の出力端子２７及び第（ｍ－１）
のパルス出力回路の第５の入力端子２５と電気的に接続され、第５の入力端子２５は第（
ｍ－１）のパルス出力回路の出力端子２７及び第（ｍ＋１）のパルス出力回路の第４の入
力端子２４と電気的に接続され、第６の入力端子２６は第（ｍ＋２）のパルス出力回路の
出力端子２７と電気的に接続され、出力端子２７は第（ｍ－２）のパルス出力回路の第６
の入力端子２６、第（ｍ＋１）のパルス出力回路の第５の入力端子２５及び第（ｍ＋２）
のパルス出力回路の第４の入力端子２４と電気的に接続され且つＯＵＴ（ｍ）に信号を出
力する。
例えば、第３のパルス出力回路１０＿３において、第４の入力端子２４は第１のパルス
出力回路１０＿１の出力端子及び第２のパルス出力回路１０＿２の第５の入力端子と電気
的に接続され、第５の入力端子２５は第２のパルス出力回路１０＿２の出力端子及び第４
のパルス出力回路１０＿４の第４の入力端子と電気的に接続され、第６の入力端子２６は
第５のパルス出力回路１０＿５の出力端子と電気的に接続され、出力端子は第１のパルス
出力回路１０＿１の第６の入力端子、第４のパルス出力回路１０＿４の第５の入力端子及
び第５のパルス出力回路１０＿５の第４の入力端子と電気的に接続されている。また、第
３のパルス出力回路１０＿３において、第４の入力端子２４は第１のパルス出力回路１０
＿１の出力端子から出力された信号が入力され、第５の入力端子２５は第２のパルス出力
回路１０＿２の出力端子から出力された信号が入力され、第６の入力端子２６は第５のパ
ルス出力回路１０＿５の出力端子から出力された信号が入力され、出力端子２７から出力
された信号が第１のパルス出力回路１０＿１の第６の入力端子、第４のパルス出力回路１
０＿４の第５の入力端子及び第５のパルス出力回路１０＿５の第４の入力端子に入力され
る。
また、第１のパルス出力回路では、第４の入力端子２４に第１のスタートパルス（ＳＰ
１）が入力され、第５の入力端子２５に第２のスタートパルス（ＳＰ２）が入力される。
次に、第１のパルス出力回路１０＿１～第ｎのパルス出力回路１０＿ｎの具体的な構成
に関して説明する。
第１のパルス出力回路１０＿１～第ｎのパルス出力回路１０＿ｎの各々は、第１のトラ
ンジスタ１０１～第９のトランジスタ１０９と、第１の容量素子１１１と第２の容量素子
１１２とを有している（図１（Ｃ）参照）。また、上述した第１の入力端子２１～第６の
入力端子２６及び出力端子２７に加え、第１の電源線３１～第６の電源線３６から第１の
トランジスタ１０１～第９のトランジスタ１０９に信号が供給される。
第１のトランジスタ１０１は、第１の電極（ソース電極又はドレイン電極の一方）が第
１の電源線３１に電気的に接続され、第２の電極（ソース電極又はドレイン電極の他方）
が第３のトランジスタ１０３のゲート電極及び第２の容量素子１１２の第２の電極に電気
的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第２のトラ
ンジスタ１０２は、第１の電極が第２の電源線３２に電気的に接続され、第２の電極が第
３のトランジスタ１０３のゲート電極に電気的に接続され、ゲート電極が第４のトランジ
スタ１０４のゲート電極に電気的に接続されている。第３のトランジスタ１０３は、第１
の電極が第１の入力端子２１に電気的に接続され、第２の電極が出力端子２７に電気的に
接続されている。第４のトランジスタ１０４は、第１の電極が第３の電源線３３に電気的
に接続され、第２の電極が出力端子２７に電気的に接続されている。第５のトランジスタ
１０５は、第１の電極が第４の電源線３４に電気的に接続され、第２の電極が第２のトラ
ンジスタ１０２のゲート電極及び第４のトランジスタ１０４のゲート電極に電気的に接続
され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６のトランジスタ
１０６は、第１の電極が第４の電源線３４に電気的に接続され、第２の電極が第２のトラ
ンジスタ１０２のゲート電極及び第４のトランジスタ１０４のゲート電極に電気的に接続
され、ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
１０７は、第１の電極が第５の電源線３５に電気的に接続され、第２の電極が第２のトラ
ンジスタ１０２のゲート電極及び第４のトランジスタ１０４のゲート電極に電気的に接続
され、ゲート電極が第６の入力端子２６に電気的に接続されている。第８のトランジスタ
１０８は、第１の電極が第５の電源線３５に電気的に接続され、第２の電極が第９のトラ
ンジスタ１０９の第２の電極に電気的に接続され、ゲート電極が第２の入力端子２２に電
気的に接続されている。第９のトランジスタ１０９は、第１の電極が第２のトランジスタ
１０２のゲート電極及び第４のトランジスタ１０４のゲート電極に電気的に接続され、ゲ
ート電極が第３の入力端子２３に電気的に接続されている。第１の容量素子１１１は、第
１の電極が第６の電源線３６に電気的に接続され、第２の電極が第２のトランジスタ１０
２のゲート電極及び第４のトランジスタ１０４のゲート電極に電気的に接続されている。
第２の容量素子１１２は、第１の電極が出力端子２７に電気的に接続され、第２の電極が
第１のトランジスタ１０１の第２の電極及び第３のトランジスタ１０３のゲート電極に電
気的に接続されている。
図１（Ｃ）において、第１のトランジスタ１０１の第２の電極、第２のトランジスタ１
０２の第２の電極、第３のトランジスタ１０３のゲート電極、第２の容量素子１１２の第
２の電極の接続箇所をノードＡとする。また、第２のトランジスタ１０２のゲート電極、
第４のトランジスタ１０４のゲート電極、第５のトランジスタ１０５の第２の電極、第６
のトランジスタ１０６の第２の電極、第７のトランジスタ１０７の第２の電極、第９のト
ランジスタ１０９の第１の電極、第１の容量素子１１１の第２の電極の接続箇所をノード
Ｂとする。また、第３のトランジスタ１０３の第２の電極、第４のトランジスタ１０４の
第２の電極、第２の容量素子１１２の第１の電極、出力端子２７の接続箇所をノードＣと
する。
次に、図１に示したシフトレジスタの動作について図２～図４を参照して説明する。具
体的には、図２のタイミングチャートにおいて、第１の期間５１、第２の期間５２、第３
の期間５３、第４の期間５４、第５の期間５５に分割して説明する。なお、以下の説明に
おいて、第１のトランジスタ１０１～第９のトランジスタ１０９は、Ｎチャネル型の薄膜
トランジスタとし、ゲートとソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回っ
たとき導通状態になるものとする。
また、ここでは、第２のパルス出力回路１０＿２の出力に関して説明する。第２のパル
ス出力回路１０＿２は、第１の入力端子２１が第２のクロック信号（ＣＫ２）を供給する
第２の信号線１２と電気的に接続され、第２の入力端子２２が第３のクロック信号（ＣＫ
３）を供給する第３の信号線１３と電気的に接続され、第３の入力端子２３が第４のクロ
ック信号（ＣＫ４）を供給する第４の信号線１４と電気的に接続されている。
なお、第１の電源線３１及び第５の電源線３５にＶ１の電位（ＶＤＤ）が供給され、第
２の電源線３２～第４の電源線３４、第６の電源線３６にはＶ２の電位（ＶＳＳ）が供給
されるものとする。ここで、Ｖ１＞Ｖ２とする。また、第１のクロック信号（ＣＫ１）～
第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であ
るが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであるとする。また、ここでは説明
の簡略化のためＶＳＳ＝０とするが、これに限られない。
第１の期間５１において、第２のスタートパルス（ＳＰ２）がＨレベルとなり第２のパ
ルス出力回路１０＿２の第４の入力端子２４に電気的に接続された第１のトランジスタ１
０１と第５のトランジスタ１０５がオンする。第３のクロック信号（ＣＫ３）及び第４の
クロック信号（ＣＫ４）もＨレベルであるため第８のトランジスタ１０８と第９のトラン
ジスタ１０９もオンする（図３（Ａ）参照）。
このとき、第１のトランジスタ１０１がオンであるためノードＡの電位は上昇する。ま
た、第５の電源線３５と第４の電源線３４の間に貫通電流が流れるが、トランジスタのサ
イズを調整することにより、第２のトランジスタ１０２がオフの状態となるようにノード
Ｂの電位を制御する。例えば、第５のトランジスタ１０５のチャネル幅（ソース領域とド
レイン領域をキャリアが流れる方向と垂直な方向におけるチャネルの幅）を第８のトラン
ジスタ１０８、第９のトランジスタ１０９と比較して大きくすることによって実現される
。
第２の期間５２において、第１のパルス出力回路１０＿１の出力端子２７（ＯＵＴ（１
））からＨレベルの信号が出力され、第２のパルス出力回路１０＿２の第５の入力端子２
５に電気的に接続された第６のトランジスタ１０６がオンする。また、第３のクロック信
号（ＣＫ３）がＬレベルとなり第８のトランジスタ１０８がオフするため、第１の期間５
１でみられた貫通電流がなくなる（図３（Ｂ）参照）。
このとき、ノードＡの電位は、第１のトランジスタ１０１の第２の電極がソース電極と
なって、第１の電源線３１の電位から第１のトランジスタ１０１のしきい値電圧を引いた
値となるためＶ１－Ｖｔｈ１０１（Ｖｔｈ１０１は第１のトランジスタ１０１のしきい値
電圧）となる。そして、第１のトランジスタ１０１がオフし、ノードＡがＶ１－Ｖｔｈ１
０１を維持したまま浮遊状態となる。
ここで、第３のトランジスタ１０３において、ゲート電極の電位がＶ１－Ｖｔｈ１０１
となっている。第３のトランジスタ１０３のゲートとソース間の電圧がそのしきい値を上
回っている場合、すなわち、Ｖ１－Ｖｔｈ１０１－Ｖ２＞Ｖｔｈ１０３（Ｖｔｈ１０３は
第３のトランジスタ１０３のしきい値電圧）であれば、第３のトランジスタ１０３がオン
する。
第３の期間５３において、第２のスタートパルス（ＳＰ２）がＬレベルとなり第１のト
ランジスタ１０１と第５のトランジスタ１０５がオフする。また、第２のクロック信号（
ＣＫ２）がＨレベルとなり第１の入力端子２１に電気的に接続された第３のトランジスタ
１０３の第１の電極にＨレベルの信号が供給される（図３（Ｃ）参照）。
ここで、第３のトランジスタ１０３がオンしているため、ソースとドレインの間に電流
が生じ、ノードＣ（出力端子２７（ＯＵＴ（２）））、すなわち第３のトランジスタ１０
３の第２の電極（この場合、ソース電極）の電位が上昇を始める。第３のトランジスタ１
０３のゲートとソース間には第２の容量素子１１２による容量結合が存在し、ノードＣの
電位上昇に伴い、浮遊状態となっている第３のトランジスタ１０３のゲート電極の電位が
上昇する（ブートストラップ動作）。最終的には、第３のトランジスタ１０３のゲート電
極の電位は、Ｖ１＋Ｖｔｈ１０３より高くなり、ノードＣの電位はＶ１に等しくなる。
なお、このブートストラップ動作は、第３のトランジスタ１０３のゲート電極と第２の
電極との間に第２の容量素子１１２を設けることによって行っているが、第２の容量素子
１１２を設けずに、第３のトランジスタ１０３のチャネル容量および第３のトランジスタ
１０３のゲート電極と第２の電極との間の寄生容量の容量結合によって行ってもよい。
また、このとき、第１のパルス出力回路１０＿１の出力端子２７（ＯＵＴ（１））がＨ
レベルであるため、第６のトランジスタ１０６がオンしてノードＢがＬレベルに維持され
ている。従って、ノードＣの電位がＬレベルからＨレベルに立ち上がるとき、ノードＢと
ノードＣの容量結合による不具合を抑制することができる。
その後、第３の期間５３の後半に、第１のパルス出力回路１０＿１の出力端子２７（Ｏ
ＵＴ（１））がＬレベルとなり、第６のトランジスタ１０６がオフして、ノードＢが浮遊
状態となる。また、第３のクロック信号（ＣＫ３）がＨレベルとなり、第８のトランジス
タ１０８がオンする（図３（Ｄ）参照）。
第４の期間５４において、第４のパルス出力回路１０＿４の出力端子２７（ＯＵＴ（４
））がＨレベルとなり、当該第４のパルス出力回路１０＿４の出力端子２７に電気的に接
続された第２のパルス出力回路１０＿２の入力端子２６がＨレベルとなり第７のトランジ
スタ１０７がオンして、ノードＢもＨレベルとなる。これにより、第２のトランジスタ１
０２、第４のトランジスタ１０４がオンして、第３のトランジスタ１０３がオフし、出力
端子２７（ＯＵＴ（２））がＬレベルとなる。また、第４のクロック信号（ＣＫ４）がＨ
レベルとなり、第９のトランジスタ１０９がオンする（図４（Ａ）参照）。
その後、第４の期間５４の後半に、第３のクロック信号（ＣＫ３）がＬレベルとなり、
第８のトランジスタ１０８がオフする（図４（Ｂ）参照）。
第５の期間５５において、第４のパルス出力回路１０＿４の出力端子２７（ＯＵＴ（４
））がＬレベルとなり、第７のトランジスタ１０７がオフして、ノードＢがＨレベルを維
持したまま浮遊状態となる。これにより、第２のトランジスタ１０２、第４のトランジス
タ１０４がオンし続ける状態となる（図４（Ｃ）参照）。
その後、第５の期間５５のある期間（第３のクロック信号（ＣＫ３）及び第４のクロッ
ク信号（ＣＫ４）が共にＨレベルであるとき）において、第８のトランジスタ１０８と第
９のトランジスタ１０９がオンし、ノードＢに定期的にＨレベルの信号が供給される（図
４（Ｄ）参照）。
このように、出力端子２７の電位をＬレベルに保持する期間にノードＢに定期的にＨレ
ベルの信号が供給される構成とすることにより、パルス出力回路の誤動作を抑制すること
ができる。また、第８のトランジスタ１０８と、第９のトランジスタ１０９のオン又はオ
フを定期的に行うことによって、トランジスタのしきい値のシフトを低減することが可能
となる。
また、第５の期間５５において、ノードＢに第５の電源線３５からＨレベルの信号が供給
されていない間に、第５のトランジスタ１０５及び第６のトランジスタ１０６のオフ電流
によって、ノードＢの電位が下がることがある。しかし、ノードＢに第１の容量素子１１
１が電気的に接続されていることにより、ノードＢの電位の低下を緩和することが出来る
。
なお、本実施の形態では、第５の電源線３５を第１の電源線３１と同じＶ１の電位（Ｖ
ＤＤ）に設定する場合を示したが、第５の電源線３５を第１の電源線３１より低く設定（
Ｖ１＞Ｖ３５＞Ｖ２、Ｖ３５は第５の電源線３５の電位）してもよい。その結果、第２の
トランジスタ１０２、第４のトランジスタ１０４のゲート電極の電位を低く抑えることが
でき、当該第２のトランジスタ１０２、第４のトランジスタ１０４のしきい値のシフトを
低減し、劣化を抑制することができる。
また、本実施の形態で示したシフトレジスタは、図５（Ａ）に示すように、第ｍのパル
ス出力回路から出力されるパルスと第（ｍ＋１）のパルス出力回路から出力されるパルス
が半分（１／２周期分）重なった駆動方法を用いている。これは、従来のシフトレジスタ
における第ｍのパルス出力回路から出力されるパルスと第（ｍ＋１）のパルス出力回路か
ら出力されるパルスが重ならない駆動方法（図５（Ｂ）参照）と比較して、配線に充電す
る時間を約２倍とすることができる。このように、第ｍのパルス出力回路から出力される
パルスと第（ｍ＋１）のパルス出力回路から出力されるパルスが半分（１／２周期分）重
なった駆動方法を用いることによって、大きな負荷をかけることができ、高い周波数で動
作するパルス出力回路を提供することができる。また、パルス出力回路の動作条件を大き
くすることができる。特に、電気的特性が劣るアモルファスシリコンを用いた薄膜トラン
ジスタに図５（Ａ）に示す駆動方法を用いることは非常に有効となる。
なお、本実施の形態で示したシフトレジスタ及びパルス出力回路は、本明細書中の他の
実施の形態で示すシフトレジスタ及びパルス出力回路の構成と組み合わせて実施すること
が可能である。また、本実施の形態の発明は半導体装置にも適用できる。本明細書中にお
いて半導体装置とは、半導体特性を利用することで機能しうる装置を意味する。
（実施の形態２）
本実施の形態では、上記実施の形態で示したシフトレジスタ及びパルス出力回路と異な
る構成に関して図面を参照して説明する。
本実施の形態で示すシフトレジスタは、第１のパルス出力回路１０＿１～第ｎのパルス
出力回路１０＿ｎ（ｎ≧３）と、クロック信号を出力する第１の信号線１１～第４の信号
線１４を有している（図６（Ａ）参照）。また、第１のパルス出力回路１０＿１～第ｎの
パルス出力回路１０＿ｎの各々は、第１の入力端子２１、第２の入力端子２２、第３の入
力端子２３、第４の入力端子２４、第５の入力端子２５、第６の入力端子２６、第１の出
力端子２７、第２の出力端子２８を有している（図６（Ｂ）参照）。なお、上記実施の形
態１で示したパルス出力回路において、第２の出力端子２８が新たに追加された構成とな
っている。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の信号線１
１～第４の信号線１４のいずれかと電気的に接続されている。また、本実施の形態で示す
シフトレジスタの第ｍのパルス出力回路（ｍ≧３）において、第４の入力端子２４は第（
ｍ－２）のパルス出力回路の第１の出力端子２７及び第（ｍ－１）のパルス出力回路の第
５の入力端子２５と電気的に接続され、第５の入力端子２５は第（ｍ－１）のパルス出力
回路の第１の出力端子２７及び第（ｍ＋１）のパルス出力回路の第４の入力端子２４と電
気的に接続され、第６の入力端子２６は第（ｍ＋２）のパルス出力回路の第１の出力端子
２７と電気的に接続され、第１の出力端子２７は第（ｍ－２）のパルス出力回路の第６の
入力端子２６、第（ｍ＋１）のパルス出力回路の第５の入力端子２５及び第（ｍ＋２）の
パルス出力回路の第４の入力端子２４と電気的に接続され、第２の出力端子２８はＯＵＴ
（ｍ）に信号を出力する。
つまり、本実施の形態で示すシフトレジスタは、第１の出力端子２７と第２の出力端子
２８を設け、他のパルス出力回路に信号を出力するための出力端子と外部に信号を出力す
るための出力端子を別に設けた構成となっている。
次に、本実施の形態で示す第１のパルス出力回路１０＿１～第ｎのパルス出力回路１０
＿ｎの具体的な構成に関して説明する。
第１のパルス出力回路１０＿１～第ｎのパルス出力回路１０＿ｎの各々は、第１のトラ
ンジスタ１０１～第９のトランジスタ１０９、第１０のトランジスタ２０１～第１３のト
ランジスタ２０４、第１の容量素子１１１、第２の容量素子１１２、第３の容量素子２１
１を有している（図６（Ｃ）参照）。本実施の形態で示すパルス出力回路は、上記実施の
形態１で示したパルス出力回路に第１０のトランジスタ２０１～第１３のトランジスタ２
０４と第３の容量素子２１１を追加した構成となっている。また、上記実施の形態１で示
した第１の入力端子２１～第６の入力端子２６、第１の出力端子２７、第１の電源線３１
～第６の電源線３６に加え、第２の出力端子２８、第７の電源線３７～第９の電源線３９
からトランジスタに信号が供給される。
第１０のトランジスタ２０１は、第１の電極が第１の入力端子２１に電気的に接続され
、第２の電極が第２の出力端子２８に電気的に接続され、ゲート電極が第１のトランジス
タ１０１の第２の電極に電気的に接続されている。第１１のトランジスタ２０２は、第１
の電極が第８の電源線３８に電気的に接続され、第２の電極が第２の出力端子２８に電気
的に接続され、ゲート電極が第２のトランジスタ１０２のゲート電極及び第４のトランジ
スタ１０４のゲート電極に電気的に接続されている。第１２のトランジスタ２０３は、第
１の電極が第９の電源線３９に電気的に接続され、第２の電極が第２の出力端子２８に電
気的に接続され、ゲート電極が第９のトランジスタ１０９のゲート電極に電気的に接続さ
れている。第１３のトランジスタ２０４は、第１の電極が第７の電源線３７に電気的に接
続され、第２の電極が第１の出力端子２７に電気的に接続され、ゲート電極が第９のトラ
ンジスタ１０９のゲート電極に電気的に接続されている。第３の容量素子２１１において
、第１の電極が第２の出力端子２８に電気的に接続され、第２の電極が第１のトランジス
タ１０１の第２の電極及び第１０のトランジスタ２０１のゲート電極に電気的に接続され
ている。
また、第７の電源線３７～第９の電源線３９には、第２の電源線３２～第４の電源線３
４、第６の電源線３６と同様にＶ２の電位（ＶＳＳ）が供給される構成とすることができ
る。
第１の出力端子２７と第２の出力端子２８は、同一の信号が出力されるように設けられ
ており、第３のトランジスタ１０３に第１０のトランジスタ２０１が対応し、第４のトラ
ンジスタ１０４に第１１のトランジスタ２０２が対応する構成となっている。つまり、第
１０のトランジスタ２０１は第３のトランジスタ１０３と同様にブートストラップ動作を
行う。なお、第１０のトランジスタ２０１のブートストラップ動作は、第１０のトランジ
スタ２０１のゲート電極と第２の電極との間に第３の容量素子２１１を設けることによっ
て行っているが、第３の容量素子２１１を設けずに、第１０のトランジスタ２０１のチャ
ネル容量および第１０のトランジスタ２０１のゲート電極と第２の電極との間の寄生容量
の容量結合によって行ってもよい。
第１２のトランジスタ２０３と第１３のトランジスタ２０４は、走査線の電位の立ち下
がり時間を短くするのに用いられる。第１２のトランジスタ２０３と第１３のトランジス
タ２０４で十分に走査線の電位の立ち下がり時間を短くできれば、第４のトランジスタ１
０４，第１１のトランジスタ２０２で走査線の電位の立ち下がり時間を短くする必要はな
くなるので第５の電源線３５の電位を第１の電源線３１の電源より低く設定することもで
きる。これは、第４のトランジスタ１０４、第１１のトランジスタ２０２、第２のトラン
ジスタ１０２のしきい値シフトを軽減することが可能になる。
なお、本実施の形態で示したシフトレジスタ及びパルス出力回路は、本明細書中の他の
実施の形態で示すシフトレジスタ及びパルス出力回路の構成と組み合わせて実施すること
が可能である。また、本実施の形態の発明は半導体装置にも適用できる。
（実施の形態３）
本実施の形態では、上記実施の形態で示したシフトレジスタ及びパルス出力回路と異な
る構成に関して説明する。
上記実施の形態１、実施の形態２において示した構成では、回路は全てＮチャネル型薄
膜トランジスタを用いて構成した例を示したが、単極性の薄膜トランジスタを用いるとい
う点で、Ｐチャネル型の薄膜トランジスタのみを用いて同様の構成としてもよい。特に図
示はしないが、図１（Ｃ）又は図６（Ｃ）で示した図において、トランジスタの接続は同
様とし、電源線の電位の高低を実施の形態１及び実施の形態２で説明した場合と逆にすれ
ばよい。また、入力される信号のＨレベルとＬレベルを全て逆として入力される構成とす
ればよい。なお、本実施の形態の発明は半導体装置にも適用できる。
（実施の形態４）
上記実施の形態で示したシフトレジスタを表示装置に設ける構成に関して図面を参照し
て説明する。
図９（Ａ）において、基板１１０７上に、複数の画素１１０１がマトリクス状に配置さ
れた画素部１１０２を有し、画素部１１０２の周辺には、信号線駆動回路１１０３、第１
の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５を有する。これらの駆動回
路は、ＦＰＣ１１０６を介して外部より信号が供給される。
図９（Ｂ）には、第１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５の
構成を示す。走査線駆動回路１１０４、１１０５は、シフトレジスタ１１１４、バッファ
１１１５を有する。また、図９（Ｃ）には、信号線駆動回路１１０３の構成を示す。信号
線駆動回路１１０３はシフトレジスタ１１１１、第１のラッチ回路１１１２、第２のラッ
チ回路１１１３、バッファ１１１７を有する。
本実施の形態で示すシフトレジスタとして動作する回路は、上記シフトレジスタ１１１
１、及びシフトレジスタ１１１４の回路に適用することができる。上記実施の形態で示し
たシフトレジスタとして動作する回路を適用することによって、アモルファスシリコンを
用いた薄膜トランジスタで当該シフトレジスタとして動作する回路を設けた場合であって
も高い周波数で動作させることができる。
なお、走査線駆動回路と信号線駆動回路の構成は、図９に示した構成に限定されず、例
えばサンプリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以
外に、ＣＰＵやコントローラなどの回路を基板１１０７に一体形成してもよい。そうする
と、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端
末などには特に有効である。
なお、本実施の形態で示した表示装置は、本明細書中の他の実施の形態で示すシフトレ
ジスタ、パルス出力回路又は表示装置の構成と組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、上記実施の形態４で示した表示装置に用いる表示パネルの構成につ
いて図面を参照して説明する。
まず、表示装置に適用可能な表示パネルについて図１０を用いて説明する。なお、図１
０（Ａ）は、表示パネルを示す上面図、図１０（Ｂ）は図１０（Ａ）をＡ－Ａ’で切断し
た断面図である。点線で示された信号線駆動回路３６０１、画素部３６０２、第２の走査
線駆動回路３６０３、第１の走査線駆動回路３６０６を有する。また、封止基板３６０４
、シール材３６０５を有し、シール材３６０５で囲まれた内側は、空間３６０７になって
いる。
なお、配線３６０８は第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０６
及び信号線駆動回路３６０１に入力される信号を伝送するための配線であり、外部入力端
子となるＦＰＣ（フレキシブルプリントサーキット）３６０９からビデオ信号、クロック
信号、スタート信号等を受け取る。ＦＰＣ３６０９と表示パネルとの接合部上にはＩＣチ
ップ（メモリ回路や、バッファ回路などが形成された半導体チップ）３６１８及びＩＣチ
ップ３６１９がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここ
ではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り
付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、そ
れにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップ
などが実装されたものを含むものとする。
次に、断面構造について図１０（Ｂ）を用いて説明する。基板３６１０上には画素部３
６０２とその周辺駆動回路（第２の走査線駆動回路３６０３、第１の走査線駆動回路３６
０６及び信号線駆動回路３６０１）が形成されているが、ここでは、信号線駆動回路３６
０１と、画素部３６０２が示されている。
なお、信号線駆動回路３６０１はＮチャネル型ＴＦＴ３６２０やＰチャネル型ＴＦＴ３
６２１を用いてＣＭＯＳ回路を構成している。また、本実施の形態では、基板上に周辺駆
動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全
部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。
また、画素部３６０２はスイッチング用ＴＦＴ３６１１と、駆動用ＴＦＴ３６１２とを
含む画素を構成する複数の回路を有している。なお、駆動用ＴＦＴ３６１２のソース電極
は第１の電極３６１３と電気的に接続されている。また、第１の電極３６１３の端部を覆
って絶縁物３６１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用い
ることにより形成する。
また、カバレッジを良好なものとするため、絶縁物３６１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物３６１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物３６１４の上端部のみに曲率半径（０．２μｍ～３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物３６１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
第１の電極３６１３上には、有機化合物を含む層３６１６、および第２の電極３６１７
がそれぞれ形成されている。ここで、陽極として機能する第１の電極３６１３に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウ
ムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タン
グステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層３６１６は、蒸着マスクを用いた蒸着法、またはインクジェ
ット法によって形成される。有機化合物を含む層３６１６には、元素周期表第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めること
とする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層３６１６上に形成される第２の電極（陰極）３６１７に用
いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合
金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよい。
なお、有機化合物を含む層３６１６で生じた光が第２の電極３６１７を透過させる場合に
は、第２の電極（陰極）３６１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴ
Ｏ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸
化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材３６０５で封止基板３６０４を基板３６１０と貼り合わせることにより
、基板３６１０、封止基板３６０４、およびシール材３６０５で囲まれた空間３６０７に
表示素子３６２２が備えられた構造になっている。なお、空間３６０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材３６０５で充填される構成も含む
ものとする。
なお、シール材３６０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板３６
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエス
テルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、表示パネルを得ることができる。
図１０に示すように、信号線駆動回路３６０１、画素部３６０２、第２の走査線駆動回
路３６０３及び第１の走査線駆動回路３６０６を一体形成することで、表示装置の低コス
ト化が図れる。
なお、表示パネルの構成としては、図１０（Ａ）に示したように信号線駆動回路３６０
１、画素部３６０２、第２の走査線駆動回路３６０３及び第１の走査線駆動回路３６０６
を一体形成した構成に限られず、信号線駆動回路３６０１に相当する図１１（Ａ）に示す
信号線駆動回路４２０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構
成としても良い。なお、図１１（Ａ）の基板４２００、画素部４２０２、第２の走査線駆
動回路４２０３、第１の走査線駆動回路４２０４、ＦＰＣ４２０５、ＩＣチップ４２０６
、ＩＣチップ４２０７、封止基板４２０８、シール材４２０９は図１０（Ａ）の基板３６
１０、画素部３６０２、第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０６
、ＦＰＣ３６０９、ＩＣチップ３６１８、ＩＣチップ３６１９、封止基板３６０４、シー
ル材３６０５に相当する。
つまり、駆動回路のうちで高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を
用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等
の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、上記実施の形態で示したシフトレジスタが設けられた第１の走査線駆動回路４
２０３や第２の走査線駆動回路４２０４を画素部４２０２と一体形成することで、低コス
ト化が図れる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ４２０５と基板４２
００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装す
ることで基板面積を有効利用することができる。
また、図１０（Ａ）の信号線駆動回路３６０１、第２の走査線駆動回路３６０３及び第
１の走査線駆動回路３６０６に相当する図１１（Ｂ）の信号線駆動回路４２１１、第２の
走査線駆動回路４２１４及び第１の走査線駆動回路４２１３をＩＣチップ上に形成して、
ＣＯＧ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をよ
り低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするた
め、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望まし
い。なお、図１１（Ｂ）の基板４２１０、画素部４２１２、ＦＰＣ４２１５、ＩＣチップ
４２１６、ＩＣチップ４２１７、封止基板４２１８、シール材４２１９は図１０（Ａ）の
基板３６１０、画素部３６０２、ＦＰＣ３６０９、ＩＣチップ３６１８、ＩＣチップ３６
１９、封止基板３６０４、シール材３６０５に相当する。
また、画素部４２１２のトランジスタの半導体層にアモルファスシリコンを用いること
により低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能
となる。
さらに、表示素子３６２２に適用可能な表示素子の例を図１５（Ａ）、（Ｂ）に示す。
つまり、上記実施の形態で示した画素に適用可能な表示素子の構成について図１５（Ａ）
、（Ｂ）を用いて説明する。
図１５（Ａ）の表示素子は、基板４４０１の上に陽極４４０２、正孔注入材料からなる
正孔注入層４４０３、その上に正孔輸送材料からなる正孔輸送層４４０４、発光層４４０
５、電子輸送材料からなる電子輸送層４４０６、電子注入材料からなる電子注入層４４０
７、そして陰極４４０８を積層させた素子構造である。ここで、発光層４４０５は、一種
類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい
。また本発明の素子の構造は、この構造に限定されない。
また、図１５（Ａ）、１５（Ｂ）で示した各機能層を積層した積層構造の他、高分子化
合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効
率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結
合領域を制御し、発光領域を二つの領域にわけることによって得られる白色表示素子など
にも応用可能である。
図１５（Ａ）に示す本発明の素子作製方法は、まず、陽極４４０２（ＩＴＯ）を有する
基板４４０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材
料、電子注入材料を蒸着し、最後に陰極４４０８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に
好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニ
ン（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有
効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ
、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分
子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ
」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）
や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で
有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物
も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す
）の超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼ
ン環－窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，
４’－ビス（ジフェニルアミノ）－ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導
体である４，４’－ビス［Ｎ－（３－メチルフェニル）－Ｎ－フェニル－アミノ］－ビフ
ェニル（以下、「ＴＰＤ」と記す）、４，４’－ビス［Ｎ－（１－ナフチル）－Ｎ－フェ
ニル－アミノ］－ビフェニル（以下、「α－ＮＰＤ」と記す）がある。４，４’，４”－
トリス（Ｎ，Ｎ－ ジフェニル－アミノ）－トリフェニルアミン（以下、「ＴＤＡＴＡ」
と記す）、４，４’，４”－トリス［Ｎ－（３－メチルフェニル）－Ｎ－ フェニル－ア
ミノ］－トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型
芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、Ａｌｑ、ＢＡｌｑ、トリス（４－メ
チル－８－キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０－ヒ
ドロキシベンゾ［ｈ］－キノリナト）ベリリウム（以下、「ＢｅＢｑ」と記す）などのキ
ノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２－（
２－ヒドロキシフェニル）－ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と
記す）、ビス［２－（２－ヒドロキシフェニル）－ベンゾチアゾラト］亜鉛（以下、「Ｚ
ｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体
もある。さらに、金属錯体以外にも、２－（４－ビフェニリル）－５－（４－ｔｅｒｔ－
ブチルフェニル）－１，３，４－オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ
－７などのオキサジアゾール誘導体、ＴＡＺ、３－（４－ｔｅｒｔ－ブチルフェニル）－
４－（４－エチルフェニル）－５－（４－ビフェニリル）－１，２，４－トリアゾール（
以下、「ｐ－ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（
以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有
する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フ
ッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチ
ウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチ
ウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８－キノリノラト－
リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、Ａｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ
（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色
の４，４’－ビス（２，２ － ジフェニル－ビニル）－ビフェニルや、赤橙色の４－（
ジシアノメチレン）－２－メチル－６－（ｐ－ジメチルアミノスチリル）－４Ｈ－ピラン
などがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属と
する錯体が主体である。三重項発光材料として、トリス（２－フェニルピリジン）イリジ
ウム、ビス（２－（４’－トリル）ピリジナト－Ｎ，Ｃ２’）アセチルアセトナトイリジ
ウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，１２，１３，１
７，１８－オクタエチル－２１Ｈ，２３Ｈポルフィリン－白金などが知られている。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の表示素子を作
製することができる。
また、上記実施の形態で示した画素構成の駆動トランジスタの極性を変更し、Ｎチャネ
ル型のトランジスタにして、表示素子の対向電極の電位と電源線に設定する電位との高低
を逆にすれば、図１５（Ａ）とは逆の順番に層を形成した表示素子を用いることができる
。つまり、図１５（Ｂ）に示すように、基板４４０１の上に陰極４４０８、電子注入材料
からなる電子注入層４４０７、その上に電子輸送材料からなる電子輸送層４４０６、発光
層４４０５、正孔輸送材料からなる正孔輸送層４４０４、正孔注入材料からなる正孔注入
層４４０３、そして陽極４４０２を積層させた素子構造である。
また、表示素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であれば
よい。そして、基板上にＴＦＴ及び表示素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の表示素子があり、上記実施の形態で示した画素構
成はどの射出構造の表示素子にも適用することができる。
上面射出構造の表示素子について図１２（Ａ）を用いて説明する。
基板４５００上に下地膜４５０５を介して駆動用ＴＦＴ４５０１が形成され、駆動用Ｔ
ＦＴ４５０１のソース電極に接して第１の電極４５０２が形成され、その上に有機化合物
を含む層４５０３と第２の電極４５０４が形成されている。
また、第１の電極４５０２は表示素子の陽極である。そして第２の電極４５０４は表示
素子の陰極である。つまり、第１の電極４５０２と第２の電極４５０４とで有機化合物を
含む層４５０３が挟まれているところが表示素子となる。
また、ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関
数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステ
ン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜
を用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を
用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光
を透過させることが可能な陰極を形成することができる。
こうして、図１２（Ａ）の矢印に示すように表示素子からの光を上面に取り出すことが
可能になる。つまり、図１０の表示パネルに適用した場合には、封止基板３６０４側に光
が射出することになる。従って上面射出構造の表示素子を表示装置に用いる場合には封止
基板３６０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板３６０４に光学フィルムを設ければよ
い。
次に、下面射出構造の表示素子について図１２（Ｂ）を用いて説明する。射出構造以外
は図１２（Ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関数の大
きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジ
ウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透
明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光
を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図１２（Ｂ）の矢印に示すように表示素子からの光を下面に取り出すことが
可能になる。つまり、図１０の表示パネルに適用した場合には、基板３６１０側に光が射
出することになる。従って下面射出構造の表示素子を表示装置に用いる場合には基板３６
１０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板３６１０に光学フィルムを設ければよい。
次に、両面射出構造の表示素子について図１２（Ｃ）を用いて説明する。射出構造以外
は図１２（Ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関数の大
きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジ
ウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透
明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（Ｚｎ
Ｏ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電
膜を用いることで光を透過させることが可能な陰極を形成することができる。
こうして、図１２（Ｃ）の矢印に示すように表示素子からの光を両面に取り出すことが
可能になる。つまり、図１０の表示パネルに適用した場合には、基板３６１０側と封止基
板３６０４側に光が射出することになる。従って両面射出構造の表示素子を表示装置に用
いる場合には基板３６１０および封止基板３６０４は、ともに光透過性を有する基板を用
いる。
また、光学フィルムを設ける場合には、基板３６１０および封止基板３６０４の両方に
光学フィルムを設ければよい。
また、白色の表示素子とカラーフィルターを用いてフルカラー表示を実現する表示装置
にも本発明を適用することが可能である。
例えば、図１３に示すように、基板４６００上に下地膜４６０２が形成され、その上に
駆動用ＴＦＴ４６０１が形成され、駆動用ＴＦＴ４６０１のソース電極に接して第１の電
極４６０３が形成され、その上に有機化合物を含む層４６０４と第２の電極４６０５が形
成された構成とすることもできる。
また、第１の電極４６０３は表示素子の陽極である。そして第２の電極４６０５は表示
素子の陰極である。つまり、第１の電極４６０３と第２の電極４６０５とで有機化合物を
含む層４６０４が挟まれているところが表示素子となる。図１３の構成では白色光を発光
する。そして、表示素子の上部に赤色のカラーフィルター４６０６Ｒ、緑色のカラーフィ
ルター４６０６Ｇ、青色のカラーフィルター４６０６Ｂを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
（ＢＭともいう）４６０７が設けられている。
上述した表示素子の構成は組み合わせて用いることができ、本発明のパルス出力回路、
シフトレジスタにより駆動する表示装置に適宜用いることができる。また、上述した表示
パネルの構成や、表示素子は例示であり、もちろん他の構成を適用することもできる。
（実施の形態６）
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部の駆動
に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ等
のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオー
ディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコ
ンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装
置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体
を再生し、その画像を表示しうる発光装置を備えた装置）などが挙げられる。
図１４（Ａ）は発光装置であり、筐体６００１、支持台６００２、表示部６００３、ス
ピーカー部６００４、ビデオ入力端子６００５等を含む。本発明の表示装置を表示部６０
０３に用いることができる。なお、発光装置は、パーソナルコンピュータ用、テレビジョ
ン放送受信用、広告表示用などの全ての情報表示用発光装置が含まれる。本発明のシフト
レジスタを用いて表示部６００３を駆動することによって、消費電力の低減を図ることが
できる。
図１４（Ｂ）はカメラであり、本体６１０１、表示部６１０２、受像部６１０３、操作
キー６１０４、外部接続ポート６１０５、シャッターボタン６１０６等を含む。本発明の
シフトレジスタを用いて表示部６１０２を駆動することによって、消費電力の低減を図る
ことができる。
図１４（Ｃ）はコンピュータであり、本体６２０１、筐体６２０２、表示部６２０３、
キーボード６２０４、外部接続ポート６２０５、ポインティングデバイス６２０６等を含
む。本発明のシフトレジスタを用いて表示部６２０３を駆動することによって、消費電力
の低減を図ることができる。
図１４（Ｄ）はモバイルコンピュータであり、本体６３０１、表示部６３０２、スイッ
チ６３０３、操作キー６３０４、赤外線ポート６３０５等を含む。本発明のシフトレジス
タを用いて表示部６３０２を駆動することによって、消費電力の低減を図ることができる
。
図１４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体
（ＤＶＤ等）読み込み部６４０５、操作キー６４０６、スピーカー部６４０７等を含む。
表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を
表示することができる。本発明のシフトレジスタを用いて表示部Ａ６４０３や表示部Ｂ６
４０４を駆動することによって、消費電力の低減を図ることができる。
図１４（Ｆ）はゴーグル型ディスプレイであり、本体６５０１、表示部６５０２、アー
ム部６５０３を含む。本発明のシフトレジスタを用いて表示部６５０２を駆動することに
よって、消費電力の低減を図ることができる。
図１４（Ｇ）はビデオカメラであり、本体６６０１、表示部６６０２、筐体６６０３、
外部接続ポート６６０４、リモコン受信部６６０５、受像部６６０６、バッテリー６６０
７、音声入力部６６０８、操作キー６６０９、接眼部６６１０等を含む。本発明のシフト
レジスタを用いて表示部６６０２を駆動することによって、消費電力の低減を図ることが
できる。
図１４（Ｈ）は携帯電話機であり、本体６７０１、筐体６７０２、表示部６７０３、音
声入力部６７０４、音声出力部６７０５、操作キー６７０６、外部接続ポート６７０７、
アンテナ６７０８等を含む。本発明のシフトレジスタを用いて表示部６７０３を駆動する
ことによって、消費電力の低減を図ることができる。
このように本発明は、あらゆる電子機器に適用することが可能である。
１０ パルス出力回路
１１ 信号線
１２ 信号線
１３ 信号線
１４ 信号線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 入力端子
２７ 出力端子
３１ 電源線
３２ 電源線
３３ 電源線
３４ 電源線
３５ 電源線
３６ 電源線
５１ 期間
５２ 期間
５３ 期間
５４ 期間
５５ 期間
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１１ 容量素子
１１２ 容量素子

Claims (2)

  1. 第１乃至第６のトランジスタを有し、
    前記第１乃至第６のトランジスタは、Ｐチャネル型のトランジスタであり、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と直接接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と直接接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と直接接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと直接接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第３の配線と直接接続され、
    前記第３のトランジスタのゲートは、第４の配線と直接接続され、
    前記第４のトランジスタのソース又はドレインの一方は、第５の配線と直接接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの他方と直接接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと直接接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと直接接続され、
    前記第２のトランジスタのソース又はドレインの他方と前記第６のトランジスタのソース又はドレインの他方とのそれぞれには、同じ電位が与えられ、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと直接接続されず、
    前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと直接接続されず、
    前記第３のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと直接接続されず、
    前記第３のトランジスタのゲートは、前記第６のトランジスタのゲートと直接接続されない半導体装置であって、
    前記第１のトランジスタがオン状態のとき、前記第２の配線からＬレベルの信号が出力される機能を有し、
    前記第２のトランジスタがオン状態のとき、前記第２の配線からＨレベルの信号が出力される機能を有し、
    前記第１のトランジスタがオン状態のとき、前記第６のトランジスタがオン状態となり、前記第２のトランジスタをオフ状態にする機能を有し、
    前記第３のトランジスタがオン状態のとき、前記第３の配線から、前記第１のトランジスタをオン状態にする電位が、前記第１のトランジスタのゲートに与えられる機能を有し、
    前記第４のトランジスタがオフである時間と、前記第５のトランジスタがオフである時間と、を重ねることができる機能を有し、
    前記第４のトランジスタがオンである時間と、前記第５のトランジスタがオンである時間と、を重ねることができる機能を有し、
    前記第４のトランジスタがオンである時間と、前記第５のトランジスタがオフである時間と、を重ねることができる機能を有し、
    前記第４のトランジスタがオフである時間と、前記第５のトランジスタがオンである時間と、を重ねることができる機能を有し、
    前記第４のトランジスタがオン状態であり、且つ前記第５のトランジスタがオン状態のとき、前記第５の配線の電位が前記第２のトランジスタのゲートに与えられて前記第２のトランジスタがオン状態になり、前記第２の配線から前記Ｈレベルの信号が出力される機能を有する半導体装置。
  2. 請求項１において、
    前記第２のトランジスタのゲートには、容量素子の一方の電極が電気的に接続され、
    前記容量素子の他方の電極には、前記第２のトランジスタのソース又はドレインの他方と同じ電位が与えられる半導体装置。
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