KR100430099B1 - 쉬프트 레지스터 회로 - Google Patents

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Abstract

본 발명은 액정표시장치의 화소열(Pixel Row)을 구동하는 내장형 구동회로에서 액정셀을 구동하기 위한 쉬프트 레지스터 회로에 관한 것이다. 이 쉬프트 레지스터 회로의 스테이지는 제1 제어단자로부터의 제1 제어신호에 응답하여 제1 클럭신호를 로우라인에 공급함으로써 상기 로우라인을 충전시킴과 아울러 제2 제어단자로부터의 제2 제어신호에 응답하여 상기 로우라인 상의 전압을 방전시키는 출력회로부와; 제2 클럭신호가 공급되는 제어전극, 상기 스타트신호가 공급되는 입력전극 및 상기 제1 제어단자에 접속되는 출력전극을 가지는 제1 트랜지스터와, 상기 제2 클럭신호가 공급되는 제어전극, 상기 고전위 공급전압이 공급되는 입력전극 및 상기 제2 제어단자에 접속되는 출력전극을 가지는 제2 트랜지스터를 포함하여 상기 제2 클럭신호에 응답하여 상기 제1 제어신호를 충/방전시키는 입력회로부와; 상기 제1 클럭신호가 공급되는 제어전극, 상기 제2 제어신호가 공급되는 입력전극 및 상기 제2 제어신호가 방전되는 출력전극을 가지는 제3 트랜지스터와, 상기 제1 제어신호가 공급되는 제어전극, 상기 제3 트랜지스터의 출력전극에 접속된 입력전극 및 상기 저전위 공급전압이 공급되는 출력전극을 가지는 제4 트랜지스터를 포함하여 상기 제1 제어신호와 상기 제1 클럭신호에 응답하여 상기 제2 제어신호를 충/방전시키는 방전회로부를 구비하여 필요한 클럭공급라인 수가 줄어들게 되고 레벨쉬프터의 수가 감소되는 등 외부제어회로가 단순화된다.

Description

쉬프트 레지스터 회로 {Shift Register Circuit}
본 발명은 액티브 매트릭스 표시장치(Active Matrix Display Device)용 구동회로에 관한 것으로, 특히 액정표시장치의 화소열(Pixel Row)을 구동하는 내장형 구동회로에서 액정셀을 구동하기 위한 쉬프트 레지스터 회로에 관한 것이다.
텔레비젼(Television) 및 컴퓨터(Computer)의 표시장치로 사용되는 액정표시장치는 액정셀들이 데이타 라인들과 셀렉트 라인들과의 교차부들에 각각 배열되어진 액정 매트릭스를 구비한다. 이들 셀렉트 라인들은 액정 매트릭스의 수평라인(로우라인)들로서 쉬프트 레지스터에 의해 선택된다.
도 1에는 통상의 쉬프트 레지스터가 도시되어 있다. 쉬프트 레지스터는 종속적으로 접속됨과 아울러 각각의 출력라인(41내지 4n)을 경유하여 n개의 로우라인들(ROW1내지 ROWn)에 각각 접속되어진 n개의 스테이지들(21내지 2n)을 구비한다. 제1 스테이지(21)에는 스타트펄스(SP)가 입력되고 제2 내지 제n 스테이지들(22내지 2n)은 이전 단의 출력신호(g1내지 gn-1)와 3개의 클럭신호(C1 내지 C3) 중 두 개의 클럭신호에 의해 화소열에 접속된 로우라인들(ROWi)을 선택하게 된다.
각 스테이지들(21내지 2n)은 도 2에서 나타낸 바와 같이 출력라인(4i)에 하이논리의 전압신호를 공급하기 위한 제5 NMOS 트랜지스터(T5)와, 출력라인(4i)에 로우논리의 전압신호를 공급하기 위한 제6 NMOS 트랜지스터(T6)를 구비한다.
도 2 및 도 3을 참조하면, 제3 클럭신호(C3)와 스타트 펄스로서 이전 단의 출력신호(gn-1)가 동시에 공급된다. 이 때, 제3 NMOS 트랜지스터(T3)와 제4 NMOS 트랜지스터(T4)는 턴-온(Turn-on)되지만 제4 NMOS 트랜지스터(T4)의 W/L(단, W는 채널폭이며 L은 채널길이)이 제3 NMOS 트랜지스터(T3)보다 크기 때문에 제2 노드(P2) 상의 전압(VP2)이 기저전압(VSS)으로 으로 떨어진다. 기존 회로는 이처럼 레이쇼드 로직(Ratioed logic)으로 구성된다. 이와 동시에, 제1 노드(P1) 상의 전압(VP1)이 충전되므로 제5 NMOS 트랜지스터(T5)를 턴-온시키게 된다. 이 때, 제1 클럭신호(C1)는 로우논리를 유지하게 되므로 출력라인(4i)에는 로우논리의 전압이 공급된다. 그리고 제1 노드(P1) 상의 전압(VP1)이 하이논리인 상태에서, 제1 클럭신호(C1)는 하이논리로 제5 NMOS 트랜지스터(T5)의 드레인에 공급된다. 이 때, 제1 노드(P1) 상의 전압(VP1)은 제1 클럭신호(C1)의 입력라인과 제1 노드(P1) 사이에 접속된 제5 NMOS 트랜지스터(T5)의 게이트와 드레인간 캐패시턴스(Cgd)에 의해 커플링(Coupling)되어 더욱 높은 레벨로 충전된다. 이에 따라, 출력라인(4i)에는 제1 클럭신호(C1)의 하이논리 전압이 거의 손실없이 공급될 수 있게 된다.
제1 클럭신호(C1)가 로우논리로 변하게 되면 제5 NMOS 트랜지스터(T5)가 턴-온 상태를 유지하고 있으므로 출력라인(4i) 상의 전압(Vout)이 로우논리로 변하게 된다.
이전 단의 출력신호(gn-1)가 로우논리로 반전되어 제1 NMOS 트랜지스터(T1)의 게이트에 공급되어 제1 NMOS 트랜지스터(T1)를 턴-오프(turn-off)시킨 후, 제3 클럭신호(C3)가 하이논리로서 제3 NMOS 트랜지스터(T3)의 게이트에 인가되어 제3 NMOS 트랜지스터(T3)를 턴-온시키게 된다. 그러면 제2 노드(P2)에는 공급전압(VCC)이 인가되므로 하이논리로 충전되어 제2 노드(P2) 상의 전압(VP2)이 제6 NMOS 트랜지스터(T6)와 제2 NMOS 트랜지스터(T2)를 동시에 턴-온시켜서 출력라인(4i) 상에 충전된 전압과 제1 노드(P1) 상의 전압을 기저전압(VSS)으로 떨어 뜨리게 된다.
이와 같이 종래의 쉬프트 레지스터 회로는 스타트펄스를 한 클럭(Clock)만큼 쉬프트시켜 출력라인(4i)을 충전시키게 된다.
그러나 종래의 쉬프트 레지스터 회로는 3 개의 클럭신호가 필요하게 되며 스타트펄스신호까지 포함하여 외부에서 총 4개의 레벨 쉬프터(Level Shifter)가 필요하게 되어 제조비용을 상승시키는 결과를 초래하게 된다.
따라서, 본 발명의 목적은 필요한 클럭신호의 수가 줄어 들어 외부제어회로가 단순화되도록 한 쉬프트 레지스터 회로를 제공함에 있다.
도 1은 종래의 쉬프트 레지스터를 개략적으로 나타내는 도면.
도 2는 도 1에 도시된 스테이지의 상세 회로도.
도 3은 도 2에 스테이지의 입/출력신호 파형도.
도 4는 본 발명의 제1 실시 예에 따른 쉬프트 레지스터를 나타내는 도면.
도 5는 도 4에 도시된 쉬프트 레지스터의 입/출력신호 파형도.
도 6은 도 4에 도시된 스테이지의 상세 회로도.
도 7은 도 6에 스테이지의 입/출력신호 파형도.
도 8은 본 발명의 제2 실시 예에 따른 쉬프트 레지스터를 나타내는 도면.
도 9는 도 8에 도시된 쉬프트 레지스터의 입/출력신호 파형도.
도 10은 본 발명의 다른 실시 예에 따른 스테이지의 상세 회로도.
< 도면의 주요부분에 대한 설명>61, 101 : 출력회로부 62, 102 : 입력회로부63, 103 : 방전회로부 T1∼T8 : NMOS 트랜지스터21∼2n, 121∼12n, 221∼22n, 12i, 22i : 스테이지41∼4n, 141∼14n, 241∼24n, 14i, 24i : 출력라인
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 쉬프트레지스터 회로의 스테이지는 제1 제어단자로부터의 제1 제어신호에 응답하여 제1 클럭신호를 로우라인에 공급함으로써 상기 로우라인을 충전시킴과 아울러 제2 제어단자로부터의 제2 제어신호에 응답하여 상기 로우라인 상의 전압을 방전시키는 출력회로부와; 제2 클럭신호가 공급되는 제어전극, 상기 스타트신호가 공급되는 입력전극 및 상기 제1 제어단자에 접속되는 출력전극을 가지는 제1 트랜지스터와, 상기 제2 클럭신호가 공급되는 제어전극, 상기 고전위 공급전압이 공급되는 입력전극 및 상기 제2 제어단자에 접속되는 출력전극을 가지는 제2 트랜지스터를 포함하여 상기 제2 클럭신호에 응답하여 상기 제1 제어신호를 충/방전시키는 입력회로부와; 상기 제1 클럭신호가 공급되는 제어전극, 상기 제2 제어신호가 공급되는 입력전극 및 상기 제2 제어신호가 방전되는 출력전극을 가지는 제3 트랜지스터와, 상기 제1 제어신호가 공급되는 제어전극, 상기 제3 트랜지스터의 출력전극에 접속된 입력전극 및 상기 저전위 공급전압이 공급되는 출력전극을 가지는 제4 트랜지스터를 포함하여 상기 제1 제어신호와 상기 제1 클럭신호에 응답하여 상기 제2 제어신호를 충/방전시키는 방전회로부를 구비한다.본 발명의 다른 실시예에 따른 쉬프트레지스터 회로의 스테이지는 제1 제어신호에 응답하여 제1 클럭신호를 상기 로우라인에 공급함과 아울러 제2 제어신호에 응답하여 상기 로우라인 상의 전압을 방전시키는 출력회로부와, 상기 스타트신호 및 제2 클럭신호에 응답하여 상기 제1 및 제2 제어신호를 발생하는 입력회로부를 포함하는 기수번째 스테이지들과; 제3 제어신호에 응답하여 상기 제2 클럭신호를 상기 로우라인에 공급함과 아울러 제4 제어신호에 응답하여 상기 로우라인 상의 전압을 방전시키는 출력회로부와, 상기 스타트신호 및 상기 제1 클럭신호에 응답하여 상기 제3 및 제4 제어신호를 발생하는 입력회로부를 포함하는 우수번째 스테이지들을 구비한다.본 발명의 또 다른 실시예에 따른 쉬프트레지스터 회로의 스테이지는 제1 클럭신호가 공급되는 입력전극, 상기 로우라인에 접속된 출력전극 및 제1 제어신호가 공급되는 제어전극을 가지는 풀-업 트랜지스터와 상기 저전위 공급전압이 공급되는 입력전극, 상기 로우라인에 접속되는 출력전극 및 제2 제어신호가 공급되는 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와; 제2 클럭신호와 상기 스타트신호에 응답하여 상기 제1 및 제2 제어신호를 발생하기 위한 입력회로부와; 상기 제1 클럭신호가 상기 로우라인에 공급되는 기간에 상기 제2 제어신호를 방전시키기 위한 방전회로부를 구비한다.상기 목적 외에 본 발명의 다른 목적 및 잇점들은 첨부한 도면들을 참조한 다음의 실시예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도 4 내지 도 10을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 쉬프트 레지스터가 도시되어 있다.
도 4를 참조하면, 본 발명의 쉬프트 레지스터는 m×n 화소어래이(Pixel Array)를 구동하기 위하여 스타트펄스 입력라인에 종속 접속되어진 n개의 스테이지들(121내지 12n)을 구비한다. 이들 n개의 스테이지들(121내지 12n)의 출력라인들(141내지 14n)은 화소어래이에 포함된 n개의 로우라인들(ROW1 내지 ROWn)에 각각 접속된다. 제1 스테이지(121)에는 스타트펄스(SP)가 공급되고 제1 내지 제n-1 스테이지들(121내지 12n-1)의 출력신호(g1내지 gn-1)는 각각 후단의 스테이지들에 스타트펄스로서 공급된다.
각 스테이지들(121내지 12n)은 위상반전된 제1 및 제2 클럭신호(C1,C2)가 각각 공급되는 제1 클럭단자(CLKA)와 제2 클럭단자(CLKB)를 구비한다. 기수번째 스테이지들(121,123,...,12n-1)의 제1 클럭단자(CLKA)에는 제1 클럭신호(C1)가 공급되며, 제2 클럭단자(CLKB)에는 제2 클럭신호(C2)가 공급된다. 이와 반대로 우수번째 스테이지들(122,124,...,12n)의 제1 클럭단자(CLKA)에는 제2 클럭신호(C2)가 공급되며, 제2 클럭단자(CLKB)에는 제1 클럭신호(C1)가 공급된다.
스타트펄스(SP), 제1 및 제2 클럭신호(C1,C2)가 도 5와 같이 공급되면 출력라인들(141내지 14n)은 순차적으로 하이논리의 펄스신호가 공급되어 화소어래이를 라인별로 순차구동하게 된다.
이 쉬프트 레지스터 회로의 입력신호들, 즉 스타트펄스(SP), 위상 반전되는 제1 및 제2 클럭신호(C1,C2), 공급전압(VCC) 및 기저전압(VSS)은 외부 제어회로로부터 공급된다.
도 6 및 도 7을 참조하면, 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 i(단, i는 2 이상의 자연수) 번째 스테이지(12i)에는 고전위 공급전압(VCC), 저전위 공급전압 또는 기저전압(VSS) 및 클럭신호들(CLKA,CLKB)을 생성하는 수단(도시하지 않음)에 접속됨과 아울러 i 번째 로우라인(14i)에 접속되며 이전 단의 출력신호(gi-1)가 스타트신호로서 공급된다.이 스테이지(12i)는 제1 제어신호로서 공급되는 제1 노드(P1) 상의 전압(VP1)에 응답하여 제1 클럭신호(CLKA)를 상기 로우라인(14i)에 공급함으로써 상기 로우라인(14i)을 충전시킴과 아울러 제2 제어신호로서 공급되는 제2 노드(P2) 상의 전압(VP2)에 응답하여 상기 로우라인(14i) 상의 전압을 방전시키는 출력회로부(61)와, 제2 클럭신호(CLKB)에 응답하여 상기 제1 노드(P1) 상의 전압(VP1)을 충/방전시키는 입력회로부(62)와, 상기 제1 노드(P1) 상의 전압(VP1)과 상기 제1 클럭신호(CLKA)에 응답하여 상기 제2 노드(P2) 상의 전압(VP2)을 충/방전시키는 방전회로부(63)를 구비한다.출력회로부(61)는 제1 클럭단자(CLKA), 제1 노드(P1) 및 출력라인(14i) 사이에 접속되어진 제5 NMOS 트랜지스터(T5)와, 기저전압(VSS)이 공급되고 제2 노드(P2)와 출력라인(14i) 사이에 접속되어진 제6 NMOS 트랜지스터(T6)를 포함한다.입력회로부(62)는 이전 단의 출력신호(gi-1)가 공급되고 제2 클럭단자(CLKB)와 제1 노드(P1) 사이에 접속되어진 제1 NMOS 트랜지스터(T1)와, 공급전압(VCC)이 공급되고 제2 클럭단자(CLKB)와 제2 노드(P2) 사이에 접속되어진 제2 NMOS 트랜지스터(T2)를 포함한다.방전회로부(63)는 기저전압(VSS)이 공급되고 제1 노드(P1)와 제2 노드(P2) 사이에 접속되어진 제3 및 제4 NMOS 트랜지스터(T3,T4)를 포함한다.스타트펄스로서 이전 단의 출력신호(gi-1)와 제2 클럭단자(CLKB)에 공급되는 클럭신호(이하, 기수번째 스테이지로 가정하여 제2 클럭단자에 공급되는 클럭신호를 제2 클럭신호라 함)는 동시에 하이논리로 발생된다. 이 때, 제1 클럭단자(CLKA)에 공급되는 클럭신호(이하, 기수번째 스테이지로 가정하여 제1 클럭단자에 입력되는 클럭신호를 제1 클럭신호라 함)는 로우논리로 유지된다. 그러면 제2 클럭신호(C2)에 의해 제1 및 제2 NMOS 트랜지스터(T1,T2)가 턴-온된다. 제1 NMOS 트랜지스터(T1)가 턴-온되므로 제1 노드(P1) 상의 전압(VP1)은 스타트펄스에 의해 하이논리로 충전되어 제4 및 제5 NMOS 트랜지스터(T4,T5)를 턴-온시키게 된다. 이 때, 제1 클럭신호(C1)는 로우논리를 유지하고 제2 NMOS 트랜지스터(T2)가 턴-온되어 있으므로 제6 NMOS 트랜지스터(T6)가 턴온되어 출력라인(14i)에는 로우논리의 전압이 공급되고 제3 NMOS 트랜지스터(T3)는 오프(off)상태를 유지하게 된다.
제1 노드(P1) 상의 전압(VP1)이 하이논리인 상태에서 이전 단의 출력신호(gi-1)와 제2 클럭신호(C2)가 로우논리로 반전되는 반면, 제1 클럭신호(C1)는 하이논리로 반전된다. 하이논리의 제1 클럭신호(C1)는 제5 NMOS 트랜지스터(T5)의 드레인과 제3 NMOS 트랜지스터(T3)의 게이트에 공급되어 출력라인(14i)에는 하이논리의 전압이 공급되고 제3 NMOS 트랜지스터(T3)는 턴-온된다. 이 때, 제1 노드(P1) 상의 전압(VP1)은 제1 클럭단자(CLKA)와 제1 노드(P1) 사이에 접속된 제5 NMOS 트랜지스터(T5)의 게이트와 드레인간 캐패시턴스(Cgd)에 의해 커플링(Coupling)되어 더욱 높은 레벨로 충전된다. 제4 NMOS 트랜지스터(T4)는 제1 노드(P1) 상의 전압(VP1)에 의해 온(on) 상태를 유지하고 있으므로 제3 NMOS 트랜지스터(T3)가 턴-온되면서 제2 노드(P2) 상의 전압(VP2)은 제3 및 제4 NMOS 트랜지스터(T3,T4)를 경유하여 기저전압(VSS)으로 방전된다. 이에 따라, 제6 NMOS 트랜지스터(T6)는 턴-오프되고, 출력라인(14i)에는 하이논리의 제1 클럭신호(C1)가 거의 손실없이 공급될 수 있게 된다.
제3 내지 제5 NMOS 트랜지스터(T3 내지 T5)가 온(on) 상태를 유지하고 제6 NMOS 트랜지스터(T6)가 오프(off) 상태를 유지하는 상태에서, 제2 클럭신호(C2)가 다시 하이논리로 변하고 제1 클럭신호(C1)가 로우논리로 변하게 된다. 그러면 제2 클럭신호(C2)에 의해 제1 및 제2 NMOS 트랜지스터(T1,T2)는 턴-온되므로 로우논리의 스타트펄스에 의해 제1 노드(P1) 상의 전압(VP1)은 제1 NMOS 트랜지스터(T1)를 경유하여 방전되어 로우논리로 변하게 되고 공급전압(VCC)에 의해 제2 노드(P2) 상의 전압(VP2)은 하이논리로 변하게 된다. 제1 노드(P1) 상의 전압(VP1)이 로우논리로 변하게 됨에 따라 제4 및 제5 NMOS 트랜지스터(T4,T5)는 턴-오프된다. 그리고 로우논리의 제1 클럭신호(C1)는 제3 NMOS 트랜지스터(T3)를 턴-오프시키게 된다. 제2 노드(P2) 상의 전압(VP2)은 제3 및 제4 NMOS 트랜지스터(T3,T4)가 턴-오프되고 공급전압(VCC)이 공급되므로 하이논리를 유지하게 된다. 이 제2 노드(P2) 상의 전압(VP2)에 의해 제6 NMOS 트랜지스터(T6)는 턴-온된다. 이에 따라, 출력라인(14i) 상의 전압(Vout)은 기저전압(VSS)으로 방전되어 로우논리로 변하게 된다.
도 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터가 도시되어 있다.
도 8을 참조하면, 본 발명의 쉬프트 레지스터는 스타트펄스 입력라인에 종속 접속되어지는 n개의 스테이지들(221내지 22n)을 구비한다. 이들 n개의 스테이지들(221내지 22n)의 출력라인들(241내지 24n)은 화소어래이에 포함된 n개의로우라인들(ROW1 내지 ROWn)에 각각 접속된다. 제1 스테이지(221)에는 스타트펄스(SP)가 공급되고 제1 내지 제n-1 스테이지들(221내지 22n-1)의 출력신호(g1내지 gn-1)는 각각 후단의 스테이지들에 스타트펄스로서 공급된다.
각 스테이지들(221내지 22n)은 순차적으로 위상지연되는 제1 내지 제3 클럭신호(C1 내지 C3) 중 두 개의 클럭신호가 각각 공급되는 제1 클럭단자(CLKA)와 제2 클럭단자(CLKB)를 구비한다. 3k+1(단, K는 0 이상의 정수) 번째 스테이지들(221,224,...)의 제1 클럭단자(CLKA)에는 제1 클럭신호(C1)가 공급되며, 제2 클럭단자(CLKB)에는 제3 클럭신호(C3)가 공급된다. 3k+2 번째 스테이지들(222,225,...)의 제1 클럭단자(CLKA)에는 제2 클럭신호(C2)가 공급되며, 제2 클럭단자(CLKB)에는 제1 클럭신호(C1)가 공급된다. 그리고 3k+3 번째 스테이지들(223,226,...)의 제1 클럭단자(CLKA)에는 제3 클럭신호(C3)가 공급되며, 제2 클럭단자(CLKB)에는 제2 클럭신호(C2)가 공급된다.
스테이지들(221내지 22n) 각각은 도 6과 같이 구성된다, 이들 스테이지들(221내지 22n)은 스타트펄스(SP), 제1 내지 제3 클럭신호(C1 내지 C3)가 도 9와 같이 공급되면 출력라인들(241내지 24n)에 입력 스타트펄스보다 한 클럭만큼 순차적으로 지연되는 하이논리의 펄스신호를 로우라인들(ROW1 내지 ROWn)에 공급하여 화소어래이를 라인별로 순차구동하게 된다.
도 9에 있어서, 노드 상의 전압(VP1,VP2)은 제1 스테이지(221) 내부의 제1 및 제2 노드(P1,P2)에서 나타난다.
3k+1번째 스테이지들(221,224,...)을 중심으로 각 스테이지들의 동작을 상세히 설명하면 다음과 같다.
도 6 및 도 9를 참조하면, 스타트펄스로서 이전 단의 출력신호(gi-1)가 하이논리로 공급되고 제2 클럭단자(CLKB)에 공급되는 제3 클럭신호(C3)는 스타트펄스에 동기되어 하이논리로 발생된다. 이 때, 제1 클럭단자(CLKA)에 공급되는 제1 클럭신호(C1)는 로우논리로 유지된다. 그러면 제3 클럭신호(C3)에 의해 제1 및 제2 NMOS 트랜지스터(T1,T2)가 턴-온된다. 제1 NMOS 트랜지스터(T1)가 턴-온되므로 제1 노드(P1) 상의 전압(VP1)은 스타트펄스에 의해 하이논리로 충전되어 제4 및 제5 NMOS 트랜지스터(T4,T5)를 턴-온시키게 된다. 이 때, 제1 클럭신호(C1)는 로우논리를 유지하게 되므로 출력라인(14i)에는 로우논리의 전압이 공급되고 제3 NMOS 트랜지스터(T3)는 오프(off)상태를 유지하게 된다.
제1 노드(P1) 상의 전압(VP1)이 하이논리인 상태에서 이전 단의 출력신호(gi-1)와 제3 클럭신호(C3)가 로우논리로 반전되고 제1 클럭신호(C1)가 하이논리로 반전된다. 하이논리의 제1 클럭신호(C1)에 의해 출력라인(24i)에는 하이논리의 전압이 공급되고 제3 NMOS 트랜지스터(T3)는 턴-온된다. 이 때, 제1 노드(P1) 상의 전압(VP1)은 제5 NMOS 트랜지스터(T5)의 게이트와 드레인간 캐패시턴스(Cgd)에 의해 커플링(Coupling)되어 더욱 높은 레벨로 충전된다. 제4 NMOS 트랜지스터(T4)는 제1 노드(P1) 상의 전압(VP1)에 의해 온(on) 상태를 유지하고 있으므로 제3 NMOS 트랜지스터(T3)가 턴-온되면서 제2 노드(P2) 상의 전압(VP2)은 제3 및 제4 NMOS 트랜지스터(T3,T4)를 경유하여 기저전압(VSS)으로 방전된다. 그리고 로우논리의 제3 클럭신호(C3)에 의해 제1 및 제2 NMOS 트랜지스터(T1,T2)는 턴-오프된다.
제3 내지 제5 NMOS 트랜지스터(T3 내지 T5)가 온(on) 상태를 유지하고 제1 및 제2 NMOS 트랜지스터(T1,T2)가 오프(off) 상태를 유지하는 상태에서, 제1 클럭신호(C1)가 다시 로우논리로 변하고 제3 클럭신호(C3)는 로우논리를 유지하게 된다. 그러면 로우논리의 제3 클럭신호(C3)에 의해 제1 및 제2 NMOS 트랜지스터(T1,T2)는 오프상태를 유지하게 되고, 제1 노드(P1) 상의 전압(VP1)은 중간레벨로 변하게 된다. 그리고 제2 노드(P2) 상의 전압(VP2)은 로우논리를 유지하게 된다. 출력라인(24i) 상의 출력전압(Vout)은 제5 NMOS 트랜지스터(T5)가 온 상태를 유지하게 되므로 제1 클럭단자(CLKA) 쪽으로 방전되어 로우논리로 변하게 된다.
제1 및 제2 NMOS 트랜지스터(T1,T2)가 오프 상태를 유지하는 상태에서, 제3 클럭신호(C3)가 하이논리로 반전되고 제1 클럭신호(C1)가 로우논리를 유지하게 된다. 그러면 제3 클럭신호(C3)에 의해 제1 및 제2 NMOS 트랜지스터(T1,T2)가 턴-온되므로 제1 노드(P1) 상의 전압(VP1)은 제1 NMOS 트랜지스터(T1)를 경유하여 방전되어 로우논리로 변하게 되며, 제2 노드(P2) 상의 전압은 공급전압(VCC)에 의해 하이논리로 변하게 된다.
이와 같이, 본 발명의 쉬프트 레지스터를 3상 클럭으로 구동하게 되면 클럭신호간의 간격이 커지게 되므로 클럭 딜레이나 오버랩(overlap)에도 안정적으로 동작하게 된다. 또한, 출력라인(24i) 상의 전압은 제5 NMOS 트랜지스터(T5)를 통하여 충/방전되므로 제6 NMOS 트랜지스터(T6)의 채널폭(channel width) 크기를 크게 줄일 수 있게 된다.
도 10은 본 발명의 쉬프트 레지스터에서 스테이지의 다른 실시예를 나타낸다.
도 10의 구성에서, 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 i 번째 스테이지(12i,22i)에는 저전위 공급전압 또는 기저전압(VSS) 및 클럭신호들(CLKA,CLKB)을 생성하는 수단(도시하지 않음)에 접속됨과 아울러 i 번째 로우라인(14i,24i)에 접속되며 이전 단의 출력신호(gi-1)가 스타트신호로서 공급된다.이 스테이지(12i, 22i)는 제1 제어신호로서 공급되는 제1 노드(P1) 상의 전압(VP1)에 응답하여 제1 클럭신호(CLKA)를 상기 로우라인(14i,24i)에 공급함으로써 상기 로우라인(14i)을 충전시킴과 아울러 제2 제어신호로서 공급되는 제2 노드(P2) 상의 전압(VP2)에 응답하여 상기 로우라인(14i,24i) 상의 전압을 방전시키는 출력회로부(101)와, 제2 클럭신호(CLKB)에 응답하여 상기 제1 노드(P1) 상의 전압(VP1)을 충/방전시키는 입력회로부(102)와, 상기 제1 노드(P1) 상의 전압(VP1)과 상기 제1 클럭신호(CLKA)에 응답하여 상기 제2 노드(P2) 상의 전압(VP2)을 충/방전시키는 방전회로부(103)를 구비한다.출력회로부(101)는 제1 클럭단자(CLKA), 제1 노드(P1) 및 출력라인(14i, 24i) 사이에 접속되어진 제7 NMOS 트랜지스터(T7)와, 기저전압(VSS)이 공급되고 제2 노드(P2)와 출력라인(14i) 사이에 접속되어진 제8 NMOS 트랜지스터(T8)를 포함한다.입력회로부(102)는 이전 단의 출력신호(gi-1)가 공급되고 제2 클럭단자(CLKB)와 제1 노드(P1) 사이에 접속되어진 제1 및 제2 NMOS 트랜지스터(T1, T2)와, 제2 클럭단자(CLKB)와 제2 노드(P2) 사이에 접속되어진 제3 및 제4 NMOS 트랜지스터(T3,T4)를 포함한다.방전회로부(103)는 제1 클럭단자(CLKA)와 제2 노드(P2)에 접속된 제5 NMOS 트랜지스터(T5)와, 기저전압(VSS)이 공급되고 제1 노드(P1)와 제5 NMOS 트랜지스터(T5) 사이에 접속된 제6 NMOS 트랜지스터(T6)를 포함한다.도 6에 도시된 스테이지와 대비할 때, 도 10에 도시된 스테이지(12i)는 제1 노드(P1)를 충/방전시키는 트랜지스터와 제2 노드(P2)를 충전시키기 위한 트랜지스터를 각각 듀얼 게이트형 트랜지터들로 대신하여 트랜지스터의 낮은 문턱전압(Vth)에 의한 누설전류량을 최소화시켜 회로의 동작영역을 넓히게 된다.
스테이지의 동작을 도 7의 파형도를 결부하여 설명하면 다음과 같다. 도 7 및 도 10을 참조하면, 스타트펄스로서 이전 단의 출력신호(gi-1)와 제2 클럭단자(CLKB)에 공급되는 클럭신호(이하, 기수번째 스테이지로 가정하여 제2 클럭단자에 공급되는 클럭신호를 제2 클럭신호라 함)는 동시에 하이논리로 발생된다. 이 때, 제1 클럭단자(CLKA)에 공급되는 클럭신호(이하, 기수번째 스테이지로 가정하여 제1 클럭단자에 입력되는 클럭신호를 제1 클럭신호라 함)는 로우논리로 유지된다. 그러면 제2 클럭신호(C2)에 의해 제1 내지 제4 NMOS 트랜지스터(T1 내지 T4)가 턴-온된다. 제1 및 제2 NMOS 트랜지스터(T1,T2)가 턴-온되므로 제1 노드(P1) 상의 전압(VP1)은 스타트펄스에 의해 하이논리로 충전되어 제6 및 제7 NMOS 트랜지스터(T6,T7)를 턴-온시키게 된다. 이 때, 제1 클럭신호(C1)는 로우논리를 유지하게 되므로 출력라인(14i)에는 로우논리의 전압이 공급되고 제5 NMOS 트랜지스터(T5)는 오프(off)상태를 유지하게 된다.
제1 노드(P1) 상의 전압(VP1)이 하이논리인 상태에서 이전 단의 출력신호(gi-1)와 제2 클럭신호(C2)가 로우논리로 반전되고 제1 클럭신호(C1)가 하이논리로 반전된다. 하이논리의 제1 클럭신호(C1)는 제5 NMOS 트랜지스터(T5)의 드레인과 제3 NMOS 트랜지스터(T3)의 게이트에 공급되어 출력라인(14i)에는 하이논리의 전압이 공급되고 제5 NMOS 트랜지스터(T5)는 턴-온된다. 이 때, 제1 노드(P1) 상의 전압(VP1)은 제7 NMOS 트랜지스터(T7)의 게이트와 드레인간 캐패시턴스(Cgd)에 의해 커플링(Coupling)되어 더욱 높은 레벨로 충전된다. 제6 NMOS 트랜지스터(T6)는 제1 노드(P1) 상의 전압(VP1)에 의해 온(on) 상태를 유지하고 있으므로 제5 NMOS 트랜지스터(T5)가 턴-온되면서 제2 노드(P2) 상의 전압(VP2)은 제5 및 제6 NMOS 트랜지스터(T5,T6)를 경유하여 기저전압(VSS)으로 방전된다. 이에 따라, 제8 NMOS 트랜지스터(T8)는 턴-오프되고 제1 노드(P1) 상의 전압(VP1) 레벨은 더욱 높은 레벨로 충전되어 출력라인(14i)에는 하이논리의 제1 클럭신호(C1)가 거의 손실없이 공급된다.
제5 내지 제7 NMOS 트랜지스터(T5 내지 T7)가 온(on) 상태를 유지하고 제8 NMOS 트랜지스터(T8)가 오프(off) 상태를 유지하는 상태에서, 제2 클럭신호(C2)가 다시 하이논리로 변하고 제1 클럭신호(C1)가 로우논리로 변하게 된다. 그러면 제2 클럭신호(C2)에 의해 제1 내지 제4 NMOS 트랜지스터(T1 내지 T4)는 턴-온되므로 로우논리의 스타트펄스에 의해 제1 노드(P1) 상의 전압(VP1)은 제1 및 제2 NMOS 트랜지스터(T1,T2)를 경유하여 방전되면서 로우논리로 변하게 된다. 제1 노드(P1) 상의 전압(VP1)이 로우논리로 변하게 됨에 따라 제6 및 제7 NMOS 트랜지스터(T6,T7)는 턴-오프된다. 그리고 로우논리의 제1 클럭신호(C1)는 제3 NMOS 트랜지스터(T3)를 턴-오프시키게 된다. 또한, 로우논리의 제1 클럭신호(C1)에 의해 제5 NMOS 트랜지스터(T5)는 턴-오프되므로 하이논리의 제2 클럭신호(C2)에 의해 제2 노드(P2) 상의 전압(VP2)은 하이논리로 변하게 된다. 이 제2 노드(P2) 상의 전압(VP2)에 의해 제8 NMOS 트랜지스터(T8)는 턴-온된다. 이에 따라, 출력라인(14i) 상의 전압은 기저전압(VSS)으로 방전되어 로우논리로 변하게 된다.
이와 같은 스테이지(12i)는 도 8과 같은 3상 클럭신호에 의해서도 동작된다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터 회로는 2상 클럭신호에 의해 구동되어 필요한 클럭공급라인 수가 줄어들게 되고 레벨쉬프터의 수가 감소되는 등 외부제어회로가 단순화된다. 나아가, 본 발명에 따른 쉬프트 레지스터 회로는 3상 클럭신호를 공급하여 동작시키면 클럭신호간의 간격이 커지게 되므로 클럭의 딜레이나 오버랩에도 안정화된 동작으로 화소어래이를 구동시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (18)

  1. 고전위 공급전압, 저전위 공급전압 및 클럭신호들을 생성하는 수단에 접속됨과 아울러 로우라인들에 접속되어 이전 단의 출력신호가 스타트신호로서 공급되는 다수의 스테이지들로 구성되어 상기 로우라인들을 구동하기 위한 쉬프트 레지스터에 있어서,
    상기 스테이지는,
    제1 제어단자로부터의 제1 제어신호에 응답하여 제1 클럭신호를 상기 로우라인에 공급함으로써 상기 로우라인을 충전시킴과 아울러 제2 제어단자로부터의 제2 제어신호에 응답하여 상기 로우라인 상의 전압을 방전시키는 출력회로부와;
    제2 클럭신호가 공급되는 제어전극, 상기 스타트신호가 공급되는 입력전극 및 상기 제1 제어단자에 접속되는 출력전극을 가지는 제1 트랜지스터와, 상기 제2 클럭신호가 공급되는 제어전극, 상기 고전위 공급전압이 공급되는 입력전극 및 상기 제2 제어단자에 접속되는 출력전극을 가지는 제2 트랜지스터를 포함하여 상기 제2 클럭신호에 응답하여 상기 제1 제어신호를 충/방전시키는 입력회로부와;
    상기 제1 클럭신호가 공급되는 제어전극, 상기 제2 제어신호가 공급되는 입력전극 및 상기 제2 제어신호가 방전되는 출력전극을 가지는 제3 트랜지스터와, 상기 제1 제어신호가 공급되는 제어전극, 상기 제3 트랜지스터의 출력전극에 접속된 입력전극 및 상기 저전위 공급전압이 공급되는 출력전극을 가지는 제4 트랜지스터를 포함하여 상기 제1 제어신호와 상기 제1 클럭신호에 응답하여 상기 제2 제어신호를 충/방전시키는 방전회로부를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 클럭신호는 서로 상반된 위상을 가지는 것을 특징으로 하는 쉬프트 레지스터 회로.
  3. 제 1 항에 있어서,
    상기 스타트신호는 상기 제1 및 제2 클럭신호 중 어느 하나에 동기되어 상기스테이지에 공급되는 것을 특징으로 하는 쉬프트 레지스터 회로.
  4. 제 1 항에 있어서,
    상기 출력회로부는 상기 제1 클럭신호가 공급되는 입력전극, 상기 로우라인에 접속되는 출력전극 및 상기 제1 제어단자에 접속되는 제어전극을 가지는 풀-업 트랜지스터와,
    상기 저전위 공급전압이 공급되는 입력전극, 상기 로우라인에 접속되는 출력전극 및 상기 제2 제어단자에 접속되는 제어전극을 가지는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 방전회로부는,
    상기 제1 클럭신호가 상기 로우라인에 공급되는 기간에 상기 제2 제어신호를 방전시키는 것을 특징으로 하는 쉬프트 레지스터 회로.
  7. 삭제
  8. 고전위 공급전압, 저전위 공급전압 및 클럭신호들을 생성하는 신호생성수단에 접속됨과 아울러 로우라인들에 접속되어 이전 단의 출력신호가 스타트신호로서 공급되는 다수의 스테이지들로 구성되어 상기 로우라인들을 충방전시키기 위한 쉬프트 레지스터에 있어서,
    상기 스테이지는,
    제1 제어신호에 응답하여 제1 클럭신호를 상기 로우라인에 공급함과 아울러 제2 제어신호에 응답하여 상기 로우라인 상의 전압을 방전시키는 출력회로부와, 상기 스타트신호 및 제2 클럭신호에 응답하여 상기 제1 및 제2 제어신호를 발생하는 입력회로부를 포함하는 기수번째 스테이지들과;
    제3 제어신호에 응답하여 상기 제2 클럭신호를 상기 로우라인에 공급함과 아울러 제4 제어신호에 응답하여 상기 로우라인 상의 전압을 방전시키는 출력회로부와, 상기 스타트신호 및 상기 제1 클럭신호에 응답하여 상기 제3 및 제4 제어신호를 발생하는 입력회로부를 포함하는 우수번째 스테이지들을 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  9. 제 8 항에 있어서,
    상기 쉬프트 레지스터에는 서로 상반되는 위상을 가지는 상기 제1 및 제2 클럭신호가 상기 신호생성수단으로부터 공급되며;
    상기 제1 클럭신호는 상기 기수번째 스테이지의 출력회로부 입력단과 상기 우수번째 스테이지의 입력회로부 입력단에 공통으로 공급되고;
    상기 제2 클럭신호는 상기 기수번째 스테이지의 입력회로부 입력단과 상기 우수번째 스테이지의 출력회로부 입력단에 공통으로 공급되는 것을 특징으로 하는 쉬프트 레지스터 회로.
  10. 제 8 항에 있어서,
    상기 기수번째 스테이지들 각각은 상기 제1 클럭신호가 상기 로우라인에 공급되는 기간에 상기 제2 제어신호를 방전시키기 위한 방전회로부를 추가로 구비하고;
    상기 우수번째 스테이지들 각각은 상기 제2 클럭신호가 상기 로우라인에 공급되는 기간에 상기 제4 제어신호를 방전시키기 위한 방전회로부를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  11. 고전위 공급전압, 저전위 공급전압 및 클럭신호들을 생성하는 신호생성수단에 접속됨과 아울러 각각 하나의 로우라인에 접속되어 이전 단의 출력신호가 스타트신호로서 공급되어 상기 로우라인을 충방전시키는 다수 개의 스테이지들로 이루어진 쉬프트 레지스터에 있어서,
    상기 스테이지는,
    제1 클럭신호가 공급되는 입력전극, 상기 로우라인에 접속된 출력전극 및 제1 제어신호가 공급되는 제어전극을 가지는 풀-업 트랜지스터와 상기 저전위 공급전압이 공급되는 입력전극, 상기 로우라인에 접속되는 출력전극 및 제2 제어신호가 공급되는 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와;
    제2 클럭신호와 상기 스타트신호에 응답하여 상기 제1 및 제2 제어신호를 발생하기 위한 입력회로부와;
    상기 제1 클럭신호가 상기 로우라인에 공급되는 기간에 상기 제2 제어신호를 방전시키기 위한 방전회로부를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  12. 제 11 항에 있어서,
    상기 쉬프트 레지스터에는 서로 상반되는 위상을 가지는 2상 클럭신호가 상기 신호생성수단으로부터 공급되며;
    상기 2상 클럭신호들 각각은 기수번째와 우수번째로 나뉘어 상기 스테이지의 입력 회로부와 출력회로부의 입력단에 교번되어 공급되는 것을 특징으로 하는 쉬프트 레지스터 회로.
  13. 제 11 항에 있어서,
    상기 쉬프트 레지스터에는 순차적으로 위상지연되는 3상 클럭신호가 상기 신호생성수단으로부터 공급되며;
    상기 3상 클럭신호 중 위상차를 가지는 두 개의 클럭신호들이 상기 스테이지 각각에 공급되는 것을 특징으로 하는 쉬프트 레지스터 회로.
  14. 제 11 항에 있어서,
    상기 제1 클럭신호는 상기 제2 클럭신호보다 적어도 한 클럭 이상 지연되어 발생되는 것을 특징으로 하는 쉬프트 레지스터 회로.
  15. 제 11 항에 있어서,
    상기 입력회로부는 상기 제2 클럭신호가 공급되는 제어전극, 상기 스타트신호가 공급되는 입력전극 및 상기 풀-업 트랜지스터의 제어전극에 접속되는 출력전극을 가지는 제1 트랜지스터와;
    상기 제2 클럭신호가 공급되는 제어전극, 고전위 공급전압이 공급되는 입력전극 및 상기 풀-다운 트랜지스터의 제어전극에 접속되는 출력전극을 가지는 제2 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  16. 제 11 항에 있어서,
    상기 입력회로부는 상기 제2 클럭신호가 공급되는 제어전극, 상기 스타트신호가 공급되는 입력전극 및 상기 제2 클럭신호가 출력되는 출력전극을 가지는 제1 트랜지스터와;
    상기 제2 클럭신호가 공급되는 제어전극, 상기 제1 트랜지스터의 출력전극에 접속된 입력전극 및 상기 풀-업 트랜지스터의 제어전극에 접속된 출력전극을 가지는 제2 트랜지스터와;
    상기 제2 클럭신호가 공통으로 공급되는 제어전극 및 입력전극과, 상기 제2 클럭신호가 출력되는 출력전극을 가지는 제3 트랜지스터와;
    상기 제2 클럭신호가 공급되는 제어전극, 상기 제3 트랜지스터의 출력전극에 접속된 입력전극 및 상기 풀-다운 트랜지스터의 제어전극에 접속된 출력전극을 가지는 제4 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  17. 제 11 항에 있어서,
    상기 방전회로부는 상기 제1 클럭신호가 공급되는 제어전극, 상기 제2 제어신호가 공급되는 입력전극 및 상기 제2 제어신호가 방전되는 출력전극을 가지는 제1 트랜지스터와;
    상기 제1 제어신호가 공급되는 제어전극, 상기 제1 트랜지스터의 출력전극에 접속된 입력전극 및 상기 저전위 공급전압이 공급되는 출력전극을 가지는 제2 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  18. 제 11 항에 있어서,
    상기 풀-업 트랜지스터는 상기 제1 클럭신호가 하이레벨을 유지하는 기간에 상기 제1 제어신호에 응답하여 상기 로우라인에 상기 제1 클럭신호를 공급함과 아울러 상기 제1 클럭신호가 로우레벨을 유지하는 기간에 상기 제1 제어신호에 응답하여 상기 로우라인 상의 전압을 상기 제1 클럭신호의 입력라인 쪽으로 방전시키는 것을 특징으로 하는 쉬프트 레지스터 회로.
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