JP2009266305A - メモリシステムおよびその制御方法 - Google Patents
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Abstract
【解決手段】不揮発性メモリと、不揮発性メモリと外部端子との間に介在して、外部との1回の読出しまたは/および書込み動作で転送される第1データ量の記憶容量を備えるバッファメモリと、第1データ量より小さな第2データ量の記憶容量を備え、バッファメモリから不揮発性メモリへのプログラム動作の際、期待値を格納する検証メモリとを備え、不揮発性メモリからバッファメモリへのデータのロード動作の際、不揮発性メモリにおける第2データ量またはその整数倍であって第1データ量より小さな所定記憶容量が消去状態の場合、検証メモリをリセットし、該検証メモリの内容をバッファメモリの該当する記憶容量に転送する。
【選択図】図1
Description
2つのSRAM41は、排他的に動作する。例えば、一方のSRAM41がインターナルバスIBを介してバックエンドである不揮発性メモリセルアレイNVARYまたは検証メモリ部5と通信中に、他方のSRAM41がフロントエンドであるI/Oインターフェース部3(外部端子2)と通信する。具体的には、一方のSRAM41がインターナルバスIBと通信する場合、X−Decoder101とY−Decoder101は、S2信号またはS5信号に対応してバックエンドアドレスをスクランブルテーブルSTのスクランブル情報をスクランブルしたデコーディング信号によって複数のSRAMセルを選択する。他方のSRAM41がI/Oインターフェース部3と通信する場合、X−Decoder101とY−Decoder102は、S6信号に対応してフロントエンドアドレスのデコーディング信号によって複数のSRAMセルを選択する。ここで、Y−Decoder101と第1バスコネクタ41A間には、不図示のセレクターが配置され、一方のバッファメモリ41が第1バスコネクタ41Aを介してインターナルバスIBと通信する場合、Y−Decoder101の出力が一方のバッファメモリ41内の第1バスコネクタ41Aへのみ入力される。また、Y−Decoder102とI/Oターミナルコネクタ41B間には、不図示のセレクターが配置され、他方のバッファメモリ41がI/Oターミナルコネクタ41Bを介してI/Oインターフェース部3と通信する場合、Y−Decoder102の出力が他方のバッファメモリ41内のI/Oターミナルコネクタ41Bへのみ入力される。前記インターリーブ通信の場合、一方の第1デコーダD1(X−Decoder101)は、S2信号またはS5信号に対応してバックエンドアドレスをスクランブルテーブルSTのスクランブル情報をスクランブルしたデコーディング信号によって一方のSRAM41内のワード線WLを制御する。他方の第1デコーダD1(X−Decoder101)は、S6信号に対応してフロントエンドアドレスのデコーディング信号によって一方のSRAM41内のワード線WLを制御する。
SRAMアレイSARY2では、WL17〜WL32/BL1〜BL256が活性化される。SRAMアレイSARY3では、WL1〜WL16/BL257〜BL512が活性化される。SRAMアレイSARY4では、WL17〜WL32/BL257〜BL512が活性化される。
例えば、本実施形態では、不揮発性メモリセルアレイNVARYの1ページのデータを1/4分割し、セクタごとにロードする場合を例示したが、本発明はこれに限定されるものではない。さらに大きな記憶容量に対するロード動作、逆に更に分割された小さな記憶容量をごとのロード動作に対しても同様に適用することができる。この場合、検証メモリ部5の記憶容量をロードされる単位に合わせればよい。
また、検証メモリ部5においてリセットされる記憶容量は、例示された場合に限定されることはない。適宜にマルチプレクスしてやれば、ロードされる記憶容量に合わせることができる。
また、検証メモリ部5は、書込みアンプ7または読出しアンプ8と兼用することができる。
また、検証メモリセルアレイ52は、SRAM構成のメモリセルであってもよい。
また、検証メモリ部5からバッファメモリ部4へのリセットデータ(“1”)の転送は、インターナルバスIB(x32バイト)を経由することもできる。この場合、バッファメモリ部4内のビット線とインターナルバスIBを選択的に接続する第1バスコネクタ41Aは、S2信号、S5信号、スクランブルテーブルSTとバックエンドアドレスとにより制御される第1スイッチ系統Sw.1のみで構成される。
1A 第2バスコネクタ
1B 第3バスコネクタ
2 外部端子
3 I/Oインターフェース部
4 バッファメモリ部
5 検証メモリ部
6 ブランク判定部
7 書込みアンプ
8 読出しアンプ
9 制御部
9A コマンドデコーダ
9B バックエンドコントローラ
9C フロントエンドコントローラ
41 SRAM
41A 第1バスコネクタ
41B I/Oターミナルコネクタ
51 第4バスコネクタ
52、52A、52B 検証メモリセルアレイ
53 マルチプレクサ
61 第5バスコネクタ
62 ブランク判定回路
CB コアバス
D1 第1デコーダ
D2 第2デコーダ
D3 第3デコーダ
IB インターナルバス
NVARY 不揮発性メモリセルアレイ
SARY SRAMアレイ
ST スクランブルテーブル
Claims (11)
- 不揮発性メモリと、
前記不揮発性メモリと外部端子との間に介在して、外部との1回の読出しまたは/および書込み動作で転送される第1データ量の記憶容量を備えるバッファメモリと、
前記第1データ量より小さな第2データ量の記憶容量を備え、前記バッファメモリから前記不揮発性メモリへのプログラム動作の際、期待値を格納する検証メモリとを備え、
前記不揮発性メモリから前記バッファメモリへのデータのロード動作の際、前記不揮発性メモリにおける前記第2データ量またはその整数倍であって前記第1データ量より小さな所定記憶容量が消去状態の場合、前記検証メモリをリセットし、該検証メモリの内容を前記バッファメモリの前記ロード対象に該当する記憶容量場所に転送することを特徴とするメモリシステム。 - 前記不揮発性メモリは、前記所定記憶容量ごとに消去状態であるか否かを記憶する情報記憶部を備え、
前記ロード動作に応じて、前記不揮発性メモリからのデータの読み出しに先立ち前記情報記憶部を読み出し、前記所定記憶容量が消去状態であるか否かを判定する消去状態判定部とを備えることを特徴とする請求項1に記載のメモリシステム。 - 前記検証メモリは、前記バッファメモリへの転送ビット幅と同数またはその整数倍の検証メモリセルをリセットすることを特徴とする請求項1または2に記載のメモリシステム。
- 前記検証メモリは、マルチプレクサを備え、
前記バッファメモリへの転送ビット幅より少数の検証メモリセルをリセットし、リセットされた前記検証メモリセルの内容は前記マルチプレクサを経て前記転送ビット幅に拡張されることを特徴とする請求項1または2に記載のメモリシステム。 - 前記検証メモリと前記バッファメモリ間にはそれらを接続する複数のインターナルバスと、前記所定記憶容量が消去状態でない場合に活性化される第1スイッチ素子と、前記所定記憶容量が消去状態の場合に活性化される第2スイッチ素子とを備え、
前記バッファメモリは、前記第1スイッチ素子を経由して前記不揮発性メモリからデータが転送され、前記第2スイッチ素子を経由して前記検証メモリからデータが転送されることを特徴とする請求項1または2に記載のメモリシステム。 - 前記不揮発性メモリは、前記所定記憶容量を構成するメモリセルと、前記情報記憶部を構成するメモリセルとが、同一のワード線に接続されることを特徴とする請求項1乃至5の少なくとも何れか1項に記載のメモリシステム。
- 前記第1データ量はページを構成するデータ量であり、前記第2データ量はセクタを構成するデータ量であることを特徴とする請求項1乃至6の少なくとも何れか1項に記載のメモリシステム。
- 不揮発性メモリと、前記不揮発性メモリと外部端子との間に介在するバッファメモリと、前記バッファメモリから前記不揮発性メモリへのプログラム動作の際、前記第1データ量より小さな第2データ量の期待値を格納する検証メモリとを備え、外部との1回の読出しまたは/および書込み動作として前記バッファメモリを介して第1データ量のアクセスを行うメモリシステムの制御方法であって、
読出し動作の際、
前記不揮発性メモリから前記バッファメモリへのデータのロード動作に先立ち、前記不揮発性メモリにおける前記第2データ量またはその整数倍であって前記第1データ量より小さな所定記憶容量が消去状態であるか否かを記憶する情報記憶部を読み出すステップと、
前記所定記憶容量が消去状態であると判断された場合に、前記検証メモリをリセットするステップと、
リセットされた前記検証メモリの内容を前記バッファメモリに転送するステップとを有することを特徴とするメモリシステムの制御方法。 - 前記転送ステップは、前記所定記憶容量に対応して前記バッファメモリ内のワード線選択または/およびコラム線選択をそれぞれ同時に活性する、ことを特徴とする請求項8に記載のメモリシステムの制御方法。
- 前記転送ステップは、前記検証メモリと前記バッファメモリ間を接続する複数のインターナルバスの一部のみを使用する、ことを特徴とする請求項8または9に記載のメモリシステムの制御方法。
- 前記情報記憶部を読み出すステップの後、前記所定記憶容量が消去状態でないと判断された場合に前記第1データ量を読み出すステップと、
前記第1データ量を読み出すステップは、前記情報記憶部を読み出すステップで読み出された情報記憶部のメモリセルデータが流す電流を元に、前記第1データ量のメモリセルデータを判定する、ことを特徴とする請求項8に記載のメモリシステムの制御方法。
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JPH05342891A (ja) * | 1992-06-10 | 1993-12-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2001357684A (ja) * | 2000-06-12 | 2001-12-26 | Sharp Corp | 半導体記憶装置 |
JP2008097736A (ja) * | 2006-10-13 | 2008-04-24 | Spansion Llc | 半導体装置およびその制御方法 |
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- 2008-04-25 JP JP2008114863A patent/JP4635173B2/ja not_active Expired - Fee Related
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