JP5016841B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に係り、特にメモリセルアレイ内に初期設定データを格納する領域を有する不揮発性半導体記憶装置に関する。

近年、電気的に書き換え可能な不揮発性半導体記憶装置（以下、「ＥＥＰＲＯＭ」という）の大容量化が進み、ハードディスクに換わる２次記憶装置として採用されはじめている。特に、メモリセルを縦列に接続したＮＡＮＤセルにより構成されるＮＡＮＤ型ＥＥＰＲＯＭは高集積化に適しており、携帯電話など携帯端末の２次記憶装置やメモリカードなどに広く使用されている。

従来より、ＥＥＰＲＯＭには、自己の動作を制御する制御パラメータなどの初期設定データがメモリセルアレイ内に記憶されている。この初期設定データには、不良セル置換のための不良アドレスデータや、書き込み電圧などの電圧設定データ、プロセスのバラつきに応じ設定電圧を調整する電圧調整データ及び、書き込みや消去の制御パラメータなどが含まれる。この初期設定データは、電源投入時にメモリセルアレイから読み出され、各種設定レジスタに取り込まれる。以降、メモリはこの各種設定レジスタに保存された初期設定データに基づいて書き込み、読み出し又は消去などの動作を行う（特許文献１）。

しかしながら、このようなメモリは、メモリセルアレイ内に初期設定データを１パターンしか記憶しておらず、初期設定データが入力された後に記憶装置の用法や用途を変更したい場合、メモリセルアレイを初期化して再度変更したい用途・用法に応じた動作条件初期設定データを入力し直さなければならない。
特開２００１−１７６２９０号公報

本発明は、初期設定データ入力後に、用途・用法に応じて動作条件を選択することができる不揮発性半導体記憶装置を提供することを目的とする。

本発明に係る不揮発性半導体記憶装置の一態様は、電気的書き換え可能な不揮発性メモリセルが配列され、それぞれが読み出し動作及び書き込み動作を含む各種動作のための初期設定データの集合であり、互いに同一の動作に関し異なる動作条件を規定する２組以上の初期設定データが格納されたメモリセルアレイと、前記メモリセルアレイのデータを検知し増幅するセンスアンプ回路と、前記メモリセルアレイから前記センスアンプ回路を介して読み出された初期設定データが転送保持される初期設定データラッチと、 前記２組以上の初期設定データのうちのいずれか１つの初期設定データを選択する領域データに基づいて、前記２組以上の初期設定データのうちのいずれか１つを前記初期設定データラッチに記憶させる制御回路とを備えたことを特徴とする。

本発明の不揮発性半導体記憶装置によれば、初期設定データ入力後に、用途・用法に応じて動作条件を選択することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。また、図２は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの具体的な構成例を示す図である。

このＮＡＮＤ型フラッシュメモリ（以下、メモリとする。）は、図２に示すように、ＮＡＮＤセルユニットを配列して構成されているメモリセルアレイ１を備えて構成されている。各ＮＡＮＤ型セルユニットは、図２に示すように複数個の直列接続された電気的書き換え可能な不揮発性メモリセルと、その両端をそれぞれソース線ＳＬ及びビット線ＢＬに接続するための選択ゲートトランジスタを有する。不揮発性メモリセルは、浮遊ゲートと制御ゲートが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有する。また、１ワード線を共有するセルは、データ読み出し及び書き込みの単位となる１ページを構成し、同じ選択ゲートトランジスタにより選択される複数のページによりブロックＢｉ（ｉ＝０〜ｎ）が構成される。ブロックは、通常、消去動作の単位となっている。なお、メモリセルアレイ１には、不良ロウ及び不良カラムを置換するための冗長ロウセルアレイ及び冗長カラムセルアレイが設けられている。

ロウデコーダ２は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線及び選択ゲート線ドライバを含む。センスアンプ３は、ビット線に接続されてデータを検知し増幅する。また、メモリセルアレイ１のビット線は、センスアンプ３を介してデータレジスタ５に接続されている。

センスアンプ回路３と、外部入力ピンＩ／Ｏ０−７との間のデータ授受は、Ｉ／Ｏバッファ６及びデータバスＢＵＳを介して行われる。外部入力ピンＩ／Ｏ０−７を介して入力されるアドレスＡｄｄは、アドレスバッファ７を介してロウデコーダ２及びカラムデコーダ４に転送される。外部入力ピンＩ／Ｏ０−７を介して入力されるコマンドＣｏｍは、コマンドバッファ８を介し、コマンドデコーダ９によってデコードされた後、制御回路１５に転送される。制御回路１５は、外部制御信号とコマンドに基づいて、データの書き込み及び消去の動作制御を行う。

高電圧発生回路１１は、制御回路１５によって制御され、書き込み、消去及び読み出しの動作に必要な各種内部発生電圧を発生するものであり、電源電圧より高い内部電圧を発生するため昇圧回路が用いられている。パワーオンリセット回路１２は、メモリへの電源投入を検出して、制御回路１５に初期化動作を行わせる。ステータスＲ／Ｂｎは、メモリセルアレイ１が読み出し、書き込み又は消去のレディ状態にあるか、ビジー状態にあるのか外部に出力する。また、Ｉ／Ｏコントロール回路１６には、低消費電力のスタンドバイモードに設定するチップイネーブルピン／ＣＥ、データをシリアル出力させるリードイネーブルピン／ＲＥ、外部入力ピンＩ／Ｏ０−７からデータを取り込むライトイネーブルピン／ＷＥ、データ取り込み時にＨの状態でＩ／Ｏ０−７のデータをアドレスとして取り込むアドレスラッチイネーブルピン／ＡＬＥ、外部入力ピンＩ／Ｏ０−７のデータをコマンドとして取り込むコマンドラッチイネーブル／ＣＬＥなどの信号が入力される。

メモリセルアレイ１には、図３に示すように、メモリの動作条件を規定する初期設定データを有する初期設定データ領域が設定されている。この初期設定データには、（１）不良セル置換のための不良アドレスデータ，（２）内部電圧発生回路１１が発生する書き込み電圧などの電圧設定データ，（３）プロセスのバラつきに応じ、内部設定電圧を調整する電圧調整データ，（４）書き込みや消去の制御パラメータなどが含まれる。制御回路１５は、初期動作において初期設定データ領域から電圧設定データや電圧調整データを読み出して初期設定データラッチ１３に保存させると共に、初期設定データ領域から不良アドレス及びそれに置換される冗長アドレスを読み出してコード識別回路１０に保存させる。判定回路１４は、Ｉ／Ｏバッファ６から入力されるアドレスＡｄｄが、コード識別回路１０が有する不良アドレスと一致するか判定し、一致すれば不良アドレスと冗長アドレスの置換を行うよう動作する。

初期設定データラッチ１３は、図４に示すように、複数のラッチ回路ＬＡ１〜ＬＡｍによって構成される。各ラッチ回路ＬＡ１〜ＬＡｍは、ラッチ本体１８と、データを取り込むためのクロックト・インバータ１９Ａ、及び保持されているデータを入力側のデータバスに取り出すためのクロックト・インバータ１９Ｂとを有する。このデータラッチ１３は、電源投入時やテストモードにおいて発生されるリセット信号ＲＳＴによってリセットされるが、通常のメモリ動作ではデータを保持する。

初期設定データ領域には、異なる動作条件に対応する２パターンの第１初期設定データ領域２０及び第２初期設定データ領域２１が設定されている。この第１初期設定データ領域２０及び第２初期設定データ領域２１には、例えば、以下のような動作条件に応じた初期設定データをそれぞれに格納することができる。
（動作条件１）メモリには、１セル当たりに１ビットのデータを格納する２値セルのメモリと、１セル当たりに２ビット以上のデータを格納する多値セルのメモリがある。そのため、２値セル用の電圧設定データを有する初期設定データと、多値セル用の電圧設定データを有する初期設定データとをそれぞれの初期設定データ領域２０、２１に格納することができる。
（動作条件２）データの書き込み速度の向上と、書き込まれたデータの信頼性はトレードオフの関係にある。そのため、データの書き込みは低速であるが書き込まれたデータが高信頼性を有するように設定された初期設定データと、データの書き込みは高速であるが書き込まれたデータの信頼性が低い初期設定データとを、それぞれの初期設定データ領域２０、２１に格納することができる。
（動作条件３）同様に、信頼性を保証する上で、データ書き換え回数と、データの書き込み速度は、トレードオフの関係にある。そのため、データの書き換え回数は多いがデータの書き込み速度の遅い動作条件が規定された初期設定データと、書き換え可能な回数が少ないがデータの書き込み速度の速い初期設定データとを、それぞれの初期設定データ領域２０、２１に格納することができる。

なお、動作条件は以上のものに限定されず、異なる任意の動作条件を第１初期設定データ領域２０及び第２初期設定データ領域２１に格納することができる。また、例えば、２値セル用でありデータの書き込み速度が早い動作条件など、複数の条件を組み合わせて初期設定データを規定することもできる。

初期設定領域選択ピン１７には、電源投入前に第１初期設定データ領域又は第２初期設定データ領域のいずれかを選択する領域データが入力されている。領域データは、例えば、第１初期設定データ領域２０を指定する場合は、初期設定領域選択ピン１７はＨとし、第２初期設定データ領域２１を指定する場合はＬに設定することで第１初期設定データ領域２０又は第２初期設定データ領域２１のいずれかを選択することができる。

図５は、初期設定動作のフローを示す図である。

電源投入が検出されると（ステップＳ０）、制御回路１５は、初期設定領域選択ピン１７から領域データを取り込み（ステップＳ１）、この領域データに従って、初期設定データ領域のアドレスが選択される（ステップＳ２）。次に、選択された初期設定データ領域から初期設定データが読み出され（ステップＳ３）、読み出された初期設定データが初期設定データラッチ１３及びコード識別回路１０などの各種設定レジスタに取り込まれ（ステップＳ４）、初期化動作が終了する（ステップＳ５）。

このように、初期設定データ領域として異なる動作条件に応じた２つの第１初期設定データ領域２０及び第２初期設定データ領域２１を入力しておき、その後使用・用途に応じていずれかの初期設定データを選択することができる。

これにより、動作条件の異なった複数種類のメモリ製品を生産する場合では、初期設定データを入力した後に、需要に応じて複数種類のメモリ製品の生産割合を調整することができる。

特に、従来では、１セル当たりに１ビットのデータを格納する２値セル用のメモリと１セル当たりに１ビット以上のデータを格納する多値セル用のメモリは、初期設定データ以外のメモリ構成が同じであり、且つ多値セル用のメモリのテスト工程においては、２値セル用のテスト工程を経るにも関わらず、メモリ製品出荷後は多値セルのメモリは多値セル用の初期設定データしか記憶していないため多値セルとしてしか機能しなかった。これに対し、本実施形態では、メモリセルアレイ内に２値セル用の初期設定データと多値セル用の初期設定データを設定し、２値セル用のテスト工程を終えた後に、２値又は多値セル用の初期設定データを選択することも可能となる。

本実施形態によれば、予め、２値セル用テストと多値セル用テストの初期設定データの両方を、初期設定領域に格納しておくことにより、テスト毎に初期設定データを試験装置から入力してやる必要がなく、試験のTAT向上、簡易な試験装置の使用が可能となる利点もある。

本実施形態では、動作条件の異なる初期設定データが格納された初期設定データ領域の数を２つとしたが、これは数を限定するものではなく、選択したい任意の初期設定データ領域の数に応じて、初期設定データ領域の数を設定することができる。その場合、初期設定領域選択ピン１７を複数本備え、任意の初期設定データ領域を選択できるように構成すればよい。

［第２の実施形態］
図６は、本発明の第２の実施形態に係るメモリの構成を示すブロック図である。なお、以下同一機能を有するものについては同一符号を付すことによりその説明を省略する。

第２の実施形態の特徴は、初期設定データ領域を選択する領域データを、Ｉ／Ｏコントロール回路１６が有する既存の入力ピンから取り込むように構成されているところにある。

Ｉ／Ｏコントロール回路１６は、データ、アドレス又はコマンドを入力するための入力ピンである、チップイネーブルピン／ＣＥ、リードイネーブルピン／ＲＥ、ライトイネーブルピン／ＷＥ、アドレスラッチイネーブルピン／ＡＬＥ、コマンドラッチイネーブルピン／ＣＬＥ、外部入力ピンＩ／Ｏ０−７等を有している。これら既存の入力ピンのうち電源投入時に使用しないピンをＨ／Ｌに設定し、電源投入時にその状態Ｈ／Ｌを読み取ることで領域データを得る。また、複数の初期設定データ領域を設定する場合には、この既存の入力ピンから複数個の入力ピンの状態Ｈ／Ｌを読み取るように構成することもできる。また、入力ピンから入力された領域データは、設定領域データラッチ２３に格納される。以降この設定領域データラッチ２３に保存された領域データに基づき初期設定データ領域を読み出す。

このように既存の入力ピンから領域データを設定することによって、第１の実施形態で用いた初期設定領域選択ピン１７を省略することができる。特に、複数の初期設定データ領域を設定した場合には、第１の実施形態では領域データを取り込む複数のピンが必要となるが、第２の実施形態ではＩ／Ｏコントロール回路１６が有する既存の入力ピンから領域データを取り込むので別途複数の入力ピンを用意する必要がない。

［第３の実施形態］
図７は、本発明の第３の実施形態に係るメモリのメモリセルアレイ１Ａの構成を示す図である。なお、第３の実施形態に係るメモリの全体は、図６に示されたものと同じであるためその説明を省略する。

第３の実施形態の特徴は、初期設定データ領域を選択する領域データが初期設定データ領域内にプログラミングされているところにある。

領域データ２２は、第１初期設定データ領域２０Ａが記録されている同一ページ内に記憶されている。なお、この領域データ２２は、メモリセルアレイ１Ａに第１初期設定データ領域２０Ａ及び第２初期設定データ領域２１が設定された後のメモリの動作試験の最終工程においてプログラミングされる。

図８は、同メモリの初期設定動作のフローを示す図である。

電源投入が検出されると（ステップＳ０）、第１初期設定データが読み出され（ステップＳ１）、領域データ２２が取り込まれる（ステップＳ２）。次に、取り込まれた領域データ２２が、第１初期設定データ２０Ａを指定するものであるか判定され（ステップＳ３）、領域データ２２が第１初期設定データ２０を選択するものであれば、第１初期設定データ２０が初期設定データラッチ１３及びコード識別回路１０等の各種設定レジスタに取り込まれる（ステップＳ４）。一方、ステップＳ３において、領域データ２２が第２初期設定データ領域２１を選択するものであれば、第２初期設定データ２１が改めて読み出された後（ステップＳ５）、初期設定データラッチ１３及びコード識別回路１０等の各種設定レジスタに取り込まれ（ステップＳ４）、初期化動作が終了する（ステップＳ６）。

第３の実施形態では、メモリ製品出荷直前のテスト最終工程において、領域データ２２がプログラミングされるため、他の実施形態と同様に製造メーカーが生産調整は行うことが可能である。一方、入力ピンを使用して領域データを設定する必要がないため、ユーザー側では初期設定データを複数プログラミングされていない従来品と同様の使用方法で本実施形態に係るメモリを使うことができる。

［第４の実施形態］
図９は、本発明の第４の実施形態に係るメモリのメモリセルアレイ１Ｂの構成を示す図である。なお、第４の実施形態に係るメモリの全体は、図６に示されたものと同じであるためその説明を省略する。

第４の実施形態の特徴は、領域データ２２が第１初期設定データ領域２０及び第２初期設定データ領域２１とは別のページにプログラミングされているところにある。

図１０は、同メモリの初期設定動作のフローを示す図である。

電源投入が検出されると（ステップＳ０）、領域データ２２が読み出され（ステップＳ１）、初期設定データラッチ１３に取り込まれる（ステップＳ２）。次に、読み出された領域データ２２が第１初期設定データ２０を指定しているか判定され（ステップＳ３）、領域データが第１初期設定データ２０を指定していれば、第１初期設定データ２０が読み出され（ステップＳ４）、初期設定データラッチ１３及びコード識別回路１０等の各種設定レジスタに第１初期設定データ領域２０の初期設定データが取り込まれ（Ｓ６）、初期化動作が終了する（Ｓ７）。一方、ステップＳ３において、領域データ２２が第２初期設定データ領域２１を指定するものであれば、第２初期設定データ領域２１が読み出され（Ｓ５）、初期設定データラッチ１３及びコード識別回路１０等の各種設定レジスタに第２初期データ領域２１の初期設定データが取り込まれ（Ｓ６）、初期化動作が終了する（Ｓ７）。

このように、領域データ２２を第１初期設定データ領域２０及び第２初期設定データ領域２１とは別のページにプログラミングし、はじめにこの領域データ２２を読み出すことによって、第１初期設定データ領域２０又は第２初期設定データ領域２１を読み出す動作が１度で済む。これにより、初期設定動作時間の短縮を図ることができる。

［第５の実施形態］
図１１は、本発明の第５の実施形態に係るメモリのメモリセルアレイ１Ｃの構成を示す図である。なお、第５の実施形態に係るメモリの全体は、図６に示されたものと同じであるためその説明を省略する。

第５の実施形態の特徴は、第１初期設定データ領域２０、第２初期設定データ領域２１及び領域データ２２が格納された各ページは、メモリセルアレイ１Ｃ内でページが連続しない任意の位置に配置されている。領域データ２２Ｃには、選択する第１初期設定データ２０又は第２初期設定データ２１が格納されている指定アドレスが記憶されている。

また、図１２は、同メモリの初期設定動作のフローを示す図である。

電源投入が検出されると（ステップＳ０）、領域データ２２が読み出され（ステップＳ１）、領域データ２２が取り込まれる（ステップＳ２）。取り込まれた領域データ２２から指定アドレスが読み出され（ステップＳ３）、この指定アドレス内に格納された第１初期データ領域２０又は第２初期データ領域２１が読み出され（ステップＳ４）、初期設定データラッチ１３及びコード識別回路１０等の各種レジスタに取り込まれ（ステップＳ５）、初期化動作が終了する（ステップＳ６）。

このように、メモリセルアレイ１Ｃ内の任意の位置に第１初期設定データ領域２０、第２初期設定データ領域２１及び領域データ２２を格納することによって、メモリセルアレイ１Ｃ内のレイアウトの自由度を向上させることができる。
［第６の実施形態］
図１３は、本発明の第６の実施形態に係るメモリシステム２５の構成を示すブロック図である。また、図１４は、同メモリシステム２５のメモリ２７が有するメモリセルアレイ１Ｄの構成を示す図である。

第６の実施形態の特徴は、メモリ２７が半導体システム２５に搭載され、このメモリシステム２５内に設置されたコントローラ２６から領域データが入力されるところにある。

メモリセルアレイ１Ｄは、第１初期設定データ領域２０と第２初期設定データ領域２１を有する。第６の実施形態では、領域データは、コントローラ２６から各入力ピン（チップイネーブルピン／ＣＥ、リードイネーブルピン／ＲＥ、Ｉ／Ｏ、ライトイネーブルピン／ＷＥ、アドレスラッチイネーブルピン／ＡＬＥ、コマンドラッチイネーブルピン／ＣＬＥ、外部入力ピンＩ／Ｏ０−７）に予め設定された初期設定コマンドを入力することにより設定される。

図１５は、同メモリシステムの初期設定動作のフローを示す図である。

電源投入が検出されると（ステップＳ０）、電源及びポンプなどのアナログ機器の初期設定の動作が終了する（ステップＳ１）。コントローラ２６から入力ピンを介して領域データを含む初期設定コマンドが出力されると（ステップＳ２）、この初期設定コマンドに含まれる指定アドレスに従ってメモリセルアレイ１Ｄ内のアドレスが選択され（ステップＳ３）、この指定アドレス内に格納された第１初期データ領域２０又は第２初期データ領域２１が読み出されて（ステップＳ４）、初期設定データラッチ１３及びコード識別回路１０等の各種レジスタに取り込まれる（ステップＳ５）。

このように、コントローラ８から初期設定コマンドを入力することにより、メモリ製品の出荷後においても、メモリシステムの生産者が用途・用法に応じてメモリの動作条件を選択することができる。
［第７の実施形態］
図１６は、本発明の第７の実施形態に係るメモリシステムのメモリが有するメモリセルアレイ１Ｅの構成を示す図である。

第７の実施形態の特徴は、第６の実施形態において初期設定データ領域２０Ｅ、２１Ｅがメモリセルアレイ１Ｅ内の任意の位置にレイアウトされているところにある。なお、本実施形態のメモリシステムの構成ブロック図は、第６の実施形態に示されている構成ブロック図と同様である（図１３）。

図１７は、同メモリシステムの初期設定動作のフローを示す図である。

電源投入が検出され（ステップＳ０）、電源及びポンプなどのアナログ機器の初期設定の動作が終了すると（ステップＳ１）、コントローラ２６から入力ピンを介して初期設定コマンドが入力される（ステップＳ２）。更に、設定したい初期設定データが格納された指定アドレスが入力されると（ステップＳ３）、この指定アドレスに格納された第１初期データ領域２０又は第２初期データ領域２１が読み出されて（ステップＳ４）、各種レジスタに取り込まれる（ステップＳ５）。

このように、メモリ製品出荷後にユーザーが動作条件を決定することにより、コントローラ８によってメモリセルアレイ１Ｅを複数のアドレス空間に分割し、それぞれのアドレス空間に異なる動作条件を割り当てることも可能となる。つまり、第１のアドレス空間は、第１初期設定データ領域に格納された初期設定データによって規定し、第２のアドレス空間は、第２初期設定データ領域に格納された初期設定データによって規定することができる。

なお以上の実施形態では、ＮＡＮＤ型フラッシュメモリを例としたが、本発明はこれに限定されるものではなく、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリにも同様に適用可能である。

第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの具体的構成を示す図である。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成を示す図である。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリの初期設定データラッチの構成を示す図である。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリの初期設定動作の制御フローを示す図である。 第２の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第３の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成を示す図である。 第３の実施形態に係るＮＡＮＤ型フラッシュメモリの初期設定動作の制御フローを示す図である。 第４の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成を示す図である。 第４の実施形態に係るＮＡＮＤ型フラッシュメモリの初期設定動作の制御フローを示す図である。 第５の実施形態に係るＮＡＮＤ型フラッシュメモリの構成のメモリセルアレイの構成を示す図である。 第５の実施形態に係るＮＡＮＤ型フラッシュメモリの初期設定動作の制御フローを示す図である。 第６の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第６の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成を示す図である。 第６の実施形態に係る不ＮＡＮＤ型フラッシュメモリの初期設定動作の制御フローを示す図である。 第７の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成を示す図である。 第７の実施形態に係るＮＡＮＤ型フラッシュメモリの初期設定動作の制御フローを示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ、４…カラムデコーダ、５…データレジスタ、６…カラムデコーダ、７…アドレスバッファ、８…コマンドバッファ、９…コマンドデコーダ、１０…コード識別回路、１１…高電圧発生回路、１２…パワーオンリセット回路、１３…初期設定データラッチ、１４…判定回路、１５…制御回路、１６…Ｉ／Ｏコントロール回路、１７…初期設定領域選択ピン、１８…ラッチ本体、１９…クロックト・インバータ、２０…第１初期設定データ領域、２１…第２初期設定データ領域、２３…設定領域データラッチ、２５…メモリシステム、２６…コントローラ。

Claims (8)

1. 電気的書き換え可能な不揮発性メモリセルが配列され、それぞれが読み出し動作及び書き込み動作を含む各種動作のための初期設定データの集合であり、互いに同一の動作に関し異なる動作条件を規定する２組以上の初期設定データが格納されたメモリセルアレイと、
   前記メモリセルアレイのデータを検知し増幅するセンスアンプ回路と、
   前記メモリセルアレイから前記センスアンプ回路を介して読み出された初期設定データが転送保持される初期設定データラッチと、
   前記２組以上の初期設定データのうちのいずれか１つの初期設定データを選択する領域データに基づいて、前記２組以上の初期設定データのうちのいずれか１つを前記初期設定データラッチに記憶させる制御回路と
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記領域データを前記制御回路に入力する初期設定領域選択ピンを更に設けたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. データ、アドレス又はコマンドを入力するために用いられる入力ピンを更に備え、
   前記入力ピンの少なくとも１つから前記領域データを入力するように構成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記領域データは、前記メモリセルアレイ内に記憶され、電源投入時に読み出されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記領域データは、外部からコマンドを入力することにより前記制御回路に入力されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記初期設定データは、１セル当たりに１ビットのデータを格納する２値セル用の初期設定データと、１セル当たりに２ビット以上のデータを格納する多値セル用の初期設定データとを備えたことを特徴とする請求項１〜５のいずれか一項記載の不揮発性半導体記憶装置。
7. 前記初期設定データは、動作の処理速度、データの信頼性に基づいて規定されたことを特徴とする請求項１〜６のいずれか一項記載の不揮発性半導体記憶装置。
8. 前記２組以上の初期設定データは、前記メモリセルアレイ中の異なるページに格納されたことを特徴とする請求項１〜７記載の不揮発性半導体記憶装置。

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