JPH05342891A

JPH05342891A - 不揮発性半導体記憶装置

Info

Publication number: JPH05342891A
Application number: JP15091692A
Authority: JP
Inventors: Yoshiyuki Tanaka; 義幸田中; Yutaka Okamoto; 豊岡本; Tomoharu Tanaka; 智晴田中; Hiroshi Nakamura; 寛中村; Hideko Ohira; 秀子大平
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-06-10
Filing date: 1992-06-10
Publication date: 1993-12-24

Abstract

(57)【要約】【目的】本発明は、不要な書き込み動作の省略ないし
は書き換え時間の短縮により高速化を図ることを目的と
する。【構成】メモリ手段１における所定単位のデータ書き
込み領域への書き込みデータが全てメモリセルの消去状
態を保つデータであるか否かを検知するデータ検知手段
９と、前記書き込みデータが全てメモリセルの消去状態
を保つデータであることが検知されたとき書き込みモー
ドを終了させる書き込みモード終了手段８とを有するこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍ（特にＮＡＮＤ型ＥＥＰＲＯＭ）を用いた不揮発性半
導体記憶装置に関する。

【０００２】

【従来の技術】従来コンピュータシステムの記憶装置と
して磁気ディスク装置が広く用いられてきた。しかし磁
気ディスク装置は高度に精密な機械的駆動機構を有する
ため衝撃に弱く重量もあるため可搬性に乏しい、消費電
力が大きく電池駆動が容易でない、高速アクセスができ
ない等の欠点があった。

【０００３】そこで近年ＥＥＰＲＯＭを用いた半導体記
憶装置の開発が進められている。半導体記憶装置は機械
的駆動部分を有しないため衝撃に強く、軽量のため可搬
性に富み、消費電力も小さいため電池駆動が容易であ
り、高速アクセスが可能であるという長所を有してい
る。

【０００４】しかしＥＥＰＲＯＭは書き込み／消去回数
において有限の寿命を有しており、その信頼性の確保に
は磁気ディスク装置には必要のなかったシステム制御が
必要となる。

【０００５】ＥＥＰＲＯＭの一つとして、高集積化が可
能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは、
複数のメモリセルをそれらのソース、ドレインを隣接す
るもの同士で共有する直列接続して一単位とし、ビット
線に接続するものである。メモリセルは通常、電荷蓄積
層と制御ゲートが積層されたＦＥＴＭＯＳ構造を有す
る。メモリセルアレイは、ｐ型基板又はｎ型基板に形成
されたｐ型ウェル内に集積形成される。ＮＡＮＤ型ＥＥ
ＰＲＯＭのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介して、ソー
ス線（基準電位配線）に接続される。メモリセルの制御
ゲートは、行方向に連続的に接続されてワード線とな
る。通常同一ワード線につながるメモリセルの集合を１
ページと呼び、一組のドレイン側及びソース側の選択ゲ
ートに挟まれたページの集合を１ＮＡＮＤブロック又は
単に１ブロックと呼ぶ。通常１ブロックは独立に消去可
能な最小単位となる。

【０００６】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。

【０００７】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳ又はＶＭを与える。ビット線に
ＶＳＳが与えられたとき（”０”書き込み）、その電位
は選択メモリセルに伝達され、浮遊ゲートに電子注入が
生ずる。これによりその選択メモリセルのしきい値は正
方向にシフトする。通常この状態を”０”状態と定義す
る。ビット線にＶＭが与えられた（”１”書き込み）メ
モリセルには電子注入は起らず、従ってしきい値は変化
せず負に留まる。データの読み出し動作はＮＡＮＤブロ
ック内の選択されたメモリセルの制御ゲートをＶＳＳと
して、それ以外の制御ゲート及び選択ゲートをＶＣＣと
し選択メモリセルで電流が流れるか否かを検出すること
により行われる。読み出されたデータはセンスアンプ兼
データラッチ回路にラッチされる。

【０００８】ここで、図１０をもとに、従来のＮＡＮＤ
型ＥＥＰＲＯＭにおける書き込みベリファイ方式につい
て説明する。ＣＭＯＳフリップフロップからなるセンス
アンプ兼データラッチ回路（ＦＦ）があり、その第１の
出力がΦＦにより制御されるＥタイプＮチャネルＭＯＳ
トランジスタＱｎ７を介して、ビット線ＢＬｉに接続さ
れている。ビット線ＢＬｉとＶＣＣの間には、フリップ
フロップＦＦの第１の出力により制御されるＥタイプｎ
チャネルＭＯＳトランジスタＱｎ８と信号ΦＶにより制
御されるＥタイプｎチャネルＭＯＳトランジスタＱｎ９
が直列接続されている。またビット線をプリチャージす
るＥタイプｐチャネルＭＯＳトランジスタＱｐ５とビッ
ト線を放電するＥタイプｎチャネルＭＯＳトランジスタ
Ｑｎ１０が接続されている。またフリップフロップＦＦ
の第２の出力を入力とする検知用トランジスタＱｎ１１
によって、センスラインＶＤＴＣとＶＳＳが接続されて
いる。

【０００９】書き込み時に、”１”書き込みの場合はＦ
Ｆのビット線側ノードに”Ｈ”がラッチされ、ビット線
に中間電位が送られる。”０”書き込みの場合は、ＦＦ
のビット線側ノードに”Ｌ”がラッチされ、ビット線に
ＶＳＳが転送される。

【００１０】書き込み確認動作はＱｎ７がＯＦＦの状態
で、まずプリチャージ信号ΦＰ▲バー▼が”Ｌ”となっ
てビット線をＶＣＣにプリチャージする。次いでΦＰ▲
バー▼が”Ｈ”になってビット線はフローティング状態
となる。この状態では書き込みデータがＦＦに保持され
ている。この後選択ゲート、制御ゲートが駆動される。
ここで、メモリセルがＤタイプであれば、ビット線がＶ
ＳＳに放電される。またメモリセルがＥタイプであれ
ば、ビット線はＶＣＣレベルを保つ。選択ゲート及び、
制御ゲートがリセットされた後、ベリファイ信号ΦＶ
が”Ｈ”となって、”１”データが保持されているビッ
ト線はＶＣＣ−ＶＴＨに充電される。その後ＦＦを構成
するＣＭＯＳインバータを非活性としたのち、Ｑｎ７を
ＯＮ状態とし、ビット線の電位をセンスしラッチし、そ
れを再書き込みのデータとする。即ち”１”書き込みの
ビット線には”Ｈ”が、”０”書き込みのビット線で、
十分書き込みがなされたものには”Ｈ”がラッチされ
る。”０”書き込みのビット線で、書き込み不十分なも
のに対してのみ”Ｌ”がラッチされている。再書き込み
は全ＦＦのビット線側ノードに”Ｈ”がラッチされた状
態になるまで続く。

【００１１】これは以下のようにして検知される。セン
スラインＶＤＴＣには全ＦＦの検知用トランジスタが接
続されている。ＶＤＴＣはｐチャネルトランジスタに接
続されている。上述のラッチ終了後そのｐチャネルトラ
ンジスタが所定の時間活性化される。そのとき、全ビッ
ト書き込みが完了していれば、検知用トランジスタは全
て、ＯＦＦ状態となっているので、ＶＤＴＣはＶＣＣに
充電される。もし書き込み不足のセルが残っていると、
そのビット線に対応する検知用トランジスタはＯＮ状態
にあるので、ＶＤＴＣの電位はＶＳＳに低下していく。
このＶＤＴＣの電位を検知することによって、書き込み
が終了したかどうか、一括で（即ちアドレスを変えて、
全ビット読み出すのではなく）検知することができる。

【００１２】ここで１ページのデータが全て”１”（消
去状態を保つ）の場合について考える。この場合メモリ
セルの状態は変化しないので、本来書き込み動作を行う
必要はないが、従来のＮＡＮＤ型ＥＥＰＲＯＭはそのよ
うな判断をなさないために通常と同様の書き込み動作を
行う。即ち、図１１のフローチャートに示すように、ま
ず書き込みモードの設定が行われた後（ステップ３０
１）、１ページの全ビット線に中間電位が与えられて”
１”書き込みのデータが設定され（ステップ３０２）、
制御ゲートにＶＰＰが所定時間印加されて”１”書き込
みの動作がなされる（ステップ３０３）。この後、上述
のベリファイ動作が行われる。以上のように、従来は１
ページに全て”１”を書き込む場合にも、所定時間ＶＰ
Ｐを印加し、ベリファイ動作を必要としていたため時間
がかかるという問題があった。

【００１３】一方、ここで４ＭビットＮＡＮＤ型ＥＥＰ
ＲＯＭを用いたメモリ装置における従来のファイル管理
方法について説明する。４ＭビットＮＡＮＤ型ＥＥＰＲ
ＯＭは１ページが５１２バイト（さらに冗長データ域を
数バイト有している。）１ＮＡＮＤブロックは８ページ
（４Ｋバイト＋冗長データ域）構成となっており、１２
８ブロック（１０２４ページ）を有する。初期不良を救
済する冗長用ブロックも備えているがここでは説明しな
い。ブロック消去可能なＥＥＰＲＯＭを使用したメモリ
装置では、データが蓄積される基本的な単位は、消去単
位のブロックよりも小さいバイト或いはページであるの
で、記憶されるデータの管理もこの単位でなされてき
た。ＥＥＰＲＯＭは書き込み／消去回数に有限の寿命を
有していて、ファイル管理情報や辞書ファイルの記憶さ
れた特定の領域にデータの書き換えが集中すると、チッ
プ自体の寿命を縮めてしまうため、通常これらの頻繁に
書き換えられるファイルの記憶位置が固定されないよう
な操作が、上記のデータ管理の単位ごとに行われてい
る。

【００１４】

【発明が解決しようとする課題】上述のように従来のＮ
ＡＮＤ型ＥＥＰＲＯＭでは、１ページに全て”１”を書
き込む場合にも所定時間ＶＰＰを印加し、ベリファイ動
作を必要とするため時間がかかるという問題があった。
また、ファイル管理方法に関しては、例えばページ単位
の管理がなされてきたので、図１２に示すように、１種
類のファイルが複数個のＮＡＮＤブロックに離散的に記
憶、保持されてしまう。例えば１ブロックが８ページか
ら構成されるＮＡＮＤ型ＥＥＰＲＯＭにおいて、大きさ
が８ページのファイルを記憶したときに、最悪の場合８
個のＮＡＮＤブロック上にバラバラに記憶され、かつブ
ロック内では最もドレイン側のページに記憶がなされ、
他のページには他のファイル情報が書き込まれている状
況下において、このファイルを書き換えることを考え
る。まず最初のＮＡＮＤブロックに対し書き換えを行う
ページ以外のページに書き込まれているデータをページ
ごとに読み出し、バッファメモリに待避させる。これは
ＮＡＮＤ型ＥＥＰＲＯＭでは消去はＮＡＮＤブロック単
位であるから、書き換えを行うページ以外のデータは待
避させたのち、ブロックを消去し再書き込みしてやる必
要がある。１ページが５１２バイトで構成されるＮＡＮ
Ｄ型ＥＥＰＲＯＭの場合１ページ読み出すには、約５０
μｓｅｃの時間を要する。これを７ページに対して行う
ので約３５０μｓｅｃの時間を要する。次にブロックの
消去であるがこれには、約１０ｍｓｅｃの時間がかか
る。次に先にバッファメモリに待避させた７ページ分の
データをページ単位で書き込みを行う。これには書き込
み後のベリファイ動作を含めると、１ページあたり典型
的な値としては１ｍｓｅｃかかる。よって７ページでは
７ｍｓｅｃを要する。さらに書き換えを行いたいページ
自身の書き込み時間として、１ｍｓｅｃを要する。よっ
て１ブロックあたり約２０ｍｓｅｃ程度の時間がかか
り、８ブロック即ち８ページのファイル１個を書き換え
るのに合計１６０ｍｓｅｃの時間を要する。また８ブロ
ックの各ページ（計６４ページ）に対して、１回ずつ書
き換えが行われる。以上のようにファイルの内容が複数
個のブロックに分割されて記憶されると、その書き換え
時間に多くの時間がかかり、かつ書き換え回数も多くな
るのでメモリシステムの書き換え寿命を縮めるという問
題があった。これはファイルの大きさが大きくなり、ま
た１ブロックを構成するページ数が大きくなるとともに
（たとえば１ブロック１６ページ構造）さらに大きな問
題となる。

【００１５】本発明は上述のような問題に鑑みてなされ
たもので、不要な書き込み動作の省略ないしは書き換え
時間の短縮により高速化を可能とした不揮発性半導体記
憶装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、複数のメモリセルで構成された
所定単位のデータ書き込み領域を備えたメモリ手段と、
前記所定単位の書き込みデータが全て前記メモリセルの
消去状態を保つデータであるか否かを検知するデータ検
知手段と、該データ検知手段で前記所定単位の書き込み
データが全て前記メモリセルの消去状態を保つデータで
あることが検知されたとき書き込みモードを終了させる
書き込みモード終了手段とを有することを要旨とする。

【００１７】第２に、複数のブロックに分割されたメモ
リセルアレイを備えたメモリ手段と、ブロックサイズ以
下のデータ量を有するファイルは１個の前記ブロックに
記憶するように管理する管理手段とを有することを要旨
とする。

【００１８】第３に、複数のブロックに分割されたメモ
リセルアレイを備えたメモリ手段と、１個のブロックに
は１種類のファイルのみを記憶するように管理する管理
手段とを有することを要旨とする。

【００１９】第４に、上記第３の構成において、前記１
種類のファイルの記憶に用いられる前記ブロックの数
は、Ｎ＝［（データ量／ブロックサイズ）＋１］（但
し、（）内は小数点以下を切り捨てた整数）のＮ個以内
であることを要旨とする。

【００２０】第５に、複数のブロックに分割されたメモ
リセルアレイを備えたメモリ手段と、１種類のファイル
の記憶に用いられる前記ブロックの数は、Ｎ＝［（デー
タ量／ブロックサイズ）＋２］（但し、（）内は小数点
以下を切り捨てた整数）のＮ個以内であるように管理す
る管理手段とを有することを要旨とする。

【００２１】

【作用】上記構成において、第１に、所定単位のデータ
書き込み領域である１ページ等への書き込みデータが全
て消去状態を保つべきデータ、例えば”１”であった場
合には、不要な書き込み動作を省くことが可能となり、
高速化が達成される。

【００２２】第２に、例えば１ブロックが８ページから
構成される場合、８ページの大きさを有するファイルは
１つのブロックに記憶される。いま、このファイルの書
き換え時間を見積もると、まず全ページ書き換えるので
あるから、バッファメモリにデータを待避する必要はな
い。次にブロック消去に１０ｍｓｅｃ要する。さらに８
ページのデータの書き込みに１ページあたり１ｍｓｅ
ｃ、計８ｍｓｅｃかかり、合計として１８ｍｓｅｃの書
き換え時間を要する。また８ページに対して１回ずつの
書き換えがなされる。この結果をファイルが８ブロック
にわたって分散記憶される従来例と比較すると、書き換
え時間は約１／１０に、書き換え回数も１／８に大幅に
減少する。このように本発明によれば、書き換え時間の
短縮と書き換え回数の減少が達成でき、高速性と信頼性
の向上が同時に実現できる。また本発明は１ブロックに
複数の小さなファイルが記憶されることも許容してい
る。例えば４ページのデータ量を持つファイルが２個記
憶されるようにしてもよい。このようにすると書き換え
時間は多少増加するが、メモリ領域を有効に使うことが
可能となる。

【００２３】第３に、１ブロックには１種類のファイル
しか記憶されないので、ファイルの書き換え時に、書き
換えないデータをバッファメモリに待避させる必要がな
く書き換え時間の短縮化が図れる。

【００２４】第４に、本発明の１個のブロックには１種
類のファイルのみを記憶するよう管理を行うファイルの
大きさがブロックサイズよりも大きい場合を想定してい
る。この場合１個のファイルの記憶に用いられるブロッ
クの数は、Ｎ＝［（データ量／ブロックサイズ）＋１］
のＮ個以内である。即ちデータ量がブロックサイズのち
ょうど正数倍の時には、使用されるブロック数はＮ−１
個である。また正数倍でないときにはＮ個が使用され
る。このように１種類のファイルを必要最低限のブロッ
クに記憶させることによって、ファイルの書き換えに必
要な時間及び書き換え回数が最低限になる。

【００２５】第５に、本発明は例えば物理アドレス上連
続にファイル書き込みを行う場合などを想定している。
この場合ブロックに開きページが存在し、そのページの
データを書き込んだ後、残りのデータ量がブロックサイ
ズの正数倍でない場合、使用するブロック数は、最大で
Ｎ＝［（データ量／ブロックサイズ）＋２］のＮ個にな
る。このように１種類のファイルを必要最低限のブロッ
クに記憶させることによって、ファイルの書き換えに必
要な時間及び書き換え回数が最低限になる。

【００２６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２７】図１は、本発明の第１実施例に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭを用いた不揮発性半導体記憶装置の構
成を示すブロック図である。メモリ手段としてのメモリ
セルアレイ１に対し、データ書き込み、読み出し、書き
込み及び消去ベリファイを行うためのセンスアンプ兼ラ
ッチ回路２が設けられている。メモリセルアレイ１は、
所定単位のデータ書き込み領域であるページの集合から
なるブロックに分割され、このブロックを最小消去単位
として構成されている。センスアンプ兼ラッチ回路２は
データ入出力バッファ６につながり、アドレスバッファ
４からのアドレス信号をうけるカラムデコーダ３の出力
を入力として受けるようになっている。またメモリセル
アレイ１に対して、制御ゲート及び選択ゲートを制御す
るためにロウデコーダ５が設けられ、メモリセルアレイ
１が形成されるｐ型基板（またはｐ型ウェル）の電位を
制御するための基板電位制御回路７が設けられている。
またデータ検知手段としてのデータ検知回路９が設けら
れ、データ入出力バッファ６からの入力を受けて書き込
みモード終了手段としても機能するベリファイ終了検知
回路８に出力を与えるようになっている。

【００２８】図２は、データ検知回路９の内部構成を示
している。基本的には各データ入出力バッファ６の出力
の論理和がフリップフロップ回路１０に入力されてお
り、書き込みモードの最初にリセットされ、１ページ分
のデータが外部より送られてくる中で、”１”データ以
外のデータが入力された場合にセット状態になりフリッ
プフロップ回路１０の出力は”Ｌ”になる。通常データ
の入力はＷＥパルスに同期して行われ、ＷＥパルスの立
ち上がり状態でデータをラッチする。よってフリップフ
ロップ回路１０はデータ確定の後、活性化されるように
ＥＮＢ（活性化時”Ｌ”）信号で制御される。もし１ペ
ージ分のデータが全て”１”であれば、フリップフロッ
プ回路１０の出力は”Ｈ”であり、信号ＥＮＤは”Ｈ”
となる。もし１ページ分のデータを入力した段階で、Ｅ
ＮＤ信号が”Ｈ”であれば、データがすべて”１”であ
ったとみなしベリファイ終了検知回路８にＥＮＤ信号を
入力することによって、書き込みモードを終了させる。
ＥＮＤ信号が”Ｌ”であれば”０”のデータが存在する
とみなして書き込み及びベリファイ動作を続行する。

【００２９】図３は、書き込み動作の大略のフローチャ
ートを示している。まず書き込みモードの設定を行い
（ステップ１０１）、次に書き込みデータの設定を行う
（ステップ１０２）。次のその書き込みデータが全て”
１”であるか否かの判定を行い（ステップ１０３）、Ｎ
Ｏであれば書き込み動作を行い（ステップ１０４）、Ｙ
ＳＥであれば書き込み動作を行わずに終了する。

【００３０】次いで、書き込み及びベリファイを含む動
作を図４のフローチャートを用いて説明する。このフロ
ーチャートではチップ内部で書き込みとベリファイを自
動的に行うＮＡＮＤ型ＥＥＰＲＯＭについて示してい
る。最初に自動書き込みモードの設定を行う（ステップ
２０１）。次に１ページ分のデータの設定を行う（ステ
ップ２０２）。これ以降はチップ内部の動作となる（破
線内）。ここでデータが全て”１”であるか否かを検証
する（ステップ２０３）。もしＮＯであれば、書き込み
動作を行い（ステップ２０４）、次にベリファイ動作を
行う（ステップ２０５）。ベリファイＮＧであれば再書
き込みデータを自動設定し、再び書き込みを繰り返す
（ステップ２０６〜２０８）、もしベリファイＯＫであ
れば自動書き込みモードを解除し（ステップ２０９）、
終了となる。終了はデータ出力部に特定のデータを出力
したり、ＲＥＡＤＹ／ＢＵＳＹ信号を用いてもよい。デ
ータがすべて”１”である時には、自動書き込みモード
の解除を行い終了とする。

【００３１】なお、書き込みデータが全て”１”である
か否か等の検証は上記実施例に限られない。１ページの
データ入力を行った後、まず従来例に記述した書き込み
ベリファイ時のごとくセンスアンプ兼ラッチ回路の内容
を一括して検知してもよい。このとき全データが”１”
であれば、書き込み終了の信号が得られて、これによ
り、ＶＰＰを制御ゲートに印加する時間等が節約でき
る。また上記実施例ではＮＡＮＤ型ＥＥＰＲＯＭのペー
ジ書き込みに対して説明したが、バイト単位で書き込み
を行うＥＥＰＲＯＭに対しても有効である。１バイト分
のデータが全て”１”（消去状態を保つという意味であ
って、”１”，”０”の定義は任意であることはいうま
でもない）であれば、書き込み又はベリファイ動作終了
の状態として、不必要な動作を省くことも可能である。
この場合は単純に入出力バッファの出力の論理和によっ
て、書き込み又はベリファイ終了状態に移行させること
もできる。

【００３２】次に、図５には、本発明の第２実施例を示
す。同図は本実施例における不揮発性半導体記憶装置の
構成を示すブロック図である。本装置は、メモリ手段と
してのメモリ部１１とその管理手段となるコントロール
部１２及びホストシステム１４とのインターフェイス部
１３からなっている。メモリ部１１には、複数のページ
からなるブロックに分割されたＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルアレイが備えられている。

【００３３】次いで、上述のように構成された不揮発性
半導体記憶装置において、コントロール部１２の制御に
よりメモリ部１１にファイルを記憶させる例を説明す
る。

【００３４】図６は、メモリ部１１上の第１のメモリマ
ップ例を示している。この例では３個のＮＡＮＤブロッ
クに対し３個のファイルを記憶しており、１個のＮＡＮ
Ｄブロック内には１種類のファイルのみが存在するよう
制御される。この場合ファイル１の書き換えにはＮＡＮ
Ｄブロック１を消去したのち、最ソース側ページより順
に新しいデータを書き込む。

【００３５】図７は、メモリ部１１上の第２のメモリマ
ップ例を示している。この例では１ＮＡＮＤブロック内
にブロックサイズ以下の大きさのファイルを複数個記憶
するよう制御している。この場合ファイル１を書き換え
るには、同一ＮＡＮＤブロック内に存在するファイル２
をバッファメモリに退避させた後、ＮＡＮＤブロック１
の消去を行い、バッファメモリに退避させてあったデー
タを読み出し、再書き込みし、その後ファイル１を順次
書き込む。

【００３６】図８は、メモリ部１１上の第３のメモリマ
ップ例を示している。この例では１つのＮＡＮＤブロッ
クには１つのファイルのみ記憶させるという原則を保持
しながら、記憶に用いるＮＡＮＤブロックの数を最低限
にするよう制御している。この場合１．５ブロック分の
データ量であるファイル１に対しては２ＮＡＮＤブロッ
クが必要最低限のブロック数となる。もちろんＮＡＮＤ
ブロック１とＮＡＮＤブロック２は物理的に連続したブ
ロックアドレスである必要はない。

【００３７】図９は、メモリ部１１上の第４のメモリマ
ップ例を示している。この例ではＮＡＮＤブロック内に
空き領域が発生しないように、連続的にファイル１とフ
ァイル２を記憶している。この場合１．７５ブロックの
データ量に対し、３ＮＡＮＤブロックにわたって記憶が
なされる。もちろん３個のＮＡＮＤブロックは物理的に
連続したブロックアドレスである必要はない。

【００３８】以上のように、ファイルをＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイで構成されたメモリ部に記
憶させる際に、なるべく少ないＮＡＮＤブロック上に記
憶するように制御することによって、データを待避させ
るのに必要な読み出しの回数、ブロック消去の回数、再
書き込みの回数が少なくなり、書き換え時間の短縮化と
書き換え回数の減少が図れる。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
第１に、所定単位のデータ書き込み領域への書き込みデ
ータが全てメモリセルの消去状態を保つべきデータ、例
えば”１”の場合に不要な書き込み動作を省くことがで
きて高速化が可能となる。

【００４０】第２に、ブロックサイズ以下のデータ量を
有するファイルは１個のブロックに記憶するようにした
ため、書き換え時間の短縮及び書き換え回数の減少が可
能となって高速化とともに信頼性を向上させることがで
きる。

【００４１】第３に、１個のブロックには１種類のファ
イルのみを記憶するようにしたため、ファイルの書き換
え時に、書き換えないデータをバッファメモリに待避さ
せる必要がなくなることから書き換え時間が短縮されて
高速化が可能となる。

【００４２】第４に、１個のブロックには１種類のファ
イルのみを記憶させる場合において、その記憶に用いる
ブロック数をＮ＝［（データ量／ブロックサイズ）＋
１］のＮ個以内としたため、１種類のファイルを必要最
低限のブロックに記憶させることができてファイルの書
き換えに必要な時間及び書き換え回数が最低限となり、
高速化とともに信頼性を向上させることができる。

【００４３】第５に、物理アドレス上連続にファイル書
き込みを行う場合等において、１種類のファイルの記憶
に用いるブロック数をＮ＝［（データ量／ブロックサイ
ズ）＋２］のＮ個以内としたため、１種類のファイルを
必要最低限のブロックに記憶させることができて上記第
４の発明と同様の効果が得られる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１実
施例を示すブロック図である。

【図２】図１におけるデータ検知回路の内部構成を示す
図である。

【図３】第１実施例における書き込み動作を説明するた
めのフローチャートである。

【図４】第１実施例における書き込み及びベリファイを
含む動作を説明するためのフローチャートである。

【図５】本発明の第２実施例を示すブロック図である。

【図６】第２実施例においてメモリ部上の第１のメモリ
マップ例を示す図である。

【図７】第２に実施例においてメモリ部上の第２のメモ
リマップ例を示す図である。

【図８】第２実施例においてメモリ部上の第３のメモリ
マップ例を示す図である。

【図９】第２実施例においてメモリ部上の第４のメモリ
マップ例を示す図である。

【図１０】従来の不揮発性半導体記憶装置におけるセン
スアンプ兼ラッチ回路を示す回路図である。

【図１１】従来例による書き込み動作を説明するための
フローチャートである。

【図１２】従来例におけるメモリ部上のメモリマップを
示す図である。

【符号の説明】

１メモリセルアレイ（メモリ手段）８書き込みモード終了手段の機能を有するベリファイ
終了検知回路９データ検知回路（データ検知手段）１１メモリ部（メモリ手段）１２コントロール部（管理手段）

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者中村寛神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者大平秀子神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルで構成された所定単位
のデータ書き込み領域を備えたメモリ手段と、前記所定
単位の書き込みデータが全て前記メモリセルの消去状態
を保つデータであるか否かを検知するデータ検知手段
と、該データ検知手段で前記所定単位の書き込みデータ
が全て前記メモリセルの消去状態を保つデータであるこ
とが検知されたとき書き込みモードを終了させる書き込
みモード終了手段とを有することを特徴とする不揮発性
半導体記憶装置。
【請求項２】複数のブロックに分割されたメモリセル
アレイを備えたメモリ手段と、ブロックサイズ以下のデ
ータ量を有するファイルは１個の前記ブロックに記憶す
るように管理する管理手段とを有することを特徴とする
不揮発性半導体記憶装置。
【請求項３】複数のブロックに分割されたメモリセル
アレイを備えたメモリ手段と、１個のブロックには１種
類のファイルのみを記憶するように管理する管理手段と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】前記１種類のファイルの記憶に用いられ
る前記ブロックの数は、Ｎ＝［（データ量／ブロックサ
イズ）＋１］（但し、（）内は小数点以下を切り捨てた
整数）のＮ個以内であることを特徴とする請求項３記載
の不揮発性半導体記憶装置。
【請求項５】複数のブロックに分割されたメモリセル
アレイを備えたメモリ手段と、１種類のファイルの記憶
に用いられる前記ブロックの数は、Ｎ＝［（データ量／
ブロックサイズ）＋２］（但し、（）内は小数点以下を
切り捨てた整数）のＮ個以内であるように管理する管理
手段とを有することを特徴とする不揮発性半導体記憶装
置。