JP2001357684A - 半導体記憶装置 - Google Patents
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
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Abstract
き込む際の待機時間が不要になるとともに、外付けSR
AMが不要になって、チップ面積を小さくすることがで
きる 【解決手段】一対のSRAMアレイであるSRAM0お
よびSRAM1が設けられており、SRAM0およびS
RAM1が、外部CPUに対して、I/Oピンによっ
て、データの読み出しおよび書き込みが可能になってい
る。各SRAM0およびSRAM1と同一チップ上に、
フラッシュメモリアレイ11が、各SRAM0およびS
RAM1とは独立して動作可能に設けられている。各S
RAM0およびSRAM1とフラッシュメモリアレイ1
1とは、ライトステートマシンWSMによって、相互に
データ転送可能になっている。
Description
関する。
モリセルに記憶されたデータが消えないという特徴を有
しており、DRAM(Dynamic Random
Access Memory)、SRAM(Stati
c Ramdom Access Memory)等の
揮発性メモリのように、電源を切ると記憶されているデ
ータが保持されないメモリとは異なっている。不揮発性
メモリとしては、現在、携帯電話等において多用されて
いるフラッシュメモリ(EEPROM)、ICカード等
において使用されているFRAM(強誘電体メモリ)、
さらに開発が活発化してきているMRAM(磁気メモ
リ)等がある。
れるフラッシュメモリセルの構成を示す模式図である。
このフラッシュメモリセル1は、コントロールゲート2
と、フローティングゲート3と、ソース4およびドレイ
ン5とを有しており、フローティングゲート3に注入さ
れる電子量により、「1」および「0」のいずれかのデ
ータが記憶される。このようなフラッシュメモリセル1
が、m×n個のマトリックス状に配置されて構成された
複数のブロックが、相互に接続されることによって、不
揮発性半導体記憶装置としてのフラッシュメモリアレイ
が構成されている。
対のブロックの構成を示す。各ブロックは、所定方向に
配列されたn個のフラッシュメモリセル1の各コントロ
ールゲート2が、m本のワード線WL1〜WLmにそれ
ぞれ接続されており、m個のフラッシュメモリセル1の
各ドレイン5が、n本のビット線BL1〜BL2に、そ
れぞれ接続されている。BLK1およびBLK2の各ブ
ロックにおいて、全てのフラッシュメモリセル1は、共
通の1本のソースSに接続されている。
成するブロックは、各フラッシュメモリセルのソースS
が共通になっているという構造上の特徴を有しているた
めに、フラッシュメモリセル1に記憶されたデータは、
ブロック単位毎に一括して消去され、1つのフラッシュ
メモリセル1ごと、すなわち、1ビットごとにデータを
消去することはできない。
成されたフラッシュメモリアレイによるデータの読み出
し、書き込み、消去、それぞれの機能動作について簡単
に説明する。フラッシュメモリセル1に記憶されたデー
タを読み出す場合には、制御信号、アドレス信号等から
なる読み出し信号が、フラッシュメモリアレイに接続さ
れた外部接続装置である中央演算処理装置(CPU)等
から与えられると、コントロールゲート2に、例えば5
Vの高電圧が印加され、ドレイン5に、例えば1Vの低
電圧、ソース4に、例えば0Vの低電圧が印加される。
この時に、ソース4−ドレイン5間に流れる電流の大小
をセンスアンプによって比較し、データの「1」及び
「0」の判定を行う。そして、フラッシュメモリセル1
から読み出されたデータを外部へ出力することにより、
データの読み出し動作が完了する。
き込み動作は次のように行われる。フラッシュメモリア
レイに対して、外部接続装置であるCPU等から制御信
号及びアドレス信号と、データとが与えられると、コン
トロールゲート2に例えば12Vの高電圧、ドレイン5
に例えば7Vの高電圧、ソース4に例えば0Vの低電圧
が印加される。これにより、ドレイン5の接合部近傍に
て発生したホットエレクトロンが、コントロールゲート
2に印加された高電圧によって、フローティングゲート
3に注入される。その後、書き込み状態をオフにして、
ベリファイ動作を行う。データが書き込まれたフラッシ
ュメモリセル1が、ベリファイ動作成功の場合には、書
き込み完了となる。ベリファイ動作失敗の場合には、再
び書き込みを行ってベリファイ動作を行う。このベリフ
ァイ動作が失敗の場合には、所定の回数にわたってデー
タの書き込みおよびベリファイ動作を実施し、ベリファ
イ動作成功でない場合には、CPU等へ書き込みエラー
のステータスを出力する。
データの消去動作について説明する。データの消去は、
ブロック単位で行われる。制御信号、ブロックアドレ
ス、および消去コマンドがフラッシュメモリに対してC
PU等から与えられると、コントロールゲート2に例え
ば−10Vの低電圧が印加され、ドレイン5がフローテ
ィングされ、さらに、ソース4には例えば6Vの高電圧
が印加される。このような電圧印加状態とすることによ
り、フローティングゲート3−ソース4間に高電界が発
生し、トンネル現象を利用してフローティングゲート2
内の電子をソースに引き抜くことができ、データが消去
される。
ータの書き込み時と同様にベリファイ動作を行う。デー
タ消去信号が与えられたブロックのすべてのフラッシュ
メモリセル1がベリファイ動作成功の場合には、データ
の消去は完了する。ベリファイ失敗の場合には、再びデ
ータの消去動作を行って、ベリファイ動作を行う。この
データ消去動作およびベリファイ動作を所定の回数にわ
たって実施し、ベリファイ動作失敗の場合は、CPU等
に対して、イレースエラーのステータスを出力する。
タの読み出し動作と、ベリファイ動作を含めたデータの
書き込み動作と、ベリファイ動作を含めたデータの消去
動作のそれぞれの動作速度は、データの読み出し動作、
ベリファイ動作を含めたデータの書き込み動作、ベリフ
ァイ動作を含めたデータの消去動作の順に遅くなってお
り、データの読み出し動作には約100ns程度、ベリ
ファイ動作を含めたデータの書き込み動作には約30μ
s程度、ベリファイ動作を含めたデータの消去動作には
約500msの時間をそれぞれ必要とする。このよう
に、フラッシュメモリアレイは、データの読み出しに対
して、データの書き込みおよび消去は、けた違いに長時
間を必要とする。
表される揮発性半導体記憶装置は、電源を切ると、記憶
しているデータが失われるという欠点を有しているが、
データの書き込み動作に必要な時間は、データの読み出
し時間とほぼ等しいという特徴があり、例えばSRAM
では、約100ns程度の時間でデータの読み出し動作
および書き込み動作がそれぞれ終了する。このように、
SRAMは、フラッシュメモリアレイのデータの書き込
み時間および消去時間に比べて、格段に短い時間でデー
タの書き換えが可能である。
す。SRAMメモリセル6は、一対のスイッチ用トラン
ジスタ7と、一対のインバータ8とを組合せて構成され
ている。このようなSRAMメモリセル6の読み出し動
作について説明する。SRAMメモリセル6の読み出し
動作は、アドレスによって選択されたワード線WLにパ
ルスを印加して、いずれかのスイッチ用トランジスタ7
をオンさせる。この時に、BIT端子およびBIT#端
子の電圧の大小をセンスアンプによって比較し、データ
の「1」及び「0」の判定を行う。そして、メモリセル
からの読み出しデータを外部のCPU等へ出力すること
により、データの読み出し動作が完了する。
際には、データの読み出し動作と同様、アドレスによっ
て選択されたワード線WLにパルスを印加して、いずれ
かのスイッチ用トランジスタ7をオンさせる。このと
き、BIT端子およびBIT#端子の一方に高電圧、他
方に低電圧を印加することにより、ノードN1およびN
2にそれぞれ電圧を与え、その組み合わせにより2進の
データ書き込みを行う。
PU)がデータを処理する場合、データの書き込み動作
に時間がかかるフラッシュメモリは、データ書き込み時
にCPUの待機時間が長くなり、多数のデータを書き込
む場合には、データの書き込みに必要な時間の間、CP
Uは、他の処理をすることができなくなる。
ァと呼ばれる書き込み時間の短いSRAM等の揮発性半
導体記憶装置内に書き込み、一括してフラッシュメモリ
へ転送するような機能を有する半導体記憶装置を実現す
ることにより、見け上、データの書き込み時間を短縮す
る方法が提案されている。このような半導体記憶装置で
は、CPUは、フラッシュメモリに対してデータの書き
込み動作を実施する必要がなく、その結果、CPUは、
他の処理を実施することができる時間的余裕が生じる。
ジバッファ技術において、データをフラッシュメモリへ
転送する際のオーバーヘッドを減少させて、データ転送
速度の低下を抑制できる半導体記憶装置が開示されてお
り、また、特開平10−283768号公報には、同様
に、ページバッファ技術において、データのライトアク
セスに対して高速化できる半導体記憶装置が開示されて
いる。
装置であるCPUがデータを処理する場合、データの書
き込み動作に時間を要するフラッシュメモリでは、デー
タの書き込みに際してCPUの待機時間が長くなり、多
数のデータをフラッシュメモリに書き込む場合、書き込
みに必要な長時間にわたって、CPUは他の処理を実施
することができない。従来のページバッファを用いたデ
ータの書き込み動作では、ページバッファにデータを一
旦格納し、ページバッファからフラッシュメモリへ一括
してデータを転送している。このような方法により、フ
ラッシュメモリへのデータ書き込み時におけるCPUの
待機時間を不要とし、見掛け上、フラッシュメモリへの
データ書き込み時間の短縮を図っている。
モリアレイに対してデータの転送中には、次のデータを
ページバッファへ書き込むこと、および、ページバッフ
ァからデータを読み出すことはできない。従って、ペー
ジバッファは、一時的にデータを保存するためのワーク
等として使用することができない。
のSRAMを設けて、外付けSRAMによって、データ
を一時的に保存することが行われている。しかしなが
ら、この場合には、高速での書き込みを行う必要がある
データ量が増大すると、データを一時的に保存するため
の外付けSRAMの必要容量が大きくなるという問題が
発生している。
き換え動作を行う場合、データ消去動作と書き込み動作
とを同時に行うことができないために、データを書き込
むブロックを消去した後に、データが消去されたブロッ
クに対して、順次、データを書き込む必要があり、時間
がかかるおそれがある。
デバイスであっても、フラッシュメモリに格納されてい
るデータをページバッファに転送する機能を有していな
い。
であり、その目的は、CPU等の外部接続装置におい
て、データを書き込む際の待機時間を不要とし、しか
も、外付けSRAMを必要とせず、チップ面積を小さく
することができる半導体記憶装置を提供することにあ
る。
は、複数の揮発性半導体記憶素子によってそれぞれ構成
されており、外部接続装置に対して入出力ピンによっ
て、データの読み出しおよび書き込みが可能になった複
数の第1メモリアレイと、各第1メモリアレイとは独立
して動作可能に設けられており、不揮発性半導体記憶素
子によって構成された少なくとも1つのブロックを有す
る第2のメモリアレイと、前記各第1メモリアレイと前
記第2メモリアレイとの間にて相互にデータを転送する
データ転送手段と、を具備することを特徴とする。
アレイ、および前記データ転送手段は同一チップ上に設
けられている。
1メモリアレイが、揮発性半導体記憶素子に代えて高速
動作可能な不揮発性半導体記憶素子によって構成されて
いることを特徴とする。
記第2メモリアレイとデータ転送中に、外部接続装置に
よって、データの読み出しおよび書き換えができる。
第1メモリアレイとデータ転送中に、外部接続装置によ
って、データの読み出し、書き込み、消去ができる。
が、前記第2メモリアレイに対するアクセスに用いるコ
マンドによって実施される。
アレイにおける任意のアドレスのデータを前記第2メモ
リアレイの任意のアドレスに転送するとともに、前記第
2メモリアレイにおける任意のアドレスのデータを前記
第1メモリアレイの任意のアドレスに転送する。
アレイにおける任意の領域のデータを前記第2メモリア
レイの任意の領域に転送することができるとともに、前
記第2メモリアレイの任意の領域のデータをいずれかの
第1メモリアレイの任意の領域に転送することができ
る。
アレイにおける全てのデータを、前記第2メモリアレイ
の任意の領域にそれぞれ転送することができるととも
に、前記各第1メモリアレイの全ての領域に書き込まれ
るデータ量に相当するデータを、各第1メモリアレイに
それぞれ転送することができる。
および第2メモリアレイにおける転送先のアドレスのデ
ータと転送元のアドレスのデータとを比較して、転送先
のアドレスのデータと転送元のアドレスのデータとが一
致する場合にデータを転送せず、データが異なる場合に
データを転送する。
レイとの間でデータ転送されている第1メモリアレイ以
外の第1のメモリアレイが、外部接続装置によってアク
セス可能である。
レイとの間でデータ転送されている第1メモリアレイ
は、外部接続装置からのアクセスが禁止される。
レイとの間でデータ転送されている第1メモリアレイ
は、外部接続装置からのアクセスによって、第2メモリ
アレイとの間のデータ転送を一時中断して、外部接続装
置によってアクセスされ、外部接続装置によるアクセス
が終了した後に、第2メモリアレイとの間でのデータ転
送が再開される。
イのいずれかのブロックのデータが消去されている間、
または、第2メモリアレイへの書き込みを実行している
間は、前記第1メモリアレイは、外部接続装置からのア
クセスが可能である。
ズが、第2メモリアレイにおいてデータが一括消去され
るブロック単位に等しいサイズ、または倍数あるいは整
数分の1のサイズに構成されている。
が、第1メモリアレイおよび第2メモリアレイにおいて
それぞれ独立しており、第1メモリアレイおよび第2メ
モリアレイに対するメモリ空間に対するアクセスが、同
一の制御端子によって行われる。
が第1メモリアレイおよび第2メモリアレイにおいて同
一の空間に存在しており、第1メモリアレイのメモリ空
間に対するアクセスと第2メモリアレイのメモリ空間に
対するアクセスとが異なる制御端子によって行われる。
クセスと、第2メモリアレイのメモリ空間に対するアク
セスとが、1本の制御端子による場合と、2本以上の制
御端子による場合とに切り換えられる。
え動作および読み出し動作をそれぞれ独立して実行可能
な複数のバンクを有しており、各バンクと各第1メモリ
アレイとが、前記データ転送手段によって、相互にデー
タ転送可能である。
いずれかの第1メモリアレイとの間で相互にデータ転送
中に、外部接続装置によって、各第1メモリアレイから
のデータの読み出し、各第1メモリアレイのへのデータ
の書き込み、および第2メモリアレイにおけるデータ転
送に使用されていないバンクからのデータの読み出しが
できる。
バンク内のデータを消去している間、または、外部接続
装置により、第2メモリアレイのいずれかのバンクに対
して書き込みを実行している間に、外部接続装置によっ
て、各第1メモリアレイからのデータの読み出し、各第
1メモリアレイへのデータの書き込みが可能であり、ま
た第2メモリアレイにおけるデータの消去または書き込
みを実行していないバンクからのデータの読み出しが可
能である。
は、全てのデータを特定の値にリセットできる。
イにおいてデータ消去完了後のセルに等しい値にリセッ
トできる。
リアレイに転送する際に、その第1メモリアレイが、デ
ータを転送された後にリセットできる。
は、データの書き換えが不可能にできる。
は、消費電流を削減して初期状態とするパワーダウンか
ら通常の使用状態への復帰時に、前記第2メモリアレイ
内の任意の領域のデータを、いずれかの第1メモリアレ
イの任意の領域に転送する。
イからデータが転送されると、データの書き換えが不可
能にできる。
レイに対する外部接続装置のアクセスが、クロック信号
に同期して行われる。
モリアレイとの間でのデータの転送状況が外部接続装置
に出力される。データの入出力に使用される、あらかじ
め決められたバス幅をもつ入出力データバスを、第1メ
モリアレイまたは第2メモリアレイが各々個別に使用す
る場合、あるいは、第1メモリアレイおよび第2メモリ
アレイが使用する場合に切り換えられる。
レイが使用できる入出力データバスの前記切り換えが、
外部接続装置に接続された制御端子、または、あらかじ
め定められたコマンドによって切り換えられる。
イとの間でのデータ転送に使用されるデータバスのバス
幅が、入出力データバスのバス幅よりも大きくなってい
る。
に基づいて説明する。図4は、本発明の半導体記憶装置
の実施の形態の一例を示す概略構成図である。
れぞれが独立して、データの読み出しおよび書き込み動
作が可能な揮発性半導体記憶素子のSRAMアレイによ
って構成されたSRAM0およびSRAM1と、不揮発
性半導体記憶素子からなるフラッシュメモリによって構
成されたフラッシュメモリアレイ11と、このフラッシ
ュメモリアレイ11と各SRAM0およびSRAM1と
の間でデータを転送させるライトステートマシンWSM
と、外部接続装置である外部CPU(中央演算処理装
置)からのコマンドを認識するコマンド認識部12とを
有している。SRAM0およびSRAM1とフラッシュ
メモリアレイ11とは同一のチップ上に設けられてい
る。
ュメモリアレイ11と各SRAM0およびSRAM1と
の間でのデータ転送に際して、SRAM0およびSRA
M1からのデータの読み出し、SRAM1およびSRA
M0へのデータ書き込み、フラッシュメモリアレイ11
からのデータの読み出し、フラッシュメモリアレイ11
へのデータの書き込み、および、外部接続装置であるC
PUの動作命令を受けたデータの書き込み動作、消去動
作等を制御する。コマンド認識部12は、各SRAM0
およびSRAM1がデータ転送状況を示すフラグF1お
よびF2を出力するためのコマンド等、外部CPUから
のコマンドを認識する。
タ伝送等は、I/O(入出力)ピンに接続された入出力
用データバス16によって行われ、また、各SRAM0
およびSRAM1とライトステートマシンWSMとの間
のデータ伝送、ライトステートマシンWSMとフラッシ
ュメモリアレイ11との間のデータ伝送、コマンド入力
の伝送等は、内部転送用データバス17によって行われ
る。
が独立して、データの読み出しおよび書き込み動作が可
能であり、外部CPUによってアクセスする場合には、
CE#ピンから入力されるチップイネーブルCE#と、
そのときに入力されるアドレスとの組合せ論理によっ
て、また、データ転送の場合には内部制御回路によっ
て、データの書き込みおよび読み出しが実施される。
て動作する一対のSRAM0およびSRAM1が設けら
れているが、3つ以上のSRAMアレイを設ける構成と
してもよく、この場合には、各SRAMアレイに対し
て、よりフレキシブルにデータを格納することができ
る。また、本実施形態では、不揮発性半導体記憶素子の
メモリアレイ11としてフラッシュメモリ(EEPRO
M)を使用する構成について説明しているが、EPRO
Mなど他の不揮発性半導体記憶素子によって構成された
メモリアレイを使用してもよい。さらに、本実施形態で
は、揮発性半導体記憶素子からなるメモリアレイとして
SRAMアレイを使用しているが、DRAMなど他の揮
発性半導体記憶素子からなるメモリアレイを使用しても
よい。
に示すように、メモリマップにおいて、SRAM0およ
びSRAM1とフラッシュメモリアレイ11とが別のメ
モリ空間に存在しており、外部CPUからのSRAM0
およびSRAM1とフラッシュメモリアレイ11のアク
セスは、共通の制御端子である1本のCE#ピンに入力
されるチップイネーブルCE#と、アドレスピンから入
力されるアドレスとの組み合わせ論理によって行われ
る。
よびSRAM1のデータを読み出す場合には、図5に示
すように、SRAM0およびSRAM1のアドレス「2
00000」〜「20FFFF」をアドレスピンから入
力して、CE#ピンおよびOE#ピンを操作することに
より、SRAM0およびSRAM1のアドレスにアクセ
スする。
自動的にアクセス対象のメモリアレイを選択することが
できるために、1本のCE#ピンによって、外部CPU
からSRAM0およびSRAM1と、フラッシュメモリ
アレイ11とにそれぞれアクセスすることができる。
ついて、以下に説明する。まず、外部CPUから入力さ
れるデータをSRAMアレイに保存する場合について、
つまり、図6に示すように、SRAM0にデータを書き
込む例を説明する。図7は、その場合のSRAM0への
データを書き込むコマンドの一例を示すタイミングチャ
ートである。
Oピンおよび入出力用データバス16を通して入力され
る書き込みデータ「Write Data」およびアド
レス「SRAM0アドレス」が書き込み動作として外部
CPUから発行されると、チップイネーブルCE#およ
びライトイネーブルWE#のローレベルによって、書き
込みデータ「Write Data」が、「SRAM0
アドレス」として指定されたSRAM0のアドレスに書
き込まれる。いくつかのデータを連続して書き込む場合
には、この書き込み動作を順次繰り返し実行することに
よって実現される。
ス16としては、通常、バス幅が16ビットもしくは8
ビットのものが使用されているために、この場合のデー
タの書き込み動作は、100ns程度の書き込みサイク
ルタイムの間に、16ビットもしくは8ビットのデータ
を、SRAM0に書き込むことができる。
アドレスが、SRAMアレイであるSRAM0になって
いるため、SRAM0の設定アドレスに対するデータの
書き込み動作であることを判別することができる。
えて、図8に示すように、フラッシュメモリアレイ11
へのデータの転送を前提としてSRAMアレイにデータ
を書き込むようにしてもよい。この場合には、まず、S
RAMアレイを使用したコマンドをフラッシュメモリア
レイのアドレスとともに発行し、次のコマンドサイクル
において、転送するデータの数をフラッシュメモリアレ
イ11のアドレスと共に発行する。その後、チップイネ
ーブルCE#およびライトイネーブルWE#の書き込み
動作によって、順次、フラッシュメモリアレイ11に転
送される際の転送先のアドレスとともに、書き込みデー
タをSRAMアレイに書き込む。
タの書き込みの設定アドレスが、フラッシュメモリアレ
イ11のアドレスになっているため、コマンド認識部1
2は、フラッシュメモリ11のアドレスへデータを転送
するコマンドであることを判別する。図8に示すデータ
の書き込み方法では、2番目のコマンドサイクルで宣言
したデータ数分のフラッシュメモリアレイ11のアドレ
スとデータの組が、3番目のコマンドサイクル以降、繰
り返し入力されることにより、連続してSRAM0にデ
ータを書き込むことができる。
00ns程度であり、フラッシュメモリアレイへのデー
タ書き込みに比べて短時間で完了するため、半導体記憶
装置に対してデータ書き込みの動作を実行している外部
CPUは、SRAMアレイへのデータ書き込みが終了し
た時点で、他の処理を実施することができる。
11に対して直接データを書き込む場合、フラッシュメ
モリアレイ11へのデータの書き込みの実行命令を発行
した後、次のフラッシュメモリアレイ11へのデータの
書き込みを開始するまで、外部CPUには、フラッシュ
メモリアレイ11への書き込み時間が長いことによって
待機時間が生じ、その待機時間によって、外部CPUの
オペレーション動作が制限される。このように、フラッ
シュメモリアレイ11へのデータの書き込み時間が長く
なると、外部CPUは、フラッシュメモリアレイ11へ
のデータの書き込み動作にのみ専念しなければならず、
他の処理を実行できない。
置では、短時間でデータが書きこまれるSRAMアレイ
に対してデータを書き込んだ後に、フラッシュメモリア
レイ11にデータを転送するために、SRAMアレイに
対して短時間でデータを書き込むことができる。その結
果、外部CPUは、SRAMアレイに対するデータの書
き込みが終了した時点で、他の処理を実行することがで
きる。
ータを外部CPUによって読み出す場合に関して、図9
に示すように、SRAM0からのデータの読み出し例に
ついて説明する。図10は、その場合のコマンドの一例
を示すタイミングチャートである。
ス16および入出力ピンであるI/Oピンを通して、外
部CPUに出力される。SRAM0に保存されているデ
ータを読み出す場合には、データを読み出すSRAM0
のアドレスを設定し、チップイネーブルCE#および出
力イネーブルOE#が、それぞれローレベル「L」にな
ることによって、その設定されたアドレスのデータ「R
ead Data」が読み出される。いくつかのデータ
をSRAM0から連続して読み出す場合には、この読み
出し動作を、順次、繰り返し実行することによって実現
される。
リアレイ11へデータを転送する場合を、図11に示す
SRAM0からフラッシュメモリアレイ11へのデータ
転送例について説明する。図12は、その場合のSRA
M0内の任意のデータを、フラッシュメモリアレイ11
へ転送するコマンド入力の一例を示すタイミングチャー
トである。
へのデータ書き込みが完了した後に、ユーザーが、図1
2に示すようなデータ転送コマンドを発行すると、半導
体記憶装置内に設けられたライトステートマシンWSM
により、コマンドにて指定されたSRAM0の任意のア
ドレスからフラッシュメモリアレイ11の任意のアドレ
スに対してデータの転送が開始される。
て、転送SFコマンドは、SRMアレイからフラッシュ
メモリアレイへデータ転送するにあたり、その準備をラ
イトステートマシンWSMに行わせるコマンドであり、
転送確認コマンドは、コマンド入力シーケンスにおい
て、入力されたデータが正しく、転送を開始してもよい
かどうかを確認するコマンドである。さらに、フラッシ
ュ転送先スタートアドレスは、データ転送が行われるフ
ラッシュメモリアレイ11の最初のアドレス、SRAM
0転送元スタートアドレスおよびSRAM0転送元エン
ドアドレスは、それぞれ、転送元となるSRAMアレイ
の転送開始アドレスおよび転送終了アドレスを表す。
た後、まず、ライトステートマシンWSMは、転送元の
SRAM0に転送の実行を表すためのフラグF0を立て
る。これにより、SRAM0からフラッシュメモリアレ
イ11にデータの転送処理中であることを判別すること
が可能になる。
コマンドにより入力されたSRAM0の転送を開始する
転送元スタートアドレスを設定し、このアドレスに書き
込まれているデータを読み出す。次に、読み出されたデ
ータを、転送先となるフラッシュメモリアレイ11の転
送先スタートアドレスに、通常の書き込み動作と同様の
方法によって書き込む。このようなライトステートマシ
ンWSMによる動作を、転送すべきデータ数に対して、
順次繰り返すことにより、SRAM0からフラッシュメ
モリアレイ11へのデータ転送が実現される。
憶装置内に設けられたライトステートマシンWSMによ
って自動的に実行され、SRAM0のデータが、フラッ
シュメモリアレイ11の任意のアドレスに連続して書き
込まれる。このように、半導体記憶装置内のライトステ
ートマシンWSMによって、SRAM0からフラッシュ
メモリアレイ11へのデータ転送動作を行うことによ
り、外部CPUには、フラッシュメモリアレイ11に対
するデータの書き込み処理を実行する必要がなく、SR
AM0からフラッシュメモリアレイ11にデータを転送
している間に、他のオペレーションを実行することがで
きる。
を、フラッシュメモリアレイ11へ一括して転送するコ
マンド入力の一例を示す。この場合は、まず、転送SF
コマンドと共にフラッシュ転送元スタートアドレスが設
定され、次のコマンドサイクルでは、転送確認コマンド
とともにSRAM0転送先アドレスが設定される。
た後に、まず、ライトステートマシンWSMは、転送元
のSRAM0に転送の実行を表すためのフラグF0を立
てる。その後、ライトステートマシンWSMは、コマン
ドにより入力されたSRAM0のデータ転送を開始する
スタートアドレスを設定し、このアドレスに書かれてい
るデータを読み出す。次に、読み出されたデータを、転
送先となるフラッシュメモリアレイ11の転送先スター
トアドレスに、通常の書き込み動作と同様の方法によっ
て書き込む。このライトステートマシンWSMによる動
作を、転送すべきデータ数に対して順次繰り返すことに
より、SRAM0からフラッシュメモリアレイ11への
データ転送が実現される。
チャートでは、コマンドサイクルを、それぞれ3サイク
ルおよび2サイクルとしたが、コマンドサイクルの長さ
は、任意に設定することができる。
RAMアレイへデータ転送する場合を、図14に示すフ
ラッシュメモリアレイ11からSRAM0へのデータ転
送例について説明する。図15は、フラッシュメモリア
レイ11内の任意のデータをSRAM0へ転送する場合
のコマンド入力の一例を示すタイミングチャートを示し
ている。
シュメモリアレイ11からSRAMアレイへデータ転送
するにあたり、その準備をライトステートマシンWSM
に行わせるコマンドであり、転送確認コマンドは、ここ
までのコマンド入力シーケンスにおいて、入力されたデ
ータが正しく、転送を開始してもよいかどうかを確認す
るコマンドである。さらに、SRAM0転送先スタート
アドレスは、データ転送が行われるSRAM0の最初の
アドレス、フラッシュ転送元スタートアドレスおよびフ
ラッシュ転送元エンドアドレスは、それぞれ、転送元と
なるフラッシュメモリアレイ11の転送開始アドレスお
よび転送終了アドレスを表す。
ュメモリアレイ11の転送開始アドレスから、順次、転
送終了アドレスまで、そのアドレス内に属しているデー
タを、SRAM転送先スタートアドレスを先頭に、順次
転送する。
れた後に、本発明の半導体記憶装置内に存在するライト
ステートマシンWSMにより、フラッシュメモリアレイ
11の任意のアドレスからSRAM0の任意のアドレス
からSRAM0の任意のアドレスに対してデータの転送
が開始される。
送先のSRAM0にデータ転送の実行を表すフラグF0
を立てる。これにより、SRAM0に対してデータが転
送中であることを判断することができる。
コマンドにより入力されたフラッシュメモリアレイ11
の転送を開始する転送元スタートアドレスを設定し、こ
のアドレスに書かれているデータを読み出す。次に、読
み出されたデータを転送先となるSRAM0に、通常の
書き込み動作と同様の手段によって書き込みを実行す
る。これら一連の動作を転送すべきデータ分に対して順
次繰り返すことにより、フラッシュメモリアレイ11か
らSRAM0へのデータ転送が実現される。
らSRAM0へデータを一括して転送するコマンド入力
の一例を示す。図16に示すようなデータ転送コマンド
を発行した後に、まず、ライトステートマシンWSM
は、転送先のSRAM0にデータ転送の実行を表すため
のフラグF0を立てる。その後、ライトステートマシン
WSMは、コマンドにより入力されたフラッシュメモリ
アレイ11の転送を開始するスタートアドレスを設定
し、このアドレスに書かれているデータを読み出す。次
に、読み出されたデータを、転送先となるSRAM0の
転送先スタートアドレスに、通常の書き込み動作と同様
の方法によって書き込む。この、ライトステートマシン
WSMの動作を、転送すべきデータ数に対して順次繰り
返すことにより、フラッシュメモリアレイ11からSR
AM0へのデータ転送が実現される。
ャートでは、コマンドサイクルをそれぞれ3サイクルお
よび2サイクルとしたが、コマンドサイクルは任意に設
定することができる。
リアレイ11へのデータ転送動作中に実行可能な動作に
ついて説明する。
リアレイ11へのデータ転送時において、外部からSR
AM1へのデータ書き込む場合のデータの流れを示して
いる。また、図18に、この動作を行うためのタイミン
グチャートを示す。
様にして、SRAM0のアドレスに対して、データが順
次書き込まれると、図13に示すタイミングチャートと
同様にして、転送SFコマンドと共に、転送先であるフ
ラッシュメモリアレイ11の最初のデータのアドレスで
あるフラッシュ転送先スタートアドレスを設定する。そ
して、次のコマンドサイクルにおいて、転送確認コマン
ドと共に、転送元のSRAM0における転送されるデー
タの最初のアドレスである転送元スタートアドレスを設
定する。このコマンドシーケンスにより、ライトステー
トマシンWSMによりSRAM0からフラッシュメモリ
アレイ11に順次データが転送される。
イミングチャートと同様にして、SRAM1のアドレス
に対して、データを順次書き込む。この間も、半導体記
憶装置内に設けられたライトステートマシンWSMによ
り、SRAM0からフラッシュメモリアレイ11に対し
てデータ転送は、順次、実行されている。
らフラッシュメモリアレイ11に対して、任意の容量の
データを転送する場合も、同様に、そのデータ転送の間
に、外部CPUからSRAM1に対してアクセス可能で
ある。
して動作可能なSRAM0およびSRAM1を有してい
るため、このように、SRAM0からフラッシュメモリ
アレイ11へのデータ転送動作中であっても、外部CP
Uは、他のSRAM1に対してアクセスすることがで
き、そのSRAM1へのデータの書き込み、および、S
RAM1からのデータの読み出しが可能である。
ートマシンWSMによってデータを転送する際に、転送
先のデータと転送元のデータとを比較して、同一のデー
タの場合には、データの転送を実施しないようにするこ
ともできる。この場合のデータの流れを図19に示す。
ータをSRAM0へ転送する場合について説明する。ラ
イトステートマシンWSMは、データ転送コマンドが発
送されると、転送元であるフラッシュメモリアレイ11
からデータを読み出すとともに、転送先であるSRAM
0のデータも読み出す。そして、両データを比較し、両
データが同一の場合には、フラッシュメモリアレイ11
から読み出されたデータをSRAM0には転送しない。
これに対して、両データが異なる場合には、フラッシュ
メモリアレイ11から読み出されたデータを、SRAM
0に転送して、SRAM0に書き込む。このような動作
を、転送されるデータ毎に実施する。
元のデータと一致する場合には、データ転送が実施され
ないために、データ転送に要する時間を短縮することが
できる。
モリアレイ11へデータを転送中、あるいは、フラッシ
ュメモリアレイ11からSRAM0にデータを転送中
に、転送に使用されるSRAMアレイのデータ転送状況
を、ステータスレジスタ、ポーリング等によって、外部
CPUに対して出力することもできる。例えば、図19
に示すように、SRAM0からフラッシュメモリアレイ
11にデータを転送している場合に、SRAM0のデー
タが転送されていることを示すフラグF0が読み出され
て外部CPUに出力される。
定されたコマンドを発行して、ステータスレジスタ読み
出しモードとすることにより、SRAM0およびSRA
M1におけるデータ転送を示すフラグ情報が、入出力ピ
ンに接続される。そして、CE#ピン、OE#ピン等を
操作することによって、フラグ情報が外部CPUに読み
出される。SRAM0およびSRAM1のいずれを出力
対象とするかは、アドレスピンによるアドレスによって
設定される。
リアレイ11にデータが転送している間に、そのSRA
Mアレイに対して外部CPUによって、データの書き込
みあるいは読出しのためのアクセスがあった場合には、
そのアクセスを禁止するようにしてもよい。図20は、
ライトステートマシンWSMによって、SRAM0のデ
ータをフラッシュメモリアレイ11に転送している間
に、外部CPUからSRAM0に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されたと
き、このアクセス信号をディスイネーブルにして、その
アクセスを禁止する場合のデータの流れを示している。
は、SRAM0のデータをフラッシュメモリアレイ11
に転送していることを示すフラグF0をセットしてお
り、外部CPUからSRAM0に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されると、
フラグF0のセット信号と外部CPUからのアクセス信
号との組合せ論理によって、外部CPUからSRAM0
へのアクセスをハード的に禁止する。これにより、ライ
トステートマシンWSMは、SRAM0からフラッシュ
メモリアレイ11へのデータの転送を、中断することな
く実施する。
0へのアクセスをハード的に禁止する構成に代えて、コ
マンドまたは外部制御端子によって、外部CPUからS
RAM0へのアクセスを禁止するようにしてもよい。
らフラッシュメモリアレイ11にデータを転送している
間に、そのSRAMアレイに対して外部CPUによっ
て、データの書き込みあるいは読出しのためのアクセス
があった場合には、そのアクセスを優先させるようにし
てもよい。図21は、ライトステートマシンWSMによ
って、SRAM0のデータをフラッシュメモリアレイ1
1に転送している間に、外部CPUからSRAM0に対
してデータの読み出しまたは書き込みを行うアクセス信
号が入力された場合に、外部CPUのアクセスを優先さ
せる際のデータの流れを示している。
は、SRAM0のデータをフラッシュメモリアレイ11
に転送していることを示すフラグF0をセットしてお
り、外部CPUからSRAM0に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されると、
フラグF0のセット信号と外部CPUからのアクセス信
号との組合せ論理によって、ライトステートマシンWS
Mに対して、SRAM0からフラッシュメモリアレイ1
1へのデータの転送を中断させる割りこみ信号が与えら
れる。これにより、ライトステートマシンWSMは、S
RAM0からフラッシュメモリアレイ11へのデータの
転送を一時中断し、外部CPUからSRAM0へのアク
セスを許可する。
スして、SRAM0に対するデータの書き込みあるいは
読み出しを実行し、外部CPUによるアクセスが終了す
ると、前記割りこみ信号は、ディスイネーブルになる。
これにより、ライトステートマシンWSMは、SRAM
0からフラッシュメモリアレイ11へのデータの転送を
再開する。
1へのデータの書き込みは、前述したように、ライトス
テートマシンWSMにより自動的に実行される。従っ
て、一方のSRAMアレイからフラッシュメモリアレイ
へデータ転送中であっても、外部CPUは、他方のSR
AMアレイ(上述の場合にはSRAM1)にデータを書
き込むことができるために、外部CPUの動作を制限す
ることがなく、外部CPUの処理能力が向上する。
ュメモリアレイ11へのデータの転送の一時的な中断
を、ハード的に禁止する構成に代えて、コマンドまたは
外部制御端子によって、データの転送を一時中断するよ
うにしてもよい。
ラッシュメモリアレイ11における1つのブロックのデ
ータを一括して消去するブロックイレース動作中に、I
/Oピンを用いて、外部CPUからSRAMアレイへの
データの書き込み、および、SRAMアレイに書き込ま
れたデータの読み出しをするようにしてもよい。図22
は、フラッシュメモリアレイ11におけるブロックイレ
ース動作中に、I/Oピンを用いて、外部CPUからS
RAM1に対するデータの書き込み動作またはSRAM
1のデータを読み出し動作を実行する場合のデータの流
れを示している。また、図23は、この場合のコマンド
の一例を示すタイミングチャートである。
ブロックのイレースコマンドが発行されると、イレース
の対象となるフラッシュメモリアレイ11のブロックの
アドレスが、ライトステートマシンWSMに記憶され、
ライトステートマシンWSMによって、フラッシュメモ
リアレイ11のブロックイレースが開始される。
ンWSMによってフラッシュメモリアレイ11のブロッ
クのデータが消去される間に、前述したように、アドレ
スピン、I/Oピンを用いて、SRAM1に対して、外
部CPUによるデータの読み出しおよび書き込み動作が
実行される。従って、ライトステートマシンWSMによ
るブロックの消去とSRAMアレイに対するアクセス動
作とを同時に実行することができる。
SRAM0、SRAM1のいずれかの容量サイズが、フ
ラッシュメモリアレイ11における一括消去が可能な1
つのブロックと同サイズ、あるいは、SRAM0および
SRAM1のそれぞれがフラッシュメモリアレイの倍数
サイズ、または、整数分の1のサイズとしてもよい。こ
の場合には、フラッシュメモリアレイ11における1つ
のブロックに書き込まれたデータの一部を書き換えるこ
とが容易になる。
モリアレイ11における1つのブロックのサイズと同サ
イズの場合についてのデータの流れを図24に示す。フ
ラッシュメモリアレイ11における1つのブロックに書
き込まれたデータの一部を書き換える場合には、まず、
そのブロックのデータの全てを、ライトステートマシン
WSMによって、一旦、SRAM0に転送し、データの
一時保存を行う。その後、フラッシュメモリアレイ11
におけるデータの書き換えを行うブロックのデータを消
去する。このデータ消去中に、SRAM0に一時保存し
たデータに対して、データの書き換えを行う。フラッシ
ュメモリアレイ11のデータ消去が終了すると、その後
に、SRAM0に一時保存されたデータの全てを、ライ
トステートマシンWSMによって、データ消去されたフ
ラッシュメモリアレイ11のブロックに転送する。
フラッシュメモリアレイ11における1つのブロックの
サイズと同サイズであれば、データをフラッシュメモリ
11からSRAM0に転送する場合の転送先アドレスの
設定、および、データをSRAM0からフラッシュメモ
リ11に転送する場合の転送先アドレスの設定が容易に
できる。
ぞれの容量サイズが、フラッシュメモリアレイにおける
ブロックの容量サイズの半分のサイズになっている場合
には、各SRAM0およびSRAM1に、フラッシュメ
モリアレイ11のブロックのデータの半分ずつが、それ
ぞれ一括して転送され、転送後、フラッシュメモリアレ
イ11におけるデータを書き換えるブロックを消去す
る。このデータ消去中に、SRAM0およびSRAM1
のデータを書き換え、フラッシュメモリアレイ11にお
けるデータの消去が終了した後に、SRAM0およびS
RAM1のデータが、ライトステートマシンWSMによ
って、それぞれ、一括して、フラッシュメモリアレイ1
1における1つのブロックに転送される。
1からSRAM0に転送する場合の転送先アドレスの設
定、および、データをSRAM0からフラッシュメモリ
11に転送する場合の転送先アドレスの設定が容易にで
きる。
(a)に示すように、SRAMアレイであるSRAM0
およびSRAM1とフラッシュメモリアレイとが同一の
メモリ空間に存在して、SRAM0およびSRAM1の
制御とフラッシュメモリアレイの制御とを、別々の制御
信号によって制御するようにしてもよい。この場合に
は、図25(b)に示すように、半導体記憶装置には、
フラッシュメモリアレイを制御するCE0#ピンと、S
RAM0およびSRAM1を制御するCE1#ピンとが
それぞれ設けられ、外部CPUからSRAM0およびS
RAM1とフラッシュメモリアレイとのアクセスを、C
E0#ピンおよびCE1#ピンを切り換えることによっ
て行われる。
フラッシュメモリアレイとにおいて、同一のアドレス
「000000」が設定されても、例えば、OE#ピン
の操作とともに、CE0#ピンからのチップイネーブル
により、フラッシュメモリアレイ11のアドレス「00
0000」からデータが読み出される。
メモリアレイ11とが、CE0#ピンおよびCE1#ピ
ンによって、それぞれ独立して動作可能であるために、
SRAMに導入されているデータ保持モード等の機能を
使用することが可能である。また、携帯電話等において
使用されているSRAMとフラッシュメモリのスタック
ドパッケージ品とは、端子操作が互換性を有しているた
めに、容易に置き換えることができる。
する場合と、CE0#ピンおよびCE1#ピンの2本を
使用する場合とに切り換えるチップイネーブル切り換え
スイッチ21が設けられた半導体記憶装置を示してい
る。この場合には、1本のCE0#ピンからのイネーブ
ルとアドレスとによって、SRAM0およびSRAM1
とフラッシュメモリアレイ11とにそれぞれアクセスす
る状態と、CE0#ピンからのイネーブルとアドレスと
によりフラッシュメモリへアクセスし、かつ、CE1#
ピンからのイネーブルとアドレスとによりSRAM0お
よびSRAM1へのアクセスする状態とにそれぞれ切り
換えられる。このような切り換え動作によって、外部C
PUを含むシステムに対するマッチングが容易になる。
21は、予め設けられた制御端子によって切り換える構
成に限らず、あらかじめ設定されたコマンドによって切
り換えられるようにしてもよい。
例を示す構成図である。この半導体記憶装置では、フラ
ッシュメモリアレイ11が、データの書き込み、データ
の消去および読み出しを独立して実行可能な2つのバン
クBank0およびBank1を有している。なお、フ
ラッシュメモリアレイ11のバンクは、2つ以上設ける
ようにしてもよい。
シュメモリ11は、特開平10−144086号公報に
開示されているように、一方のバンクに対するデータの
書き込み動作または消去動作と並行して、他方のバンク
のデータの読み出し動作が実行可能であるため、前述し
たように、SRAMアレイとフラッシュメモリ11との
間でのデータ転送動作中に可能な動作に加えて、データ
転送元、データ転送先になっていないバンクから外部へ
データを読み出すことが可能である。図28は、SRA
M1からフラッシュメモリアレイ11の一方のバンクB
ank0に対してデータ転送を実行中に、他方のバンク
Bank1のデータを外部に読み出す場合のデータの流
れを示している。
フラッシュメモリ11では、一方のバンクにおけるブロ
ックイレース動作中に、I/Oピンを用いて、外部から
SRAMアレイへのアクセスとともに、他方のバンクに
おけるデータを外部に読み出すこともできる。図29
は、この場合のデータの流れを示している。
ブロックイレースコマンドが発行されると、ブロックイ
レースの対象となるフラッシュメモリアレイ11の一方
のバンクBank1におけるブロックアドレスが、ライ
トステートマシンWSMに記憶され、ライトステートマ
シンWSMによって、フラッシュメモリアレイ11にお
けるバンクBank1のブロックイレースが開始され
る。
による、フラッシュメモリアレイ11の一方のバンクB
ank1のブロックイレース中に、前述したように、ア
ドレスピン、I/Oピンを用いて、SRAM1に対し
て、外部CPUによるデータの読み出しおよび書き込み
動作が実行され、さらには、ブロックイレースの対象に
なっていない他方のBank0に書き込まれたデータ
を、同様に、アドレスピン、I/Oピンを用いて、外部
CPUによって読み出すことができる。
による一方のバンクBank1のブロックイレース動作
とSRAMアレイに対するアクセス動作と、他方のバン
クBank0のデータの読出し動作とを同時に実行する
ことができる。
に他の例を示す構成図である。この半導体記憶装置は、
SRAMアレイであるSRAM0およびSRAM1を構
成するSRAMが、それぞれ、所定の値にリセットでき
るように構成されており、半導体記憶装置のリセットピ
ンRESETに対するリセットイネーブル信号によっ
て、SRAMアレイであるSRAM0およびSRAM1
がそれぞれ一括してリセットされる。
0およびSRAM1に使用されるSRAMメモリセルの
構成図である。このSRAMメモリセル6aは、図3に
示すSRAMメモリセル6において、一方のスイッチト
ランジスタ7と一対のインバータ8との接続点に、さら
に、リセット用トランジスタ9が接続されており、その
リセット用トランジスタ9のコントロールゲートが、リ
セットイネーブルRESETが入力されるリセットイネ
ーブルノードになっている。そして、リセットイネーブ
ルノードがハイレベル「H」になることにより、SRA
Mメモリセル6aは、リセットされる。
全てのSRAMメモリセル6aのリセット端子は、図3
0に示すように、一括して半導体記憶装置のRESET
ピンに接続されている。RESETピンは、通常、ロー
レベル「L」にセットされており、ハイレベルのリセッ
トイネーブル信号によって、SRAM0およびSRAM
1は、一括して、所定の状態にリセットすることができ
る。リセットされたSRAM0およびSRAM1は、R
ESETピンがローレベル「L」になることによりリセ
ット解除状態になる。
セットイネーブルノードをハイレベル「H」とし、SR
AM0およびSRAM1内のそれぞれの内容を全て所定
の状態に一括して設定することができる。従って、SR
AM0およびSRAM1内のデータを一括してリセット
することができる。
0およびSRAM1を一括してリセットする構成に限ら
ず、予め設定されたリセットコマンドを発行することに
より、ライトステートマシンWSMによって、SRAM
0およびSRAM1を一括してリセットする構成として
もよい。
発行されると、SRAM0およびSRAM1のSRAM
メモリセル6aに対して、順次、特定のデータ内容を書
き込んでリセットするようにしてもよい。この場合に
は、SRAM0およびSRAM1における任意の領域の
SRAMメモリセル6aのデータをリセットすることが
できる。
憶装置では、フラッシュメモリアレイ11に書き込まれ
たデータが誤って上書きされることを防止することがで
きる。フラッシュメモリアレイ11は、アドレスに書き
込まれたデータに対して上書きすることは可能である
が、一旦データが書き込まれると、データの消去は、ブ
ロック単位となる。このために、フラッシュメモリアレ
イ11のセルにおけるデータが誤って書き換えられる
と、その誤りを訂正することは容易でない。
憶装置では、図32に示すように、SRAM0からフラ
ッシュメモリアレイ11にデータを転送した後に、SR
AM0におけるデータ転送領域をリセットするようにし
てもよい。この場合には、その後のデータ転送コマンド
発行時に、誤って、すでにデータが転送された状態にな
っているSRAM0の領域がデータ転送領域として設定
されても、フラッシュメモリアレイ11にデータが転送
されることによって、フラッシュメモリアレイ11のデ
ータが上書きされて書き換えられるおそれがない。
に他の例を示す構成図である。この半導体記憶装置に
は、SRAMアレイであるSRAM0およびSRAM1
のデータ書き換え不可能(プロテクト)動作を可能にす
るために、RAMPROTECTピンが設けられてい
る。RAMPROTECTピンは、SRAM0およびS
RAM1内のデータを書き換え不可能にする場合にはハ
イレベル「H」とされる。これにより、SRAM0およ
びSRAM1内に設けられたデータ書き込みコントロー
ル回路が休止状態とされ、データの書き換えが不可能な
状態とされる。また、SRAM0およびSRAM1に
は、データの書き換えが不可能なプロテクト状態の場合
に、セット状態とされるロック用フラグRF1およびR
F2が、それぞれ設けられており、外部CPUは、ロッ
ク用フラグRF1およびRF2によって、SRAM0お
よびSRAM1が、データの書き換えが不可能なプロテ
クト状態になっていることを判別することができる。
たデータ書き込みコントロール回路を休止状態とするロ
ックビットは、SRAM0およびSRAM1それぞれに
設けられているために、SRAM0およびSRAM1毎
に、データの書き換えが不可能な状態とすることができ
る。
に他の例を示す構成図である。この半導体記憶装置は、
RP#をローレベルにして半導体記憶装置の消費電力を
低減し、制御回路の状態を初期化、休眠状態にさせるパ
ワーダウン機能を有している。この半導体記憶装置は、
電源電圧を与えていない状態から規定の電源電圧を印加
した電源投入時、あるいは、パワーダウン状態からRP
#をハイレベルにして半導体記憶装置が動作可能になっ
た復帰時に、フラッシュメモリ11内の予め決められた
領域のデータをSRAM0またはSRAM1に自動的に
転送するようになっている。このような機能を発揮する
ために、半導体記憶装置には、電源電圧の投入を検出す
る電圧検出回路14と、パワーダウン動作を行わせるR
P#ピンと、フラッシュメモリアレイ11からSRAM
0およびSRAM1へのデータ転送情報が格納されたデ
ータ転送情報回路15とが設けられている。
時、または、パワーダウンから通常の使用状態への復帰
時に、フラッシュメモリアレイ11から、SRAMアレ
イであるSRAM0へ転送されるデータに関するフレッ
シュメモリアレイ11の転送元スタートアドレスおよび
転送元エンドアドレスと、SRAM0に転送されるデー
タの先頭アドレスである転送先アドレスとが設定されて
いる。
検出する電圧検出回路14により電源投入されたこと、
あるいは、RP#の操作によりパワーダウンから復帰し
たことが検出されると、ライトステートマシンWSM
は、データ転送情報回路15から、フラッシュメモリア
レイ11の転送元スタートアドレスおよび転送元エンド
アドレスと、SRAM0の転送先アドレスとを読み出し
て、読み出されたアドレスに基づいて、フラッシュメモ
リアレイ11からSRAM0へ順次データを転送する。
これにより、フラッシュメモリアレイ11内に格納され
ているデータを、SRAM0に格納することができる。
ら通常の使用状態への復帰時において、フラッシュメモ
リアレイ11内に格納された所定のデータが、SRAM
0にダウンロードされるために、半導体記憶装置が初期
化された時点で、そのデータを使用されることができ
る。このような構成は、特に、フラッシュメモリアレイ
11内に格納された所定のプログラムを、必ず、SRA
Mアレイにダウンロードして使用する場合に好適であ
る。
おいて、SRAMアレイにデータが転送されると、転送
されたデータの書き換えを不可能にすることもできる。
この場合には、図35に示すように、SRAM0および
SRAM1に、データの書き換えを不可能とするロック
用フラグRF1およびRF2がそれぞれ設けられる。そ
の他の構成は、図32に示す半導体記憶装置と同様であ
る。
ラッシュメモリアレイ11からSRAM0にデータが転
送されると、ライトステートマシンWSMは、データが
転送されたSRAM0を書き換え不可能な状態として、
ロック用フラグRF0をセットする。これにより、SR
AM0内に転送されたデータは、書き換え不可能な状態
になる。従って、フラッシュメモリアレイ11内に格納
された所定のプログラムを、必ず、SRAMアレイにダ
ウンロードして使用する場合に、ダウンロードされたプ
ログラムが書き換えられるおそれがない。
6に示すように、CLKピンによってクロック信号CL
Kが入力されるようにして、クロック信号CLKに同期
してI/Oピンからデータを入出力するシンクロナスイ
ンターフェースを設けるようにしてもよい。このような
構成によって、通常のデータの読み出しおよび書き込み
に比べて、シンクロナス動作により高速にてデータの読
み出しおよび書き込みができる。
7(a)に示すように、16ビット幅の入出力データバ
ス16を用いて、14ビットバスをフラッシュメモリア
レイ11のデータ読み出し用とし、2ビットバスをSR
AM0およびSRAM1のデータ読み出し用とするとと
もに、図37(b)に示すように、デコーダ回路によ
り、フラッシュメモリアレイ11用として14ビット、
SRAM0およびSRAM1として2ビットが割り当て
られた16ビットのメモリマップの構成としてもよい。
このような構成により、データの読み出し時に、フラッ
シュメモリアレイ11に格納されている14ビットのデ
ータと、SRAM0およびSRAM1に格納されている
2ビットのデータとを1回の読み出し動作によって外部
CPUによって読み出すことができる。
ば、SRAM0およびSRAM1と、フラッシュメモリ
アレイ11とに対する書き込みコマンドを共通にするこ
とによって、SRAM0およびSRAM1と、フラッシ
ュメモリアレイ11とに対して同時にデータを書き込む
ことができる。
と、フラッシュメモリアレイ11とに対するデータの読
み出しおよび書き込みをそれぞれ同時にできるために、
外部CPUと容易にマッチングさせることができる。
7(c)に示すように、上位2ビットをSRAM0およ
びSRAM1用、下位14ビットをフラッシュメモリア
レイ用としてもよい。
バス16が、16ビット幅になっており、さらに、SR
AM0およびSRAM1にそれぞれ接続された各内部転
送用データバス17に、バス幅切替えスイッチ18aお
よび18bをそれぞれ設けるとともに、フラッシュメモ
リアレイ11に接続された内部転送用データバス17に
も、バス幅切替えスイッチ18cを設けるようにしても
よい。各バス幅切替えスイッチ18a〜18cは、それ
ぞれ、予め設定された入力端子、あるいは、予め設定さ
れたコマンドによって切り換えられるようになってい
る。
RAM0およびSRAM1と、フラッシュメモリアレイ
11とに対するデータの読み出しおよび書き込みを、そ
れぞれ同時にすることができ、外部CPUと容易にマッ
チングさせることができる。
に対して内部転送用データバス17のバス幅を大きくす
るようにしてもよい。例えば、図39(a)に示す半導
体記憶装置では、入出力データバス16のバス幅は16
ビット、内部転送用データバス17のバス幅は32ビッ
トになっている。このような構成では、図39(b)に
示すように、SRAMアレイに書き込まれた16ビット
のデータ4組を、フラッシュメモリアレイ11へ転送す
る場合には、内部転送用データバス17のバス幅が32
ビットになっていることにより、フラッシュメモリアレ
イ11に対して、32ビットのデータの書き込みを2回
繰り返せばよい。
に、内部転送用データバス17のバス幅が16ビットに
なっている場合には、SRAMアレイに書き込まれた1
6ビットのデータ4組をフラッシュメモリアレイ11へ
転送するに際して、フラッシュメモリアレイ11に対し
て、16ビットのデータの書き込みを、4回繰り返す必
要がある。
バス幅が、入出力データバス16のバス幅よりも大きく
なっていることにより、ライトステートマシンWSMに
よるSRAMアレイからのデータの読み出し、WSMに
よるフラッシュメモリアレイ11へのデータの書き込み
を高速で行うことができる。
従来、必要であった外付けSRAMを設ける必要がな
く、また、SRAMの必要容量を低減することができ
る。すでに述べたように、SRAMとフラッシュメモリ
では、データの読み出し時間は、共に100ns程度
と、ほぼ等しくなっているが、データの書き込み時間
は、フラッシュメモリでは、SRAMに比べて、けた違
いに遅い。本発明の半導体記憶装置では、フラッシュメ
モリへのデータの書き込み時間を見かけ上速くすること
ができる。また、従来、SRAMに保存していたデータ
を、フラッシュメモリに保存することによって、SRA
Mの必要容量を削減することができ、しかも、全体のチ
ップ面積を低減することができる。
のデータを、1つのトランジスタによって記憶している
のに対して、SRAMでは、1ビットのデータを、6つ
のトランジスタによって記憶しているために、SRAM
に代えてフラッシュメモリにデータを記憶させることに
より、全体のチップ面積を低減することができる。
ずれかのSRAMアレイからフラッシュへのデータ転送
中に、外部CPUから他のSRAMアレイへの書きこみ
が可能であるため、保存すべきデータを、1つのSRA
Mアレイに対して高速で書き込みつつ、他のSRAMア
レイからフラッシュメモリへのデータ転送を実行でき、
見かけ上、フラッシュメモリへのデータの書きこみを速
くすることができる。
のSRAM0およびSRAM1に代えて、高速での書き
換えが可能な一対のFRAMアレイを使用するようにし
てもよい。この場合も、図40に示すように、FRAM
アレイであるFRAM0およびFRAM1と、ライトス
テートマシンWSMとの間でデータの転送が可能であ
る。なお、FRAMアレイは、2つ以上設けるようにし
てもよい。
AMアレイは、SRAMアレイと同様に高速での書き換
えが可能であるにもかかわらず、FRAMアレイを構成
するFRAMセルは、SRAMアレイを構成するSRA
Mセルよりもセル面積が小さいために、全体のチップ面
積を小さくすることができる。
は、データを、一旦、書き込み時間の短いSRAM等の
揮発性半導体記憶素子、あるいは高速動作可能な不揮発
性半導体記憶素子によって構成された第1メモリアレイ
に記憶し、一括してフラッシュメモリ等の不揮発性半導
体記憶素子によって構成された第2メモリアレイへ転送
するようになっているために、不揮発性半導体記憶素子
によって構成された第2メモリアレイへのデータ転送中
において、外部CPU等の外部接続装置は、待機時間が
不要になり、外部接続装置は他の処理を実施することが
可能になる。
られて、一方の第1メモリアレイが、第2メモリアレイ
に対してデータ転送している間に他の第1メモリアレイ
に対してデータの書き込みが可能になっているために、
より多数のデータを短時間で書き込むことができる。ま
た、第2メモリアレイのデータを消去する場合にも、同
時に、第1メモリアレイに対してデータの書き込みを行
うことができる。一方の第1メモリアレイがデータを転
送している間は、他方の第1メモリアレイは、データを
外部に読み出すこともできるために、ワーク用として使
用することができる。
1メモリアレイに一旦書き込まれた後に、第2メモリア
レイに転送されて、第2メモリアレイに記憶されるため
に、一時的なデータ保持に使用される外付けSRAMを
設ける必要がない。その結果、全体のチップ面積を減少
させることができる。
リのメモリセルの構造を示す回路図である。
造、特に、Xデコーダとワード線との関係を示す回路図
である。
セルの構造を示す回路図である。
示す概略構成図である。
一例を示す構成図である。
対するデータの書き込み時におけるデータの流れを示す
概略図である。
を示すタイミングチャートである。
例を示すタイミングチャートである。
レイからフラッシュメモリアレイへデータ転送するとき
のデータの流れを示す概略図である。
示すタイミングチャートである。
アレイからフラッシュメモリアレイへデータ転送時にお
けるデータの流れを示す概略図である。
アレイからフラッシュメモリアレイへSRAMアレイ内
のデータを一括データ転送する場合のコマンドの一例を
示すタイミングチャートである。
アレイからフラッシュメモリアレイへSRAMアレイ内
のデータを、任意のデータ数だけ転送する場合のコマン
ド入力の一例を示すタイミングチャートである。
アレイからフラッシュメモリアレイへのデータ時のデー
タの流れを示す概略図である。
チャートである。
グチャートである。
アレイからフラッシュメモリアレイへデータ転送中に、
もう一方のSRAMアレイに対してデータ書き込みを行
う場合のデータの流れを示す概略図である。
チャートである。
アレイとフラッシュメモリアレイとの間でのデータ転送
に際してデータが一致する場合のデータの流れを示す概
略図である。
アレイからフラッシュメモリアレイへのデータ転送中
に、そのSRAMアレイに対してデータ書き込みを禁止
する場合のデータの流れを示す概略図である。
アレイからフラッシュメモリアレイへデータ転送中に、
そのSRAMアレイがデータ転送中であることの情報を
出力する場合のデータの流れを示す概略図である。
ュメモリアレイのデータ消去中に、SRAMアレイに対
してデータを書き込みおよび読み出しする場合のデータ
の流れを示す概略図である。
チャートである。
RAMアレイのサイズとフラッシュメモリアレイのブロ
ックのサイズとが等しい場合におけるデータ転送時のデ
ータの流れを示す概略図である。
アドレスマップの他の例を示す構成図、(b)は、その
アドレスマップを有する半導体記憶装置の概略構成図で
ある。
とCE1#とを切り換える構成を示す概略図である。
ュメモリアレイに複数のバンクが設けられた構成を示す
概略図である。
リアレイの各バンクに対するデータの流れを示す概略図
である。
リアレイの一方のバンクのイレース制御時におけるデー
タの流れを示す概略図である。
アレイがリセット可能になった構成におけるデータの流
れの一例を示す概略図である。
されるSRAMの構成を示す回路図である。
アレイがリセット可能になった構成におけるデータの流
れの他の例を示す概略図である。
アレイの書き換え不可能機能を有する構成におけるデー
タの流れの一例を示す概略図である。
アレイの書き換え不可能機能を有する構成におけるデー
タの流れの他の例を示す概略図である。
アレイのデータが転送された後に初期化する際のデータ
の流れの一例を示す概略図である。
信号が入力される構成を示す概略図である。
て、入出力データバスの構成の一例を示す概略図、
(b)および(c)は、それぞれ、その入出力データバ
スについての説明図である。
ータバスのバス幅が切り換え可能になった構成の一例を
示す概略図である。
て、入出力データバスの構成の他の例を示す概略図、
(b)および(c)は、それぞれ、その入出力データバ
スについての説明図である。
アレイを使用した構成を示す概略図である。
Claims (32)
- 【請求項1】 複数の揮発性半導体記憶素子によってそ
れぞれ構成されており、外部接続装置に対して入出力ピ
ンによって、データの読み出しおよび書き込みが可能に
なった複数の第1メモリアレイと、 各第1メモリアレイとは独立して動作可能に設けられて
おり、不揮発性半導体記憶素子によって構成された少な
くとも1つのブロックを有する第2のメモリアレイと、 前記各第1メモリアレイと前記第2メモリアレイとの間
にて相互にデータを転送するデータ転送手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項2】 前記各第1メモリアレイ、第2メモリア
レイ、および前記データ転送手段は、同一チップ上に設
けられている請求項1に記載の半導体記憶装置。 - 【請求項3】 請求項1または2に記載された半導体記
憶装置において、前記第1メモリアレイが、揮発性半導
体記憶素子に代えて高速動作可能な不揮発性半導体記憶
素子によって構成されていることを特徴とする半導体記
憶装置。 - 【請求項4】 前記第1メモリアレイは、それぞれ、前
記第2メモリアレイとデータ転送中に、外部接続装置に
よって、データの読み出しおよび書き換えができる請求
項1または3に記載の半導体記憶装置。 - 【請求項5】 前記第2メモリアレイは、前記いずれか
の第1メモリアレイとデータ転送中に、外部接続装置に
よって、データの読み出し、書き込み、消去ができる請
求項1または3に記載の半導体記憶装置。 - 【請求項6】 前記第1メモリアレイに対するアクセス
が、前記第2メモリアレイに対するアクセスに用いるコ
マンドによって実施される請求項1または3に記載の半
導体記憶装置。 - 【請求項7】 前記データ転送手段は、前記各第1メモ
リアレイにおける任意のアドレスのデータを前記第2メ
モリアレイの任意のアドレスに転送するとともに、前記
第2メモリアレイにおける任意のアドレスのデータを前
記第1メモリアレイの任意のアドレスに転送する請求項
1または3に記載の半導体記憶装置。 - 【請求項8】 前記データ転送手段は、前記各第1メモ
リアレイにおける任意の領域のデータを前記第2メモリ
アレイの任意の領域に転送することができるとともに、
前記第2メモリアレイの任意の領域のデータをいずれか
の第1メモリアレイの任意の領域に転送することができ
る請求項1または3に記載の半導体記憶装置。 - 【請求項9】 前記データ転送手段は、前記各第1メモ
リアレイにおける全てのデータを、前記第2メモリアレ
イの任意の領域にそれぞれ転送することができるととも
に、前記各第1メモリアレイの全ての領域に書き込まれ
るデータ量に相当するデータを、各第1メモリアレイに
それぞれ転送することができる請求項1または3に記載
の半導体記憶装置。 - 【請求項10】 前記データ転送手段は、第1メモリア
レイおよび第2メモリアレイにおける転送先のアドレス
のデータと転送元のアドレスのデータとを比較して、転
送先のアドレスのデータと転送元のアドレスのデータと
が一致する場合にデータを転送せず、データが異なる場
合にデータを転送する請求項1または3に記載の半導体
記憶装置。 - 【請求項11】 前記データ転送手段によって第2メモ
リアレイとの間でデータ転送されている第1メモリアレ
イ以外の第1のメモリアレイが、外部接続装置によって
アクセス可能である請求項4に記載の半導体記憶装置。 - 【請求項12】 前記データ転送手段によって第2メモ
リアレイとの間でデータ転送されている第1メモリアレ
イは、外部接続装置からのアクセスが禁止される請求項
11に記載の半導体記憶装置。 - 【請求項13】 前記データ転送手段によって第2メモ
リアレイとの間でデータ転送されている第1メモリアレ
イは、外部接続装置からのアクセスによって、第2メモ
リアレイとの間のデータ転送を一時中断して、外部接続
装置によってアクセスされ、外部接続装置によるアクセ
スが終了した後に、第2メモリアレイとの間でのデータ
転送が再開される請求項11に記載の半導体記憶装置。 - 【請求項14】 外部接続装置により、前記第2メモリ
アレイのいずれかのブロックのデータが消去されている
間、または、第2メモリアレイへの書き込みを実行して
いる間は、前記第1メモリアレイは、外部接続装置から
のアクセスが可能である請求項5に記載の半導体記憶装
置。 - 【請求項15】 少なくとも1つの第1メモリアレイの
サイズが、第2メモリアレイにおいてデータが一括消去
されるブロック単位に等しいサイズ、または倍数あるい
は整数分の1のサイズに構成されている請求項1または
3に記載の半導体記憶装置。 - 【請求項16】 入力されたアドレスに対応するメモリ
空間が、第1メモリアレイおよび第2メモリアレイにお
いてそれぞれ独立しており、第1メモリアレイおよび第
2メモリアレイに対するメモリ空間に対するアクセス
が、同一の制御端子によって行われる請求項1または3
に記載の半導体記憶装置。 - 【請求項17】 入力されたアドレスに対応するメモリ
空間が第1メモリアレイおよび第2メモリアレイにおい
て同一の空間に存在しており、第1メモリアレイのメモ
リ空間に対するアクセスと第2メモリアレイのメモリ空
間に対するアクセスとが異なる制御端子によって行われ
る請求項1または3に記載の半導体記憶装置。 - 【請求項18】 第1メモリアレイのメモリ空間に対す
るアクセスと、第2メモリアレイのメモリ空間に対する
アクセスとが、1本の制御端子による場合と、2本以上
の制御端子による場合とに切り換えられる請求項17に
記載の半導体記憶装置。 - 【請求項19】 前記第2メモリアレイは、データの書
き換え動作および読み出し動作をそれぞれ独立して実行
可能な複数のバンクを有しており、各バンクと各第1メ
モリアレイとが、前記データ転送手段によって、相互に
データ転送可能である請求項1または3に記載の半導体
記憶装置。 - 【請求項20】 前記第2メモリアレイにおけるバンク
と、いずれかの第1メモリアレイとの間で相互にデータ
転送中に、外部接続装置によって、各第1メモリアレイ
からのデータの読み出し、各第1メモリアレイのへのデ
ータの書き込み、および第2メモリアレイにおけるデー
タ転送に使用されていないバンクからのデータの読み出
しができる請求項19記載の半導体記憶装置。 - 【請求項21】 前記第2メモリアレイにおけるいずれ
かのバンク内のデータを消去している間、または、外部
接続装置により、第2メモリアレイのいずれかのバンク
に対して書き込みを実行している間に、外部接続装置に
よって、各第1メモリアレイからのデータの読み出し、
各第1メモリアレイへのデータの書き込みが可能であ
り、また第2メモリアレイにおけるデータの消去または
書き込みを実行していないバンクからのデータの読み出
しが可能である請求項1または3に記載の半導体記憶装
置。 - 【請求項22】 前記第1メモリアレイの少なくとも1
つは、全てのデータを特定の値にリセットできる請求項
1または3に記載の半導体記憶装置。 - 【請求項23】 前記第1メモリアレイは、第2メモリ
アレイにおいてデータ消去完了後のセルに等しい値にリ
セットできる請求項22に記載の半導体記憶装置。 - 【請求項24】 前記第1メモリアレイのデータを第2
メモリアレイに転送する際に、その第1メモリアレイ
が、データを転送された後にリセットできる請求項22
に記載の半導体記憶装置。 - 【請求項25】 前記第1メモリアレイの少なくとも1
つは、データの書き換えが不可能にできる請求項1また
は3に記載の半導体記憶装置。 - 【請求項26】 前記データ転送手段は、電源投入時、
または、消費電流を削減して初期状態とするパワーダウ
ンから通常の使用状態への復帰時に、前記第2メモリア
レイ内の任意の領域のデータを、いずれかの第1メモリ
アレイの任意の領域に転送する請求項1または3に記載
の半導体記憶装置。 - 【請求項27】 前記第1メモリアレイは、第2メモリ
アレイからデータが転送されると、データの書き換えが
不可能にできる請求項26に記載の半導体記憶装置。 - 【請求項28】 前記第1メモリアレイまたは第2メモ
リアレイに対する外部接続装置のアクセスが、クロック
信号に同期して行われる請求項1または3に記載の半導
体記憶装置。 - 【請求項29】 前記いずれかの第1メモリアレイと第
2メモリアレイとの間でのデータの転送状況が外部接続
装置に出力される請求項1または3に記載の半導体記憶
装置。 - 【請求項30】 データの入出力に使用される、あらか
じめ決められたバス幅をもつ入出力データバスを、第1
メモリアレイまたは第2メモリアレイが各々個別に使用
する場合、あるいは、第1メモリアレイおよび第2メモ
リアレイが使用する場合に切り換えられる請求項1また
は3に記載の半導体記憶装置。 - 【請求項31】 前記第1メモリアレイまたは第2メモ
リアレイが使用できる入出力データバスの前記切り換え
が、外部接続装置に接続された制御端子、または、あら
かじめ定められたコマンドによって切り換えられる請求
項30に記載の半導体記憶装置。 - 【請求項32】 前記各第1メモリアレイと第2メモリ
アレイとの間でのデータ転送に使用されるデータバスの
バス幅が、入出力データバスのバス幅よりも大きくなっ
ている請求項1または3に記載の半導体記憶装置。
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KR10-2001-0032851A KR100395732B1 (ko) | 2000-06-12 | 2001-06-12 | 반도체 기억장치 |
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TW (1) | TWI231503B (ja) |
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6549475B2 (en) | 2001-06-28 | 2003-04-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and information device |
JP2004102781A (ja) * | 2002-09-11 | 2004-04-02 | Hitachi Ltd | メモリシステム |
WO2004049168A1 (ja) * | 2002-11-28 | 2004-06-10 | Renesas Technology Corp. | メモリモジュール、メモリシステム、及び情報機器 |
US6785185B2 (en) | 2001-06-28 | 2004-08-31 | Sharp Kabushiki Kaisha | Semiconductor memory device, information apparatus, and method for determining access period for semiconductor memory device |
JP2004318933A (ja) * | 2003-04-11 | 2004-11-11 | Renesas Technology Corp | 半導体記憶装置 |
JP2005044341A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム |
JP2005196739A (ja) * | 2003-12-29 | 2005-07-21 | Samsung Electronics Co Ltd | デュアルチップパッケージ |
JP2006294218A (ja) * | 2005-04-07 | 2006-10-26 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそのマルチページコピーバック方法 |
JP2007220110A (ja) * | 2006-02-08 | 2007-08-30 | Qimonda Ag | 埋め込み型コンピュータシステムの各構成部材のための共通化インターフェース |
JP2007242049A (ja) * | 2007-05-21 | 2007-09-20 | Renesas Technology Corp | メモリモジュール |
US7330372B2 (en) | 2002-02-06 | 2008-02-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
JP2008134685A (ja) * | 2006-11-27 | 2008-06-12 | Konica Minolta Business Technologies Inc | 不揮発メモリシステム及び不揮発メモリ制御方法 |
JP2008146446A (ja) * | 2006-12-12 | 2008-06-26 | Win System:Kk | データ書き込み方法および表示器 |
JP2008181670A (ja) * | 2008-04-21 | 2008-08-07 | Renesas Technology Corp | 半導体記憶装置 |
US7450457B2 (en) | 2002-02-07 | 2008-11-11 | Solid State Storage Solutions Llc | Memory system comprising a controller managing independent data transfer between input-output terminal, synchronous dynamic random access memory, and flash memory |
JP2009123236A (ja) * | 2009-02-26 | 2009-06-04 | Solid State Storage Solutions Llc | メモリシステム |
JP2009266305A (ja) * | 2008-04-25 | 2009-11-12 | Spansion Llc | メモリシステムおよびその制御方法 |
US7958287B2 (en) | 2003-09-29 | 2011-06-07 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of controlling the same |
JP2011192299A (ja) * | 2011-05-20 | 2011-09-29 | Renesas Electronics Corp | メモリモジュールとコントローラ |
JP2012208961A (ja) * | 2012-07-30 | 2012-10-25 | Solid State Storage Solutions Llc | メモリシステム |
JP2014182815A (ja) * | 2013-03-15 | 2014-09-29 | Boeing Co | 揮発性シャドウメモリを介した不揮発性メモリへのアクセス |
JP2015102911A (ja) * | 2013-11-21 | 2015-06-04 | キヤノン株式会社 | 電子機器 |
JP2016527647A (ja) * | 2013-08-12 | 2016-09-08 | マイクロン テクノロジー, インク. | ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法 |
JP7173751B2 (ja) | 2017-05-11 | 2022-11-16 | 三星電子株式会社 | メモリモジュール、メモリシステム及び動作方法 |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7930558B2 (en) * | 2001-03-15 | 2011-04-19 | Sanyo Electric Co., Ltd. | Data recorder restoring original data allowed to exist only uniquely |
US6772276B2 (en) * | 2002-01-04 | 2004-08-03 | Intel Corporation | Flash memory command abstraction |
JP2003346474A (ja) * | 2002-03-19 | 2003-12-05 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP4010400B2 (ja) | 2002-06-14 | 2007-11-21 | シャープ株式会社 | 半導体記憶装置およびデータ書き込み制御方法 |
JP4124692B2 (ja) * | 2003-04-25 | 2008-07-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
JP2004348818A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器 |
KR100606242B1 (ko) * | 2004-01-30 | 2006-07-31 | 삼성전자주식회사 | 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 |
KR100609623B1 (ko) * | 2005-02-16 | 2006-08-08 | 삼성전자주식회사 | 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법 |
DE102005038938B4 (de) | 2005-08-17 | 2020-04-02 | Infineon Technologies Ag | Speicheranordnung mit einem Speicherelement |
JP4980914B2 (ja) * | 2005-08-30 | 2012-07-18 | スパンション エルエルシー | 半導体装置およびその制御方法 |
US7876613B2 (en) * | 2006-05-18 | 2011-01-25 | Samsung Electronics Co., Ltd. | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards |
JP2008010070A (ja) * | 2006-06-29 | 2008-01-17 | Toshiba Corp | 半導体記憶装置 |
US9348750B1 (en) * | 2006-12-14 | 2016-05-24 | Xilinx, Inc. | Circuit for and method of realigning data at a receiver |
US8874831B2 (en) * | 2007-06-01 | 2014-10-28 | Netlist, Inc. | Flash-DRAM hybrid memory module |
US8264899B2 (en) * | 2008-11-19 | 2012-09-11 | Stmicroelectronics International N.V. | Assistance in reset of data storage array |
KR20100097456A (ko) * | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 메모리 시스템 및 그것의 플래시 변화 계층의 주소 할당 방법 |
US8631177B1 (en) * | 2010-06-24 | 2014-01-14 | Smsc Holdings S.A.R.L. | Multi-port device with controller for storage media device port |
KR101856506B1 (ko) * | 2011-09-22 | 2018-05-11 | 삼성전자주식회사 | 데이터 저장 장치 및 그것의 데이터 쓰기 방법 |
JP5701810B2 (ja) * | 2012-04-06 | 2015-04-15 | 株式会社東芝 | センサデータ記録装置、方法及びプログラム |
US9147464B1 (en) * | 2012-05-15 | 2015-09-29 | Adesto Technologies Corporation | System architecture with multiple memory types, including programmable impedance memory elements |
US9792989B2 (en) * | 2013-02-07 | 2017-10-17 | Toshiba Memory Corporation | Memory system including nonvolatile memory |
US9640256B1 (en) * | 2016-05-26 | 2017-05-02 | Nxp Usa, Inc. | Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array |
US11226755B1 (en) * | 2017-09-28 | 2022-01-18 | Amazon Technologies, Inc. | Core dump in a storage device |
JP7544823B2 (ja) | 2022-02-24 | 2024-09-03 | チャンシン メモリー テクノロジーズ インコーポレイテッド | データ伝送回路、データ伝送方法及びメモリ |
CN116705105A (zh) * | 2022-02-24 | 2023-09-05 | 长鑫存储技术有限公司 | 存储电路、数据传输电路和存储器 |
US11928341B2 (en) | 2022-02-24 | 2024-03-12 | Changxin Memory Technologies, Inc. | Sleep control method and sleep control circuit |
EP4258115A4 (en) | 2022-02-24 | 2024-01-03 | Changxin Memory Technologies, Inc. | DATA ERROR CORRECTION CIRCUIT AND DATA TRANSFER CIRCUIT |
EP4258116A4 (en) | 2022-02-24 | 2024-01-03 | Changxin Memory Technologies, Inc. | DATA TRANSMISSION CIRCUIT AND DATA TRANSMISSION METHOD |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4685085A (en) * | 1985-06-17 | 1987-08-04 | Rockwell International Corporation | Non-volatile ram cell with charge pumps |
US4706220A (en) * | 1986-02-14 | 1987-11-10 | Rockwell International Corporation | Non-volatile RAM cell with dual high voltage precharge |
JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
US4964078A (en) * | 1989-05-16 | 1990-10-16 | Motorola, Inc. | Combined multiple memories |
CA2010122A1 (en) * | 1989-06-21 | 1990-12-21 | Makoto Sakamoto | Integrated circuit including programmable circuit |
US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
JP3594626B2 (ja) * | 1993-03-04 | 2004-12-02 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
US5509134A (en) | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
JPH10144086A (ja) | 1996-11-14 | 1998-05-29 | Sharp Corp | 不揮発性半導体記憶装置 |
JP3729591B2 (ja) | 1997-04-09 | 2005-12-21 | 株式会社ルネサステクノロジ | 記憶装置およびクロック発振停止時のデータ受け付け制御方法 |
JPH1185609A (ja) | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置及びそのデータ管理方法 |
-
2000
- 2000-06-12 JP JP2000176182A patent/JP3871184B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-12 TW TW090114152A patent/TWI231503B/zh active
- 2001-06-12 US US09/881,315 patent/US6522581B2/en not_active Expired - Lifetime
- 2001-06-12 EP EP01305100A patent/EP1164594A1/en not_active Withdrawn
- 2001-06-12 KR KR10-2001-0032851A patent/KR100395732B1/ko active IP Right Grant
Cited By (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6785185B2 (en) | 2001-06-28 | 2004-08-31 | Sharp Kabushiki Kaisha | Semiconductor memory device, information apparatus, and method for determining access period for semiconductor memory device |
US6549475B2 (en) | 2001-06-28 | 2003-04-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and information device |
US7586785B2 (en) | 2002-02-06 | 2009-09-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
US7330372B2 (en) | 2002-02-06 | 2008-02-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
US8036040B2 (en) | 2002-02-07 | 2011-10-11 | Solid State Storage Solutions Llc | Memory system with improved efficiency of data transfer between host, buffer, and nonvolatile memory |
US7450457B2 (en) | 2002-02-07 | 2008-11-11 | Solid State Storage Solutions Llc | Memory system comprising a controller managing independent data transfer between input-output terminal, synchronous dynamic random access memory, and flash memory |
US7136978B2 (en) | 2002-09-11 | 2006-11-14 | Renesas Technology Corporation | System and method for using dynamic random access memory and flash memory |
JP2004102781A (ja) * | 2002-09-11 | 2004-04-02 | Hitachi Ltd | メモリシステム |
JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
US7613880B2 (en) | 2002-11-28 | 2009-11-03 | Renesas Technology Corp. | Memory module, memory system, and information device |
WO2004049168A1 (ja) * | 2002-11-28 | 2004-06-10 | Renesas Technology Corp. | メモリモジュール、メモリシステム、及び情報機器 |
KR100786603B1 (ko) * | 2002-11-28 | 2007-12-21 | 가부시끼가이샤 르네사스 테크놀로지 | 메모리 모듈, 메모리시스템 및 정보기기 |
US8185690B2 (en) | 2002-11-28 | 2012-05-22 | Renesas Electronics Corporation | Memory module, memory system, and information device |
US7991954B2 (en) | 2002-11-28 | 2011-08-02 | Renesas Electronics Corporation | Memory module, memory system, and information device |
JP2004318933A (ja) * | 2003-04-11 | 2004-11-11 | Renesas Technology Corp | 半導体記憶装置 |
JP4624008B2 (ja) * | 2003-07-24 | 2011-02-02 | 三星電子株式会社 | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム |
JP2005044341A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム |
US8904142B2 (en) | 2003-09-23 | 2014-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory system controlling writing of data to nonvolatile memories using consecutive logical addresses |
US8706978B2 (en) | 2003-09-29 | 2014-04-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device having nonvolatile flash and ram with simultaneous data copy and data receive |
US8001337B2 (en) | 2003-09-29 | 2011-08-16 | Kabushiki Kaisha Toshiba | Memory system with controller for managing management data and reverse flag for reversing write data |
US8397035B2 (en) | 2003-09-29 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor memory system with first and second nonvolatile memories storing user and management data and a controller controlling read/write of the memories and having simultaneous data transfer in and out of one of the memories |
US7996634B2 (en) | 2003-09-29 | 2011-08-09 | Kabushiki Kaisha Toshiba | Memory system with controller for managing management data and reverse flag for reversing write data |
US7958288B2 (en) | 2003-09-29 | 2011-06-07 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of controlling the same |
US7958287B2 (en) | 2003-09-29 | 2011-06-07 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of controlling the same |
US8209460B2 (en) | 2003-12-29 | 2012-06-26 | Samsung Electronics Co., Ltd. | Dual memory chip package operable to access heterogeneous memory chips |
JP4555053B2 (ja) * | 2003-12-29 | 2010-09-29 | 三星電子株式会社 | デュアルチップパッケージ |
JP2005196739A (ja) * | 2003-12-29 | 2005-07-21 | Samsung Electronics Co Ltd | デュアルチップパッケージ |
JP2006294218A (ja) * | 2005-04-07 | 2006-10-26 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそのマルチページコピーバック方法 |
JP4593575B2 (ja) * | 2006-02-08 | 2010-12-08 | キモンダ アクチエンゲゼルシャフト | 埋め込み型コンピュータシステムの各構成部材のための共通化インターフェース |
JP2007220110A (ja) * | 2006-02-08 | 2007-08-30 | Qimonda Ag | 埋め込み型コンピュータシステムの各構成部材のための共通化インターフェース |
JP2008134685A (ja) * | 2006-11-27 | 2008-06-12 | Konica Minolta Business Technologies Inc | 不揮発メモリシステム及び不揮発メモリ制御方法 |
JP2008146446A (ja) * | 2006-12-12 | 2008-06-26 | Win System:Kk | データ書き込み方法および表示器 |
JP2007242049A (ja) * | 2007-05-21 | 2007-09-20 | Renesas Technology Corp | メモリモジュール |
JP2008181670A (ja) * | 2008-04-21 | 2008-08-07 | Renesas Technology Corp | 半導体記憶装置 |
JP4635173B2 (ja) * | 2008-04-25 | 2011-02-16 | スパンション エルエルシー | メモリシステムおよびその制御方法 |
JP2009266305A (ja) * | 2008-04-25 | 2009-11-12 | Spansion Llc | メモリシステムおよびその制御方法 |
JP2009123236A (ja) * | 2009-02-26 | 2009-06-04 | Solid State Storage Solutions Llc | メモリシステム |
JP2011192299A (ja) * | 2011-05-20 | 2011-09-29 | Renesas Electronics Corp | メモリモジュールとコントローラ |
JP2012208961A (ja) * | 2012-07-30 | 2012-10-25 | Solid State Storage Solutions Llc | メモリシステム |
JP2014182815A (ja) * | 2013-03-15 | 2014-09-29 | Boeing Co | 揮発性シャドウメモリを介した不揮発性メモリへのアクセス |
JP2016527647A (ja) * | 2013-08-12 | 2016-09-08 | マイクロン テクノロジー, インク. | ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法 |
JP2015102911A (ja) * | 2013-11-21 | 2015-06-04 | キヤノン株式会社 | 電子機器 |
JP7173751B2 (ja) | 2017-05-11 | 2022-11-16 | 三星電子株式会社 | メモリモジュール、メモリシステム及び動作方法 |
Also Published As
Publication number | Publication date |
---|---|
US6522581B2 (en) | 2003-02-18 |
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