JPH10256554A

JPH10256554A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JPH10256554A
Application number: JP5932697A
Authority: JP
Inventors: Arichika Ishida; 有親石田; Masami Kakigi; 正美柿木; Yasumasa Goto; 康正後藤; Yasuto Kawahisa; 慶人川久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-13
Filing date: 1997-03-13
Publication date: 1998-09-25

Abstract

(57)【要約】【課題】製造工程の複雑化を防止するとともに、高性
能及び高信頼性を達成することが可能な薄膜トタンジス
タを提供する。【解決手段】絶縁基板１０１上に形成されたゲート電
極１０２と、ゲート電極１０２を覆うゲート絶縁膜１０
３と、ゲート絶縁膜１０３上に多結晶半導体を用いて形
成された活性層１０４と、活性層１０４上に抵抗率の異
なる少なくとも２層以上の半導体層を積層して形成され
た一対のオーミックコンタクト層１０５、１０６と、一
対のオーミックコンタクト層上に形成されたソース・ド
レイン電極１０７とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等に
用いる薄膜トランジスタ及びその製造方法に関する。

【０００２】

【従来の技術】近年、絶縁基板上に薄膜トランジスタを
用いて画素スイッチング回路及びドライバ回路を形成し
た駆動回路一体型の液晶表示装置が注目されている。こ
のような駆動回路一体型の液晶表示装置では、一般的
に、活性層に移動度の高い多結晶シリコンを用いたコプ
ラナ構造の薄膜トランジスタが用いられる。

【０００３】図１４は、このような液晶表示装置に用い
られる薄膜トランジスタの一例をｎ−ｃｈトランジスタ
を例に示したものである。以下、製造工程にしたがって
説明する。

【０００４】まず、絶縁基板１１上に半導体、例えば多
結晶シリコンを積層し、これをパタ−ニングして活性層
１２を形成し、続いてゲート絶縁膜１３を形成する
（ａ）。次に、金属膜を積層してこれをパターニング
し、ゲート電極１４を形成する（ｂ）。次に、ゲート電
極１４をマスクにＰ等の不純物を高濃度に注入してコン
タクト領域１５を形成する（ｃ）。次に、ゲート電極１
４の側壁をエッチングした後不純物を低濃度に注入して
ＬＤＤ領域１６を形成する（ｄ）。次に、層間絶縁膜１
７を積層してコンタクトホールを開口した後、金属膜を
積層してこれをパターニングし、ソース・ドレイン電極
１８を形成する（ｅ）。つぎに、ＩＴＯ等の透明導電膜
を形成してパターニングし、画素電極となる透明電極１
９を形成する（ｆ）。

【０００５】トランジスタの電界効果移動度が高くなる
と、ドレイン端でゲート絶縁膜にホットエレクトロンの
注入が起こり、トランジスタ特性の変動を引き起こす。
そこで、これを防止するために、上記のようにＬＤＤ領
域を設け、ドレイン端での電界を緩和している。

【０００６】しかし、ＬＤＤ構造を有するコプラナ型の
薄膜トランジスタでは、製造工程が多く製造コストが高
価である。特に、ＬＤＤ領域のパターニングを行う場合
には、オン電流を高く保ちながら電界緩和を行うため
に、サブミクロンオーダーのパターニング精度が要求さ
れる。そのため、高精度の露光装置を導入したり、側壁
のエッチング等の複雑な工程を必要とする。

【０００７】また、従来の薄膜トランジスタでは、活性
層の特性を安定化するために、通常工程（ｆ）の後に水
素プラズマにさらす処理を行っている。しかしながら、
水素を注入すべき活性層が表面に露出していないため、
活性層まで水素を拡散させるために非常に長時間の処理
を行う必要がある。また、水素プラズマにさらす処理に
おいて、ゲート絶縁膜中に水素が多量に混入する可能性
があり、トランジスタの特性変動が生じるおそれがあ
る。

【０００８】また、チャネル幅及びチャネル長が同サイ
ズのｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴとでは、ｎ−ｃｈ
ＴＦＴの方がオン電流が高いことが知られている。これ
は、ｎ−ｃｈの場合にはキャリアが電子であり、ｐ−ｃ
ｈの場合はキャリアがホールであることに起因する。一
方、ｐ−ｃｈのリーク電流（３〜５Ｅ−１２ｐＡ／μ
ｍ）はｎ−ｃｈのリーク電流（約１Ｅ−１２ｐＡ／μ
ｍ）に比べて低いことが我々の研究により解っている。

【０００９】したがって、ｎ−ｃｈＴＦＴのリーク電流
を低下させることとｐ−ｃｈＴＦＴのオン電流を向上さ
せることとはトレードオフの関係にある。そこで、ＴＦ
Ｔの（チャネル幅／チャネル長）をｎ−チャネルＴＦＴ
よりもｐ−ｃｈＴＦＴの方を大きくすることが考えられ
るが、ｐ−ｃｈＴＦＴの占める面積が大きくなるという
問題がある。

【００１０】

【発明が解決しようとする課題】以上のように、活性層
に多結晶シリコンを用いたコプラナ構造の薄膜トランジ
スタでは、製造工程が複雑で製造コストが高価になると
いう問題点があった。また、水素プラズマにさらす処理
を行う際に活性層が表面に露出していないため、活性層
まで水素を拡散させるために非常に長時間の処理を行う
必要があるとともに、ゲート絶縁膜中に水素が多量に混
入してトランジスタの特性変動が生じるおそれがあると
いう問題点があった。

【００１１】一方、ｎ−ｃｈＴＦＴの方がリーク電流が
大きく、ｐ−ｃｈＴＦＴの方がオン電流が小さいことか
ら、ＴＦＴの（チャネル幅／チャネル長）をｎ−ｃｈＴ
ＦＴよりもｐ−ｃｈＴＦＴの方を大きくした場合、ｐ−
ｃｈＴＦＴの占める面積が大きくなるという問題があっ
た。

【００１２】本発明の目的は、製造工程の複雑化を防止
するとともに、高性能及び高信頼性を達成することが可
能な薄膜トタンジスタ及びその製造方法を提供すること
にある。

【００１３】

【課題を解決するための手段】本発明における薄膜トラ
ンジスタは、絶縁基板上に形成されたゲート電極と、こ
のゲート電極を覆うゲート絶縁膜と、このゲート絶縁膜
上に多結晶半導体を用いて形成された活性層と、この活
性層上に抵抗率の異なる少なくとも２層以上の半導体層
を積層して形成された一対のオーミックコンタクト層
と、この一対のオーミックコンタクト層上に形成された
ソース・ドレイン電極とを有することを特徴とする。

【００１４】前記発明によれば、オーミックコンタクト
層が抵抗率の異なる少なくとも２層以上の半導体層の積
層構造によって形成されているため、これらの層の膜厚
を規定することにより、高精度のＬＤＤ構造を容易に得
ることができる。また、複雑な製造工程を必要としない
ため、活性層に多結晶シリコンを用いたＬＤＤ構造の薄
膜トランジスタを安価に形成することができる。

【００１５】なお、前記多結晶半導体としては、多結晶
シリコンをあげることができるが、多結晶ＳｉＣ等を用
いることも可能である。また、本発明における薄膜トラ
ンジスタの製造方法は、絶縁基板上にゲート電極を形成
する工程と、このゲート電極を覆うゲート絶縁膜を形成
する工程と、このゲート絶縁膜上に多結晶半導体層を形
成する工程と、この多結晶半導体層上にオーミックコン
タクト層を形成する工程と、このオーミックコンタクト
層上に金属膜のパターンを形成する工程と、この金属膜
のパターンをマスクとして前記オーミックコンタクト
層、前記多結晶半導体層及び前記ゲート絶縁膜を除去す
る工程と、前記金属膜のパターンに接続される導電膜の
パターンを形成する工程と、この導電膜のパターンをマ
スクとして前記金属膜及び前記オーミックコンタクト層
を除去することにより前記金属膜を用いたソース・ドレ
イン電極を形成する工程とを有することを特徴とする。

【００１６】前記発明によれば、金属膜のパターンをマ
スクとしてオーミックコンタクト層、多結晶半導体層及
びゲート絶縁膜を除去することにより島状構造を形成す
るとともに、導電膜（一般的には画素電極用の導電膜）
のパターンをマスクとして金属膜及びオーミックコンタ
クト層を除去することによりソース・ドレイン電極を形
成するので、活性層に多結晶シリコンを用いた薄膜トラ
ンジスタを簡単な製造工程で形成することができる。ま
た、水素プラズマにさらす処理により容易に活性層に水
素を導入することができる。

【００１７】前記多結晶半導体層は、成膜時点で多結晶
でもよいし、成膜時には非晶質でレーザーアニール等に
よって多結晶にしてもよい。また、同一基板上にｎ型薄
膜トランジスタ（表示領域内及び駆動回路部に設ける）
及びｐ型薄膜トランジスタ（駆動回路部に設ける）を設
けた場合、ｎ型薄膜トランジスタとｐ型薄膜トランジス
タのソース・ドレイン電極を互いに異なる材料で形成し
てもよい。

【００１８】なお、前記多結晶半導体としては、多結晶
シリコンをあげることができるが、多結晶ＳｉＣ等を用
いることも可能である。また、本発明におけるＣＭＯＳ
構造の薄膜トランジスタは、多結晶シリコンをチャネル
領域に有し、活性層とソース・ドレインの接続の仕方
が、ｎ型薄膜トランジスタとｐ型薄膜トランジスタとで
異なっていることを特徴とする。具体的には、ｎ型薄膜
トランジスタでは活性層とソース・ドレインを別層に設
け、ｐ型薄膜トランジスタでは活性層とソース・ドレイ
ンを同層に設ける。なお、本構成は、ボトムゲート薄膜
トランジスタだけでなくトップゲート薄膜トランジスタ
にも適用することができる。

【００１９】前記発明によれば、低リーク電流のｎ型薄
膜トランジスタ（一般的にはｎ型多結晶シリコン薄膜ト
ランジスタ）と、ｎ型薄膜トランジスタと同サイズであ
りながら高いオン電流を有するｐ型薄膜トランジスタ
（一般的にはｐ型多結晶シリコン薄膜トランジスタ）を
得ることができる。すなわち、ｎ型薄膜トランジスタで
は、活性層（チャネル領域）がソース・ドレイン領域と
別層に設けられているために、マイクロオフセット構造
が形成され、ｎ型薄膜トランジスタの課題であるリーク
電流を減少することができる。また、マイクロオフセッ
ト構造が形成されるため、特にＶds耐圧に起因する信頼
性を向上させることもできる。一方、ｐ型薄膜トランジ
スタでは、活性層（チャネル領域）がソース・ドレイン
領域と同層に形成されていてもリーク電流は少ない（＜
１ｐＡ／μｍ程度）ため、マイクロオフセット構造をと
らない同層構造とすることにより高いオン電流を得るこ
とができる。

【００２０】また、マイクロオフセットＬＤＤ領域を形
成するためのフォトリソグラフィ工程をソース・ドレイ
ンの形成と兼ねるために製造工程を簡略化することがで
き（フォトリソグラフィーの回数が６回で製造すること
が可能）、コストの低下及び歩留まりの向上が可能とな
る。また、マイクロオフセットＬＤＤを設けるために、
ＴＦＴの信頼性が向上する。

【００２１】

【発明の実施の形態】以下、本発明の実施例について説
明する。まず、本発明の第１実施形態について、図１を
参照して説明する。図１において、１０１は絶縁基板、
１０２はゲート電極、１０３はゲート絶縁膜、１０４は
多結晶シリコンを用いた活性層、１０５は第１のコンタ
クト層、１０６は第２のコンタクト層、１０７はソース
・ドレイン電極、１０８は透明電極、１０９は保護膜で
ある。

【００２２】まず、絶縁基板１０１上に金属膜を堆積
し、これをパターニングしてゲート電極１０２を形成す
る。本例では金属膜としてＭｏＴａ合金を厚さ３００ｎ
ｍ形成している（ａ）。

【００２３】次に、ゲート絶縁膜１０３、活性層１０
４、低濃度のコンタクト層１０５、高濃度のコンタクト
層１０６、ソース・ドレイン電極１０７用の金属膜を積
層した後、これらをパターニングして素子分離を行う。
この時、ゲートコンタクト部も開口される。本例では、
ゲート絶縁膜１０３としてＥＣＲプラズマＣＶＤ法でＳ
ｉＯ₂ 膜を２００ｎｍ堆積し、続いて活性層１０４とし
てアンドープの非晶質シリコンをプラズマＣＶＤ法で８
０ｎｍ積層した後、これをエキシマレーザで溶融させて
多結晶シリコン膜を得ている。また、低濃度のコンタク
ト層１０５としてＳｉＨ₄ とＰＨ₃ を原料ガスとするプ
ラズマＣＶＤ法で抵抗率１０⁴ Ωｃｍの非晶質シリコン
薄膜を５００ｎｍ堆積し、高濃度のコンタクト層１０６
としてＳｉＨ₄ とＰＨ₃ を原料ガスとするプラズマＣＶ
Ｄ法で抵抗率２００Ωｃｍの非晶質シリコン薄膜を５０
ｎｍ積層している。また、金属膜としてはスパッタ法で
ＭｏＷ合金を３００ｎｍ堆積している。各層はドライエ
ッチングによってパターニングしている（ｂ）。

【００２４】次に、画素電極等に用いる透明電極１０８
を堆積し、活性層１０４までをパターニングする。エッ
チングに際しては、始めにレジストでパターニングを行
った後、アルコール系の気体でドライエッチングを行
う。続いて、ＣＦ₄ 及びＯ₂ の混合系でドライエッチン
グを行い、ソース・ドレイン電極１０７及び２層のコン
タクト層１０５、１０６のパターニングを行う。本例で
は、コンタクト層１０５、１０６に非晶質シリコンを、
活性層１０４に多結晶シリコンを用いているため、ドラ
イエッチングにおいて１：１０程度の選択比がとれ、活
性層の前でエッチングを終了することが可能である。

【００２５】最後に、保護膜１０９を形成し、図１に示
すようなＬＤＤ構造を有するｎ−ｃｈ薄膜トランジスタ
が形成される（ｃ）。次に、本発明の第２実施形態につ
いて、図２を参照して説明する。本実施形態は、ｎ−ｃ
ｈ薄膜トランジスタ及びｐ−ｃｈ薄膜トランジスタを用
いてＣ−ＭＯＳを形成する場合の例である。

【００２６】まず、絶縁基板１２１上に金属膜を形成
し、これをパターニングしてゲート電極１２２を形成す
る。続いて、ゲート絶縁膜１２３、多結晶シリコンを用
いた活性層１２４を形成する。続いて、ｐ型非晶質シリ
コン層１２５、金属膜１２６を形成し、これらをパター
ニングしてｐ−ｃｈトランジスタが形成される部分のみ
を残す。パターニングはドライエッチでも可能である
が、リフトオフや選択成膜によっても可能である
（ａ）。

【００２７】次に、低濃度のｎ型非晶質シリコン層１２
７、高濃度のｎ型非晶質シリコン層１２８、金属膜１２
９を堆積し（ｂ）、全体を島状にパターニングする。こ
の時、ゲートのコンタクトホールも開口される（ｃ）。

【００２８】次に、画素電極等に用いる透明電極１３０
を形成し、活性層１２４までをパターニングする。最後
に、保護膜１３１を形成し、図２に示すようなＣ−ＭＯ
Ｓ構造が形成される（ｄ）。

【００２９】なお、ｐ−ｃｈトランジスタではホットエ
レクトロンの発生による劣化は比較的軽微なため、本例
ではｐ−ｃｈトランジスタではＬＤＤ構造をとっていな
いが、低濃度層を形成すればｐ−ｃｈトランジスタでも
ＬＤＤ構造の薄膜トランジスタを形成することができ
る。

【００３０】以上、第１及び第２実施形態によれば、Ｌ
ＤＤ長は低濃度のコンタクト層の膜厚で規定されるた
め、高精度の露光装置や特別なプロセスを必要としな
い。また、従来の薄膜トランジスタに比べて製造工程を
大幅に削減することができ、安価に薄膜トランジスタを
製造することができる。

【００３１】次に、本発明の第３実施形態について、図
３及び図４を参照して説明する。まず、透明絶縁性基板
２０１上にゲート線及びゲート電極となる高融点低抵抗
金属膜をスパッタリングなどの方法により成膜し、フォ
トリソグラフなどの手法を用いてパターニングを行い、
ゲート線及びゲート電極２０２を形成する（図３
（ａ））。

【００３２】次に、ゲート絶縁膜２０３として、プラズ
マＣＶＤなどの方法によりＳｉＯ_x膜やＳｉＮ_x 膜を成
膜する（図３（ｂ））。次に、半導体層（活性層）２０
４として、Ｓｉ膜をプラズマＣＶＤなどの方法により連
続的に成膜する。このとき、Ｓｉ膜は成膜時には非晶質
Ｓｉでも多結晶Ｓｉでもよい。成膜されたＳｉ膜が非晶
質Ｓｉの場合、さらにレーザーアニールなどの方法を用
いて結晶化を行う（図３（ｃ））。

【００３３】次に、画素部及び駆動回路部のｎ型薄膜ト
ランジスタのオーミックコンタクト層２０５となるｎ型
非晶質Ｓｉ膜又はｎ型微結晶Ｓｉ膜をプラズマＣＶＤな
どの方法により成膜する。続いて、信号線及びソース・
ドレイン電極となる低抵抗金属膜２０７ａをスパッタリ
ングなどの方法により成膜する。続いて、フォトリソグ
ラフなどの手法により、低抵抗金属膜２０７ａ及びｎ型
オーミックコンタクト層２０５を同一マスクを用いてパ
ターニングする（図３（ｄ））。

【００３４】次に、駆動回路部のｐ型薄膜トランジスタ
のオーミックコンタクト層２０６となるｐ型非晶質Ｓｉ
膜又はｐ型微結晶Ｓｉ膜をプラズマＣＶＤなどの方法に
より成膜する。続いて、低抵抗金属膜２０７ｂをスパッ
タリングなどの方法により成膜する。続いて、フォトリ
ソグラフなどの手法により，低抵抗金属膜２０７ｂ及び
ｐ型オーミックコンタクト層２０６を同一マスクを用い
てパターニングする（図３（ｅ））。

【００３５】次に、信号線及びソース・ドレイン電極と
なる低抵抗金属膜２０７ａ及び２０７ｂをマスクとし
て、半導体層２０４及びゲート絶縁膜２０３を連続的に
エッチングする（図３（ｆ））。

【００３６】次に、画素電極となる透明導電膜２０８を
スパッタリングなどの方法により成膜し、これを所望の
形状にパターニングする（図４（ｇ））。次に、ソース
・ドレイン電極の分離を行うために、透明電極２０８の
パターンをマスクにして、ソース・ドレイン間の低抵抗
金属膜２０７ａ、２０７ｂ及びオーミックコンタクト層
２０５及び２０６のエッチングを行う。続いて、水素プ
ラズマにさらす処理を行う。本例では、この処理を行う
時点で活性層２０４が露出しているため、水素化が非常
に容易に行える。また、ゲート絶縁膜２０３中に過剰な
水素が混入する可能性もなく、薄膜トランジスタの特性
変動も起こらない（図４（ｈ））。

【００３７】最後に、保護絶縁膜２０９をプラズマＣＶ
Ｄなどの方法により成膜し、フォトリソグラフなどの手
法を用いて所望の形状になるようにパターニングする
（図４（ｉ））。

【００３８】次に、本発明の第４実施形態について、図
５及び図６を参照して説明する。なお、図３及び図４に
示した第３実施形態の構成要素と同一或いは対応する構
成要素には同一番号を付している。

【００３９】まず、透明絶縁性基板２０１上にゲート線
及びゲート電極となる高融点低抵抗金属膜をスパッタリ
ングなどの方法により成膜し、フォトリソグラフなどの
手法を用いてパターニングを行い、ゲート線及びゲート
電極２０２を形成する（図５（ａ））。

【００４０】次に、ゲート絶縁膜２０３として、プラズ
マＣＶＤなどの方法によりＳｉＯ_x膜やＳｉＮ_x 膜を成
膜する（図５（ｂ））。次に、半導体層（活性層）２０
４として、Ｓｉ膜をプラズマＣＶＤなどの方法により連
続的に成膜する。このとき、Ｓｉ膜は成膜時には非晶質
Ｓｉでも多結晶Ｓｉでもよい。成膜されたＳｉ膜が非晶
質Ｓｉの場合、さらにレーザーアニールなどの方法を用
いて結晶化を行う（図５（ｃ））。

【００４１】次に、画素部及び駆動回路部のｎ型薄膜ト
ランジスタのオーミックコンタクト層２０５となるｎ型
非晶質Ｓｉ膜又はｎ型微結晶Ｓｉ膜をプラズマＣＶＤな
どの方法により成膜する。続いて、信号線及びソース・
ドレイン電極となる低抵抗金属膜２０７ａをスパッタリ
ングなどの方法により成膜する。続いて、フォトリソグ
ラフなどの手法により、低抵抗金属膜２０７ａ及びｎ型
オーミックコンタクト層２０５を同一マスクを用いてパ
ターニングする（図５（ｄ））。

【００４２】次に、駆動回路部のｐ型薄膜トランジスタ
のオーミックコンタクト層２０６となるｐ型非晶質Ｓｉ
膜又はｐ型微結晶Ｓｉ膜をプラズマＣＶＤなどの方法に
より成膜する。続いて、低抵抗金属膜２０７ｃをスパッ
タリングなどの方法により成膜する。続いて、フォトリ
ソグラフなどの手法により，低抵抗金属膜２０７ｃ及び
ｐ型オーミックコンタクト層２０６を同一マスクを用い
てパターニングする（図５（ｅ））。

【００４３】本実施形態においては、ｐ型薄膜トランジ
スタのソース・ドレイン電極となる低抵抗金属膜は、ｎ
型薄膜トランジスタのソース・ドレイン電極となる低抵
抗金属膜とは異なる材料から構成されている。具体的に
は、ｎ型薄膜トランジスタのソース・ドレイン電極とな
る低抵抗金属膜にはＡｌなどのようにドライエッチング
の手法では除去されない材料を用い、ｐ型薄膜トランジ
スタのソース・ドレイン電極にはＭｏＷなどのようにド
ライエッチングの手法によりエッチング除去されるよう
な材料を用いる。このような材料の組み合わせを用いる
ことにより、ｐ型薄膜トランジスタ部分の低抵抗金属膜
をエッチング除去する工程において、ｎ型薄膜トランジ
スタ部分の低抵抗金属膜がピンホールなどの影響でエッ
チングされることを防止でき、エッチング工程の不良に
よって歩留まりが低下することが防止される。

【００４４】次に、信号線及びソース・ドレイン電極と
なる低抵抗金属膜２０７ａ及び２０７ｃをマスクとし
て、半導体層２０４及びゲート絶縁膜２０３を連続的に
エッチングする（図５（ｆ））。

【００４５】次に、画素電極となる透明導電膜２０８を
スパッタリングなどの方法により成膜し、これをフォト
エッチングなどの手法により所望の形状にパターニング
する（図６（ｇ））。

【００４６】次に、ソース・ドレイン電極の分離を行う
ために、透明電極２０８のパターンをマスクにして、ソ
ース・ドレイン間の低抵抗金属膜２０７ａ、２０７ｃ及
びオーミックコンタクト層２０５及び２０６のエッチン
グを行う。続いて、水素プラズマにさらす処理を行う。
本例では、この処理を行う時点で活性層２０４が露出し
ているため、水素化が非常に容易に行える。また、ゲー
ト絶縁膜２０３中に過剰な水素が混入する可能性もな
く、薄膜トランジスタの特性変動も起こらない（図６
（ｈ））。

【００４７】最後に、保護絶縁膜２０９をプラズマＣＶ
Ｄなどの方法により成膜し、フォトリソグラフなどの手
法を用いて所望の形状になるようにパターニングする
（図６（ｉ））。

【００４８】以上、第３及び第４実施形態によれば、多
結晶Ｓｉ薄膜トランジスタで形成される駆動回路一体型
の液晶表示装置を従来よりも少ない工程で製造すること
が可能である。また、その構造上、水素プラズマ処理に
より容易に活性層中に水素を導入することができ、生産
性の向上に寄与する。さらに、ゲート絶縁膜中の過剰な
水素による特性不良の発生も抑制することができる。

【００４９】また、第４実施形態によれば、ｐ型薄膜ト
ランジスタ部分の低抵抗金属膜をエッチング除去する工
程において、ｎ型薄膜トランジスタ部分の低抵抗金属膜
がエッチングされるような不良が発生することを防止で
きる。

【００５０】次に、本発明の第５実施形態について、図
７を参照して説明する。なお、同一番号を付したもの
は、特に断らない限り、同一材料を用いて同一工程で形
成されているものとする。

【００５１】例えばガラス等の絶縁基板３０１上に例え
ばＭｏＴａ等のゲート電極３０２が設けられ、このゲー
ト電極３０２上に例えばＳｉＯ_x とＳｉＮ_x を用いた２
層構造のゲー卜絶縁膜３０３が設けられている。

【００５２】ｎ−ｃｈＴＦＴでは、ゲート絶縁膜３０３
上にイントリンシックな多結晶Ｓｉ膜３０４が設けら
れ、この上にソース領域３１１とドレイン領域３１２が
分離されて設けられている。このソース領域３１１及び
ドレイン領域３１２は、例えばｎ^- シリコン層３０５と
ｎ⁺ シリコン層３０６の積層構造により、リーク電流を
低下させる構造をとっている。その上にｎ−ｃｈ用ソー
ス・ドレイン電極３０７とｐーｃｈ用ソース・ドレイン
電極３０８が積層され、さらに絶縁膜３０９を介して例
えばＩＴＯ等の電極３１０に電気的に接続されている。

【００５３】ｐ−ｃｈＴＦＴでは、ゲート絶縁膜３０３
上にイントリンシックな多結晶Ｓｉ膜３０４が設けら
れ、これと同層でｐ⁺ ソース・ドレイン領域３２０が設
けられている。これらはｐ−ｃｈ用ソース・ドレイン電
極３０８に接続されており、さらに絶縁膜３０９を介し
て例えばＩＴＯ等の配線電極３１０に電気的に接続され
ている。

【００５４】このように、ｎ−ｃｈＴＦＴとｐ−ｃｈＴ
ＦＴとでは、活性層とソース・ドレインの接続の仕方が
互いに異なっている。なお、図７の例では、ｎ−ｃｈＴ
ＦＴでは活性層の上の層をソース・ドレインとし、ｐ−
ｃｈＴＦＴでは活性層とソース・ドレインを同層として
いるが、ｎ−ｃｈＴＦＴについては活性層の下の層をソ
ース・ドレインとする構造をとってもよい。また、ｐ−
ｃｈＴＦＴとｎ−ｃｈＴＦＴのソース・ドレイン電極を
互いに異ならせているが、同一材料を用いてもよい。ま
た、ｎ−ｃｈＴＦＴのソース・ドレイン電極は積層せず
に、ｐ−ｃｈＴＦＴの電極材料のみで構成してもよい。
このときは、ｐ−ｃｈＴＦＴ及びｎ−ｃｈＴＦＴとも、
裏面露光によりセルフアラインで形成できることは言う
までもない。

【００５５】次に、本発明の第６実施形態について、図
８に示した断面図及び図９に示した平面図を参照して説
明する。なお、同一番号を付したものは、特に断らない
限り、同一材料を用いて同一工程で形成されているもの
とする。

【００５６】例えば石英基板等の絶縁基板３０１上に例
えばＭｏＷ等のゲート電極３０２が設けられ、このゲー
ト電極３０２上に例えばＳｉＮ_x やＳｉＯ_x 等のゲート
絶縁膜３０３が設けられている。

【００５７】ｎ−ｃｈＴＦＴでは、ゲート絶縁膜３０３
上にイントリンシックな多結晶Ｓｉ膜３０４が設けら
れ、この上にソース領域３１１とドレイン領域３１２が
分離されて設けられている。このソース領域３１１及び
ドレイン領域３１２は、例えばｎ^- シリコン層３０５と
ｎ⁺ シリコン層３０６を積層してリーク電流を低下させ
る構造をとっている。その上にＡl 等を用いたソース・
ドレイン電極３０８が積層され、ＳｉＯ_x やＢＰＳＧ等
の絶縁膜３０９を介して例えばＩＴＯ等の電極３１０に
電気的に接続されている。

【００５８】ｐ−ｃｈＴＦＴでは、ゲート絶縁膜３０３
上にイントリンシツクな多結晶Ｓｉ膜３０４が設けら
れ、これと同層でｐ⁺ 多結晶Ｓｉのソース・ドレイン領
域３２０が設けられている。これらはソース・ドレイン
電極３０８に接続されており、絶縁膜３０９を介して例
えばＩＴＯ等の配線電極３１０に電気的に接続されてい
る。

【００５９】補助容量Ｃｓは、電極３０２、絶縁膜３０
３、ｐ⁺ 層３２０及び電極３０８の積層構造により形成
されている。電極３０８は、絶縁膜３０９を介して画素
電極３１０に接続されている。

【００６０】このように、本実施形態は、第５実施形態
とは異なり、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴのソース
・ドレイン電極を同一にした場合の例である。なお、本
例では、画素電極をｐ−ｃｈＴＦＴに接続しているが、
ｎ−ｃｈＴＦＴに接続してもでよい。

【００６１】以上第５及び第６実施形態においては、ｎ
−ｃｈＴＦＴでは、活性層の上の層にソース・ドレイン
を形成しており、リーク電流を低減することができる。
また、ｐ−ｃｈＴＦＴでは、活性層とソース・ドレイン
が同層であり、ｎ−ｃｈＴＦＴと同サイズ（Ｗ／Ｌ比が
等しい）でも高いオン電流を得ることができる。

【００６２】次に、本発明の第７実施形態（製造工程）
について、図１０を参照して説明する。まず、ガラス基
板や石英基板等からなる透光性絶縁基板３０１上にスパ
ッタ法によりＭｏＴａ等を被着し、フォトリソグラフィ
及びエッチングによってゲート電極３０２を形成する
（図１０（ａ））。

【００６３】つぎに、ゲート絶縁膜３０３を形成した
後、ＣＶＤ法等によりａ−Ｓｉ：Ｈ膜を８０ｎｍ程度堆
積し、５００℃で１時間アニールを行う。続いて、例え
ばＸｅＣｌエキシマレーザアニールによりａ−Ｓｉ：Ｈ
膜を溶融再結晶化させ、多結晶Ｓｉ膜３０４を形成す
る。その後、例えばｎ^- 多結晶Ｓｉ膜３０５、ｎ⁺ 多結
晶Ｓｉ膜３０６を積層形成した後、例えばＭｏやＭｏＷ
等の金属膜３０７を形成する（図１０（ｂ））。

【００６４】次に、金属膜３０７、ｎ⁺ 膜３０６及びｎ
^- 膜３０５をＲＩＥ等によりエッチングし、続いてｐ−
ｃｈＴＦＴ領域にＢ⁺ やＢ₂ Ｈ_x ⁺ 等のｐ型不純物をイ
オンドーピング或いはイオン注入し（例えば、加速電圧
１０ｋＶ、ドーズ量５×１０¹⁵／ｃｍ² ）、ｐ⁺ 多結晶
Ｓｉ層３２０を形成する（図１０（ｃ））。

【００６５】次に、３００℃で１時間程度の活性化処理
を行い、続いてＭｏ、ＭｏＴａ、ＡｌＳｉ、Ａｌ等の金
属を用いてｐ−ｃｈＴＦＴのソース・ドレイン電極膜３
０８を形成し、フォトリソグラフィー及びエッチングに
よりパターニングする（図１０（ｄ））。

【００６６】次に、フォトリソグラフィー及びエッチン
グによりソース電極とドレイン電極とを分離し、続いて
ＰＥＣＶＤ、ＡＰＣＶＤ法などにより、例えばＳｉＯ
_x 、ＳｉＮ_x 、ＢＰＳＧ等の絶縁膜３０９を形成する
（図１０（ｅ））。

【００６７】次に、絶縁膜３０９をフォトリソグラフィ
ー及びエッチングにより開口した後、例えばＩＴＯ等を
用いた透明電極３１０を形成する。その後、フォトリソ
グラフイー及びエッチングにより電極３１０をパターニ
ングし、ＴＦＴ−ＬＣＤアレイが完成する（図１０
（ｆ））。

【００６８】本製造方法を用いて作製したＴＦＴ−ＬＣ
Ｄアレイでは、ｎ−ｃｈＴＦＴに容易にオフセット構造
を形成することができ、リーク電流を０．７ｐＡ／μｍ
程度に低減することができる。一方、ｐ−ｃｈＴＦＴで
は、マイクロオフセットを形成しないため、高いオン電
流を得ることができる。また、本製造方法によれば、Ｔ
ＦＴ−ＬＣＤアレイを６回のフォトリソグラフィー／エ
ッチング工程で作製できるため、従来の１０回程度のフ
ォトリソダラフィー／エッチング工程と比較して工程が
大幅に短縮される。

【００６９】なお、本例では画素電極に接続されるＴＦ
Ｔにｐ−ｃｈＴＦＴを用いたが、ｎ−ｃｈＴＦＴを用い
てもよいことは言うまでもない。次に、本発明の第８実
施形態（製造工程）について、図１１を参照して説明す
る。本実施形態は、ｎ−ｃｈＴＦＴをセルフアラインで
作る例である。

【００７０】まず、ガラス基板や石英基板等からなる透
光性絶縁基板３０１上にスパッタ法によりＭｏＴａ等を
被着した後、フォトリソグラフ及びエッチングによりゲ
ート電極３０２を形成する（図１１（ａ））。

【００７１】次に、ゲート絶縁膜３０３を形成した後、
ＣＶＤ法等によりａ−Ｓｉ：Ｈ膜を８０ｎｍ程度被着
し、５００℃で１時間アニールを行う。続いて、例えば
ＸｅＣｌエキシマレーザアニールによりａ−Ｓｉ：Ｈ膜
を溶融再結晶化させ、多結晶Ｓｉ膜３０４を形成する。
その後、例えば厚さ３０ｎｍのｎ^- 多結晶Ｓｉ膜３０５
及び厚さ３０ｎｍのｎ⁺ 多結晶Ｓｉ膜３０６を形成す
る。この際、ｎ^- 層３０５及びｎ⁺ 層３０６におけるパ
スの長さを膜厚方向で決定できるので、フォトリソグラ
フイーでｎ^- 層の長さを制御する方法に比べて、簡単に
高精度のものを形成できる（図１１（ｂ））。

【００７２】次に、ｎ⁺ 膜３０６及びｎ^- 膜３０５をＲ
ＩＥ等によりエッチングし、続いてｐ−ｃｈＴＦＴ領域
にＢ⁺ やＢ₂ Ｈ_x ⁺ 等のｐ型不純物をイオンドーピング
或いはイオン注入し（例えば、加速電圧１０ｋＶ、ドー
ズ量１×１０¹⁵／ｃｍ² 、）、ｐ⁺ 多結晶Ｓｉ層３２０
を形成する（図１１（ｃ））。

【００７３】次に、例えばＸｅＣｌエキシマレーザによ
る活性化処理を行い、続いてＭｏ、ＭｏＴａ、ＡｌＳ
ｉ、Ａｌ等の金属を用いて、ソース・ドレイン電極膜３
０８を形成し、これをフォトリソグラフィー及びエッチ
ングによりパターニングする（図１１（ｄ））。

【００７４】次に、裏面露光法を用いたフォトリソグラ
フィー及びエッチングによりソース電極とドレイン電極
とを分離する。この際、ｎ−ｃｈＴＦＴでは自己整合的
にソース・ドレインを形成することができる。続いて、
ＰＥＣＶＤ、ＡＰＣＶＤ法などにより、例えばＳｉＯ
_x 、ＳｉＮ_x 、ＢＰＳＧ等の絶縁膜３０９を形成する
（図１１（ｅ））。

【００７５】次に、絶縁膜３０９をフォトリソグラフィ
ー及びエッチングにより開口した後、例えばＩＴＯ等の
透明電極３１０を形成する。その後、フォトリソグラフ
ィー及びエッチングにより電極３１０をパターニング
し、ＴＦＴ−ＬＣＤアレイが完成する（図１１
（ｆ））。

【００７６】本製造方法を用いて作製したＴＦＴ−ＬＣ
Ｄアレイでは、ｎ−ｃｈＴＦＴに容易にオフセット構造
を形成することができ、リーク電流を０．７ｐＡ／μｍ
程度に低減することができる。一方、ｐ−ｃｈＴＦＴで
は、マイクロオフセットを形成しないため、高いオン電
流を得ることができる。また、ｎ−ｃｈＴＦＴをセルフ
アラインで作製したため、ゲートとソース間の寄生容量
がほとんど存在しない。したがって、高品質のＴＦＴ−
ＬＣＤを得ることができる。

【００７７】図１２は、本発明における薄膜トランジス
タを用いた液晶表示装置の一例を模式的に示した断面図
である。この液晶表示装置では、一方の透明絶縁基板３
５１上に、複数のスイッチング用ＴＦＴ３５２、画素電
極３５３、ゲート線（図示せず）、信号線（図示せず）
からなるＴＦＴアレイが形成されるとともに、これらの
ＴＦＴアレイを駆動するためにＴＦＴを用いた駆動回路
（図示せず）も設置されている。また、他方の透明絶縁
基板３５９上には対向電極３５８が形成されている。

【００７８】図１３は、本発明における薄膜トランジス
タを用いた液晶表示装置の等価回路図である。表示領域
にはＴＦＴ３５２、ゲート線３５４、信号線３５５、液
晶層３６３及び補助容量（Ｃｓ）３６４が形成されてお
り、駆動回路部にはｐ−ｃｈＴＦＴ３６０及びｎ−ｃｈ
ＴＦＴ３６１からなるＣＭＯＳ部３６２が形成されてい
る。なお、回路配線の接続、特にｎ−ｃｈＴＦＴとｐ−
ｃｈＴＦＴとの接続はＩＴＯ電極を介して接続するよう
にしてもよい。

【００７９】なお、以上説明した第５〜第８実施形態に
おいて、すでに知られた技術（特願平５−２３６２６
０）を応用し、ｎ−ｃｈＴＦＴにおいて活性層とｎ⁺ 領
域との間にアモルファスシリコン膜を設けてもよく、こ
の場合にもリーク電流の低減効果があるとともに、フォ
トリソグラフィ工程も増えず、本発明の主旨に沿ったＣ
ＭＯＳ構造が得られる。また、多結晶Ｓｉ層、マイクロ
クリスタルＳｉ層を用いてオフセット構造をとってもよ
い。また、多結晶Ｓｉ等のノンドープ層にｎ⁺ イオンを
注入し、注入した不純物の深さをコントロールしてｎ^-
層及びｎ⁺ 層を形成してもよい。また、注入深さを浅く
することにより、オフセット構造を設けることもでき
る。なお、本発明は上記各実施形態に限定されるもので
はなく、その主旨を逸脱しない範囲において種々変形し
て実施することができる。

【００８０】

【発明の効果】本発明によれば、オーミックコンタクト
層が抵抗率の異なる少なくとも２層以上の半導体層の積
層構造によって形成されているため、これらの層の膜厚
を規定することにより、高精度のＬＤＤ構造を容易に得
ることができる。また、複雑な製造工程を必要としない
ため、活性層に多結晶シリコンを用いたＬＤＤ構造の薄
膜トランジスタを安価に形成することができる。

【００８１】また、本発明によれば、金属膜のパターン
をマスクとしてオーミックコンタクト層、多結晶半導体
層及びゲート絶縁膜を除去することにより島状構造を形
成するとともに、導電膜のパターンをマスクとして金属
膜及びオーミックコンタクト層を除去することによりソ
ース・ドレイン電極を形成するので、活性層に多結晶シ
リコンを用いた薄膜トランジスタを簡単な製造工程で形
成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る薄膜トランジスタ
等の製造工程の一例を示した断面図。

【図２】本発明の第２実施形態に係る薄膜トランジスタ
等の製造工程の一例を示した断面図。

【図３】本発明の第３実施形態に係る薄膜トランジスタ
等の製造工程の一例についてその一部を示した断面図。

【図４】本発明の第３実施形態に係る薄膜トランジスタ
等の製造工程の一例についてその一部を示した断面図。

【図５】本発明の第４実施形態に係る薄膜トランジスタ
等の製造工程の一例についてその一部を示した断面図。

【図６】本発明の第４実施形態に係る薄膜トランジスタ
等の製造工程の一例についてその一部を示した断面図。

【図７】本発明の第５実施形態に係る薄膜トランジスタ
等の一例を示した断面図。

【図８】本発明の第６実施形態に係る薄膜トランジスタ
等の一例を示した断面図。

【図９】本発明の第６実施形態に係る薄膜トランジスタ
等の一例を示した平面図。

【図１０】本発明の第７実施形態に係る薄膜トランジス
タ等の製造工程の一例を示した断面図。

【図１１】本発明の第８実施形態に係る薄膜トランジス
タ等の製造工程の一例を示した断面図。

【図１２】本発明に係る薄膜トランジスタを用いて構成
したアクティブマトリクスＬＣＤの構成の一例を示した
断面図。

【図１３】本発明に係る薄膜トランジスタを用いて構成
したアクティブマトリクスＬＣＤの一例を示した等価回
路図。

【図１４】従来技術に係る薄膜トランジスタの製造工程
を示した断面図。

【符号の説明】

１０１、２０１、３０１…絶縁基板１０２、２０２、３０２…ゲート電極１０３、２０３、３０３…ゲート絶縁膜１０４、２０４、３０４…活性層１０５、１０６、２０５、２０６、３０５、３０６…オ
ーミックコンタクト層１０７、２０７、３０７、３０８…ソース・ドレイン電
極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 ６１６Ａ (72)発明者川久慶人神奈川県横浜市磯子区新磯子町33番地株式会社東芝生産技術研究所内

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に形成されたゲート電極と、
このゲート電極を覆うゲート絶縁膜と、このゲート絶縁
膜上に多結晶半導体を用いて形成された活性層と、この
活性層上に抵抗率の異なる少なくとも２層以上の半導体
層を積層して形成された一対のオーミックコンタクト層
と、この一対のオーミックコンタクト層上に形成された
ソース・ドレイン電極とを有することを特徴とする薄膜
トランジスタ。
【請求項２】絶縁基板上にゲート電極を形成する工程
と、このゲート電極を覆うゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶半導体層を形成する工
程と、この多結晶半導体層上にオーミックコンタクト層
を形成する工程と、このオーミックコンタクト層上に金
属膜のパターンを形成する工程と、この金属膜のパター
ンをマスクとして前記オーミックコンタクト層、前記多
結晶半導体層及び前記ゲート絶縁膜を除去する工程と、
前記金属膜のパターンに接続される導電膜のパターンを
形成する工程と、この導電膜のパターンをマスクとして
前記金属膜及び前記オーミックコンタクト層を除去する
ことにより前記金属膜を用いたソース・ドレイン電極を
形成する工程とを有することを特徴とする薄膜トランジ
スタの製造方法。