JP3788022B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶駆動用、ＥＬ素子駆動用、センサ駆動用などに用いられる薄膜トランジスタ（以下、ＴＦＴという。）およびその製造方法に関するものである。さらに詳しくは、縦型ＴＦＴに関するものである。
【０００２】
【従来の技術】
液晶表示装置のアクティブマトリクス基板では、図４（Ａ）に示すように、透明基板上に、アルミニウムやタンタルなどの導電膜からなるデータ線９０および走査線９１で区画形成された画素領域が構成され、そこには、画素スイッチング用のＴＦＴ３０を介して画像信号が入力される液晶容量９４（液晶セル）が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ側駆動回路８２が構成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査側駆動回路８３が構成されている。なお、画素領域には、前段の走査線９１との間に保持容量９３が形成され、この保持容量９３は、液晶容量９４での電荷の保持特性を高める機能を有している。
【０００３】
データ側および走査側の駆動回路では、図４（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによって相補型ＴＦＴ回路が構成されている。このような相補型ＴＦＴ回路は、１段あるいは２段以上でシフトレジスタなどを構成する。
【０００４】
このような駆動回路用のＴＦＴ１０、２０は、画素スイッチング用のＴＦＴ３０と同様、図５（Ａ）、（Ｂ）に示すように、第１のソース・ドレイン領域２Ａ、チャネル形成領域３Ａ、および第２のソース・ドレイン領域４Ａを構成する島状のシリコン膜５Ａなどの表面にゲート絶縁膜６Ａが形成され、このゲート絶縁膜６Ａの表面に形成されたゲート電極７Ａがゲート絶縁膜６Ａを介してチャネル形成領域３Ａに対峙している。
【０００５】
このような構造を有するＴＦＴ１Ａを製造する際には、基板８Ａ上に形成した多結晶のシリコン膜５Ａ（半導体膜）を用いる。すなわち、駆動回路の動作速度を高めるには、ＴＦＴの動作速度が高いことが必要であることから、高温プロセスを用いて移動度が高い多結晶シリコン膜を形成し、この多結晶シリコン膜からＴＦＴを形成する。従って、従来は、基板８Ａとして、高温プロセスに耐えうる高価な石英ガラスを用いる必要があり、歪点が低い安価なガラス基板を用いることができないという問題点がある。
【０００６】
そこで、歪点が低い安価なガラス基板上にも移動度が高い多結晶シリコン膜を形成できるように、基板上にアモルファスシリコン膜を形成した後、このアモルファスシリコン膜にレーザアニール法あるいは固相成長法などの結晶化処理を施して、アモルファスシリコン膜を溶融固化あるいは固相のままで結晶成長させ、結晶粒を成長させる低温プロセスが検討されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、例えば、“Jpn.J.Appl.Phys.,vol.27,no.10(1988)L1809”に記載されているように、このような結晶化処理でシリコン膜の結晶粒を成長させると、シリコン膜は、成膜時の膜堆積方向、すなわち、基板８Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半導体膜となる。一方、前述したようなアモルファスシリコン膜の結晶化ではなく、初めから多結晶シリコン膜として堆積させた場合にも、例えば、“J.Appl.Phys.vol.61,no.11,1 June (1987) pp5031-5037”に記載されているように、シリコン膜は、成膜時の膜堆積方向、すなわち、基板８Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半導体膜となる。従って、図７（Ａ）に示すような従来構造のＴＦＴでは、チャネル長の方向（矢印ＣＨで示す方向）において、チャネルがグレインバンダリー（チャネル形成領域３Ａに縦線Ｂで示す。）を横切ることになる。その結果、シリコン膜の結晶化度を高めても、ＴＦＴ１Ａのオン電流が十分に向上しないという問題点がある。
従来例としては、例えば特開平０７−２９７４０６号公報に記載された技術が挙げられる。
【０００８】
そこで、チャネル長を短くして、オン電流の増大を図ることが考えられるが、チャネル長を短くすると、その分、ソース・ドレイン間耐圧が低下するという問題点がある。
【０００９】
以上の問題点に鑑みて、本発明の課題は、多結晶半導体膜の結晶構造を考慮してチャネルを形成することによりオン電流を向上するとともに、ソース・ドレイン間耐圧も向上することのできるＴＦＴ、およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の薄膜トランジスタは、ソース・ドレイン領域の一方となる第１領域を備える下層側半導体膜、チャネル形成領域を備える多結晶半導体膜、およびソース・ドレイン領域の他方となる第２領域を備える上層側半導体膜が、基板上にこの順に形成され、前記下層側半導体膜と前記多結晶半導体膜と前記上層側半導体膜とを覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えた薄膜トランジスタであって、前記多結晶半導体膜と前記上層側半導体膜とは、ソース・ドレイン方向に、それぞれ側端面を有し、前記多結晶半導体膜の一方の側端面と前記上層側半導体膜の一方の側端面とが前記下層側半導体膜の上に配置され、前記下層側半導体膜の、前記第１領域と前記多結晶半導体膜の前記一方の側端面との間の第３の領域には、低濃度の不純物が導入されたＬＤＤ領域または不純物を含有しないオフセット領域が形成され、前記第１領域を構成する下層側半導体膜の側端部と、前記上層側半導体膜の、前記第２領域と前記上層側半導体膜の前記一方の側端面との間の第４の領域には、低濃度の不純物が導入されたＬＤＤ領域または不純物を含有しないオフセット領域が形成され、前記ゲート電極は、前記ゲート絶縁膜を介して、前記多結晶半導体膜の前記側端面及び前記上層側半導体膜の前記側端面と対向し、前記ゲート電極は、前記ゲート絶縁膜を介して、前記第３の領域及び第４の領域と対向していることを特徴とする。
【００１１】
本発明において、前記多結晶半導体膜は、前記基板表面の上方向に柱軸を向ける柱状構造を備えていることを特徴とする。すなわち、レーザアニール、電子ビームアニール、ランプアニール、固相成長法などの結晶化処理によって、アモルファス半導体膜を溶融固化して結晶粒を成長させた多結晶半導体膜によってチャネル形成領域を形成すると、チャネル形成領域では、半導体膜の成膜時の膜堆積方向、すなわち、基板の面外方向に柱軸が向く柱状構造の多結晶半導体膜となる。このような結晶構造に対応させて、本発明では、多結晶半導体膜の柱軸に平行な側端面に対してゲート電極を対峙させ、縦型のＴＦＴを構成している。従って、柱軸に平行な方向がチャネル長の方向となる。それ故、チャネル長の方向において、チャネルがグレインバンダリーを横切ることがないので、キャリヤの移動度が高い。よって、低温プロセスで製造したＴＦＴにおいて、オン電流の向上を図ることができる。但し、このように構成した縦型のＴＦＴでは、チャネル形成領域を構成する多結晶半導体膜の膜厚がチャネル長となる。従って、縦型のＴＦＴにおいてソース・ドレイン間耐圧を確保するには、このチャネル形成領域を構成する多結晶半導体膜の膜厚を厚くする必要があるので、成膜工程に長時間を要する。しかるに、本発明では、縦型のＴＦＴにおいて、前記第１領域の前記多結晶半導体膜の側端面に近い側端部と前記多結晶半導体膜の前記側端面との間において前記ゲート電極の側端部に対峙する部分、および前記第２領域の前記多結晶半導体膜の側端面に近い側端部と前記多結晶半導体膜の前記側端面との間において前記ゲート電極の側端部に対峙する部分のうちの少なくとも一方に、低濃度の不純物が導入されたＬＤＤ領域、あるいは不純物の導入されていない半導体領域を形成して、縦型ＴＦＴをＬＤＤ構造あるいはオフセットゲート構造にしている。それ故、縦型ＴＦＴにおいてチャネル長が短くても、すなわちチャネル形成領域を構成する多結晶半導体膜の膜厚が薄くても、十分なソース・ドイレン耐圧を確保することができるので、チャネル形成領域を成膜するときの時間が短くて済む。
また、本発明の薄膜トランジスタは、前記多結晶半導体膜の一方の側端面の形成位置と、前記上層側半導体膜の一方の側端面の形成位置とが一致していることを特徴とする。また、前記多結晶半導体膜と前記上層側半導体膜とは、同一のパターニング形状を有していることを特徴とする。
【００１２】
このような構成の縦型薄膜トランジスタを製造するにあたっては、前記チャネル形成領域を形成するためのアモルファス半導体膜に結晶化処理を行って前記基板表面の上方向に柱軸を向ける柱状構造を有する多結晶半導体膜を形成した後、該多結晶半導体膜をパターニングして柱軸に略平行な側端面を露出させ、しかる後に、前記ゲート絶縁膜および前記ゲート電極を順次形成すればよい。
【００１３】
本発明において、前記第１領域および前記第２領域が、前記多結晶半導体膜の下層側および上層側にそれぞれ形成された下層側半導体膜および上層側半導体膜から構成されている場合には、該上層側半導体膜および当該下層側半導体膜のうちの少なくとも一方において、前記ゲート電極の側端部に対峙する部分に、前記の低濃度の不純物が導入されたＬＤＤ領域または不純物の導入されていない半導体領域を形成すればよい。
【００１４】
このような構成の縦型薄膜トランジスタを製造するにあたっては、前記多結晶半導体膜および前記上層側半導体膜を、この順に形成した後、前記多結晶半導体膜および前記上層側半導体膜とを一括してパターニングすることにより、パターニング工程数を減らすことが好ましい。
【００１５】
本発明において、前記多結晶半導体膜の前記側端面が、前記第１領域が形成された下層側半導体膜の形成領域上に位置してい場合には、当該多結晶半導体膜の側端面と前記下層側半導体膜との間には、これらの膜間にわずかに割り込む絶縁膜を有していることが好ましい。このように構成すると、前記下層側半導体膜および前記絶縁膜をこの順に形成した後、前記基板の全面に、前記チャネル形成領域を形成する前記多結晶半導体膜を形成し、しかる後に、この多結晶半導体膜をパターニングするときに、前記絶縁膜がエッチングストッパとなる。従って、下層側半導体膜がオーバーエッチングされてしまうことを防止できる。
【００１６】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。なお、各実施の形態として、図４（Ｂ）を参照して説明した液晶表示装置の駆動用ＴＦＴを例に説明するが、本発明に係るＴＦＴは、液晶表示装置の画素スイッチング用のＴＦＴ、さらにはＥＬ素子駆動用やセンサ駆動用などといった各種分野に用いることができるものである。
【００１７】
［実施形態１］
図１（Ａ）、（Ｂ）はそれぞれ、本発明を適用したＴＦＴの断面図、および平面図である。
【００１８】
図１（Ａ）、（Ｂ）において、本形態に係るＴＦＴ１は、液晶パネルの基体としてのガラス板からなる基板８上に低温プロセスにより形成された駆動回路用のＴＦＴである。このＴＦＴ１は、高濃度の第１のソース・ドレイン領域２、高濃度の第２のソース・ドレイン領域４、チャネルを形成するチャネル形成領域３、および該チャネル形成領域３に対してゲート絶縁膜６を介して対峙するゲート電極７を有する点では、従来からあるＴＦＴ１と同様である。
【００１９】
但し、本形態では、第１のソース・ドレイン領域２、チャネル形成領域３、および第２のソース・ドレイン領域４はそれぞれ、基板８の表面に形成されたドープトシリコン膜などの下層側半導体膜２０１、この下層側半導体膜２０１の表面に積層された多結晶シリコン膜などの多結晶半導体膜３０１、およびこの多結晶半導体膜３０１の表面に積層されたドープトシリコン膜などの上層側半導体膜４０１に形成されている。
【００２０】
チャネル形成領域３を構成する多結晶半導体膜３０１は、上層側半導体膜４０１と同様、下層側半導体膜２０１の上にそれぞれの側端面３０２、４０２が位置している。ここで、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２と下層側半導体膜２０１との間には、これらの膜間にわずかに割り込むエッチングストッパ用の絶縁膜９が形成されている。
【００２１】
本形態において、チャネル形成領域３を構成する多結晶半導体膜３０１と、第２のソース・ドレイン領域４を備える上層側半導体膜４０１とは、後述するように一括してパターニングされたものであるため、同一のパターニング形状を有している。
【００２２】
第２のソース・ドレイン領域４を構成する上層側半導体４０１の表面にはシリコン酸化膜などからなるゲート絶縁膜６が形成され、このゲート絶縁膜６は、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２を覆っている。本形態では、ゲート絶縁膜６の表面に形成されたゲート電極７は、このゲート絶縁膜６を介してチャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２に対峙している。
【００２３】
ゲート電極７の表面側にはシリコン酸化膜などからなる層間絶縁膜１１が形成され、この層間絶縁膜１１のコンタクトホール１１１、１１２を介して第１のソース・ドレイン領域２および第２のソース・ドレイン領域４に対して、第１のソース・ドレイン電極１２および第２のソース・ドレイン電極１３がそれぞれ電気的に接続している。
【００２４】
このように構成したＴＦＴ１において、本形態では、まず、第１のソース・ドレイン領域２が形成された下層側半導体膜２０１には、ゲート電極７の側端部に対峙する部分に低濃度の不純物が導入されたＬＤＤ領域２０３が形成されている。また、第２のソース・ドレイン領域４が形成された上層側半導体膜４０１にも、ゲート電極７の側端部に対峙する部分に低濃度の不純物が導入されたＬＤＤ領域４０３が形成されている。従って、ＴＦＴ１は縦型でありながら、ＬＤＤ構造を有する。
【００２５】
このように構成した縦型のＴＦＴ１を製造するにあたって、高温プロセスを用いると、基板８として、高温プロセスに耐えうる高価な石英ガラスを用いる必要があることから、本形態では、安価なガラス基板を用いることができるように低温プロセスが採用されている。従って、本形態のＴＦＴ１において、チャネル形成領域３は、後述するように、基板８上にアモルファス半導体膜を形成した後、このアモルファス半導体膜にレーザアニール、電子ビームアニール、ランプアニール、固相成長法などの結晶化処理を施して得た多結晶半導体膜３０１で形成されている。この多結晶半導体膜３０１は、アモルファス半導体膜が溶融固化して結晶粒が成長する過程で、成膜時の膜堆積方向、すなわち、基板８の面外方向に柱軸（矢印Ａで示す。）が向く柱状構造を有することになる。この柱状構造において、柱軸Ａが基板８に対して垂直であることを表すために、図１（Ａ）には、チャネル形成領域３（多結晶半導体膜３０１）にグレインバンダリーを縦線Ｂで表してある。
【００２６】
このような結晶構造に合わせて、本形態では、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２は基板８に垂直であり、この側端面３０２に対してゲート電極７がゲート絶縁膜６を介して対峙している。従って、ゲート電極７にゲート電位を印加すると、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２にチャネルが形成されることになり、このときのチャネル長の方向（矢印ＣＨで示す方向）は、多結晶半導体膜３０１の柱軸Ａに平行である。それ故、チャネル長ＣＨの方向において、チャネルがグレインバンダリーＢを横切ることがないので、キャリアの移動度が高い。よって、低温プロセスで製造したＴＦＴ１において、オン電流の向上を図ることができる。
【００２７】
また、本形態では、ＴＦＴ１を縦型でありながらＬＤＤ構造とすることによって、オン電流の確保とソース・ドレイン間耐圧を高いものにしてある。すなわち、縦型のＴＦＴ１では、チャネル形成領域３を構成する多結晶半導体膜３０１の膜厚がそのままチャネル長となるため、このままの構造でソース・ドレイン間耐圧を確保するには、このチャネル形成領域３を構成する多結晶半導体膜３０１の膜厚を厚くする必要があるので、成膜工程に長時間を要するが、本形態では、第１のソース・ドレイン領域２が形成された下側半導体膜２０１においてゲート電極７の側端部に対峙する部分、および第２のソース・ドレイン領域４が形成された上側半導体膜４０１においてゲート電極７の側端部に対峙する部分に、低濃度のＬＤＤ領域２０３、４０３を構成し、高いソース・ドレイン間耐圧を確保している。それ故、本形態によれば、縦型ＴＦＴ１においてチャネル長が短くても、すなわちチャネル形成領域３を構成する多結晶半導体膜３０１の膜厚が薄くても、十分なソース・ドイレン耐圧を確保することができるので、チャネル形成領域４を成膜するときの時間が短くて済む。
【００２８】
また、ＬＤＤ構造のＴＦＴ１であれば、オフリーク電流も小さいので、画素スイッチング用としても適している。それ故、本形態の縦型のＴＦＴ１は、駆動回路用および画素スイッチング用のいずれにも適している。
【００２９】
このような構成のＴＦＴ１の製造方法の一例を、図２および図３を参照して説明する。図２および図３は、本形態のＴＦＴ１の製造方法を示す工程断面図である。
【００３０】
まず、図２（Ａ）に示すように、基板８の全面に、リンあるいはボロンなどの不純物を約１０15ｃｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシリコン膜などの半導体膜を形成した後、それを島状にパターニングして島状の下層側半導体膜２０１を形成する。このドープト半導体膜は、多結晶半導体膜として形成される場合の他、アモルファス半導体膜を結晶化したものを用いる場合もある。
【００３１】
次に、下層側半導体膜２０１のうち、少なくとも前記のＬＤＤ領域２０３とする領域を覆うレジストマスクＲＭ１を形成し、この状態で、下層側半導体膜２０１に対して不純物を導入して、不純物を約１０18ｃｍ-3〜約１０20ｃｍ-3程度含有する高濃度の第１のソース・ドレイン領域２を形成する。なお、下層側半導体膜２０１のうち、不純物が導入されなかった部分から前記のＬＤＤ領域２０３が形成される。
【００３２】
次に、図２（Ｂ）に示すように、基板８の全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜をスパッタ法、ＣＶＤ法、蒸着法などにより形成した後、絶縁膜をパターニングして、第１のソース・ドレイン領域２（下側半導体膜２０１）に部分的に重なるエッチングストッパ用の絶縁膜９を残す。
【００３３】
次に、図２（Ｃ）に示すように、厚さが約１００オングストローム〜数μｍのアモルファス半導体膜３００を形成する。アモルファス半導体膜３００としてアモルファスシリコン膜を用いるならば、プラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、スパッタ法などの方法がある。プラズマＣＶＤ法であれば、３５０℃以下の温度で成膜できる。ＬＰＣＶＤ法ならば、原料ガスにより堆積温度が異なり、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いれば約４５０℃以下の温度、シラン（ＳｉＨ4 ）ガスを用いれば約５６０℃以下の温度で成膜可能である。また、蒸着法、スパッタ法であれば約２００℃以下の温度で成膜可能である。ここで、アモルファス半導体膜３００としてリンやボロンを低濃度で添加しておくことにより、チャネルドープを行い、ＴＦＴ１のしきい値電圧を調整することもある。
【００３４】
次に、アモルファス半導体膜３００に対して、レーザアニール、電子ビームアニール、ランプアニール、または固相成長法などの結晶化処理を行い、アモルファス半導体膜３００を多結晶半導体膜３００Ｂとする。レーザアニール法では、たとえば、エキシマレーザのビーム長が４００ｍｍのラインビームを用い、その出力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査していく。この結晶化処理では、アモルファス半導体膜３００が溶融固化して結晶粒が成長し、多結晶半導体膜３００Ｂとなる。この多結晶半導体膜３００Ｂは、基板８に対して垂直な方向に柱軸Ａを向ける柱状の結晶構造（柱状構造）を有する。
【００３５】
次に、図２（Ｄ）に示すように、基板８の全面に、リンあるいはボロンなどの不純物を約１０15ｃｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシリコン膜などの半導体膜４００を形成する。その結果、半導体膜４００は、アモルファス半導体膜３００を結晶化した後の多結晶半導体膜３００Ｂに積層された状態になる。
【００３６】
次に、半導体膜４００のうち、前記のＬＤＤ領域４０３とする領域を覆う領域を覆うレジストマスクＲＭ２を形成し、この状態で、半導体膜４００に対して不純物を導入して、不純物を約１０18ｃｍ-3〜約１０20ｃｍ-3程度含有する高濃度の第２のソース・ドレイン領域４を形成する。なお、上層側半導体膜４０１のうち不純物が導入されなかった部分から前記のＬＤＤ領域４０３が形成される。
【００３７】
次に、レジストマスクＲＭ２を除去した後、図２（Ｅ）に示すように、新たなレジストマスクＲＭ３を形成する。
【００３８】
そして、レジストマスクＲＭ３を用いて、半導体膜４００および多結晶半導体膜３００Ｂを一括してパターニングし、図２（Ｆ）に示すように、チャネル形成領域３を構成する多結晶半導体膜３０１と、第２のソース・ドレイン領域４およびＬＤＤ領域４０３を備える上層側半導体膜４０１とを残す。このとき、多結晶半導体膜３０１の側端面３０２および上層側半導体膜４０１の側端面４０２が下層側半導体膜２０１の表面に形成されているエッチングストッパ用の絶縁膜９の上に位置するようにパターニングする。このエッチングストッパ用の絶縁膜９は、上層側半導体膜４０１および多結晶半導体膜３０１をパターニング形成するときに下層側半導体膜２０１がオーバーエッチングされることを防止する。このようにして多結晶半導体膜３０１および多結晶半導体膜３０１をパターニング形成すると、エッチングストッパ用の絶縁膜９の端部は、多結晶半導体膜３０１の側端面３０２と下層側半導体膜２０１との間にわずかに割り込んだ状態となる。
【００３９】
次に、図３（Ａ）に示すように、基板８の全面に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法やＣＶＤ法、あるいはスパッタ法などにより厚さが約６００〜１５００オングストロームのシリコン酸化膜などからなるゲート絶縁膜６を形成する。
【００４０】
次に、基板８の全面に、ドープト半導体膜、金属膜（タンタル、クロム、アルミニウムなど）、シリサイド膜（タングステンシリサイド、モリブデンシリサイドなど）などの導電膜を形成した後、図３（Ｂ）に示すようにパターニングして、多結晶半導体膜３０１の側端面３０２にゲート絶縁膜６を介して対峙するゲート電極７を形成する。
【００４１】
次に、基板８の全面に層間絶縁膜１１を形成した後、図１（Ａ）に示すように、第１のソース・ドレイン領域２および第２のソース・ドレイン領域３に対応する位置にコンタクトホール１１１、１１２を形成する。
【００４２】
そして、基板８の全面にドープト半導体膜、金属膜（タンタル、クロム、アルミニウムなど）、シリサイド膜（タングステンシリサイド、モリブデンシリサイドなど）などの導電膜を形成した後、パターニングして、第１のソース・ドレイン電極１２および第２のソース・ドレイン電極１３を形成する。
【００４３】
このようなＴＦＴ１の製造方法によれば、あくまで低温プロセスでＴＦＴ１を製造できるので、基板８としては安価なガラス基板を用いることができる。また、チャネル形成領域３を構成する多結晶半導体膜３０１を島状にパターニングするときには、側端面３０２に相当する位置の下層にエッチングストッパ用の絶縁膜９が予め形成されているので、第１のソース・ドレイン領域２を構成する下層側半導体膜２０１がオーバーエッチングされることがない。さらに、チャネル形成領域３を構成する多結晶半導体膜３０１と、第２のソース・ドレイン領域４を構成する上層側半導体膜４０１とを一括してパターニング形成するので、それらを別々の工程でパターニングする方法よりも、パターニング工程が１工程分少なくて済むという利点がある。
【００４４】
［その他の実施形態］
上記の形態では、図２（Ａ）および図２（Ｄ）を参照して説明した工程でドープト半導体膜を形成したので、ＬＤＤ構造のＴＦＴ１を製造したが、図２（Ａ）および図２（Ｄ）を参照して説明した工程で、不純物を含有しない半導体膜を形成すると、上層側半導体膜２０１および下層側半導体膜４０１のうち、ゲート電極７の側端部に対峙する部分がＬＤＤ領域ではなく、不純物を含有しない半導体領域となる。従って、オフセットゲート構造のＴＦＴを製造できる。このオフセットゲート構造のＴＦＴであれば、ＬＤＤ構造のＴＦＴと同様、チャネル長が短くても、すなわちチャネル形成領域３を構成する多結晶半導体膜３０１の膜厚が薄くても、十分なソース・ドイレン耐圧を確保することができるので、チャネル形成領域３を成膜するときの時間が短くて済む。また、オフセットゲート構造のＴＦＴであれば、オフリーク電流も小さいので、画素スイッチング用としても適している。
【００４５】
なお、ＴＦＴに形成するＬＤＤ領域（あるいはオフセットゲート構造を構成する不純物が導入されていない半導体領域）は、第１および第２のソース・ドレイン領域２、４の双方に形成してもよいが、いずれか一方、たとえばドレイン領域となる側のみに形成してもよい。
【００４６】
また、上記形態では、ＬＤＤ領域（あるいはオフセットゲート構造を構成する不純物が導入されていない半導体領域）を、第１および第２のソース・ドレイン領域２、４を備える下層側半導体膜２０１および上層側半導体膜４０１に形成したが、これらの半導体膜とは別個に形成した低濃度あるいは不純物の導入されていない半導体膜によって、ＬＤＤ領域（あるいはオフセットゲート構造を構成する不純物の導入されていない半導体領域）を形成してもよい。
【００４７】
さらに、上記の形態では半導体膜として、シリコン膜を用いた例であったが、ゲルマニウム、シリコン−ゲルマニウムなどの半導体膜を用いたＴＦＴに本発明を適用してもよい。
【００４８】
【発明の効果】
以上説明したように、本発明に係る縦型のＴＦＴでは、結晶化処理によってアモルファス半導体膜から得た多結晶半導体膜の柱軸に平行な側端面に対してゲート電極が対峙しているので、柱軸に平行な方向がチャネル長の方向となる。それ故、チャネル長の方向において、チャネルがグレインバンダリーを横切ることがないので、キャリヤの移動度が高い。よって、低温プロセスで製造したＴＦＴにおいて、オン電流の向上を図ることができる。また、本発明では、縦型のＴＦＴでありながら、ＬＤＤ構造あるいはオフセットゲート構造を有するので、チャネル長が短くても、ソース・ドレイン間耐圧が高い。それ故、チャネル形成領域を構成する多結晶半導体膜が薄くて済むので、成膜に要する時間を短縮できるという利点がある。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）はそれぞれ、本発明を適用したＴＦＴの断面図および平面図である。
【図２】図１に示すＴＦＴの製造方法を示す工程断面図である。
【図３】図１に示すＴＦＴの製造方法において、図２に示す工程に続いて行う各工程を示す工程断面図である。
【図４】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置のアクティブマトリクス基板のブロック図、およびそれに構成した駆動回路の一部を示す回路図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、従来のＴＦＴの断面図および平面図である。
【符号の説明】
１ ＴＦＴ
２ 第１のソース・ドレイン領域
３ チャネル形成領域
４ 第２のソース・ドレイン領域
６ ゲート絶縁膜
７ ゲート電極
８ 基板
９ エッチングストッパ用の絶縁膜
１１ 層間絶縁膜
１２ 第１のソース・ドレイン電極
１３ 第２のソース・ドレイン電極
２０１ 下層側半導体膜
２０３、４０３ ＬＤＤ領域
３０１ 多結晶半導体膜
３０２ 多結晶半導体膜の側端面
４０１ 上層側半導体膜
Ａ 多結晶半導体膜の柱軸
Ｂ グレインバンダリー
ＣＨ チャネル長の方向
【発明の属する技術分野】
本発明は、液晶駆動用、ＥＬ素子駆動用、センサ駆動用などに用いられる薄膜トランジスタ（以下、ＴＦＴという。）およびその製造方法に関するものである。さらに詳しくは、縦型ＴＦＴに関するものである。
【０００２】
【従来の技術】
液晶表示装置のアクティブマトリクス基板では、図４（Ａ）に示すように、透明基板上に、アルミニウムやタンタルなどの導電膜からなるデータ線９０および走査線９１で区画形成された画素領域が構成され、そこには、画素スイッチング用のＴＦＴ３０を介して画像信号が入力される液晶容量９４（液晶セル）が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ側駆動回路８２が構成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査側駆動回路８３が構成されている。なお、画素領域には、前段の走査線９１との間に保持容量９３が形成され、この保持容量９３は、液晶容量９４での電荷の保持特性を高める機能を有している。
【０００３】
データ側および走査側の駆動回路では、図４（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによって相補型ＴＦＴ回路が構成されている。このような相補型ＴＦＴ回路は、１段あるいは２段以上でシフトレジスタなどを構成する。
【０００４】
このような駆動回路用のＴＦＴ１０、２０は、画素スイッチング用のＴＦＴ３０と同様、図５（Ａ）、（Ｂ）に示すように、第１のソース・ドレイン領域２Ａ、チャネル形成領域３Ａ、および第２のソース・ドレイン領域４Ａを構成する島状のシリコン膜５Ａなどの表面にゲート絶縁膜６Ａが形成され、このゲート絶縁膜６Ａの表面に形成されたゲート電極７Ａがゲート絶縁膜６Ａを介してチャネル形成領域３Ａに対峙している。
【０００５】
このような構造を有するＴＦＴ１Ａを製造する際には、基板８Ａ上に形成した多結晶のシリコン膜５Ａ（半導体膜）を用いる。すなわち、駆動回路の動作速度を高めるには、ＴＦＴの動作速度が高いことが必要であることから、高温プロセスを用いて移動度が高い多結晶シリコン膜を形成し、この多結晶シリコン膜からＴＦＴを形成する。従って、従来は、基板８Ａとして、高温プロセスに耐えうる高価な石英ガラスを用いる必要があり、歪点が低い安価なガラス基板を用いることができないという問題点がある。
【０００６】
そこで、歪点が低い安価なガラス基板上にも移動度が高い多結晶シリコン膜を形成できるように、基板上にアモルファスシリコン膜を形成した後、このアモルファスシリコン膜にレーザアニール法あるいは固相成長法などの結晶化処理を施して、アモルファスシリコン膜を溶融固化あるいは固相のままで結晶成長させ、結晶粒を成長させる低温プロセスが検討されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、例えば、“Jpn.J.Appl.Phys.,vol.27,no.10(1988)L1809”に記載されているように、このような結晶化処理でシリコン膜の結晶粒を成長させると、シリコン膜は、成膜時の膜堆積方向、すなわち、基板８Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半導体膜となる。一方、前述したようなアモルファスシリコン膜の結晶化ではなく、初めから多結晶シリコン膜として堆積させた場合にも、例えば、“J.Appl.Phys.vol.61,no.11,1 June (1987) pp5031-5037”に記載されているように、シリコン膜は、成膜時の膜堆積方向、すなわち、基板８Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半導体膜となる。従って、図７（Ａ）に示すような従来構造のＴＦＴでは、チャネル長の方向（矢印ＣＨで示す方向）において、チャネルがグレインバンダリー（チャネル形成領域３Ａに縦線Ｂで示す。）を横切ることになる。その結果、シリコン膜の結晶化度を高めても、ＴＦＴ１Ａのオン電流が十分に向上しないという問題点がある。
従来例としては、例えば特開平０７−２９７４０６号公報に記載された技術が挙げられる。
【０００８】
そこで、チャネル長を短くして、オン電流の増大を図ることが考えられるが、チャネル長を短くすると、その分、ソース・ドレイン間耐圧が低下するという問題点がある。
【０００９】
以上の問題点に鑑みて、本発明の課題は、多結晶半導体膜の結晶構造を考慮してチャネルを形成することによりオン電流を向上するとともに、ソース・ドレイン間耐圧も向上することのできるＴＦＴ、およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の薄膜トランジスタは、ソース・ドレイン領域の一方となる第１領域を備える下層側半導体膜、チャネル形成領域を備える多結晶半導体膜、およびソース・ドレイン領域の他方となる第２領域を備える上層側半導体膜が、基板上にこの順に形成され、前記下層側半導体膜と前記多結晶半導体膜と前記上層側半導体膜とを覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えた薄膜トランジスタであって、前記多結晶半導体膜と前記上層側半導体膜とは、ソース・ドレイン方向に、それぞれ側端面を有し、前記多結晶半導体膜の一方の側端面と前記上層側半導体膜の一方の側端面とが前記下層側半導体膜の上に配置され、前記下層側半導体膜の、前記第１領域と前記多結晶半導体膜の前記一方の側端面との間の第３の領域には、低濃度の不純物が導入されたＬＤＤ領域または不純物を含有しないオフセット領域が形成され、前記第１領域を構成する下層側半導体膜の側端部と、前記上層側半導体膜の、前記第２領域と前記上層側半導体膜の前記一方の側端面との間の第４の領域には、低濃度の不純物が導入されたＬＤＤ領域または不純物を含有しないオフセット領域が形成され、前記ゲート電極は、前記ゲート絶縁膜を介して、前記多結晶半導体膜の前記側端面及び前記上層側半導体膜の前記側端面と対向し、前記ゲート電極は、前記ゲート絶縁膜を介して、前記第３の領域及び第４の領域と対向していることを特徴とする。
【００１１】
本発明において、前記多結晶半導体膜は、前記基板表面の上方向に柱軸を向ける柱状構造を備えていることを特徴とする。すなわち、レーザアニール、電子ビームアニール、ランプアニール、固相成長法などの結晶化処理によって、アモルファス半導体膜を溶融固化して結晶粒を成長させた多結晶半導体膜によってチャネル形成領域を形成すると、チャネル形成領域では、半導体膜の成膜時の膜堆積方向、すなわち、基板の面外方向に柱軸が向く柱状構造の多結晶半導体膜となる。このような結晶構造に対応させて、本発明では、多結晶半導体膜の柱軸に平行な側端面に対してゲート電極を対峙させ、縦型のＴＦＴを構成している。従って、柱軸に平行な方向がチャネル長の方向となる。それ故、チャネル長の方向において、チャネルがグレインバンダリーを横切ることがないので、キャリヤの移動度が高い。よって、低温プロセスで製造したＴＦＴにおいて、オン電流の向上を図ることができる。但し、このように構成した縦型のＴＦＴでは、チャネル形成領域を構成する多結晶半導体膜の膜厚がチャネル長となる。従って、縦型のＴＦＴにおいてソース・ドレイン間耐圧を確保するには、このチャネル形成領域を構成する多結晶半導体膜の膜厚を厚くする必要があるので、成膜工程に長時間を要する。しかるに、本発明では、縦型のＴＦＴにおいて、前記第１領域の前記多結晶半導体膜の側端面に近い側端部と前記多結晶半導体膜の前記側端面との間において前記ゲート電極の側端部に対峙する部分、および前記第２領域の前記多結晶半導体膜の側端面に近い側端部と前記多結晶半導体膜の前記側端面との間において前記ゲート電極の側端部に対峙する部分のうちの少なくとも一方に、低濃度の不純物が導入されたＬＤＤ領域、あるいは不純物の導入されていない半導体領域を形成して、縦型ＴＦＴをＬＤＤ構造あるいはオフセットゲート構造にしている。それ故、縦型ＴＦＴにおいてチャネル長が短くても、すなわちチャネル形成領域を構成する多結晶半導体膜の膜厚が薄くても、十分なソース・ドイレン耐圧を確保することができるので、チャネル形成領域を成膜するときの時間が短くて済む。
また、本発明の薄膜トランジスタは、前記多結晶半導体膜の一方の側端面の形成位置と、前記上層側半導体膜の一方の側端面の形成位置とが一致していることを特徴とする。また、前記多結晶半導体膜と前記上層側半導体膜とは、同一のパターニング形状を有していることを特徴とする。
【００１２】
このような構成の縦型薄膜トランジスタを製造するにあたっては、前記チャネル形成領域を形成するためのアモルファス半導体膜に結晶化処理を行って前記基板表面の上方向に柱軸を向ける柱状構造を有する多結晶半導体膜を形成した後、該多結晶半導体膜をパターニングして柱軸に略平行な側端面を露出させ、しかる後に、前記ゲート絶縁膜および前記ゲート電極を順次形成すればよい。
【００１３】
本発明において、前記第１領域および前記第２領域が、前記多結晶半導体膜の下層側および上層側にそれぞれ形成された下層側半導体膜および上層側半導体膜から構成されている場合には、該上層側半導体膜および当該下層側半導体膜のうちの少なくとも一方において、前記ゲート電極の側端部に対峙する部分に、前記の低濃度の不純物が導入されたＬＤＤ領域または不純物の導入されていない半導体領域を形成すればよい。
【００１４】
このような構成の縦型薄膜トランジスタを製造するにあたっては、前記多結晶半導体膜および前記上層側半導体膜を、この順に形成した後、前記多結晶半導体膜および前記上層側半導体膜とを一括してパターニングすることにより、パターニング工程数を減らすことが好ましい。
【００１５】
本発明において、前記多結晶半導体膜の前記側端面が、前記第１領域が形成された下層側半導体膜の形成領域上に位置してい場合には、当該多結晶半導体膜の側端面と前記下層側半導体膜との間には、これらの膜間にわずかに割り込む絶縁膜を有していることが好ましい。このように構成すると、前記下層側半導体膜および前記絶縁膜をこの順に形成した後、前記基板の全面に、前記チャネル形成領域を形成する前記多結晶半導体膜を形成し、しかる後に、この多結晶半導体膜をパターニングするときに、前記絶縁膜がエッチングストッパとなる。従って、下層側半導体膜がオーバーエッチングされてしまうことを防止できる。
【００１６】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。なお、各実施の形態として、図４（Ｂ）を参照して説明した液晶表示装置の駆動用ＴＦＴを例に説明するが、本発明に係るＴＦＴは、液晶表示装置の画素スイッチング用のＴＦＴ、さらにはＥＬ素子駆動用やセンサ駆動用などといった各種分野に用いることができるものである。
【００１７】
［実施形態１］
図１（Ａ）、（Ｂ）はそれぞれ、本発明を適用したＴＦＴの断面図、および平面図である。
【００１８】
図１（Ａ）、（Ｂ）において、本形態に係るＴＦＴ１は、液晶パネルの基体としてのガラス板からなる基板８上に低温プロセスにより形成された駆動回路用のＴＦＴである。このＴＦＴ１は、高濃度の第１のソース・ドレイン領域２、高濃度の第２のソース・ドレイン領域４、チャネルを形成するチャネル形成領域３、および該チャネル形成領域３に対してゲート絶縁膜６を介して対峙するゲート電極７を有する点では、従来からあるＴＦＴ１と同様である。
【００１９】
但し、本形態では、第１のソース・ドレイン領域２、チャネル形成領域３、および第２のソース・ドレイン領域４はそれぞれ、基板８の表面に形成されたドープトシリコン膜などの下層側半導体膜２０１、この下層側半導体膜２０１の表面に積層された多結晶シリコン膜などの多結晶半導体膜３０１、およびこの多結晶半導体膜３０１の表面に積層されたドープトシリコン膜などの上層側半導体膜４０１に形成されている。
【００２０】
チャネル形成領域３を構成する多結晶半導体膜３０１は、上層側半導体膜４０１と同様、下層側半導体膜２０１の上にそれぞれの側端面３０２、４０２が位置している。ここで、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２と下層側半導体膜２０１との間には、これらの膜間にわずかに割り込むエッチングストッパ用の絶縁膜９が形成されている。
【００２１】
本形態において、チャネル形成領域３を構成する多結晶半導体膜３０１と、第２のソース・ドレイン領域４を備える上層側半導体膜４０１とは、後述するように一括してパターニングされたものであるため、同一のパターニング形状を有している。
【００２２】
第２のソース・ドレイン領域４を構成する上層側半導体４０１の表面にはシリコン酸化膜などからなるゲート絶縁膜６が形成され、このゲート絶縁膜６は、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２を覆っている。本形態では、ゲート絶縁膜６の表面に形成されたゲート電極７は、このゲート絶縁膜６を介してチャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２に対峙している。
【００２３】
ゲート電極７の表面側にはシリコン酸化膜などからなる層間絶縁膜１１が形成され、この層間絶縁膜１１のコンタクトホール１１１、１１２を介して第１のソース・ドレイン領域２および第２のソース・ドレイン領域４に対して、第１のソース・ドレイン電極１２および第２のソース・ドレイン電極１３がそれぞれ電気的に接続している。
【００２４】
このように構成したＴＦＴ１において、本形態では、まず、第１のソース・ドレイン領域２が形成された下層側半導体膜２０１には、ゲート電極７の側端部に対峙する部分に低濃度の不純物が導入されたＬＤＤ領域２０３が形成されている。また、第２のソース・ドレイン領域４が形成された上層側半導体膜４０１にも、ゲート電極７の側端部に対峙する部分に低濃度の不純物が導入されたＬＤＤ領域４０３が形成されている。従って、ＴＦＴ１は縦型でありながら、ＬＤＤ構造を有する。
【００２５】
このように構成した縦型のＴＦＴ１を製造するにあたって、高温プロセスを用いると、基板８として、高温プロセスに耐えうる高価な石英ガラスを用いる必要があることから、本形態では、安価なガラス基板を用いることができるように低温プロセスが採用されている。従って、本形態のＴＦＴ１において、チャネル形成領域３は、後述するように、基板８上にアモルファス半導体膜を形成した後、このアモルファス半導体膜にレーザアニール、電子ビームアニール、ランプアニール、固相成長法などの結晶化処理を施して得た多結晶半導体膜３０１で形成されている。この多結晶半導体膜３０１は、アモルファス半導体膜が溶融固化して結晶粒が成長する過程で、成膜時の膜堆積方向、すなわち、基板８の面外方向に柱軸（矢印Ａで示す。）が向く柱状構造を有することになる。この柱状構造において、柱軸Ａが基板８に対して垂直であることを表すために、図１（Ａ）には、チャネル形成領域３（多結晶半導体膜３０１）にグレインバンダリーを縦線Ｂで表してある。
【００２６】
このような結晶構造に合わせて、本形態では、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２は基板８に垂直であり、この側端面３０２に対してゲート電極７がゲート絶縁膜６を介して対峙している。従って、ゲート電極７にゲート電位を印加すると、チャネル形成領域３を構成する多結晶半導体膜３０１の側端面３０２にチャネルが形成されることになり、このときのチャネル長の方向（矢印ＣＨで示す方向）は、多結晶半導体膜３０１の柱軸Ａに平行である。それ故、チャネル長ＣＨの方向において、チャネルがグレインバンダリーＢを横切ることがないので、キャリアの移動度が高い。よって、低温プロセスで製造したＴＦＴ１において、オン電流の向上を図ることができる。
【００２７】
また、本形態では、ＴＦＴ１を縦型でありながらＬＤＤ構造とすることによって、オン電流の確保とソース・ドレイン間耐圧を高いものにしてある。すなわち、縦型のＴＦＴ１では、チャネル形成領域３を構成する多結晶半導体膜３０１の膜厚がそのままチャネル長となるため、このままの構造でソース・ドレイン間耐圧を確保するには、このチャネル形成領域３を構成する多結晶半導体膜３０１の膜厚を厚くする必要があるので、成膜工程に長時間を要するが、本形態では、第１のソース・ドレイン領域２が形成された下側半導体膜２０１においてゲート電極７の側端部に対峙する部分、および第２のソース・ドレイン領域４が形成された上側半導体膜４０１においてゲート電極７の側端部に対峙する部分に、低濃度のＬＤＤ領域２０３、４０３を構成し、高いソース・ドレイン間耐圧を確保している。それ故、本形態によれば、縦型ＴＦＴ１においてチャネル長が短くても、すなわちチャネル形成領域３を構成する多結晶半導体膜３０１の膜厚が薄くても、十分なソース・ドイレン耐圧を確保することができるので、チャネル形成領域４を成膜するときの時間が短くて済む。
【００２８】
また、ＬＤＤ構造のＴＦＴ１であれば、オフリーク電流も小さいので、画素スイッチング用としても適している。それ故、本形態の縦型のＴＦＴ１は、駆動回路用および画素スイッチング用のいずれにも適している。
【００２９】
このような構成のＴＦＴ１の製造方法の一例を、図２および図３を参照して説明する。図２および図３は、本形態のＴＦＴ１の製造方法を示す工程断面図である。
【００３０】
まず、図２（Ａ）に示すように、基板８の全面に、リンあるいはボロンなどの不純物を約１０15ｃｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシリコン膜などの半導体膜を形成した後、それを島状にパターニングして島状の下層側半導体膜２０１を形成する。このドープト半導体膜は、多結晶半導体膜として形成される場合の他、アモルファス半導体膜を結晶化したものを用いる場合もある。
【００３１】
次に、下層側半導体膜２０１のうち、少なくとも前記のＬＤＤ領域２０３とする領域を覆うレジストマスクＲＭ１を形成し、この状態で、下層側半導体膜２０１に対して不純物を導入して、不純物を約１０18ｃｍ-3〜約１０20ｃｍ-3程度含有する高濃度の第１のソース・ドレイン領域２を形成する。なお、下層側半導体膜２０１のうち、不純物が導入されなかった部分から前記のＬＤＤ領域２０３が形成される。
【００３２】
次に、図２（Ｂ）に示すように、基板８の全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜をスパッタ法、ＣＶＤ法、蒸着法などにより形成した後、絶縁膜をパターニングして、第１のソース・ドレイン領域２（下側半導体膜２０１）に部分的に重なるエッチングストッパ用の絶縁膜９を残す。
【００３３】
次に、図２（Ｃ）に示すように、厚さが約１００オングストローム〜数μｍのアモルファス半導体膜３００を形成する。アモルファス半導体膜３００としてアモルファスシリコン膜を用いるならば、プラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、スパッタ法などの方法がある。プラズマＣＶＤ法であれば、３５０℃以下の温度で成膜できる。ＬＰＣＶＤ法ならば、原料ガスにより堆積温度が異なり、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いれば約４５０℃以下の温度、シラン（ＳｉＨ4 ）ガスを用いれば約５６０℃以下の温度で成膜可能である。また、蒸着法、スパッタ法であれば約２００℃以下の温度で成膜可能である。ここで、アモルファス半導体膜３００としてリンやボロンを低濃度で添加しておくことにより、チャネルドープを行い、ＴＦＴ１のしきい値電圧を調整することもある。
【００３４】
次に、アモルファス半導体膜３００に対して、レーザアニール、電子ビームアニール、ランプアニール、または固相成長法などの結晶化処理を行い、アモルファス半導体膜３００を多結晶半導体膜３００Ｂとする。レーザアニール法では、たとえば、エキシマレーザのビーム長が４００ｍｍのラインビームを用い、その出力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査していく。この結晶化処理では、アモルファス半導体膜３００が溶融固化して結晶粒が成長し、多結晶半導体膜３００Ｂとなる。この多結晶半導体膜３００Ｂは、基板８に対して垂直な方向に柱軸Ａを向ける柱状の結晶構造（柱状構造）を有する。
【００３５】
次に、図２（Ｄ）に示すように、基板８の全面に、リンあるいはボロンなどの不純物を約１０15ｃｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシリコン膜などの半導体膜４００を形成する。その結果、半導体膜４００は、アモルファス半導体膜３００を結晶化した後の多結晶半導体膜３００Ｂに積層された状態になる。
【００３６】
次に、半導体膜４００のうち、前記のＬＤＤ領域４０３とする領域を覆う領域を覆うレジストマスクＲＭ２を形成し、この状態で、半導体膜４００に対して不純物を導入して、不純物を約１０18ｃｍ-3〜約１０20ｃｍ-3程度含有する高濃度の第２のソース・ドレイン領域４を形成する。なお、上層側半導体膜４０１のうち不純物が導入されなかった部分から前記のＬＤＤ領域４０３が形成される。
【００３７】
次に、レジストマスクＲＭ２を除去した後、図２（Ｅ）に示すように、新たなレジストマスクＲＭ３を形成する。
【００３８】
そして、レジストマスクＲＭ３を用いて、半導体膜４００および多結晶半導体膜３００Ｂを一括してパターニングし、図２（Ｆ）に示すように、チャネル形成領域３を構成する多結晶半導体膜３０１と、第２のソース・ドレイン領域４およびＬＤＤ領域４０３を備える上層側半導体膜４０１とを残す。このとき、多結晶半導体膜３０１の側端面３０２および上層側半導体膜４０１の側端面４０２が下層側半導体膜２０１の表面に形成されているエッチングストッパ用の絶縁膜９の上に位置するようにパターニングする。このエッチングストッパ用の絶縁膜９は、上層側半導体膜４０１および多結晶半導体膜３０１をパターニング形成するときに下層側半導体膜２０１がオーバーエッチングされることを防止する。このようにして多結晶半導体膜３０１および多結晶半導体膜３０１をパターニング形成すると、エッチングストッパ用の絶縁膜９の端部は、多結晶半導体膜３０１の側端面３０２と下層側半導体膜２０１との間にわずかに割り込んだ状態となる。
【００３９】
次に、図３（Ａ）に示すように、基板８の全面に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法やＣＶＤ法、あるいはスパッタ法などにより厚さが約６００〜１５００オングストロームのシリコン酸化膜などからなるゲート絶縁膜６を形成する。
【００４０】
次に、基板８の全面に、ドープト半導体膜、金属膜（タンタル、クロム、アルミニウムなど）、シリサイド膜（タングステンシリサイド、モリブデンシリサイドなど）などの導電膜を形成した後、図３（Ｂ）に示すようにパターニングして、多結晶半導体膜３０１の側端面３０２にゲート絶縁膜６を介して対峙するゲート電極７を形成する。
【００４１】
次に、基板８の全面に層間絶縁膜１１を形成した後、図１（Ａ）に示すように、第１のソース・ドレイン領域２および第２のソース・ドレイン領域３に対応する位置にコンタクトホール１１１、１１２を形成する。
【００４２】
そして、基板８の全面にドープト半導体膜、金属膜（タンタル、クロム、アルミニウムなど）、シリサイド膜（タングステンシリサイド、モリブデンシリサイドなど）などの導電膜を形成した後、パターニングして、第１のソース・ドレイン電極１２および第２のソース・ドレイン電極１３を形成する。
【００４３】
このようなＴＦＴ１の製造方法によれば、あくまで低温プロセスでＴＦＴ１を製造できるので、基板８としては安価なガラス基板を用いることができる。また、チャネル形成領域３を構成する多結晶半導体膜３０１を島状にパターニングするときには、側端面３０２に相当する位置の下層にエッチングストッパ用の絶縁膜９が予め形成されているので、第１のソース・ドレイン領域２を構成する下層側半導体膜２０１がオーバーエッチングされることがない。さらに、チャネル形成領域３を構成する多結晶半導体膜３０１と、第２のソース・ドレイン領域４を構成する上層側半導体膜４０１とを一括してパターニング形成するので、それらを別々の工程でパターニングする方法よりも、パターニング工程が１工程分少なくて済むという利点がある。
【００４４】
［その他の実施形態］
上記の形態では、図２（Ａ）および図２（Ｄ）を参照して説明した工程でドープト半導体膜を形成したので、ＬＤＤ構造のＴＦＴ１を製造したが、図２（Ａ）および図２（Ｄ）を参照して説明した工程で、不純物を含有しない半導体膜を形成すると、上層側半導体膜２０１および下層側半導体膜４０１のうち、ゲート電極７の側端部に対峙する部分がＬＤＤ領域ではなく、不純物を含有しない半導体領域となる。従って、オフセットゲート構造のＴＦＴを製造できる。このオフセットゲート構造のＴＦＴであれば、ＬＤＤ構造のＴＦＴと同様、チャネル長が短くても、すなわちチャネル形成領域３を構成する多結晶半導体膜３０１の膜厚が薄くても、十分なソース・ドイレン耐圧を確保することができるので、チャネル形成領域３を成膜するときの時間が短くて済む。また、オフセットゲート構造のＴＦＴであれば、オフリーク電流も小さいので、画素スイッチング用としても適している。
【００４５】
なお、ＴＦＴに形成するＬＤＤ領域（あるいはオフセットゲート構造を構成する不純物が導入されていない半導体領域）は、第１および第２のソース・ドレイン領域２、４の双方に形成してもよいが、いずれか一方、たとえばドレイン領域となる側のみに形成してもよい。
【００４６】
また、上記形態では、ＬＤＤ領域（あるいはオフセットゲート構造を構成する不純物が導入されていない半導体領域）を、第１および第２のソース・ドレイン領域２、４を備える下層側半導体膜２０１および上層側半導体膜４０１に形成したが、これらの半導体膜とは別個に形成した低濃度あるいは不純物の導入されていない半導体膜によって、ＬＤＤ領域（あるいはオフセットゲート構造を構成する不純物の導入されていない半導体領域）を形成してもよい。
【００４７】
さらに、上記の形態では半導体膜として、シリコン膜を用いた例であったが、ゲルマニウム、シリコン−ゲルマニウムなどの半導体膜を用いたＴＦＴに本発明を適用してもよい。
【００４８】
【発明の効果】
以上説明したように、本発明に係る縦型のＴＦＴでは、結晶化処理によってアモルファス半導体膜から得た多結晶半導体膜の柱軸に平行な側端面に対してゲート電極が対峙しているので、柱軸に平行な方向がチャネル長の方向となる。それ故、チャネル長の方向において、チャネルがグレインバンダリーを横切ることがないので、キャリヤの移動度が高い。よって、低温プロセスで製造したＴＦＴにおいて、オン電流の向上を図ることができる。また、本発明では、縦型のＴＦＴでありながら、ＬＤＤ構造あるいはオフセットゲート構造を有するので、チャネル長が短くても、ソース・ドレイン間耐圧が高い。それ故、チャネル形成領域を構成する多結晶半導体膜が薄くて済むので、成膜に要する時間を短縮できるという利点がある。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）はそれぞれ、本発明を適用したＴＦＴの断面図および平面図である。
【図２】図１に示すＴＦＴの製造方法を示す工程断面図である。
【図３】図１に示すＴＦＴの製造方法において、図２に示す工程に続いて行う各工程を示す工程断面図である。
【図４】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置のアクティブマトリクス基板のブロック図、およびそれに構成した駆動回路の一部を示す回路図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、従来のＴＦＴの断面図および平面図である。
【符号の説明】
１ ＴＦＴ
２ 第１のソース・ドレイン領域
３ チャネル形成領域
４ 第２のソース・ドレイン領域
６ ゲート絶縁膜
７ ゲート電極
８ 基板
９ エッチングストッパ用の絶縁膜
１１ 層間絶縁膜
１２ 第１のソース・ドレイン電極
１３ 第２のソース・ドレイン電極
２０１ 下層側半導体膜
２０３、４０３ ＬＤＤ領域
３０１ 多結晶半導体膜
３０２ 多結晶半導体膜の側端面
４０１ 上層側半導体膜
Ａ 多結晶半導体膜の柱軸
Ｂ グレインバンダリー
ＣＨ チャネル長の方向
Claims (8)
- ソース・ドレイン領域の一方となる第１領域を備える下層側半導体膜、チャネル形成領域を備える多結晶半導体膜、およびソース・ドレイン領域の他方となる第２領域を備える上層側半導体膜が、基板上にこの順に形成され、前記下層側半導体膜と前記多結晶半導体膜と前記上層側半導体膜とを覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えた薄膜トランジスタであって、
前記多結晶半導体膜と前記上層側半導体膜とは、ソース・ドレイン方向に、それぞれ側端面を有し、
前記多結晶半導体膜の一方の側端面と前記上層側半導体膜の一方の側端面とが前記下層側半導体膜の上に配置され、
前記下層側半導体膜の、前記第１領域と前記多結晶半導体膜の前記一方の側端面との間の第３の領域には、低濃度の不純物が導入されたＬＤＤ領域または不純物を含有しないオフセット領域が形成され、
前記第１領域を構成する下層側半導体膜の側端部と、
前記上層側半導体膜の、前記第２領域と前記上層側半導体膜の前記一方の側端面との間の第４の領域には、低濃度の不純物が導入されたＬＤＤ領域または不純物を含有しないオフセット領域が形成され、
前記ゲート電極は、前記ゲート絶縁膜を介して、前記多結晶半導体膜の前記側端面及び前記上層側半導体膜の前記側端面と対向し、
前記ゲート電極は、前記ゲート絶縁膜を介して、前記第３の領域及び第４の領域と対向していることを特徴とする薄膜トランジスタ。 - 前記多結晶半導体膜は、前記基板表面の上方向に柱軸を向ける柱状構造を備えていることを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記多結晶半導体膜の一方の側端面の形成位置と、前記上層側半導体膜の一方の側端面の形成位置とが一致していることを特徴とする請求項１または２に記載の薄膜トランジスタ。
- 前記多結晶半導体膜と前記上層側半導体膜とは、同一のパターニング形状を有していることを特徴とする請求項１ないし３のいずれか一項に記載の薄膜トランジスタ。
- 前記多結晶半導体膜の側端面と前記下層側半導体膜との間には、これらの膜間にわずかに割り込む絶縁膜を有していることを特徴とする請求項１ないし４のいずれか一項に記載の薄膜トランジスタ。
- 請求項３に規定する薄膜トランジスタの製造方法であって、
前記チャネル形成領域を形成するためのアモルファス半導体膜に結晶化処理を行って前記基板表面の上方向に前記柱軸を向ける柱状構造の多結晶半導体膜を形成した後、該多結晶半導体膜をパターニングして前記柱軸に略平行な側端面を露出させ、しかる後に、前記ゲート絶縁膜および前記ゲート電極を順次形成することを特徴とする薄膜トランジスタの製造方法。 - 請求項４に規定する薄膜トランジスタの製造方法であって、
前記多結晶半導体膜および前記上層側半導体膜を、この順に形成した後、
前記多結晶半導体膜および前記上層側半導体膜とを一括してパターニングし、しかる後に、前記ゲート絶縁膜及び前記ゲート電極を順次形成することを特徴とする薄膜トランジスタの製造方法。 - 請求項５に規定する薄膜トランジスタの製造方法であって、
前記下層側半導体膜および前記絶縁膜をこの順に形成した後、該絶縁膜を所定の形状にパターニングした後に、前記基板の全面に前記チャネル形成領域を構成する前記多結晶半導体膜を形成し、しかる後に、当該多結晶半導体膜をパターニングすることを特徴とする薄膜トランジスタの製造方法。
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