JP3128425B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- C—CHEMISTRY; METALLURGY
- C10—PETROLEUM, GAS OR COKE INDUSTRIES; TECHNICAL GASES CONTAINING CARBON MONOXIDE; FUELS; LUBRICANTS; PEAT
- C10M—LUBRICATING COMPOSITIONS; USE OF CHEMICAL SUBSTANCES EITHER ALONE OR AS LUBRICATING INGREDIENTS IN A LUBRICATING COMPOSITION
- C10M2209/00—Organic macromolecular compounds containing oxygen as ingredients in lubricant compositions
- C10M2209/02—Macromolecular compounds obtained by reactions only involving carbon-to-carbon unsaturated bonds
- C10M2209/08—Macromolecular compounds obtained by reactions only involving carbon-to-carbon unsaturated bonds containing monomers having an unsaturated radical bound to a carboxyl radical, e.g. acrylate type
- C10M2209/084—Acrylate; Methacrylate
-
- C—CHEMISTRY; METALLURGY
- C10—PETROLEUM, GAS OR COKE INDUSTRIES; TECHNICAL GASES CONTAINING CARBON MONOXIDE; FUELS; LUBRICANTS; PEAT
- C10N—INDEXING SCHEME ASSOCIATED WITH SUBCLASS C10M RELATING TO LUBRICATING COMPOSITIONS
- C10N2070/00—Specific manufacturing methods for lubricant compositions
- C10N2070/02—Concentrating of additives
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばフラッシュメ
モリ等の非同期式の半導体記憶装置に係わり、特に、電
源電圧を昇圧して生成した内部電圧を使用する半導体記
憶装置に関する。
モリ等の非同期式の半導体記憶装置に係わり、特に、電
源電圧を昇圧して生成した内部電圧を使用する半導体記
憶装置に関する。
【０００２】
【従来の技術】図６は、ＮＯＲ型フラッシュメモリの読
み出し回路を示すものである。ワード線駆動回路６１の
出力端にはワード線ＷＬが接続され、このワード線ＷＬ
にはＥＥＰＲＯＭ(Electlically Erasable Programmabl
e Read Only Memory) によって構成されたメモリセルＭ
Ｃの制御ゲートが接続されている。ワード線駆動回路６
１の電源電位ＳＷは、プログラム時高電位のＶppに設定
され、読み出し時はＶccに設定される。データの読み出
し時、非選択ワード線は０Ｖ、選択ワード線はＶccに設
定される。選択セルのうち、データが消去され、閾値電
圧がＶcc以下のセルはオン状態となり、データ“１”が
読み出される。一方、データが書き込まれ、閾値電圧が
Ｖcc以上のセルはオフ状態となり、データ“０”が読み
出される。特に、消去状態のセルは、図７に示すよう
に、閾値電圧の分布の最大値と電源電位Ｖccとの差ＶM
が大きいほど大きな電流を流すことができるため、読み
出し速度を高速化できる。
み出し回路を示すものである。ワード線駆動回路６１の
出力端にはワード線ＷＬが接続され、このワード線ＷＬ
にはＥＥＰＲＯＭ(Electlically Erasable Programmabl
e Read Only Memory) によって構成されたメモリセルＭ
Ｃの制御ゲートが接続されている。ワード線駆動回路６
１の電源電位ＳＷは、プログラム時高電位のＶppに設定
され、読み出し時はＶccに設定される。データの読み出
し時、非選択ワード線は０Ｖ、選択ワード線はＶccに設
定される。選択セルのうち、データが消去され、閾値電
圧がＶcc以下のセルはオン状態となり、データ“１”が
読み出される。一方、データが書き込まれ、閾値電圧が
Ｖcc以上のセルはオフ状態となり、データ“０”が読み
出される。特に、消去状態のセルは、図７に示すよう
に、閾値電圧の分布の最大値と電源電位Ｖccとの差ＶM
が大きいほど大きな電流を流すことができるため、読み
出し速度を高速化できる。
【０００３】ところで、近年、マイクロプロセッサ等の
消費電力を削減するため、電源電圧をＴＴＬレベルの５
Ｖ±０．５Ｖから３．３Ｖ±０．３Ｖへ低下させる傾向
がある。しかし、図６に示す回路構成のまま電源電圧を
低下させ、性能も満足させようとした場合、図７に示す
閾値電圧の分布を狭める必要がある。しかし、フラッシ
ュメモリにおけるセルの閾値電圧の分布は、メモリセル
の形状、不純物濃度等のプロセスのばらつきに依存し、
閾値電圧の分布を狭めることは容易ではない。このた
め、図６に示すような、ワード線に電源電圧Ｖccを直接
供給する方式に代えて、図８、図９に示すようなワード
線駆動方式が考えられている。
消費電力を削減するため、電源電圧をＴＴＬレベルの５
Ｖ±０．５Ｖから３．３Ｖ±０．３Ｖへ低下させる傾向
がある。しかし、図６に示す回路構成のまま電源電圧を
低下させ、性能も満足させようとした場合、図７に示す
閾値電圧の分布を狭める必要がある。しかし、フラッシ
ュメモリにおけるセルの閾値電圧の分布は、メモリセル
の形状、不純物濃度等のプロセスのばらつきに依存し、
閾値電圧の分布を狭めることは容易ではない。このた
め、図６に示すような、ワード線に電源電圧Ｖccを直接
供給する方式に代えて、図８、図９に示すようなワード
線駆動方式が考えられている。
【０００４】図８に示す方式は、選択時に電源電圧Ｖcc
を昇圧してワード線を駆動するものであり、図９に示す
方式は、昇圧回路９１によって常時電源電圧Ｖccから昇
圧電位Ｖint を生成しておき、これを内部電源として使
用するものである。
を昇圧してワード線を駆動するものであり、図９に示す
方式は、昇圧回路９１によって常時電源電圧Ｖccから昇
圧電位Ｖint を生成しておき、これを内部電源として使
用するものである。
【０００５】
【発明が解決しようとする課題】図８に示す回路におい
て、ワード線は次のようにして昇圧される。先ず、選択
されたワード線については、リセット信号Ｒeset、昇圧
信号Ｂoot をそれぞれローレベルとし、選択信号Ｓelを
ハイレベルとする。すると、ワード線ＷＬの電位ＶWL
は、 ＶWL＝Ｖcc−Ｖthn …（１） にプリチャージされる。但し、Ｖthn は、ＮチャネルＭ
ＯＳＦＥＴの閾値電圧である。この後、昇圧信号Ｂoot
をハイレベルとすると、ワード線ＷＬの電位ＶWLは、 ＶWL＝Ｖcc｛１＋（ＣWL／Ｃboot）｝−Ｖthn …（２） に昇圧される。ここで、ＣWLはワード線の容量、Ｃboot
は昇圧用キャパシタの容量である。この状態から非選択
状態に移行させるには、選択信号Ｓelをローレベルと
し、リセット信号Ｒesetをハイレベルとすればよい。
て、ワード線は次のようにして昇圧される。先ず、選択
されたワード線については、リセット信号Ｒeset、昇圧
信号Ｂoot をそれぞれローレベルとし、選択信号Ｓelを
ハイレベルとする。すると、ワード線ＷＬの電位ＶWL
は、 ＶWL＝Ｖcc−Ｖthn …（１） にプリチャージされる。但し、Ｖthn は、ＮチャネルＭ
ＯＳＦＥＴの閾値電圧である。この後、昇圧信号Ｂoot
をハイレベルとすると、ワード線ＷＬの電位ＶWLは、 ＶWL＝Ｖcc｛１＋（ＣWL／Ｃboot）｝−Ｖthn …（２） に昇圧される。ここで、ＣWLはワード線の容量、Ｃboot
は昇圧用キャパシタの容量である。この状態から非選択
状態に移行させるには、選択信号Ｓelをローレベルと
し、リセット信号Ｒesetをハイレベルとすればよい。
【０００６】この方法において、ワード線ＷＬの電位Ｖ
WLを高くするには、（２）式より明らかなように、次の
条件が必要となる。 Ｃboot＞＞ＣWL つまり、ワード線の容量以上の容量を有する昇圧用キャ
パシタを設ける必要がある。メモリセルを複数ずつ分割
するなどしてワード線の容量を低減した場合において
も、ワード線の容量の数倍の容量を有する昇圧用キャパ
シタをチップ内に形成しなければならず、その占有面積
が膨大となる。
WLを高くするには、（２）式より明らかなように、次の
条件が必要となる。 Ｃboot＞＞ＣWL つまり、ワード線の容量以上の容量を有する昇圧用キャ
パシタを設ける必要がある。メモリセルを複数ずつ分割
するなどしてワード線の容量を低減した場合において
も、ワード線の容量の数倍の容量を有する昇圧用キャパ
シタをチップ内に形成しなければならず、その占有面積
が膨大となる。
【０００７】一方、図９に示す回路において、昇圧回路
９１により昇圧された電位はキャパシタ９２に蓄積され
る。このキャパシタ９２の容量は全ワード線の容量以上
とする必要がないため、その占有面積は図８に示す回路
に比べて少ない。しかし、通常のフラッシュメモリのよ
うに非同期型のメモリは、図１０に示すように、最初の
アドレス信号ＡR0が変化してから最後のアドレス信号Ａ
Rnが変化し、真の選択アドレス信号が確定するまでの不
確定な時間、すなわち、スキュー時間Ｔskewを許してい
る。このため、最後のアドレス信号ＡRnが確定してから
データが出力されるまでのアクセスタイムＴacc は、ス
キュー時間Ｔskewの長短とは無関係に決まらなければな
らないことを意味する。ところが、メモリ内部の動作と
しては、スキュー時間Ｔskewには、必ずいずれかのワー
ド線が選択されており、ワード線駆動回路をＣＭＯＳイ
ンバータによって構成している場合、論理レベルの遷移
時に貫通電流が流れることが知られている。したがっ
て、図９に示す回路構成では、スキュー時間Ｔskewの
間、常に貫通電流が流れていることが考えられ、スキュ
ー時間が長い場合、内部電圧Ｖint が低下し、ひいては
動作速度の低下が生じ、最悪の場合、誤動作を生ずる可
能性を有している。
９１により昇圧された電位はキャパシタ９２に蓄積され
る。このキャパシタ９２の容量は全ワード線の容量以上
とする必要がないため、その占有面積は図８に示す回路
に比べて少ない。しかし、通常のフラッシュメモリのよ
うに非同期型のメモリは、図１０に示すように、最初の
アドレス信号ＡR0が変化してから最後のアドレス信号Ａ
Rnが変化し、真の選択アドレス信号が確定するまでの不
確定な時間、すなわち、スキュー時間Ｔskewを許してい
る。このため、最後のアドレス信号ＡRnが確定してから
データが出力されるまでのアクセスタイムＴacc は、ス
キュー時間Ｔskewの長短とは無関係に決まらなければな
らないことを意味する。ところが、メモリ内部の動作と
しては、スキュー時間Ｔskewには、必ずいずれかのワー
ド線が選択されており、ワード線駆動回路をＣＭＯＳイ
ンバータによって構成している場合、論理レベルの遷移
時に貫通電流が流れることが知られている。したがっ
て、図９に示す回路構成では、スキュー時間Ｔskewの
間、常に貫通電流が流れていることが考えられ、スキュ
ー時間が長い場合、内部電圧Ｖint が低下し、ひいては
動作速度の低下が生じ、最悪の場合、誤動作を生ずる可
能性を有している。
【０００８】そこで、キャパシタ９２の容量を大きく
し、許されるスキュー時間を大きくすることが考えられ
る。しかし、キャパシタ９２の容量はあくまでも有限で
あり、仕様上無限のスキュー時間を許容している電源電
圧Ｖccが５Ｖの製品や３．３Ｖ対応の製品との整合をと
ることができない。しかも、この方法の場合、キャパシ
タ９２の占有面積が増大するため得策ではない。
し、許されるスキュー時間を大きくすることが考えられ
る。しかし、キャパシタ９２の容量はあくまでも有限で
あり、仕様上無限のスキュー時間を許容している電源電
圧Ｖccが５Ｖの製品や３．３Ｖ対応の製品との整合をと
ることができない。しかも、この方法の場合、キャパシ
タ９２の占有面積が増大するため得策ではない。
【０００９】この発明は、上記課題を解決するものであ
り、その目的とするところは、キャパシタの占有面積を
増大することなく、アドレス信号のスキューが無限に続
いた場合においても、内部電源電圧の低下を防止し、性
能劣化を抑えることが可能な半導体記憶装置を提供しよ
うとするものである。
り、その目的とするところは、キャパシタの占有面積を
増大することなく、アドレス信号のスキューが無限に続
いた場合においても、内部電源電圧の低下を防止し、性
能劣化を抑えることが可能な半導体記憶装置を提供しよ
うとするものである。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、電源電圧を昇圧した内部電圧が供給される論理ゲ
ートを有し、この論理ゲートにより、アドレス信号に対
して非同期で一意のメモリセルを選択する半導体記憶装
置であって、第１のキャパシタを有し、第１のパルス信
号に応じて前記第１のキャパシタを充電して前記内部電
圧を発生し、前記論理ゲートに供給する第１の昇圧手段
と、前記アドレス信号の変化を検出する検出手段と、こ
の検出手段がアドレスの変化を検出している間、前記第
１のパルス信号より高い周波数の第２のパルス信号を生
成する生成手段と、前記生成手段に接続されるとともに
前記第１のキャパシタより小さい容量の第２のキャパシ
タを有し、前記生成手段から出力される第２のパルス信
号に応じて前記第２のキャパシタを充電し前記内部電圧
を発生して前記論理ゲートに供給する第２の昇圧手段と
を具備している。また、本発明の半導体記憶装置は、複
数のメモリセルと、電源電圧を昇圧して生成された内部
電圧が供給され、アドレス信号に応じて前記複数のメモ
リセルの中から１つのメモリセルを選択する選択手段
と、前記アドレス信号の変化を検出する検出手段と、こ
の検出手段がアドレスの変化を検出している間、第１の
パルス信号を生成する生成手段と、前記生成手段に接続
され、前記生成手段により生成された第１のパルス信号
とこの第１のパルス信号より低い周波数の第２のパルス
信号が供給され、前記第１、第２のパルス信号を選択的
に出力する論理回路と、前記論理回路に接続されるとと
もにキャパシタを有し、前記論理回路から出力される第
１、第２のパルス信号の一方に応じて前記キャパシタを
充電し、前記内部電源を生成して前記選択手段に供給す
る昇圧手段とを具備している。
置は、電源電圧を昇圧した内部電圧が供給される論理ゲ
ートを有し、この論理ゲートにより、アドレス信号に対
して非同期で一意のメモリセルを選択する半導体記憶装
置であって、第１のキャパシタを有し、第１のパルス信
号に応じて前記第１のキャパシタを充電して前記内部電
圧を発生し、前記論理ゲートに供給する第１の昇圧手段
と、前記アドレス信号の変化を検出する検出手段と、こ
の検出手段がアドレスの変化を検出している間、前記第
１のパルス信号より高い周波数の第２のパルス信号を生
成する生成手段と、前記生成手段に接続されるとともに
前記第１のキャパシタより小さい容量の第２のキャパシ
タを有し、前記生成手段から出力される第２のパルス信
号に応じて前記第２のキャパシタを充電し前記内部電圧
を発生して前記論理ゲートに供給する第２の昇圧手段と
を具備している。また、本発明の半導体記憶装置は、複
数のメモリセルと、電源電圧を昇圧して生成された内部
電圧が供給され、アドレス信号に応じて前記複数のメモ
リセルの中から１つのメモリセルを選択する選択手段
と、前記アドレス信号の変化を検出する検出手段と、こ
の検出手段がアドレスの変化を検出している間、第１の
パルス信号を生成する生成手段と、前記生成手段に接続
され、前記生成手段により生成された第１のパルス信号
とこの第１のパルス信号より低い周波数の第２のパルス
信号が供給され、前記第１、第２のパルス信号を選択的
に出力する論理回路と、前記論理回路に接続されるとと
もにキャパシタを有し、前記論理回路から出力される第
１、第２のパルス信号の一方に応じて前記キャパシタを
充電し、前記内部電源を生成して前記選択手段に供給す
る昇圧手段とを具備している。
【００１１】さらに、本発明の半導体記憶装置は、複数
のメモリセルと、前記メモリセルにそれぞれ接続される
複数のワード線と、アドレス信号に応じて前記複数のワ
ード線の中から１つのワード線を選択する選択手段と、
前記選択手段に接続され、前記選択手段により選択され
たワード線を電源電圧を昇圧して生成した内部電圧に基
づいて駆動する駆動手段と、前記駆動手段に接続される
とともに第１のキャパシタを有し、第１のパルス信号に
応じて前記第１のキャパシタを充電して内部電圧を生成
し、この内部電圧を前記駆動手段に供給する第１の昇圧
回路と、前記アドレス信号の変化を検出する検出手段
と、前記検出手段に接続され、この検出手段がアドレス
の変化を検出している間、前記第１のパルス信号より高
い周波数の第２のパルス信号を生成する発振器と、前記
発振器に接続されるとともに前記第１のキャパシタより
容量が小さな第２のキャパシタを有し、前記発振器から
出力される第２のパルス信号に応じて前記第２のキャパ
シタを充電し、前記内部電圧を生成する第２の昇圧手段
とを具備している。 また、本発明の半導体記憶装置は、
複数のメモリセルと、前記メモリセルにそれぞれ接続さ
れる複数のワード線と、アドレス信号に応じて前記複数
のワード線の中から１つのワード線を選択する選択手段
と、前記選択手段に接続され、前記選択手段により選択
されたワード線を電源電圧を昇圧して生成した内部電圧
に基づいて駆動する駆動手段と、前記アドレス信号の変
化を検出する検出手段と、前記検出手段に接続され、第
１のパルス信号を生成する発振器と、前記発振器に接続
され、前記発振器からの第１のパルス信号とこの第１の
パルス信号より周波数の低い第２のパルス信号が供給さ
れ、前記第１、第２のパルス信号を選択的に出力する論
理回路と、前記論理回路に接続されるとともにキャパシ
タを有し、前記論理回路から供給される第１、第２のパ
ルス信号の一方に応じて前記キャパシタを充電して前記
内部電圧を生成し、この内部電圧を前記駆動手段に供給
する昇圧手段とを具備している。
のメモリセルと、前記メモリセルにそれぞれ接続される
複数のワード線と、アドレス信号に応じて前記複数のワ
ード線の中から１つのワード線を選択する選択手段と、
前記選択手段に接続され、前記選択手段により選択され
たワード線を電源電圧を昇圧して生成した内部電圧に基
づいて駆動する駆動手段と、前記駆動手段に接続される
とともに第１のキャパシタを有し、第１のパルス信号に
応じて前記第１のキャパシタを充電して内部電圧を生成
し、この内部電圧を前記駆動手段に供給する第１の昇圧
回路と、前記アドレス信号の変化を検出する検出手段
と、前記検出手段に接続され、この検出手段がアドレス
の変化を検出している間、前記第１のパルス信号より高
い周波数の第２のパルス信号を生成する発振器と、前記
発振器に接続されるとともに前記第１のキャパシタより
容量が小さな第２のキャパシタを有し、前記発振器から
出力される第２のパルス信号に応じて前記第２のキャパ
シタを充電し、前記内部電圧を生成する第２の昇圧手段
とを具備している。 また、本発明の半導体記憶装置は、
複数のメモリセルと、前記メモリセルにそれぞれ接続さ
れる複数のワード線と、アドレス信号に応じて前記複数
のワード線の中から１つのワード線を選択する選択手段
と、前記選択手段に接続され、前記選択手段により選択
されたワード線を電源電圧を昇圧して生成した内部電圧
に基づいて駆動する駆動手段と、前記アドレス信号の変
化を検出する検出手段と、前記検出手段に接続され、第
１のパルス信号を生成する発振器と、前記発振器に接続
され、前記発振器からの第１のパルス信号とこの第１の
パルス信号より周波数の低い第２のパルス信号が供給さ
れ、前記第１、第２のパルス信号を選択的に出力する論
理回路と、前記論理回路に接続されるとともにキャパシ
タを有し、前記論理回路から供給される第１、第２のパ
ルス信号の一方に応じて前記キャパシタを充電して前記
内部電圧を生成し、この内部電圧を前記駆動手段に供給
する昇圧手段とを具備している。
【００１２】さらに、前記論理ゲートの前段には、前記
アドレス信号に含まれる高周波成分を遮断する低域通過
フィルタが設けられている。また、前記検出手段の後段
には、アドレス信号の変化に応じて発生する高周波成分
を遮断する低域通過フィルタが設けられている。
アドレス信号に含まれる高周波成分を遮断する低域通過
フィルタが設けられている。また、前記検出手段の後段
には、アドレス信号の変化に応じて発生する高周波成分
を遮断する低域通過フィルタが設けられている。
【００１３】さらに、前記生成手段は、フリップフロッ
プ回路を構成し、一方入力端に前記検出手段の出力信号
が供給される第１の論理ゲートと、この第１の論理ゲー
トの出力端が一方入力端に接続され、出力端が前記第１
の論理ゲートの他方入力端に接続された第２の論理ゲー
トと、この第２の論理ゲートの出力端と他方入力端の相
互間に接続された遅延回路とを具備している。
プ回路を構成し、一方入力端に前記検出手段の出力信号
が供給される第１の論理ゲートと、この第１の論理ゲー
トの出力端が一方入力端に接続され、出力端が前記第１
の論理ゲートの他方入力端に接続された第２の論理ゲー
トと、この第２の論理ゲートの出力端と他方入力端の相
互間に接続された遅延回路とを具備している。
【００１４】
【００１５】
【作用】すなわち、この発明において、検出手段がアド
レス信号の変化を検出し、その出力信号がアクティブと
なっている間、生成手段は所定周波数のパルス信号を生
成し、昇圧手段は生成手段から出力されるパルス信号に
応じて電源電圧を昇圧して内部電圧を発生している。し
たがって、アドレス信号が変化している間は生成手段に
よって内部電圧が発生されているため、アドレス信号の
スキューが無限に続いた場合においても、内部電圧の低
下を防止できる。
レス信号の変化を検出し、その出力信号がアクティブと
なっている間、生成手段は所定周波数のパルス信号を生
成し、昇圧手段は生成手段から出力されるパルス信号に
応じて電源電圧を昇圧して内部電圧を発生している。し
たがって、アドレス信号が変化している間は生成手段に
よって内部電圧が発生されているため、アドレス信号の
スキューが無限に続いた場合においても、内部電圧の低
下を防止できる。
【００１６】しかも、高い周波数のパルス信号によって
内部電圧を発生しているため、キャパシタの容量は小さ
くてよく、チップに対するキャパシタの占有面積を削減
できる。
内部電圧を発生しているため、キャパシタの容量は小さ
くてよく、チップに対するキャパシタの占有面積を削減
できる。
【００１７】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１はこの発明の第１の実施例を示すも
のである。図１において、例えば行アドレス信号ＡR0〜
ＡRnはスキューを検出する検出回路１１に供給される。
この検出回路１１はアドレス遷移検出回路（ＡＴＤ）を
構成する複数の排他的論理和回路１１ａ及び遅延回路
（ＤＬ）１１ｂと、これら排他的論理和回路１１ａの出
力信号が供給されるオア回路１１ｃとによって構成され
ている。すなわち、行アドレス信号ＡR0〜ＡRnは各排他
的論理和回路１１ａの一方入力端に供給されるととも
に、遅延回路（ＤＬ）１１ｂを介して排他的論理和回路
１１ａの他方入力端に供給される。これら排他的論理和
回路１１ａの各出力端はオア回路１１ｃの入力端に接続
され、このオア回路１１ｃの出力端は発振回路１２に接
続されている。この発振回路１２は検出回路１１から検
出信号が出力されている間、所定周期の信号を発振する
ものであり、ナンド回路１２ａ、１２ｂによって構成さ
れたフリップフロップ回路ＦＦと、遅延回路（ＤＬ）１
２ｃによって構成されている。すなわち、前記オア回路
１１ｃの出力端はナンド回路１２ａの一方入力端に接続
され、このナンド回路１２ａの他方入力端はナンド回路
１２ｂの出力端に接続されている。ナンド回路１２ａの
出力端はナンド回路１２ｂの一方入力端に接続され、他
方入力端は遅延回路１２ｃを介してナンド回路１２ｂの
出力端に接続されている。
して説明する。図１はこの発明の第１の実施例を示すも
のである。図１において、例えば行アドレス信号ＡR0〜
ＡRnはスキューを検出する検出回路１１に供給される。
この検出回路１１はアドレス遷移検出回路（ＡＴＤ）を
構成する複数の排他的論理和回路１１ａ及び遅延回路
（ＤＬ）１１ｂと、これら排他的論理和回路１１ａの出
力信号が供給されるオア回路１１ｃとによって構成され
ている。すなわち、行アドレス信号ＡR0〜ＡRnは各排他
的論理和回路１１ａの一方入力端に供給されるととも
に、遅延回路（ＤＬ）１１ｂを介して排他的論理和回路
１１ａの他方入力端に供給される。これら排他的論理和
回路１１ａの各出力端はオア回路１１ｃの入力端に接続
され、このオア回路１１ｃの出力端は発振回路１２に接
続されている。この発振回路１２は検出回路１１から検
出信号が出力されている間、所定周期の信号を発振する
ものであり、ナンド回路１２ａ、１２ｂによって構成さ
れたフリップフロップ回路ＦＦと、遅延回路（ＤＬ）１
２ｃによって構成されている。すなわち、前記オア回路
１１ｃの出力端はナンド回路１２ａの一方入力端に接続
され、このナンド回路１２ａの他方入力端はナンド回路
１２ｂの出力端に接続されている。ナンド回路１２ａの
出力端はナンド回路１２ｂの一方入力端に接続され、他
方入力端は遅延回路１２ｃを介してナンド回路１２ｂの
出力端に接続されている。
【００１８】前記発振回路１２の出力端はバッファアン
プ１３を介して補助昇圧回路１４に供給される。この補
助昇圧回路１４はゲート及びソースに電源電圧Ｖccが供
給されるＮチャネルトランジスタ１４ａと、このトラン
ジスタ１４ａドレインにゲート及びソースが接続された
Ｎチャネルトランジスタ１４ｂと、このトランジスタ１
４ｂのゲートと前記バッファアンプ１３の出力端に接続
されたキャパシタ１４ｃとによって構成されている。こ
の補助昇圧回路１４は発振回路１２から出力されるパル
ス信号に応じて、内部電源電圧Ｖint を発生するもので
ある。この補助昇圧回路１４の出力端には主昇圧回路１
５の出力端が接続されている。この主昇圧回路１５はパ
ルス信号φに応じて、内部電源電圧Ｖint を常時発生す
るものである。すなわち、この主昇圧回路１５はゲート
及びソースに電源電圧Ｖccが供給されるＮチャネルトラ
ンジスタ１５ａと、このトランジスタ１５ａドレインに
ゲート及びソースが接続されたＮチャネルトランジスタ
１５ｂと、このトランジスタ１５ｂのゲートに一端が接
続され、他端にパルス信号φが供給されるキャパシタ１
５ｃとによって構成されている。この主昇圧回路１５は
リーク電流を補う程度のポンプ能力の比較的低い回路で
あり、前記パルス信号φは常時供給されている。このパ
ルス信号φの周期は例えば１００ｎｓに設定されてい
る。
プ１３を介して補助昇圧回路１４に供給される。この補
助昇圧回路１４はゲート及びソースに電源電圧Ｖccが供
給されるＮチャネルトランジスタ１４ａと、このトラン
ジスタ１４ａドレインにゲート及びソースが接続された
Ｎチャネルトランジスタ１４ｂと、このトランジスタ１
４ｂのゲートと前記バッファアンプ１３の出力端に接続
されたキャパシタ１４ｃとによって構成されている。こ
の補助昇圧回路１４は発振回路１２から出力されるパル
ス信号に応じて、内部電源電圧Ｖint を発生するもので
ある。この補助昇圧回路１４の出力端には主昇圧回路１
５の出力端が接続されている。この主昇圧回路１５はパ
ルス信号φに応じて、内部電源電圧Ｖint を常時発生す
るものである。すなわち、この主昇圧回路１５はゲート
及びソースに電源電圧Ｖccが供給されるＮチャネルトラ
ンジスタ１５ａと、このトランジスタ１５ａドレインに
ゲート及びソースが接続されたＮチャネルトランジスタ
１５ｂと、このトランジスタ１５ｂのゲートに一端が接
続され、他端にパルス信号φが供給されるキャパシタ１
５ｃとによって構成されている。この主昇圧回路１５は
リーク電流を補う程度のポンプ能力の比較的低い回路で
あり、前記パルス信号φは常時供給されている。このパ
ルス信号φの周期は例えば１００ｎｓに設定されてい
る。
【００１９】上記主昇圧回路１５及び補助昇圧回路１４
の出力端と接地間には平滑用のキャパシタ１６が接続さ
れ、これら出力端と電源電圧Ｖccの相互間にはリミッタ
１７が接続されている。このリミッタ１７は内部電源電
圧Ｖint が電源電圧Ｖcc以上に上昇しないようにしてい
る。さらに、主昇圧回路１５及び補助昇圧回路１４の出
力端にはワード線駆動回路１８が接続され、このワード
線駆動回路１８は、前記アドレス信号をデコードする行
デコーダ１９の出力信号によって駆動される。すなわ
ち、このワード線駆動回路１８は、ＣＭＯＳインバータ
を構成する複数のＰチャネルトランジスタ１８ａと、複
数のＮチャネルトランジスタ１８ｂとよって構成されて
いる。各Ｐチャネルトランジスタ１８ａのソースは前記
主昇圧回路１５及び補助昇圧回路１４の出力端に接続さ
れ、各Ｐチャネルトランジスタ１８ａとＮチャネルトラ
ンジスタ１８ｂのドレインはそれぞれワード線ＷＬ０〜
ＷＬｎに接続されている。これらワード線ＷＬ０〜ＷＬ
ｎには図示せぬＥＥＰＲＯＭの制御ゲートが接続され、
例えばＮＯＲ型フラッシュメモリが構成されている。さ
らに、Ｎチャネルトランジスタ１８ｂのソースは接地さ
れ、各Ｐチャネルトランジスタ１８ａとＮチャネルトラ
ンジスタ１８ｂのゲートは前記行デコーダ１９の出力端
に接続されている。
の出力端と接地間には平滑用のキャパシタ１６が接続さ
れ、これら出力端と電源電圧Ｖccの相互間にはリミッタ
１７が接続されている。このリミッタ１７は内部電源電
圧Ｖint が電源電圧Ｖcc以上に上昇しないようにしてい
る。さらに、主昇圧回路１５及び補助昇圧回路１４の出
力端にはワード線駆動回路１８が接続され、このワード
線駆動回路１８は、前記アドレス信号をデコードする行
デコーダ１９の出力信号によって駆動される。すなわ
ち、このワード線駆動回路１８は、ＣＭＯＳインバータ
を構成する複数のＰチャネルトランジスタ１８ａと、複
数のＮチャネルトランジスタ１８ｂとよって構成されて
いる。各Ｐチャネルトランジスタ１８ａのソースは前記
主昇圧回路１５及び補助昇圧回路１４の出力端に接続さ
れ、各Ｐチャネルトランジスタ１８ａとＮチャネルトラ
ンジスタ１８ｂのドレインはそれぞれワード線ＷＬ０〜
ＷＬｎに接続されている。これらワード線ＷＬ０〜ＷＬ
ｎには図示せぬＥＥＰＲＯＭの制御ゲートが接続され、
例えばＮＯＲ型フラッシュメモリが構成されている。さ
らに、Ｎチャネルトランジスタ１８ｂのソースは接地さ
れ、各Ｐチャネルトランジスタ１８ａとＮチャネルトラ
ンジスタ１８ｂのゲートは前記行デコーダ１９の出力端
に接続されている。
【００２０】上記構成において、図２を参照して動作に
ついて説明する。行アドレス信号ＡR0が変化すると、排
他的論理和回路１１ａからは遅延回路１１ｂに設定され
た遅延時間に対応したパルス幅を有する信号Ｓａが出力
される。他の排他的論理和回路１１ａからも行アドレス
信号の変化に応じて信号Ｓａが出力され、これら信号Ｓ
ａはオア回路１１ｃに供給される。このオア回路１１ｃ
からはこれら信号Ｓａの論理和をとった信号Ｓｂが出力
される。この信号Ｓｂはアドレス信号にスキューが発生
していることを示すものであり、この信号Ｓｂは発振回
路１２に供給される。この発振回路１２はナンド回路１
２ａの一方入力端がいかなるレベルであっても、遅延回
路１２ｃの出力信号がハイレベルとなると、出力信号が
ローレベルとなる。すなわち、信号Ｓｂがハイレベルで
ある間、遅延回路１２ｃに設定された遅延時間に相当す
る周期のパルス信号Ｓｃを発生する。このパルス信号Ｓ
ｃの周期は、例えば２ｎｓ〜５ｎｓに設定されている。
このパルス信号Ｓｃは、バッファアンプ１３を介して補
助昇圧回路１４に供給され、この補助昇圧回路１４はパ
ルス信号Ｓｃに応じて内部電源電圧Ｖint を発生する。
前記パルス信号Ｓｃの周期はパルス信号φに比べて周期
が短いため、補助昇圧回路１４のポンプ能力は主昇圧回
路１５に比べて大きく設定されている。このように、ア
ドレス信号にスキューが生じている間は、補助昇圧回路
１４及び主昇圧回路１５から内部電源電圧Ｖint が供給
される。したがって、アドレス信号のスキューが無限に
続いた場合においても、内部電源電圧Ｖint は変化しな
い。
ついて説明する。行アドレス信号ＡR0が変化すると、排
他的論理和回路１１ａからは遅延回路１１ｂに設定され
た遅延時間に対応したパルス幅を有する信号Ｓａが出力
される。他の排他的論理和回路１１ａからも行アドレス
信号の変化に応じて信号Ｓａが出力され、これら信号Ｓ
ａはオア回路１１ｃに供給される。このオア回路１１ｃ
からはこれら信号Ｓａの論理和をとった信号Ｓｂが出力
される。この信号Ｓｂはアドレス信号にスキューが発生
していることを示すものであり、この信号Ｓｂは発振回
路１２に供給される。この発振回路１２はナンド回路１
２ａの一方入力端がいかなるレベルであっても、遅延回
路１２ｃの出力信号がハイレベルとなると、出力信号が
ローレベルとなる。すなわち、信号Ｓｂがハイレベルで
ある間、遅延回路１２ｃに設定された遅延時間に相当す
る周期のパルス信号Ｓｃを発生する。このパルス信号Ｓ
ｃの周期は、例えば２ｎｓ〜５ｎｓに設定されている。
このパルス信号Ｓｃは、バッファアンプ１３を介して補
助昇圧回路１４に供給され、この補助昇圧回路１４はパ
ルス信号Ｓｃに応じて内部電源電圧Ｖint を発生する。
前記パルス信号Ｓｃの周期はパルス信号φに比べて周期
が短いため、補助昇圧回路１４のポンプ能力は主昇圧回
路１５に比べて大きく設定されている。このように、ア
ドレス信号にスキューが生じている間は、補助昇圧回路
１４及び主昇圧回路１５から内部電源電圧Ｖint が供給
される。したがって、アドレス信号のスキューが無限に
続いた場合においても、内部電源電圧Ｖint は変化しな
い。
【００２１】また、行デコーダ１９は行アドレス信号に
応じて、内部電源電圧Ｖint が供給されるワード線駆動
回路１８の入力レベルを変化させる。この時、ワード線
駆動回路１８には貫通電流ｉL が流れるが、補助昇圧回
路１４及び主昇圧回路１５から出力される電流ｉS と貫
通電流ｉL との関係がｉS ≧ｉL であれば、内部電源電
圧Ｖint が低下することはない。さらに、電流ｉS が過
剰となった場合においても、リミッタ１７が動作し内部
電源電圧Ｖint は変化しない。
応じて、内部電源電圧Ｖint が供給されるワード線駆動
回路１８の入力レベルを変化させる。この時、ワード線
駆動回路１８には貫通電流ｉL が流れるが、補助昇圧回
路１４及び主昇圧回路１５から出力される電流ｉS と貫
通電流ｉL との関係がｉS ≧ｉL であれば、内部電源電
圧Ｖint が低下することはない。さらに、電流ｉS が過
剰となった場合においても、リミッタ１７が動作し内部
電源電圧Ｖint は変化しない。
【００２２】一方、行アドレス信号が確定すると、前記
信号Ｓａ、Ｓｂは共にローレベルとなり、発振回路１２
は発振を停止し、補助昇圧回路１４は昇圧動作を停止す
る。したがって、アドレス信号の確定後は主昇圧回路１
５のみから内部電源電圧Ｖint が供給される。
信号Ｓａ、Ｓｂは共にローレベルとなり、発振回路１２
は発振を停止し、補助昇圧回路１４は昇圧動作を停止す
る。したがって、アドレス信号の確定後は主昇圧回路１
５のみから内部電源電圧Ｖint が供給される。
【００２３】上記実施例によれば、検出回路１１によっ
てアドレス信号のスキューが検出されている間、発振回
路１２はパルス信号Ｓｃを発振し、補助昇圧回路１４は
この信号Ｓｃに応じて内部電源電圧Ｖint を発生してい
る。しかも、前記パルス信号Ｓｃの周波数は主昇圧回路
１５に供給されるパルス信号φの周波数より高く、補助
昇圧回路１４は主昇圧回路１５に比べてポンプ能力が高
い。したがって、スキュー時間が無限に続いた場合にお
いても、内部電源電圧Ｖint の低下を防止できる。
てアドレス信号のスキューが検出されている間、発振回
路１２はパルス信号Ｓｃを発振し、補助昇圧回路１４は
この信号Ｓｃに応じて内部電源電圧Ｖint を発生してい
る。しかも、前記パルス信号Ｓｃの周波数は主昇圧回路
１５に供給されるパルス信号φの周波数より高く、補助
昇圧回路１４は主昇圧回路１５に比べてポンプ能力が高
い。したがって、スキュー時間が無限に続いた場合にお
いても、内部電源電圧Ｖint の低下を防止できる。
【００２４】さらに、補助昇圧回路１４及び主昇圧回路
１５に使用されるキャパシタ１４ｃ、１５ｃの容量は、
図８に示すキャパシタＣbootに比べて小さくすることが
できる。すなわち、キャパシタＣbootは、例えば１６Ｍ
ビットのメモリセル場合、約２０００ｐＦであるのに対
して、キャパシタ１４ｃ、１５ｃの容量は上記パルス信
号Ｓｃの周波数、内部電圧の場合、キャパシタ１４ｃが
例えば１ｐＦ、キャパシタ１５ｃが例えば１０ｐＦ程度
である。したがって、キャパシタの占有面積を従来に比
べて大幅に縮小することができる。
１５に使用されるキャパシタ１４ｃ、１５ｃの容量は、
図８に示すキャパシタＣbootに比べて小さくすることが
できる。すなわち、キャパシタＣbootは、例えば１６Ｍ
ビットのメモリセル場合、約２０００ｐＦであるのに対
して、キャパシタ１４ｃ、１５ｃの容量は上記パルス信
号Ｓｃの周波数、内部電圧の場合、キャパシタ１４ｃが
例えば１ｐＦ、キャパシタ１５ｃが例えば１０ｐＦ程度
である。したがって、キャパシタの占有面積を従来に比
べて大幅に縮小することができる。
【００２５】図３は、この発明の第２の実施例を示すも
のであり、図１と同一部分には同一符号を付す。一般
に、デコーダは遅延成分を含むため、低域通過フィルタ
の役割を果たしている。このため、行デコーダ１５の低
域遮断周波数の上限が十分に低くない場合、ワード線駆
動回路１８に貫通電流ｉL が流れる頻度が増加し、電流
ｉS の供給が追い付かなくなる可能性を有している。し
かし、行デコーダ１５の低域遮断周波数は製造プロセス
に応じて一定しないものであり、何等かの対策が必要と
なる。
のであり、図１と同一部分には同一符号を付す。一般
に、デコーダは遅延成分を含むため、低域通過フィルタ
の役割を果たしている。このため、行デコーダ１５の低
域遮断周波数の上限が十分に低くない場合、ワード線駆
動回路１８に貫通電流ｉL が流れる頻度が増加し、電流
ｉS の供給が追い付かなくなる可能性を有している。し
かし、行デコーダ１５の低域遮断周波数は製造プロセス
に応じて一定しないものであり、何等かの対策が必要と
なる。
【００２６】そこで、この実施例は、行デコーダ１９と
ワード線駆動回路（ＷＤＲＣ）１８の相互間に低域遮断
周波数が明確に設定された低域通過フィルタ（ＬＰＦ）
３１を挿入している。この低域通過フィルタ３１の低域
遮断周波数ｆｃは例えば２００ＭＨｚに設定される。
ワード線駆動回路（ＷＤＲＣ）１８の相互間に低域遮断
周波数が明確に設定された低域通過フィルタ（ＬＰＦ）
３１を挿入している。この低域通過フィルタ３１の低域
遮断周波数ｆｃは例えば２００ＭＨｚに設定される。
【００２７】この実施例によれば、行デコーダ１９の出
力信号を低域遮断周波数が明確な低域通過フィルタ３１
を介してワード線駆動回路１８に供給することにより、
製造プロセスのばらつきに影響を受けることなく、ワー
ド線駆動回路１８に貫通電流が流れることを防止でき
る。
力信号を低域遮断周波数が明確な低域通過フィルタ３１
を介してワード線駆動回路１８に供給することにより、
製造プロセスのばらつきに影響を受けることなく、ワー
ド線駆動回路１８に貫通電流が流れることを防止でき
る。
【００２８】しかも、この低域通過フィルタ３１を遅延
回路を用いて構成する場合、この遅延時間を前記発振回
路１２の遅延回路１２ｃに設定された遅延時間の倍以上
とすることにより、貫通電流のインターバルより補助昇
圧回路１４が電流を供給するインターバルの方を短くす
ることができるため、内部電源電圧Ｖint の低下を一層
防止できる。
回路を用いて構成する場合、この遅延時間を前記発振回
路１２の遅延回路１２ｃに設定された遅延時間の倍以上
とすることにより、貫通電流のインターバルより補助昇
圧回路１４が電流を供給するインターバルの方を短くす
ることができるため、内部電源電圧Ｖint の低下を一層
防止できる。
【００２９】尚、第２の実施例において、低域通過フィ
ルタ３１は行デコーダ１９の前段に挿入しても同様の効
果を得ることができる。図４は、この発明の第３の実施
例を示すものであり、図１と同一部分には同一符号を付
す。検出回路１１の出力信号Ｓａは、排他的論理和回路
１１ａから出力される短いパルス幅の信号Ｓｂをオア回
路１１ｃでを論理和とって生成している。したがって、
信号Ｓａは、高周波成分を含んでいる可能性を有してお
り、発振回路１２の発振動作が不安定となることが考え
られる。
ルタ３１は行デコーダ１９の前段に挿入しても同様の効
果を得ることができる。図４は、この発明の第３の実施
例を示すものであり、図１と同一部分には同一符号を付
す。検出回路１１の出力信号Ｓａは、排他的論理和回路
１１ａから出力される短いパルス幅の信号Ｓｂをオア回
路１１ｃでを論理和とって生成している。したがって、
信号Ｓａは、高周波成分を含んでいる可能性を有してお
り、発振回路１２の発振動作が不安定となることが考え
られる。
【００３０】そこで、この実施例では、検出回路１１と
発振回路１２の相互間に低域遮断周波数が明確に設定さ
れた低域通過フィルタ４１を挿入している。この低域通
過フィルタ４１の低域遮断周波数ｆｃは例えば５ＭＨｚ
〜１０ＭＨｚに設定されている。
発振回路１２の相互間に低域遮断周波数が明確に設定さ
れた低域通過フィルタ４１を挿入している。この低域通
過フィルタ４１の低域遮断周波数ｆｃは例えば５ＭＨｚ
〜１０ＭＨｚに設定されている。
【００３１】この実施例によれば、発振回路１２の発振
動作を安定化できるため、補助昇圧回路１４の昇圧能力
を低下させることがなく、内部電源電圧Ｖint を安定に
発生できる。
動作を安定化できるため、補助昇圧回路１４の昇圧能力
を低下させることがなく、内部電源電圧Ｖint を安定に
発生できる。
【００３２】図５は、この発明の第４の実施例を示すも
のであり、図１と同一部分には同一符号を付す。第１の
実施例において、補助昇圧回路１４を構成するキャパシ
タ１４ｃと主昇圧回路１５を構成するキャパシタ１５ｃ
は互いに役割が相違する。すなわち、キャパシタ１５ｃ
は比較的周波数が低いパルス信号φによって駆動される
ため、容量が大きくても十分充電できる。これに対し
て、キャパシタ１４ｃは高周波に対する応答が速いほ
ど、連続的に電流ｉS を出力できるため、キャパシタ１
５ｃに比べて小さな容量であることが望ましい。しか
し、例えば発振回路１２の発振周波数とパルス信号φと
の周波数の差を小さくすれば、キャパシタ１４ｃとキャ
パシタ１５ｃとの容量の差を小さくでき、これらキャパ
シタを共有することが可能である。
のであり、図１と同一部分には同一符号を付す。第１の
実施例において、補助昇圧回路１４を構成するキャパシ
タ１４ｃと主昇圧回路１５を構成するキャパシタ１５ｃ
は互いに役割が相違する。すなわち、キャパシタ１５ｃ
は比較的周波数が低いパルス信号φによって駆動される
ため、容量が大きくても十分充電できる。これに対し
て、キャパシタ１４ｃは高周波に対する応答が速いほ
ど、連続的に電流ｉS を出力できるため、キャパシタ１
５ｃに比べて小さな容量であることが望ましい。しか
し、例えば発振回路１２の発振周波数とパルス信号φと
の周波数の差を小さくすれば、キャパシタ１４ｃとキャ
パシタ１５ｃとの容量の差を小さくでき、これらキャパ
シタを共有することが可能である。
【００３３】この実施例は、キャパシタ１４ｃとキャパ
シタ１５ｃを共有し、補助昇圧回路１４と主昇圧回路１
５を１つの昇圧回路によって構成たものである。すなわ
ち、昇圧回路５１はゲート及びソースに電源電圧Ｖccが
供給されるＮチャネルトランジスタ５１ａと、このトラ
ンジスタ５１ａドレインにゲート及びソースが接続され
たＮチャネルトランジスタ５１ｂと、このトランジスタ
５１ｂのゲートに一端が接続されたキャパシタ５１ｃと
によって構成されている。また、発振回路１２から出力
されるパルス信号Ｓｃとパルス信号φはオア回路５２を
介して前記キャパシタ５１ｃの他端に供給される。
シタ１５ｃを共有し、補助昇圧回路１４と主昇圧回路１
５を１つの昇圧回路によって構成たものである。すなわ
ち、昇圧回路５１はゲート及びソースに電源電圧Ｖccが
供給されるＮチャネルトランジスタ５１ａと、このトラ
ンジスタ５１ａドレインにゲート及びソースが接続され
たＮチャネルトランジスタ５１ｂと、このトランジスタ
５１ｂのゲートに一端が接続されたキャパシタ５１ｃと
によって構成されている。また、発振回路１２から出力
されるパルス信号Ｓｃとパルス信号φはオア回路５２を
介して前記キャパシタ５１ｃの他端に供給される。
【００３４】この実施例によれば、昇圧回路を１つとす
ることができるため、チップに対する占有面積を一層削
減することができる。尚、この発明が適用される非同期
型メモリは、ＮＯＲ型フラッシュメモリに限定されるも
のではなく、例えばスタティックＲＡＭにこの発明をに
適用することも可能である。その他、この発明の要旨を
変えない範囲において、種々変形実施可能なことは勿論
である。
ることができるため、チップに対する占有面積を一層削
減することができる。尚、この発明が適用される非同期
型メモリは、ＮＯＲ型フラッシュメモリに限定されるも
のではなく、例えばスタティックＲＡＭにこの発明をに
適用することも可能である。その他、この発明の要旨を
変えない範囲において、種々変形実施可能なことは勿論
である。
【００３５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、キャパシタの占有面積を増大することなく、アドレ
ス信号のスキューが無限に続いた場合においても、内部
電源電圧の低下を防止でき、性能劣化を抑えることが可
能な半導体記憶装置を提供できる。
ば、キャパシタの占有面積を増大することなく、アドレ
ス信号のスキューが無限に続いた場合においても、内部
電源電圧の低下を防止でき、性能劣化を抑えることが可
能な半導体記憶装置を提供できる。
【図１】この発明の第１の実施例を示す回路図。
【図２】図１の動作を説明するために示すタイミングチ
ャート。
ャート。
【図３】この発明の第２の実施例を示すものであり、要
部を取り出して示す構成図。
部を取り出して示す構成図。
【図４】この発明の第３の実施例を示すものであり、要
部を取り出して示す構成図。
部を取り出して示す構成図。
【図５】この発明の第４の実施例を示すものであり、要
部を取り出して示す構成図。
部を取り出して示す構成図。
【図６】ＮＯＲ型フラッシュメモリの読み出し回路を示
す回路図。
す回路図。
【図７】図６に示す回路の閾値電圧の分布を示す図。
【図８】従来のワード線駆動方式の一例を示す回路図。
【図９】従来のワード線駆動方式の他の例を示す回路
図。
図。
【図１０】アドレス信号のスキューを説明するために示
すタイミングチャート。
すタイミングチャート。
１１…検出回路、１２…発振回路、１４…補助昇圧回
路、１５…主昇圧回路、１８…ワード線駆動回路、１９
…行デコーダ、３１、４１…低域通過フィルタ、５１…
昇圧回路。
路、１５…主昇圧回路、１８…ワード線駆動回路、１９
…行デコーダ、３１、４１…低域通過フィルタ、５１…
昇圧回路。
Claims (7)
- 【請求項１】 電源電圧を昇圧した内部電圧が供給され
る論理ゲートを有し、この論理ゲートにより、アドレス
信号に対して非同期で一意のメモリセルを選択する半導
体記憶装置であって、第１のキャパシタを有し、第１のパルス信号に応じて前
記第１のキャパシタを充電して前記内部電圧を発生し、
前記論理ゲートに供給する第１の昇圧手段と、 前記アドレス信号の変化を検出する検出手段と、 この検出手段がアドレスの変化を検出している間、前記
第１のパルス信号より高い周波数の第２のパルス信号を
生成する生成手段と、 前記生成手段に接続されるとともに前記第１のキャパシ
タより小さい容量の第２のキャパシタを有し、前記生成
手段から出力される第２のパルス信号に応じて前記第２
のキャパシタを充電し前記内部電圧を発生して前記論理
ゲートに供給する第２の昇圧手段と を具備することを特
徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルと、 電源電圧を昇圧して生成された内部電圧が供給され、ア
ドレス信号に応じて前記複数のメモリセルの中から１つ
のメモリセルを選択する選択手段と、 前記アドレス信号の変化を検出する検出手段と、 この検出手段がアドレスの変化を検出している間、第１
のパルス信号を生成する生成手段と、 前記生成手段に接続され、前記生成手段により生成され
た第１のパルス信号とこの第１のパルス信号より低い周
波数の第２のパルス信号が供給され、前記第１、第２の
パルス信号を選択的に出力する論理回路と、 前記論理回路に接続されるとともにキャパシタを有し、
前記論理回路から出力される第１、第２のパルス信号の
一方に応じて前記キャパシタを充電し、前記内部電源を
生成して前記選択手段に供給する昇圧手段と を具備する
ことを特徴とする半導体記憶装置。 - 【請求項３】 複数のメモリセルと、 前記メモリセルにそれぞれ接続される複数のワード線
と、 アドレス信号に応じて前記複数のワード線の中から１つ
のワード線を選択する選択手段と、 前記選択手段に接続され、前記選択手段により選択され
たワード線を電源電圧を昇圧して生成した内部電圧に基
づいて駆動する駆動手段と、 前記駆動手段に接続されるとともに第１のキャパシタを
有し、第１のパルス信号に応じて前記第１のキャパシタ
を充電して内部電圧を生成し、この内部電圧を前記駆動
手段に供給する第１の昇圧回路と、 前記アドレス信号の変化を検出する検出手段と、 前記検出手段に接続され、この検出手段がアドレスの変
化を検出している間、前記第１のパルス信号より高い周
波数の第２のパルス信号を生成する発振器と、 前記発振器に接続されるとともに前記第１のキャパシタ
より容量が小さな第２のキャパシタを有し、前記発振器
から出力される第２のパルス信号に応じて前記第２のキ
ャパシタを充電し、前記内部電圧を生成する第２の昇圧
手段と を具備することを特徴とする半導体記憶装置。 - 【請求項４】 複数のメモリセルと、 前記メモリセルにそれぞれ接続される複数のワード線
と、 アドレス信号に応じて前記複数のワード線の中から１つ
のワード線を選択する選択手段と、 前記選択手段に接続され、前記選択手段により選択され
たワード線を電源電圧を昇圧して生成した内部電圧に基
づいて駆動する駆動手段と、 前記アドレス信号の変化を検出する検出手段と、 前記検出手段に接続され、第１のパルス信号を生成する
発振器と、 前記発振器に接続され、前記発振器からの第１のパルス
信号とこの第１のパルス信号より周波数の低い第２のパ
ルス信号が供給され、前記第１、第２のパルス信号を選
択的に出力する論理回路と、 前記論理回路に接続されるとともにキャパシタを有し、
前記論理回路から供給される第１、第２のパルス信号の
一方に応じて前記キャパシタを充電して前記内部電圧を
生成し、この内部電圧を前記駆動手段に供給する昇圧手
段と を具備することを特徴とする半導体記憶装置。 - 【請求項５】 前記論理ゲートの前段に前記アドレス信
号に含まれる高周波成分を遮断する低域通過フィルタを
設けたことを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項６】 前記検出手段の後段にアドレス信号の変
化に応じて発生する高周波成分を遮断する低域通過フィ
ルタを設けたことを特徴とする請求項１乃至４のいずれ
かに記載の半導体記憶装置。 - 【請求項７】 前記生成手段は、フリップフロップ回路
を構成し、一方入力端に前記検出手段の出力信号が供給
される第１の論理ゲートと、 この第１の論理ゲートの出力端が一方入力端に接続さ
れ、出力端が前記第１の論理ゲートの他方入力端に接続
された第２の論理ゲートと、 この第２の論理ゲートの前記出力端と他方入力端の相互
間に接続された遅延回路とを具備することを特徴とする
請求項１又は２記載の半導体記憶装置。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US5914908A (en) * | 1997-03-14 | 1999-06-22 | Hyundai Electronics America | Method of operating a boosted wordline |
| US6160749A (en) * | 1997-03-14 | 2000-12-12 | Hyundai Electronics America | Pump control circuit |
| KR100255519B1 (ko) * | 1997-05-08 | 2000-05-01 | 김영환 | 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 |
| US5910922A (en) * | 1997-08-05 | 1999-06-08 | Integrated Device Technology, Inc. | Method for testing data retention in a static random access memory using isolated Vcc supply |
| DE69739864D1 (de) * | 1997-11-05 | 2010-06-10 | St Microelectronics Srl | Verbesserte Spannungserhöhungsschaltung für Speicheranordnungen |
| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
| JPH11213674A (ja) * | 1998-01-20 | 1999-08-06 | Sony Corp | 電圧供給回路 |
| US5991890A (en) * | 1998-04-16 | 1999-11-23 | Lsi Logic Corporation | Device and method for characterizing signal skew |
| JP3346273B2 (ja) * | 1998-04-24 | 2002-11-18 | 日本電気株式会社 | ブースト回路および半導体記憶装置 |
| JP3690919B2 (ja) * | 1998-07-16 | 2005-08-31 | 富士通株式会社 | メモリデバイス |
| US6493276B2 (en) * | 1999-02-02 | 2002-12-10 | Macronix International Co., Ltd. | Word line boost circuit |
| US6243316B1 (en) * | 2000-02-09 | 2001-06-05 | Advanced Micro Devices, Inc. | Voltage boost reset circuit for a flash memory |
| JP2002251886A (ja) * | 2001-02-22 | 2002-09-06 | Seiko Instruments Inc | シリアル入出力メモリ |
| US7032412B2 (en) * | 2003-03-13 | 2006-04-25 | Corning Incorporated | Methods of manufacturing glass sheets with reduced blisters |
| JP4142685B2 (ja) * | 2003-06-05 | 2008-09-03 | スパンション エルエルシー | 冗長メモリのブースタ回路を有する半導体メモリ |
| US7286417B2 (en) * | 2005-06-21 | 2007-10-23 | Micron Technology, Inc. | Low power dissipation voltage generator |
| KR20080060666A (ko) * | 2006-12-27 | 2008-07-02 | 삼성전자주식회사 | 메모리 셀 워드라인의 스트레스 시간을 줄이는 워드라인구동 방법 및 회로 |
| US8331132B2 (en) | 2010-08-03 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adaptive write bit line and word line adjusting mechanism for memory |
| TWI608486B (zh) * | 2010-09-13 | 2017-12-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| CN111583982B (zh) * | 2020-05-13 | 2022-04-15 | 合肥中科智存科技有限公司 | 字线升压方法、装置、存储器和计算机存储介质 |
Family Cites Families (7)
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|---|---|---|---|---|
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
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| JP2925600B2 (ja) * | 1989-11-07 | 1999-07-28 | 富士通株式会社 | 半導体記憶装置 |
| JPH04129089A (ja) * | 1990-09-19 | 1992-04-30 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| US5306963A (en) * | 1992-06-19 | 1994-04-26 | Intel Corporation | Address transition detection noise filter in pulse summation circuit for nonvolatile semiconductor memory |
| US5335106A (en) * | 1992-10-30 | 1994-08-02 | Mpb Technologies Inc. | Optically-based frequency synthesizer for generating an electric output signal at a preselected frequency that can be changed over a wide band of frequencies for communication purpose |
| US5493538A (en) * | 1994-11-14 | 1996-02-20 | Texas Instruments Incorporated | Minimum pulse width address transition detection circuit |
-
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102006225B1 (ko) * | 2017-11-02 | 2019-08-01 | 김윤립 | 동력 분무기용 농약 비산 방지장치 |
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| US5696731A (en) | 1997-12-09 |
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