TWI529911B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI529911B
TWI529911B TW101117111A TW101117111A TWI529911B TW I529911 B TWI529911 B TW I529911B TW 101117111 A TW101117111 A TW 101117111A TW 101117111 A TW101117111 A TW 101117111A TW I529911 B TWI529911 B TW I529911B
Authority
TW
Taiwan
Prior art keywords
transistor
electrode
capacitor
semiconductor device
signal
Prior art date
Application number
TW101117111A
Other languages
English (en)
Other versions
TW201310614A (zh
Inventor
加藤清
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201310614A publication Critical patent/TW201310614A/zh
Application granted granted Critical
Publication of TWI529911B publication Critical patent/TWI529911B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

半導體裝置
本發明係關於包含半導體的半導體裝置。
關於包含半導體的半導體裝置可為邏輯電路。使用電晶體等等，形成包含動態邏輯電路及靜態邏輯電路的邏輯電路。動態邏輯電路可以儲存資料一段時間。因此，來自電晶體的漏電流在動態邏輯電路中比在靜態邏輯電路中造成更嚴重的問題。漏電流歸因於電晶體關閉時流動的關閉狀態電流。
舉例而言，在動態電路中，當控制電荷對動態節點的供應之MOS電晶體關閉時，漏電流高，這被視為是問題。為解決此問題，已建議MOS電晶體電路插入至通至動態節點的電流路徑中之結構(專利文獻1)。
此外，建議另一結構，其中，在動態電路中，除了設置校正漏電流的漏電流校正電路之外，還設置偵測對應於漏電流的電流之漏電流偵測電路(專利文獻2)。
此外，考慮邏輯電路的增加功能。舉例而言，可為具有動態地可重規劃特性(也稱為動態可重規劃特性)之可重規劃邏輯電路。建議一結構，其中，邏輯電路包含切換部，用於在或(OR)/及(AND)與反或(NOR)/反及(NAND)/非之間切換(專利文獻3)。
當Vgs是0V或更低時，薄膜電晶體的關閉狀態電流 是10-13A至10-14A(專利文獻4)。
[參考文獻]
[專利文獻1]日本公開專利申請號H6-244714
[專利文獻2]日本公開專利申請號H10-022816
[專利文獻3]日本公開專利申請號2010-087911
[專利文獻4]日本公開專利申請號H8-274342
本發明的一實施例之目的是解決邏輯電路中漏電流的問題。
本發明的一實施例之另一目的是使邏輯電路具有動態地可重規劃特性。
慮及上述問題，提供邏輯電路，其至少包含關閉狀態電流低於包含在LSI中的電晶體的關閉狀態電流之電晶體。
能夠提供包含關閉狀態電流低的此電晶體並因而具有動態地可重規劃特性之邏輯電路。
提供關閉狀態電流低的電晶體能夠解決漏電流的問題。
提供關閉狀態電流低的電晶體允許提供動態地可重規劃特性之邏輯電路。
根據本發明的一實施例之邏輯電路具有比習知的電路配置更簡單的電路配置。
於下，將參考附圖，詳述實施例。但是，可以以各種不同的模式，實現實施例。習於此技藝者清楚可知，在不悖離本發明的精神及範圍之下，可以以各種方式改變模式及細節。因此，本發明的一實施例不應被解釋成侷限於下述實施例的說明。
(實施例1)
在本實施例中，將說明邏輯電路的基本結構。圖1顯示邏輯電路，邏輯電路包含第一電容器101、第二電容器102、關閉狀態電流低的第一電晶體(OSFET)104、及第二電晶體(FET)105。
第一電晶體由於在通道形成區中包含氧化物半導體，所以也稱為(OSFET)。在很多情形中，包含氧化物半導體的通道形成區具有n型導電率；因此，第一電晶體是n通道電晶體。在通道形成區中包含氧化物半導體的此電晶體的關閉狀態電流低。在下述實施例中，將說明電晶體的細節。
由於第二電晶體的關閉狀態電流不一定要與第一電晶體的關閉狀態電流一樣低，所以，使用通道形成區中包含矽的電晶體作為第二電晶體。此電晶體稱為FET。將說明第二電晶體具有與第一電晶體相同的導電率型的情形，亦即，第二電晶體是n通道電晶體的情形。
如圖1所示，第一電容器101、第二電容器102、第 一電晶體104、及第二電晶體105彼此電連接。第一電容器101的一電極電連接至第二電晶體105的閘極。第二電容器102的一電極電連接至第二電晶體105的閘極。第二電容器102的一電極也電連接至第一電晶體104的源極和汲極中之一。由於第一電晶體104是n通道電晶體，所以，第一電晶體104的汲極電連接至第二電容器102的一電極。
訊號從端子A及端子B輸入。換言之，訊號從第一電容器101的另一電極及第二電容器102的另一電極輸入。每一這些訊號具有任何下述訊號：高電位(也稱為高、H、Vdd、及1)以及低電位(也稱為低、L、Vss、及0)。高電位及低電位是相對的。低電位不限於0V。
第一電晶體104的開啟狀態或關閉狀態(也稱為開/關或是切換功能)由輸入至其閘極的訊號控制。第二電晶體105的開/關由輸入至其閘極的訊號控制。
如圖1中所示，第一電容器101及第二電容器102的電容值均以C表示，電連接至第一電容器101的一電極之節點的電荷以Q表示，節點電壓以Vg表示，第二電晶體105的閘極電容以Cg表示。節點電壓Vg以公式1表示。為了簡明起見，將第二電晶體105的源極-汲極電壓假定為0V。
在公式1中，Q/(2C+Cg)的值取決於Q的值。換言之，Q/(2C+Cg)的值視經由第一電晶體104輸入的訊號而定。這是因為電荷Q取決於經由第一電晶體104輸入的訊號。由於第一電晶體104的關閉狀態電流顯著地低，所以，Q輸入的值能保持。不同於習知技術，不用其它元件，即能保持Q輸入的值。
舉例而言，假定Q是0，且第二電晶體105的臨界電壓Vth是正的小值。第一電晶體104開啟，經由第一電晶體104，Q會為0的電壓Vg輸入(也稱為施加或寫入)。在完成輸入(或輸入操作)之後，第一電晶體104關閉。Q輸入的值保持。假定高位準訊號輸入至端子A及端子B。這些訊號以(1,1)表示。此時，端子A的電位VA、及端子B的電位VB滿足VA=VB=Vdd，且Vg以公式2表示
此時，滿足Vg>Vth(105)；因此，第二電晶體105開啟。此處，第二電晶體105的臨界電壓以Vth(105)表示。
類似地，假定Q為0，以及，高位準訊號和低位準訊號分別輸入至端子A和端子B。這些訊號以(1,0)表示。此時，滿足VA=Vdd及VB=0，以及，Vg以公式3表示。
此時，滿足Vg>Vth；因此，第二電晶體105開啟。
類似地，假定Q為0，以及，低位準訊號及高位準訊號分別輸入至端子A和端子B。這些訊號以(0,1)表示。此時，滿足VA=0及VB=Vdd，以及，Vg以公式3表示。
此時，第二電晶體105開啟。
類似地，假定Q為0，以及，低位準訊號輸入至端子A和端子B。這些訊號以(0,0)表示。此時，滿足VA=VB=0，以及，Vg以公式4表示。
此時，滿足Vg<Vth；因此，第二電晶體105關閉。
上述操作顯示於表1中。
僅當低位準訊號輸入至端子A及端子B時，第二電晶體105才關閉，在其它情形中，第二電晶體105開啟。第二電晶體105開啟的條件視經由第一電晶體104輸入的訊號而改變。亦即，第二電晶體105的開/關狀態(或是切換功能)視Q值而定。
接著，Q值改變。由於第二電晶體105是n通道電晶體，所以，Q小於0(負的)。
第一電晶體104開啟，經由第一電晶體104輸入一訊號，藉由此訊號，Q小於0。在完成輸入之後，第一電晶體104關閉。Q輸入的值保持。假定高位準訊號輸入至端子A及端子B。這些訊號以(1,1)表示。此時，滿足VA=VB=Vdd，以及，Vg以公式2表示。此時，Q的值適當地改變，以致於Q小於0，因而第二電晶體105開啟。
假定Q為類似的值(Q<0)，以及，高位準訊號和低位準訊號(1,0)分別輸入至端子A和端子B。此時，Q適當地變化，因而第二電晶體105關閉。
假定Q為類似的值(Q<0)，以及，低位準訊號和高位準訊號(0,1)分別輸入至端子A和端子B。此時，Q 適當地改變，因而第二電晶體105關閉。
假定Q為類似的值(Q<0)，以及，低位準訊號(0,0)輸入至端子A和端子B。此時，Q適當地改變，因而第二電晶體105關閉。
上述操作顯示於表2中。
僅當高位準訊號輸入至端子A及端子B時，第二電晶體105才開啟，在其它情形中，第二電晶體105關閉。第二電晶體105開啟的條件視經由第一電晶體104輸入的訊號而改變。亦即，第二電晶體105的開/關狀態視Q值而定。
圖2顯示表1與表2之間的關係。在根據本發明的一實施例之邏輯電路中，未設置切換開關，且第二電晶體105的開/關狀態視Q值(Q=0或Q<0)而定。因此，邏輯電路是動態地可重規劃的。這是因為第一電晶體104的關閉狀態電流如此低，以致於Q是0的狀態及Q是小於0的狀態均能固持。
將說明一般操作。第二電晶體105的臨界值以Vth表 示。根據公式1，發現Vg是端子A、端子B、及Q的函數。假定當高位準訊號輸入至端子A及端子B時第二電晶體105的閘極電位是Vg(A=1，B=1，Q)，當低位準訊號及高位準訊號分別輸入至端子A及端子B時第二電晶體105的閘極電位是Vg(A=0，B=1，Q)，當高位準訊號及低位準訊號分別輸入至端子A及端子B時第二電晶體105的閘極電位是Vg(A=1，B=0，Q)，以及，當低位準訊號輸入至端子A及端子B時第二電晶體105的閘極電位是Vg(A=0，B=0，Q)。
當高位準訊號輸入至端子A及端子B時，Vg以公式5表示。
當低位準訊號及高位準訊號分別輸入至端子A及端子B時，Vg以公式6表示。
當高位準訊號及低位準訊號分別輸入至端子A及端子B時，Vg以公式7表示。
當低位準訊號輸入至端子A及端子B時，Vg以公式8表示。
從公式5至8，導出公式9。
[公式9]Vg(A=1,B=1,Q)>Vg(A=0,B=1,Q)=Vg(A=1,B=0,Q)>Vg(A=0,B=0,Q)
假定經由第一電晶體104施加的電荷是Q0，發現當Q0滿足公式10時，符合表1的關係。
[公式10]Vg(A=1,B=0,Q=Q0)>Vth>Vg(A=0,B=0,Q=Q0)
具體而言，假定供應的電位(當A是0且B是0時)是Vg0，Vg0滿足公式11。
假定經由第一電晶體104施加的電荷是Q1，發現當 Q1滿足公式12時，符合表2的關係。
[公式12]Vg(A=1,B=1,Q=Q1)>Vth>Vg(A=1,B=0,Q=Q1)
具體而言，假定供應的電位(當A是0且B是0)是Vg1時，Vg1滿足公式13。
當在通道形成區中包含氧化物半導體的電晶體作為第一電晶體104時，邏輯電路具有執行邏輯操作的功能及儲存資料的功能。
根據本發明的一實施例，由於當電晶體(OSFET)開啟時執行動態重規劃，所以，脈衝可以施加至電晶體的閘極。因此，可以在短時間內決定電晶體的狀態。
由於能與輸入訊號無關地控制功能，所以，根據本發明的一實施例之動態重規劃不受輸入訊號不利影響。
根據本發明的一實施例，解決漏電流的問題。
根據本發明的一實施例，執行動態重規劃。
根據本發明的一實施例，電路配置比習知的電路配置簡單。
(實施例2)
在本實施例中，將說明邏輯電路的基本結構，其中， 實施例1中所述的第二電晶體是p通道電晶體。圖3顯示邏輯電路，其包含第一電容器101、第二電容器102、關閉狀態電流低的第一電晶體(OSFET)104、及第二電晶體(FET)205。第二電晶體是p通道電晶體。
如圖3所示，第一電容器101、第二電容器102、第一電晶體104、及第二電晶體205彼此電連接。第一電容器101的一電極電連接至第二電晶體205的閘極。第二電容器102的一電極電連接至第二電晶體205的閘極。第二電容器102的一電極也電連接至第一電晶體104的源極和汲極中之一。由於第一電晶體104是n通道電晶體，所以，第一電晶體104的汲極電連接至第二電容器102的一電極。
第一電晶體104的開啟狀態或關閉狀態(也稱為開/關)由輸入至其閘極的訊號控制。第二電晶體205的開/關由輸入至其閘極的訊號控制。高位準訊號(也稱為高、H、Vdd、及1)以及低位準訊號(也稱為低、L、Vss、及0)從端子A及端子B輸入。
如圖3所示，第一電容器101及第二電容器102的電容值均以C表示，電連接至第一電容器101的一電極之節點的電荷以Q表示，節點電壓以Vg表示，第二電晶體205的閘極電容以Cg表示。節點電壓Vg以公式14表示。為了簡明起見，將第二電晶體205的源極-汲極電壓假定為Vdd。
在公式14中，Q/(2C+Cg)的值取決於Q的值。換言之，Q/(2C+Cg)的值視經由第一電晶體104輸入的訊號而定。這是因為電荷Q取決於經由第一電晶體104輸入的訊號。由於第一電晶體104的關閉狀態電流顯著地低，所以，Q輸入的值能保持。不同於習知技術，不用其它元件，即能保持Q輸入的值。
舉例而言，假定Q是0，且第二電晶體205的臨界電壓(Vth)是負的小值。第一電晶體104開啟，經由第一電晶體104，施加Q會為0的電壓Vg。之後，第一電晶體104關閉。Q輸入的值保持。假定高位準訊號(1,1)輸入至端子A及端子B。電壓Vg以公式15表示。
此時，滿足Vg-Vdd>Vth(205)；因此，第二電晶體205關閉。此處，第二電晶體205的臨界電壓以Vth(205)表示。
類似地，假定Q為0，以及，高位準訊號和低位準訊號(1,0)分別輸入至端子A和端子B。電壓Vg以公式16表示。
此時，滿足Vg-Vdd<Vth(205)；因此，第二電晶體205開啟。
類似地，假定Q為0，以及，低位準訊號和高位準訊號(0,1)分別輸入至端子A和端子B。Vg以公式17表示。
此時，滿足Vg-Vdd<Vth(205)；因此，第二電晶體205開啟。
類似地，假定Q為0，以及，低位準訊號輸入至端子A和端子B。此時，滿足Vg-Vdd<Vth(205)；因此，第二電晶體205開啟。
上述操作顯示於表3中。
僅當高位準訊號輸入至端子A及端子B時，第二電晶體205(FET)才關閉，在其它情形中，第二電晶體(FET)205開啟。第二電晶體205開啟的條件視經由第一電晶體104輸入的訊號而改變。亦即，第二電晶體205的開/關狀態視Q值而定。
接著，Q值改變。由於第二電晶體205是p通道電晶體，所以，Q大於0(正的)。
第一電晶體104開啟，輸入一訊號，藉由此訊號，Q大於0。在完成輸入之後，第一電晶體104關閉。Q輸入的值保持。假定高位準訊號(1,1)輸入至端子A及端子B。此時，Q的值適當地改變，以致於Q大於0，因而第二電晶體205關閉。
假定Q為類似的值(Q>0)，以及，高位準訊號和低位準訊號(1,0)輸入至端子A和端子B。此時，Q適當地變化，因而第二電晶體205關閉。
假定Q為類似的值(Q>0)，以及，低位準訊號和高位準訊號(0,1)分別輸入至端子A和端子B。此時，Q適當地改變，因而第二電晶體205關閉。
假定Q為類似的值(Q>0)，以及，低位準訊號(0,0)輸入至端子A和端子B。此時，Q適當地改變，因而第二電晶體205開啟。
上述操作顯示於表4中。
僅當低位準訊號輸入至端子A及端子B時，第二電晶體(FET)205才開啟，在其它情形中，第二電晶體(FET)205關閉。第二電晶體205開啟的條件視經由第一電晶體104輸入的訊號而改變。亦即，第二電晶體205的開/關狀態視Q值而定。
未設置切換開關，且第二電晶體205的開/關狀態視Q值(Q=0或Q>0)而定。因此，邏輯電路是動態地可重規劃的。這是因為第一電晶體104的關閉狀態電流如此低，以致於Q是0的狀態及Q是大於0的狀態均能固持。
將說明一般操作。第二電晶體205的臨界電壓以Vthp表示。根據公式5，發現Vg是端子A、端子B、及Q的函數。假定當高位準訊號輸入至端子A及端子B時 第二電晶體205的閘極電位是Vg(A=1，B=1，Q)，當低位準訊號及高位準訊號分別輸入至端子A及端子B時第二電晶體205的閘極電位是Vg(A=0，B=1，Q)，當高位準訊號及低位準訊號分別輸入至端子A及端子B時第二電晶體205的閘極電位是Vg(A=1，B=0，Q)，以及，當低位準訊號輸入至端子A及端子B時第二電晶體205的閘極電位是Vg(A=0，B=0，Q)。
當高位準訊號輸入至端子A及端子B時，Vg以公式18表示。
當低位準訊號及高位準訊號分別輸入至端子A及端子B時，Vg以公式19表示。
當高位準訊號及低位準訊號分別輸入至端子A及端子B時，Vg以公式20表示。
當低位準訊號輸入至端子A及端子B時，Vg以公式21表示。
從公式18至21，導出公式22。
[公式22]Vg(A=1,B=1,Q)>Vg(A=0,B=1,Q)=Vg(A=1,B=0,Q)>Vg(A=0,B=0,Q)
假定經由第一電晶體104施加的電荷是Q2，發現當Q2滿足公式23時，符合表3的關係。
[公式23]Vg(A=1,B=1,Q=Q2)>Vthp>Vg(A=1,B=0,Q=Q2)
具體而言，假定供應的電位(當A是0且B是0時)是Vg2，Vg2滿足公式24。
假定經由第一電晶體104施加的電荷是Q3，發現當Q3滿足公式25時，符合表4的關係。
[公式25]Vg(A=1,B=1,Q=Q3)>Vthp>Vg(A=1,B=0,Q=Q3)
具體而言，假定供應的電位(當A是0且B是0)是Vg3時，Vg3滿足公式26。
當在通道形成區中包含氧化物半導體的電晶體作為第一電晶體104時，邏輯電路具有執行邏輯操作的功能及儲存資料的功能。
不似實施例1，在本實施例中，Q是大於0。使用Q=0及Q>0的組合；因此，使用具有0的訊號以及具有正值的訊號作為經由第一電晶體104輸入的訊號。本實施例中輸入至第一電晶體104的訊號的組合比實施例1中的組合較佳。
根據本發明的一實施例，由於當電晶體(OSFET)開啟時執行動態重規劃，所以，脈衝可以施加至電晶體的閘極(或閘極電極)。因此，可以在短時間內決定電晶體的狀態。
由於能與輸入訊號無關地控制功能，所以，根據本發 明的一實施例之動態重規劃功能不受輸入訊號不利影響。
根據本發明的一實施例，解決漏電流的問題。
根據本發明的一實施例，執行動態重規劃。
根據本發明的一實施例，電路配置小於習知的電路配置。
(實施例3)
在本實施例中，將說明實施例1中所述的電路與實施例2中所述的電路相結合的邏輯電路。
在實施例1中所述的電路中(請參見圖1)，第二電晶體105是n通道電晶體。在實施例2中所述的電路中(請參見圖3)，第二電晶體205是p通道電晶體。這些電路相結合而形成CMOS電路。
圖25顯示CMOS電路，其包含第一電容器501、第二電容器502、第三電容器511、第四電容器512、第一電晶體(OSFET)504、第二電晶體(OSFET)514、第三電晶體205、及第四電晶體105。第三電晶體205及第四電晶體105分別是p通道電晶體及n通道電晶體。
如圖25所示，這些元件彼此電連接。第一電容器501的一電極電連接至端子A。第三電容器511的一電極電連接至端子A。訊號從端子A(IN)輸入。第二電容器502的一電極電連接至端子B。第四電容器512的一電極電連接至端子B。訊號從端子B(IN)輸入。第一電晶體(OSFET)504的源極和汲極中之一電連接至第一電容器 501的另一電極。第一電晶體(OSFET)504的源極和汲極中之一也電連接至第三電晶體(FET)205的閘極。連接至第三電晶體205的閘極之節點的電荷以Qp表示。由於第一電晶體504是n通道電晶體，所以，第一電晶體504的汲極電連接至第三電晶體(FET)205的閘極。第二電晶體(OSFET)514的源極和汲極中之一電連接至第四電容器512的另一電極。第二電晶體(OSFET)514的源極和汲極中之一也電連接至第四電晶體(FET)105的閘極。連接至第四電晶體105的閘極之節點的電荷以Qn表示。由於第二電晶體514是n通道電晶體，所以，第二電晶體514的汲極電連接至第四電晶體(FET)105的閘極。第三電晶體205的源極和汲極中之一電連接至第四電晶體105的源極和汲極中之一，以及，輸出訊號(OUT)。
表5顯示輸入至端子A和端子B的輸入訊號(IN)與輸出訊號(OUT)之間的關係，在實施例1中所述的Qn是Q0(Qn=Qn1)以及實施例2中所述的Qp是Q3(Qp=Qp1)的情形中，滿足此闗係。
表5顯示執行反或(NOR)操作作為邏輯操作。
表6顯示輸入至端子A和端子B的輸入訊號(IN)與輸出訊號(OUT)之間的關係，在實施例1中所述的Qn是Q1(Qn=Qn2)以及實施例2中所述的Qp是Q2(Qp=Qp2)的情形中，滿足此闗係。
表6顯示執行反及(NAND)操作作為邏輯操作。注意，Qn2小於Qn1且Qp1大於Qp2。
因此，即使是CMOS電路也可以動態地可重規劃。
此外，即使是CMOS電路也具有比習知配置更簡單的電路配置。
(實施例4)
在本實施例中，將說明邏輯電路，其中，設置另一元件以執行及(AND)運算(或邏輯乘)以及或(OR)運算(或邏輯加)。
圖4A顯示邏輯電路，其包含第一電容器101、第二電容器102、關閉狀態電流低的第一電晶體(OSFET)104、 第二電晶體(FET)105、第三電晶體(OSFET)311、第四電晶體(OSFET)312、及反相器313。
圖4A中的邏輯電路與圖3中的邏輯電路不同之處在於增加設置第三電晶體(OSFET)311、第四電晶體(OSFET)312、及反相器313。
第一電晶體104、第三電晶體311、及第四電晶體312由於在通道形成區中包含氧化物半導體，所以也以OSFET表示。在很多情形中，包含氧化物半導體的通道形成區具有n型導電率；因此，第一電晶體、第三電晶體、及第四電晶體是n通道電晶體。在通道形成區中包含氧化物半導體的此電晶體的關閉狀態電流低。由於第三電晶體及第四電晶體的關閉狀態電流不一定是與第一電晶體的關閉狀態電流一樣低，所以，包含氧化物半導體的電晶體並非總是必須施加至第三電晶體及第四電晶體。
由於第二電晶體的關閉狀態電流不一定要與第一電晶體、第三電晶體及第四電晶體的關閉狀態電流一樣低，所以，使用通道形成區中包含矽的電晶體作為第二電晶體。第二電晶體是p通道電晶體。
如圖4A中所示，第一電容器101、第二電容器102、第一電晶體104、第二電晶體205、第三電晶體311、第四電晶體312、及反相器313彼此電連接。第一電容器101的一電極電連接至第二電晶體205的閘極。第二電容器102的一電極電連接至第二電晶體205的閘極。第二電容器102的一電極也電連接至第一電晶體104的源極和汲 極中之一。第二電容器102的一電極也電連接至第一電晶體104的源極和汲極中之一。當第一電晶體104是n通道電晶體時，第一電晶體104的汲極電連接至第二電容器102的一電極。第二電晶體205的源極和汲極中之一電連接至第三電晶體311的源極和汲極中之一。第三電晶體311的源極和汲極中之另一極電連接至第四電晶體312的源極和汲極中之一。第三電晶體311的源極和汲極中之另一極以及第四電晶體312的源極和汲極中之一電連接至反相器313的第一端。反相器313的第一端是輸入端。訊號從反相器313的第二端輸出。反相器313的第二端是輸出端。第二電晶體205的源極和汲極中之另一極以及第四電晶體312的源極和汲極中之另一極分別電連接至高電位電源以及低電位電源。
第一電晶體104的開/關由輸入至其閘極的訊號控制。第二電晶體205的開/關由輸入至其閘極的訊號控制。訊號從端子A及端子B輸入。這些訊號是高位準訊號及/或低位準訊號。因此，以類似於實施例2中所述的方式，控制第二電晶體205的開/關。當第二電晶體205開啟時，施加Vdd。
第三電晶體311的開/關由輸入至其閘極的訊號控制。第四電晶體312的開/關由輸入至其閘極的訊號控制。輸入至第三電晶體311的閘極的訊號是高位準訊號或是低位準訊號。輸入至第四電晶體312的閘極的訊號是高位準訊號或是低位準訊號。
將參考圖4B及4C，說明圖4A中的邏輯電路的操作。假定Q=Q2(對應於表3)被固持且高位準訊號(也以H標示)正輸入至端子A及端子B(請參見圖4B)。換言之，假定第二電晶體205關閉。首先，控制訊號S1變成在低位準(也以L表示)且控制訊號S2變成在高位準(也以H表示)。第三電晶體311關閉且第四電晶體312開啟，以作響應。節點FN的電位變成Vss且反相器輸出OUT變成高位準(也以H表示)。
然後，控制訊號S2變成在低位準，且控制訊號S1變成在高位準。第三電晶體311開啟且第四電晶體312關閉，以作響應。第二電晶體205關閉，節點FN的電位因而維持Vss。雖然節點FN的電位因第二電晶體205的漏電流而逐漸地上升，但是，節點FN維持在接近Vss的電位短暫時間。因此，反相器輸出OUT維持在高位準。上述操作的結果，當Q=Q2(對應於表3)保持且高位準訊號輸入至端子A及端子B時，輸出訊號也變成高位準。
在圖4C中，假定Q=Q2(對應於表3)保持且低位準訊號正輸入至端子A及端子B。換言之，假定第二電晶體205開啟。首先，控制訊號S1變成在低位準且控制訊號S2變成在高位準。第三電晶體311關閉且第四電晶體312開啟，以作響應。節點FN的電位變成Vss且反相器輸出OUT變成高位準。
然後，控制訊號S2變成在低位準，且控制訊號S1變成在高位準。第三電晶體311開啟且第四電晶體312關閉 ，以作響應。第二電晶體205開啟，節點FN的電位因而變成Vdd。因此，反相器輸出OUT變成在低位準。上述操作的結果，當Q=Q2(對應於表3)保持且低位準訊號輸入至端子A及端子B時，輸出訊號也變成在低位準。注意，當控制訊號S2及控制訊號S1變成在低位準時，第三電晶體311及第四電晶體312關閉，以致於節點FN的電位維持。節點FN的電位由於被OSFET的關閉狀態維持，所以，其能穩定地長時間固持。
上述操作顯示圖4A中的電路當第二電晶體205開啟時輸出低位準訊號，以及，當第二電晶體205關閉時輸出高位準訊號。因此，根據表3及4，取得圖4A中所示的電路的真值表。表7是真值表。
當Q是Q2及訊號(1,1)輸入至端子A及端子B時，第二電晶體205關閉。因此，OUT在高位準。當訊號(1,0)、(0,1)、或(0,0)輸入至端子A及端子B時，第二電晶體205開啟。因此，OUT處於低位準。亦即，這些結果顯示此電路是及(AND)電路。
當Q是Q3及訊號(1,1)、(1,0)、或(0,1)輸入至端子A及端子B時，第二電晶體205關閉。因此，OUT在高位準。當訊號(0,0)輸入至端子A及端子B時，第二電晶體205開啟。因此，OUT處於低位準。亦即，這些結果顯示此電路是或(OR)電路。
此邏輯電路需要固持反相器313的輸入端側上的節點電位。取代反相器313，可以設置開關、緩衝器、等等。
(實施例5)
在本實施例中，將說明場效電晶體，其可應用至根據任何上述實施例中的邏輯電路中關閉狀態電流需要低的電晶體(例如，第一電晶體、第三電晶體、及第四電晶體)。場效電晶體均在通道形成區中包含氧化物半導體層。
將參考圖5A及5B，說明本實施例中電晶體的結構實例。
圖5A中的電晶體包含導體層601_a、絕緣層602_a、半導體層603_a、導體層605a_a、及導體層605b_a。
半導體層603_a包含區域604a_a及區域604b_a。區域604a_a及區域604b_a彼此間隔，以及，摻雜劑添加至區域604a_a及區域604b_a。在區域604a_a及區域604b_a之間的區域作為通道形成區。半導體層603_a設在元件形成層600_a上。雖然區域604a_a及區域604b_a不一定要設置，但是，在某些情形中，區域604a_a及區域604b_a的設置導致電阻降低及遷移率增加。
導體層605a_b及導體層605b_a設在半導體層603_a上而電連接至半導體層603_a。此外，導體層605a_a及導體層605b_a的側表面(在內側上)是尾端漸細的。使用導體層605a_b及導體層605b_a作為部份掩罩，形成區域604a_a及區域604b_a。
導體層605a_a與部份區域604a_a重疊，以致於導體層605a_a與區域604a_a之間的電阻小。但是，本發明的一實施例不必侷限於此。此外，與導體層605a_a重疊的半導體層603_a的區域可以是添加摻雜劑的整個區域604a_a。但是，本發明的一實施例不必侷限於此。
導體層605b_a與區域604b_a重疊，以致於導體層605b_a與區域604b_a之間的電阻小。但是，本發明的一實施例不必侷限於此。此外，與導體層605b_a重疊的半導體層603_a的區域可以是添加摻雜劑的整個區域604b_a。
絕緣層602_a設在半導體層603_a、導體層605a_a、及導體層605b_a上。絕緣層602_a作為閘極絕緣膜。
導體層601_a設在部份絕緣層602_a之上且與半導體層603_a重疊而以絕緣層602_a設於其間。與導體層601_a重疊而以絕緣層602_a設於其間的半導體層603_a的區域是通道形成區。使用導體層601_a作為部份掩罩，以形成區域604a_a及區域604b_a。
圖5B中的電晶體包含導體層601_b、絕緣層602_b、半導體層603_b、導體層605a_b、導體層605b_b、絕緣 層606a、絕緣層606b、及絕緣層607。
半導體層603_b包含區域604a_b及區域604b_b。區域604a_b及區域604b_b彼此間隔，以及，摻雜劑添加至區域604a_b及區域604b_b。舉例而言，半導體層603_b設在元件形成層600_b上且電連接至導體層605a_b及導體層605b_b。雖然區域604a_b及區域604b_b不一定要設置，但是，在某些情形中，區域604a_b及區域604b_b的設置導致電阻降低及遷移率增加。
絕緣層602_b設置在部份半導體層603_b上。
導體層601_b設在部份絕緣層602_b之上且與半導體層603_b重疊而以絕緣層602_b設於其間。與導體層601_b重疊而以絕緣層602_b設於其間的半導體層603_b的區域是電晶體的通道形成區。注意，絕緣層可以設在導體層601_b上。
絕緣層606a設在絕緣層602_b之上且與導體層601_b的成對側表面之一接觸。絕緣層606b設在絕緣層602_b之上且與導體層601_b的成對側表面中之另一表面接觸。絕緣層606a及絕緣層606b稱為側壁。
注意，與絕緣層606a及絕緣層606b分別重疊而以絕緣層602_b介於其間的部份區域604a_b及部份區域604b_b的摻雜劑的濃度可以低於分別未與絕緣層606a及絕緣層606b重疊之部份區域604a_b以及部份區域604b_b的摻雜劑的濃度。摻雜劑的濃度可以朝向通道形成區逐漸地降低。
導體層605a_b及導體層605b_b設於半導體層603_b。
導體層605a_b電連接至區域604a_b。此外，導體層605a_b接觸絕緣層606a。
導體層605b_b電連接至區域604b_b。此外，導體層605b_b接觸絕緣層606b。
絕緣層606a防止導體層601_b與導體層605a_b之間的接觸。絕緣層606b防止導體層601_b與導體層605b_b之間的接觸。
絕緣層607設於導體層601_b、導體層605a_b、導體層605b_b、絕緣層606a、及絕緣層606b之上。
此外，將說明圖5A及5B中所示的元件。
舉例而言，絕緣層、具有絕緣表面的基底、等等可以作為元件形成層600_a及元件形成層600_b。或者，有元件預先形成於上的層可以作為元件形成層600_a及元件形成層600_b。
導體層601_a及601_b均作為電晶體的閘極。注意，作為電晶體的閘極之層也稱為閘極電極或閘極線。
舉例而言，可以使用例如鉬、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧或是含有任何這些金屬材料作為主成分的合金材料，以作為導體層601_a及601_b中的每一層。使用任何金屬材料的堆疊、任何合金材料的堆疊、或是它們的堆疊，以用於導體層601_a及601_b中的每一層。考慮這些材料的功函數。
絕緣層602_a及602_b中的每一層均作為電晶體的閘極絕緣層。
舉例而言，使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層、氧化鉿層、或氧化鑭層，以作為絕緣層602_a至602_b中的每一層。或者，使用任何上述材料的堆疊，以形成絕緣層602_a至602_b中的每一層。
或者，舉例而言，可使用含有屬於週期表中第13族的元素及氧的材料之絕緣層，作為絕緣層602_a及602_b中的每一層。舉例而言，當半導體層603_a及603_b中的每一層均含有屬於第13族元素時，使用均含有屬於第13族元素的絕緣層作為接觸半導體層603_a及603_b之絕緣層，使得絕緣層與氧化物半導體層之間的介面狀態是有利的。
含有屬於第13族元素及氧的材料的實例包含氧化鎵、氧化鋁、鋁鎵氧化物、及鎵鋁氧化物。注意，鋁鎵氧化物是指原子百分比上鋁量大於鎵量的物質，以及，鎵鋁氧化物意指在原子百分比上鎵量大於或等於鋁量的物質。舉例而言，使用Al2Ox(x=3+a，其中，a大於0且小於1)、Ga2Ox(x=3+a，其中，a大於0且小於1)、或是GaxAl2-xO3+a(x大於0且小於2，a大於0且小於1)表示的材料。
使用用於絕緣層602_a及602_b的任何上述材料的堆疊，形成絕緣層602_a及602_b中的每一層。舉例而言， 使用含有Ga2Ox表示的含有氧化鎵之眾多層的堆疊，形成絕緣層602_a及602_b中的每一層。或者，使用含有Ga2Ox表示的含有氧化鎵的絕緣層與含有Al2Ox表示的含有氧化鋁的絕緣層之堆疊，形成絕緣層602_a及602_b中的每一層。
半導體層603_a及603_b均作為電晶體的通道形成於其中的層。關於可以應用至半導體層603_a及半導體層603_b中的氧化物半導體，舉例而言，可為In為基礎的氧化物(例如，氧化銦)、Sn為基礎的氧化物(例如，氧化錫)、及Zn為基礎的氧化物(例如，氧化鋅)。
關於金屬氧化物，舉例而言，可以使用四成分金屬氧化物、三成分金屬氧化物、或二成分金屬氧化物。注意，可以作為上述氧化物半導體的金屬氧化物可含有鎵作為用以減少特性之變化的穩定物。可以作為上述氧化物半導體的金屬氧化物可含有錫作為穩定物(或是變成穩定的劑)。作為上述氧化物半導體的金屬氧化物可以含有鉿(Hf)作為穩定物。作為上述氧化物半導體的金屬氧化物可以含有鋁(Al)作為穩定物。作為上述氧化物半導體的金屬氧化物可以含有下述材料中之一或更多以作為它穩定物：鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、及鎦等類鑭元素。此外，作為氧化物半導體的金屬氧化物可以含有氧化矽。
舉例而言，可以使用In-Sn-Ga-Zn為基礎的氧化物、In-Hf-Ga-Zn為基礎的氧化物、In-Al-Ga-Zn為基礎的氧化 物、In-Sn-Al-Zn為基礎的氧化物、In-Sn-Hf-Zn為基礎的氧化物、In-Hf-Al-Zn為基礎的氧化物等等，以作為四成分金屬氧化物。
舉例而言，使用In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Sn-Zn為基礎的氧化物、In-Al-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的金屬氧化物、In-Cc-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、In-Lu-Zn為基礎的氧化物、等等，以作為三成分金屬氧化物。
舉例而言，使用In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、In-Sn為基礎的氧化物、In-Ga為基礎的氧化物、等等，以作為二成分金屬氧化物。
注意，舉例而言，In-Ga-Zn為基礎的氧化物意指含有In、Ga、及Zn的氧化物，對於In、Ga、及Zn的成分比例並無特別限定。In-Ga-Zn為基礎的氧化物可以又含有In、Ga、及Zn以外的金屬元素。
以InLO3(ZnO)m(m大於0)表示的材料用於氧化物半導體。此處，InLO3(ZnO)m中之L代表選自Ga、Al、Mn、及Co中之一或更多金屬元素。
舉例而言，能夠使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物，以作為氧化物半導體。或者，能夠使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物，以作為氧化物半導體。
注意，揭示的發明的一實施例不限於此，可以使用視半導體特徵(例如，遷移率、臨界電壓、變異、等等)而使用具有適當成分的材料。此外，較佳的是將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、等等設定在適當值，以取得所需半導體特徵，。
氧化物半導體可以具有單晶結構。
或者，氧化物半導體可以具有非單晶結構。
在氧化物半導體具有非單晶結構情形中，非單晶氧化物半導體可以是非晶的。
在氧化物半導體具有非單晶結構情形中，非單晶氧化物半導體可以是多晶的。
氧化物半導體可以具有包含結晶部份的非晶結構或是 非非晶結構。
氧化物半導體可以視其成分比例而具有上述結構。或者，氧化物半導體可以視其厚度而具有上述結構。或者，氧化物半導體可以視對其執行的熱處理、膜形成時的基底溫度等等而具有上述結構。
關於半導體層603_a及半導體層603_b，使用含有氧化物的層，所述氧化物包含當從a-b平面、表面、或介面的方向觀視時具有三角形或六角形原子配置的具有c軸對齊的晶體(也稱為c軸對齊晶體(CAAC))。在晶體中，金屬原子以層疊方式配置，或者，金屬原子與氧原子延著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
CAAC不是單晶，但是這並非意謂CAAC僅由非晶成分組成。雖然CAAC包含晶化部份(結晶部份)，但是，在某些情形中，一結晶部份與另一結晶部份之間的邊界並不清楚。
在氧包含於CAAC的情形中，氮可以替代包含於CAAC中的部份氧。包含於CAAC中的個別結晶部份的c軸可以在一方向(例如，垂直於CAAC形成於上的基底表面或是CAAC的表面之方向)上對齊。或者，包含於CAAC中的個別的結晶部份的a-b平面的法線可以在一方向上對齊(例如，垂直於CAAC形成於上的基底表面或是CAAC的表面之方向)。
氧化物半導體視其成分等而為導體、半導體、或是絕 緣體。氧化物半導體視其成分等而使可見光透射或不透射。
關於此CAAC的實施例，有形成為膜狀及從垂直於膜的表面或是CAAC形成於上的基底表面之方向觀視為具有三角形或六角形原子配置的晶體，以及，其中，當觀測膜的剖面時，金屬原子以層疊方式配置或是金屬原子和氧原子(或氮原子)以層疊方式配置。
關於氧化物半導體，可以使用包含具有c軸對齊的結晶區之半導體層。注意，具有c軸對齊的結晶區的成分以In1+δGa1-δO3(ZnO)M(0<δ<1，1≦M≦3)表示，以及，包含具有c軸對齊的結晶區之整個半導體層的成分以InPGaQOR(ZnO)M(0<P<2，0<Q<2，1≦M≦3)表示。
此外，在半導體層603_a及半導體層603_b是CAAC氧化物半導體層以及電晶體的通道長度是30 nm時，即使當半導體層603_a及半導體層603_b的各別厚度約為例如5 nm時，能抑制電晶體中的短通道效應。
此處，參考圖6A至6E、圖7A至7C、及圖8A至8C，進一步說明CAAC的晶體結構的實例。在圖6A至6E、圖7A至7C、及圖8A至8C中，除非另外指明，否則，垂直方向相當於c軸方向以及垂直於c軸方向的平面相當於a-b平面。當簡單地使用「上半部」及「下半部」等詞時，它們意指在a-b平面上方的上半部、以及在a-b平面下方的下半部(相對於a-b平面的上半部及下半部)。此外，在圖6A至6E中，由圓圈圍繞的O原子代表四配位 O原子，由雙圓圈圍繞的O原子代表三配位O原子。
圖6A顯示包含一個六配位In原子(也稱為六配位In)及接近In原子的六個四配位氧原子(也稱為四配位O)的結構。注意，包含例如In等一金屬原子及接近其的氧原子的結構稱為小基團。圖6A中的小基團真實地為八面體結構，但是，為了簡明起見而顯示為平面結構。注意，三個四配位O原子存在於圖6A中的上半部及下半部中。在圖6A中所示的小基團中，電荷為0。
圖6B顯示包含一個五配位Ga原子、接近五配位Ga原子的三個三配位氧(也稱為三配位O)原子、及接近五位Ga原子的二個四配位O原子之結構。所有三個三配位O原子存在於a-b平面上。一個四配位O原子存在於圖6B中的上半部及下半部中。由於不僅有四配位In原子，也有五配位In原子，所以，圖6B中所示的結構可以包含一個五配位In原子、三個三配位O原子、及兩個四配位O原子。在圖6B中所示的小基團中，電荷為0。
圖6C顯示包含一個四配位鋅(也稱為四配位Zn)原子及接近四配位Zn原子的四個四配位O原子之結構。在圖6C中，一個四配位O原子存在於上半部，三個四配位O原子存在於下半部中。或者，在圖6C中，三個四配位O原子存在於上半部中以及一個四配位O原子存在於下半部中。在圖6C中所示的小基團中，電荷為0。
圖6D顯示包含一個六配位錫(也稱為六配位Sn)原子及接近六配位Sn原子的六個四配位O原子之結構。在圖 6D中，三個四配位O原子存在於上半部及下半部中。在圖6D中所示的小基團中，電荷為+1。
圖6E顯示包含二個Zn原子的小基團。在圖6E中，一個四配位O原子存在於上半部及下半部中。在圖6E中所示的小基團中，電荷為-1。
注意，眾多小基團形成中基團，以及，眾多中基團形成大基團(也稱為單一胞)。
現在，將說明小基團之間的接合規則。舉例而言，相對於六配位In原子之上半部中的三個四配位O原子在向下方向上均具有三個接近的六配位In原子，以及，在下半部中的三個四配位O原子在向上方向上均具有三個接近的六配位In原子。相對於五配位Ga原子的上半部中的一個四配位O原子在向下方向接合至一個接近的五配位Ga原子，以及，在下半部中的一個三配位O原子在向上方向上接合至一個接近的五配位Ga原子。相對於四配位Zn原的上半部中的一個四配位O原子在向下方向上接合至一個接近的四配位Zn原子，以及，在下半部中的三個四配位O原子在向上方向上均接合至三個接近的四配位Zn原子。依此方式，在金屬原子上方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的下方之金屬原子數目。類似地，在金屬原子下方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的上方之金屬原子數目。在此情形中，由於四配位O原子的軸數為4，所以，接近O原子且在O原 子的下方的金屬原子的數目與接近O原子且在O原子的上方的金屬原子的數目之總合為4。因此，當在金屬原子上方的四配位O原子的數目與在另一金屬原子下方的四配位O原子的數目之總合為4時，二種包含金屬原子的小基團可以接合。舉例而言，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子接合的情形中，其接合至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
軸數為4、5、或6的金屬原子經由c軸方向上的四配位O原子而接合至另一金屬原子。上述之外，還可藉由結合眾多小基團以致於層疊結構的總電荷為0，而以不同方式形成中基團。
圖7A顯示包含在In-Sn-Zn為基礎的材料之層疊結構中的中基團的模型。圖7B顯示包含三個中基團的大基團。注意，圖7C顯示從c軸方向觀測的圖7B中的層疊結構的情形中之原子配置。
在圖7A中，為簡明起見，省略三配位O原子，以及，以圓圈顯示四配位O原子；圓圈中的數目顯示四配位O原子的數目。舉例而言，存在於相對於Sn原子的上半部及下半部中的各部中的三個四配位O原子以圓圈圍繞3表示。類似地，在圖7A中，存在於相對於In原子的上半部及下半部中的各部中的一個四配位O原子以圓圈圍繞1表示。圖7A也顯示接近下半部中的一個四配位O原子及上半部中的三個四配位O原子的Zn原子、以及接近上半 部中的一個四配位O原子及下半部中的三個四配位O原子之Zn原子。
在包含於圖7A中的In-Sn-Zn-O為基礎的材料的層結構中的中基團中，從頂部依序地，接近上半部及下半部中各部中的三個四配位O原子之Sn原子接合至接近上半部及下半部中各部中的一個四配位O原子之In原子、In原子接合至接近上半部中的三個四配位O原子之Zn原子、Zn原子經由下半部中的一個四配位O原子及Zn原子而接合至接近上半部及下半部中各部中的三個四配位O原子之In原子、In原子接合至包含二個Zn原子且接近上半部中的一個四配位O原子的小基團，以及，小基團經由相對於小基團之下半部中一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之Sn原子。眾多這些中基團相接合，以致於形成大基團。
此處，將三配位O原子的一鍵的電荷及四配位O原子的一鍵的電荷分別假定為-0.667和-0.5。舉例而言，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包含Sn原子的小基團的電荷為+1。因此，需要抵消+1的電荷之-1電荷以形成包含Sn原子的層結構。關於具有-1的電荷之結構，可為如圖6E所示之包含二個Zn原子的小基團。舉例而言，藉由包含二個Zn原子的一個小基團，抵消包含Sn原子的一個小基團的電荷，以致於層結構的總電荷為0。
此外，當圖7B中所示的大基團重複時，取得In-Sn-Zn為基礎的晶體(In2SnZn3O8)。注意，取得的In-Sn-Zn為基礎的晶體之層結構表示為成分公式In2SnZn2O7(ZnO)m(m為0或自然數)。
上述規則也應用至使用四成分金屬氧化物、三成分金屬氧化物、二成分金屬氧化物、或本實施例中所述的任何其它金屬氧化物。
舉例而言，圖8A顯示包含於In-Ga-Zn為基礎的材料的層結構中的中基團的模型。
在圖8A中包含於In-Ga-Zn為基礎的材料的層結構中的中基團中，從頂部依序地，接近上半部及下半部中各部中的三個四配位O原子之In原子接合至接近上半部中的一個四配位O原子之Zn原子、Zn原子經由相對於Zn原子之下半部中三個四配位O原子而接合至接近上半部及下半部中各部中的一個四配位O原子之Ga原子、Ga原子經由相對於Ga原子之下半部中一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之In原子。眾多這些中基團相接合，以致於形成大基團。
圖8B顯示包含三個中基團的大基團。注意，圖8C顯示從c軸方向觀測的圖8B中的層結構之情形中之原子配置。
此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、 +2、+3，所以，包含In原子、Zn原子、及Ga原子中任何原子的小基團的電荷為0。結果，具有這些小基團的結合之中基團的總電荷總是0。
為了形成In-Ga-Zn為基礎的氧化物之層結構，不僅使用圖8A中所示的中基團，也使用In原子、Ga原子、及Zn原子的配置不同於圖8A中的配置之中基團，以形成大基團。
具體而言，當重複圖8B中所示的大基團時，取得In-Ga-Zn-O為基礎的晶體。注意，取得的In-Ga-Zn-O為基礎的晶體之層結構以成分公式InGaO3(ZnO)n(n是自然數)表示。
在n是1之(InGaZnO4)的情形中，舉例而言，取得圖24A中所示的晶體結構。注意，在圖24A中所示的晶體結構中，由於如圖6B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga原子由In取代的結構。
在n是2之(InGaZn2O5)的情形中，舉例而言，取得圖24B中所示的晶體結構。注意，在圖24B中的晶體結構中，由於如圖6B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga由In取代的結構。
上述是CAAC的結構實例的說明。在例如CAAC氧化物半導體等結晶氧化物半導體中，塊體中的缺陷數目小。
摻雜劑添加至圖5A及5B中所示的區域604a_a、區域604b_a、區域604a_b、及區域604b_b，以及區域604a_a、區域604b_a、區域604a_b、及區域604b_b作為 電晶體的源極或汲極。舉例而言，關於作為添加的摻雜劑，可以使用週期表的第13族元素(例如硼)、週期表的第15族元素(例如氮、磷、及砷中之一或更多)、以及稀有氣體元素(例如，氦、氬、及氙中之一或更多)。作為電晶體的源極之區域也稱為源極區，作為電晶體的汲極之區域也稱為汲極區。摻雜劑添加至區域604a_a、區域604b_a、區域604a_b、及區域604b_b，使得這些區域與導體層之間的電阻降低；因此，電晶體能縮小尺寸。
導體層605a_a、605b_a、605a_b、及605b_b作為電晶體的源極和汲極。注意，作為電晶體的源極之層也稱為源極電極或源極線，以及，作為電晶體的汲極之層也稱為汲極電極或汲極線。未設置源極電極和汲極電極，導體層605a_a、605b_a、605a_b、及605b_b設置作為源極線和汲極線。因此，能取得高集成度。
舉例而言，可以使用例如鋁、鎂、鉻、銅、鉭、鈦、鉬、或鎢等金屬材料或是含有上述金屬材料作為主成分的合金材料，以作為導體層605a_a、605b_a、605a_b、及605b_b中的每一層。舉例而言，使用含有銅、鎂、及鋁的合金材料之層，以形成導體層605a_a、605b_a、605a_b、及605b_b中的每一層。或者，使用用於導體層605a_a、605b_a、605a_b、及605b_b之材料層的堆疊，形成導體層605a_a、605b_a、605a_b、及605b_b中的每一層。舉例而言，使用含有銅、鎂、及鋁的合金材料之層以及含銅的層之堆疊，形成導體層605a_a、605b_a、605a_b、及 605b_b中的每一層。
使用含有導體金屬氧化物的層，以作為導體層605a_a、605b_a、605a_b、及605b_b中的每一層。舉例而言，能夠使用氧化銦、氧化錫、氧化鋅、銦錫氧化物、或銦鋅氧化物，以作為導體金屬氧化物。注意，用於導體層605a_a、605b_a、605a_b、及605b_b中的每一層之導體金屬氧化物可以含有氧化矽。
舉例而言，使用用於絕緣層602_a及602_b的材料層，以用於絕緣層606a及606b。或者，使用用於絕緣層606a及606b之材料層的堆疊，形成各絕緣層606a及606b。
絕緣層607作為抑制雜質進入電晶體的保護絕緣層。
舉例而言，使用用於絕緣層602_a及602_b的材料層，以用於絕緣層607。或者，使用用於絕緣層607之材料層的堆疊，形成絕緣層607。舉例而言，使用氧化矽層、氧化鋁層、等等，以形成絕緣層607。舉例而言，以氧化鋁層用於絕緣層607能更有效地防止雜質進入半導體層603_b及有效地防止半導體層603_b釋放氧。
注意，本實施例的電晶體可以包含絕緣層，絕緣層設於作為通道形成層的部份氧化物半導體層以及作為源極或汲極且與氧化物半導體層重疊而以絕緣層設於其間的導體層之上。在上述結構的情形中，絕緣層作為保護電晶體的通道形成層(也稱為通道保護層)之層。關於作為通道保護層的絕緣層，舉例而言，使用用於絕緣層602_a至 602_b之材料的層。或者，使用能用於絕緣層602_a至602_b之材料層的堆疊，作為通道保護層之絕緣層。
基部層可以形成於元件形成層600_a及600_b之上，以及，電晶體可以形成於基部層之上。在此情形中，舉例而言，基部層可為用於絕緣層602_a及602_b之材料的層。或者，使用用於絕緣層602_a及602_b之材料層的堆疊，形成基部層。舉例而言，使用氧化鋁層及氧化矽層的堆疊形成的基部層，能防止基部層經由半導體層603_a及603_b而釋放氧。
將參考圖9A至9E，說明圖5A中所示的電晶體的製造方法之實例，以作為根據本實施例的電晶體之製造方法的實例。圖9A至9E是剖面圖，顯示用於製造圖5A中的電晶體之製造方法的實例。
首先，如圖9A中所示般，製備元件形成層600_a，以及，在元件形成層600_a上形成半導體層603_a。
舉例而言，以濺射法形成用於半導體層603_a的氧化物半導體材料層(也稱為氧化物半導體層)，以致於形成半導體層603_a。注意，在形成氧化物半導體層之後，蝕刻部份氧化物半導體層。此外，在稀有氣體氛圍、氧氛圍、或稀有氣體及氧的混合氛圍中，形成氧化物半導體膜。
使用具有In2O3：Ga2O3：ZnO=1：1：1[莫耳比]的成分比之氧化物靶作為濺射靶，形成氧化物半導體層。或者，舉例而言，以具有In2O3：Ga2O3：ZnO=1：1：2[莫耳比]的成分比之氧化物靶，用於形成氧化物半導體層。
又或者，使用具有In：Sn：Zn=1：2：2[原子比]、2：1：3[原子比]、1：1：1[原子比]、或4：9：7[原子比]的成分比之氧化物靶作為濺射靶以形成氧化物半導體層。當使用具有In：Sn：Zn=2：1：3[原子比]的成分比之氧化物靶作為濺射靶以用於形成氧化物半導體層時，氧化物半導體層具有高結晶性。
使用具有下述成分比的氧化物靶作為濺射靶，以形成In-Zn為基礎的氧化物層：成分比為In：Zn是50：1至1：2(In2O3：ZnO=25：1至1：4莫耳比)，較佳地20：1至1：1(In2O3：ZnO=10：1至1：2莫耳比)、更較佳地15：1至1.5：1(In2O3：ZnO=15：2至3：4莫耳比)。舉例而言，當用於形成In-Zn為基礎的氧化物半導體層的靶具有的原子比為In：Zn：O=S：U：R，滿足R>1.5S+U。In含量的增加以使電晶體的場效遷移率(也簡稱為遷移率)更高。
在使用濺射法的情形中，舉例而言，在稀有氣體氛圍(典型地，氬)、氧氛圍、或稀有氣體及氧的混合氛圍中，形成半導體層603_a。此外，當在稀有氣體及氧的混合氛圍中形成半導體層603_a時，較佳的是氧量大於稀有氣體的量。
此外，在以濺射法執行膜形成的情形中，較佳的是充份地抑制來自沈積室外部及由其沈積室的內壁脫氣之洩漏，以致於例如氫、水、羥基、及氫化物(也稱為氫化合物)不會含於要形成的膜中。
舉例而言，在以濺射法形成膜之前，可以在濺射設備 的預熱室中執行預熱處理。藉由預熱處理，移除上述雜質。
此外，在以濺射法形成膜之前，舉例而言，執行一處理，其中，藉由使用RF電力，在氬氛圍、氮氛圍、氦氛圍、或氧氛圍中，電壓未施加至靶側而是至基底側，以及產生電漿，以致於修改膜要形成於上的表面(此處理也稱為逆濺射)。藉由逆濺射，移除附著至膜要形成於上的表面的粉末物質(也稱為粒子或灰塵)。
在以濺射法形成膜的情形中，藉由使用捕獲型真空泵等，移除餘留在膜要被形成的沈積室中的濕氣。舉例而言，使用低溫泵、離子泵、或鈦昇華泵等作為捕獲型真空泵。或者，藉由使用設有冷阱的渦輪分子泵，移除餘留在沈積室中的濕氣。使用補獲型真空泵，允許抑制含有上述雜質的空氣排氣的回流。
注意，舉例而言，當使用上述雜質被移除的高純度氣體作為濺射氣體時，形成於膜中的雜質濃度降低。舉例而言，較佳地使用露點為-70℃或更低的氣體作為濺射氣體。
在根據本實施例的電晶體製造方法之實例中，蝕刻部份膜以形成層的情形中，舉例而言，執行下述步驟：經由微影製程，在部份膜上形成光阻掩罩，以及，使用光阻掩罩以將膜蝕刻，藉以形成層。注意，在此情形中，在形成層之後，移除光阻掩罩。
在形成CAAC氧化物半導體層作為半導體層603_a的 情形中，在有氧化物半導體層形成的元件形成層的溫度高於或等於100℃且低於或等於500℃，較佳地高於或等於200℃且低於或等於350℃時，以濺射形成氧化物半導體層。當在膜形成層的溫度高時形成氧化物半導體層時，所製造的電晶體的場效遷移率增加，以及，抗閘極偏壓應力的穩定度增加。
在該情形中，元件形成層600_a較佳的是平坦的。元件形成層600_a的平均表面粗糙度較佳的是小於或等於1 nm，更較佳的是小於或等於0.3 nm。當元件形成層600_a的平坦度增進時，遷移率增加至高於非晶狀態的氧化物半導體的遷移率。舉例而言，藉由化學機械拋光(CMP)處理及電漿處理中之一或二者，將元件形成層600_a平坦化。電漿處理包含離表面之稀有氣體濺射的處理以及使用蝕刻氣體蝕刻表面的處理。
接著，如圖9B中所示，在半導體層603_a上形成導體層605a_a及605b_a。
舉例而言，以濺射法等，形成可應用至導體層605a_a及605b_a的材料膜，以作為第一導體膜，以及，部份地蝕刻第一導體膜，因而形成導體層605a_a及605b_a。。
接著，如圖9C中所示，形成與半導體層603_a接觸的絕緣層602_a。
舉例而言，藉由濺射方法，在稀有氣體氛圍(典型地為氬)、氧氛圍、或稀有氣體及氧的混合氛圍中，藉由形 成可以應用至絕緣層602_a的膜，以形成絕緣層602_a。藉由濺射法所形成的絕緣層602_a能抑制作為電晶體的背通道之氧化物半導體層603_a的一部份的電阻下降。在形成絕緣層602_a時的元件形成層600_a的溫度較佳的是高於或等於室溫且低於或等於300℃。
在形成絕緣層602_a之前，執行使用例如N2O、N2、或Ar等氣體的電漿處理，以移除被吸附至半導體層603_a的曝露表面上之水等等。在執行電漿處理的情形中，在電漿處理之後較佳地形成絕緣層602_a，而未曝露至空氣。
然後，在絕緣層602_a上形成導體層601_a。
舉例而言，以濺射方法等等，形成可以應用至導體層601_a的材料膜作為第二導體膜，以及，部份地蝕刻第二導體膜，因而形成導體層601_a。
此外，在製造圖5A中所示的電晶體之方法實例中，舉例而言，以高於或等於600℃且低於或等於750℃、或是高於或等於600℃且低於基底的應變點之溫度，執行熱處理。舉例而言，在形成氧化物半導體層之後、在蝕刻部份氧化物半導體層之後、在形成第一導體膜之後、在蝕刻部份第一導體膜之後、在形成絕緣層602_a之後、在形成第二導體膜之後、或在蝕刻部份第二導體膜之後，執行熱處理。藉由熱處理，從半導體層603_a移除例如氫、水、羥基、或氫化物等雜質。
注意，關於熱處理的熱處理設備，可以使用電熱爐、 或是以來自例如電阻式加熱器等加熱器之熱傳導或熱輻射以將物品加熱之設備；舉例而言，使用例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將物體加熱。GRTA設備是使用高溫氣體執行熱處理的設備。關於高溫氣體，舉例而言，使用不會因熱處理而與物體反應之稀有氣體或惰性氣體(例如氮)。或者，執行雷射照射，以用於熱處理。
在熱處理之後，在加熱溫度維持或下降時，將高純度氧氣、高純度N2O氣體、或超乾空氣(露點為-60℃或更低，較低地在-60℃或更低)導入熱處理中使用的爐。較佳的是，氧氣或N2O氣體未含水、氫、等等。被導入至熱處理設備的氧氣或N2O氣體的純度較佳的是6N或更高，更較佳的是7N或更高，亦即，在氧氣或N2O氣體中的雜質濃度較佳的是1 ppm或更低，更較佳的是0.1 ppm或更低。藉由氧氣或N2O氣體的作用，氧被供應至半導體層603_a，以致於由半導體層603_a中的氧缺乏造成的缺陷降低。注意，可以在上述熱處理時，執行高純度氧氣、高純度N2O氣體、或是超乾空氣的導入。
此外，在圖5A中的電晶體製造方法的實例中，在形成半導體層603_a之後、在形成導體層605_a及605_b之後、在形成絕緣層602_a之後、在形成導體層601_a之後 、或是在熱處理之後，以例如使用氧電漿的氧摻雜處理等等以電場加速氧離子的方法，將氧添加至氧化物半導體膜。舉例而言，執行使用2.45 GHz的高密度電漿的氧摻雜處理。以離子佈植法，執行氧摻雜處理。氧摻雜處理允許要製造的電晶體的電特徵變異降低。舉例而言，執行氧摻雜處理，以致於絕緣層602_a含有比化學計量成分中氧比例更高比例的氧。
當使接觸半導體層603_a的絕緣層含有過量的氧時，氧更容易供應至半導體層603_a。因此，降低半導體層603_a中或是在半導體層603_a與絕緣層602_a之間的介面處的氧缺陷，造成半導體層603_a中載子濃度的進一步降低。本發明的一實施例不侷限於此。即使當半導體層603_a經由製造步驟而含有過量的氧時，接觸半導體層603_a之絕緣層能抑制來自半導體層603_a的氧釋放。
舉例而言，當形成含有氧化鎵的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層，氧化鎵的成分設定為Ga2Ox。
或者，當形成含有氧化鋁的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層，氧化鋁的成分設定為Al2Ox。
又或者，當形成含有鎵鋁氧化物或鋁鎵氧化物的絕緣層作為絕緣層602_a時，藉由供應氧給絕緣層，鎵鋁氧化物或鋁鎵氧化物的成分設定為GaxAl2-xO3+a。
經由上述步驟，例如氫、水、羥基、或氫化物(也稱為氫化合物)等雜質從半導體層603_a中移除，以及，氧 供應至半導體層603_a；如此，將半導體層高度純化。
此外，除了熱處理之外，在形成絕緣層602_a之後，在惰性氣體氛圍或氧氣氛圍中，執行熱處理(較佳地，高於或等於200℃且低於或等於600℃，舉例而言，高於或等於250℃且低於或等於350℃)。
元件形成層600_a的刻意加熱之溫度或是膜形成後熱處理的溫度為150℃或更高，較佳地200℃或更高，更較佳地為400℃或更高。當在300℃或更高溫下執行氧化物半導體膜形成後的熱處理時，含於膜中的例如氫等雜質被釋放，造成雜質移除(脫水或脫氫)。
在氧氛圍中，執行熱處理；或者，在氮氛圍中或是降壓下，執行脫水或脫氫的第一熱處理，然後，在氧氛圍中，執行第二熱處理，依此方式，以二步驟執行熱處理。在脫水或脫氫之後的氧氛圍中執行的第二熱處理允許氧添加至氧化物半導體；因此，更有效地執行熱處理。關於供應氧的熱處理，以絕緣層設置成接觸氧化物半導體層，執行熱處理。舉例而言，在氧化物半導體層中或是在氧化物半導體層與接觸氧化物半導體層的層之間，容易造成導因於氧缺乏的空乏；但是，當藉由熱處理而在氧化物半導體中含有過量的氧時，能夠以過量的氧補償固定地造成的氧缺陷。過量的氧是主要存在於晶格之間的氧。舉例而言，當氧的濃度設定為高於或等於1x1016/cm3且低於或等於2x1020/cm3時，即使在執行晶化的情形中，氧仍然能含於氧化物半導體層中而不會造成晶體扭曲。
在氧化物半導體膜形成之後執行的熱處理能夠增加要製造的電晶體的抗閘極偏壓應力之穩定度。此外，電晶體的場效遷移率增進。
然後，如圖9E中所示般，從導體層601_a形成於其上的側，經由絕緣層602_a，將摻雜劑添加至半導體層603_a，以致於區域604a_a及區域604b_a以自行對準方式形成。
舉例而言，藉由使用離子摻雜設備或離子佈植設備，添加摻雜劑。
注意，雖然說明圖5A中所示的電晶體製造方法的實例，但是，本發明的一實施例不侷限於此。舉例而言，關於具有與圖5A中的元件相同的代號且功能至少與圖5A中的元件部份相同之圖5B中的元件，可以適當地參考圖5A中所示的電晶體製造方法的實例之說明。
如同參考圖5A及5B、圖6A至6E、圖7A至7C、圖8A至8C、及圖9A至9E所述般，本實施例中舉例說明的電晶體包含作為閘極的導體層；作為閘極絕緣層的絕緣層；氧化物半導體層，與作為閘極的導體層重疊而以作為閘極絕緣層的絕緣層設於其間，以及，通道形成在氧化物半導體層中；電連接至氧化物半導體層及作為源極和汲極中之一的導體層；以及，電連接至氧化物半導體層及作為源極和汲極中之另一極的導體層。
此外，在本實施例中舉例說明的電晶體中，氧化物半導體層中的載子濃度低於1x1014/cm3、較佳地低於 1x1012/cm3、更較佳地低於1x1011/cm3。
當以氧化物半導體用於電晶體時，載子密度較佳地為1x1018/cm3或更低。當使氧化物半導體膜不僅含有Ga或Sn作為成分也高度純化(移除氫等等)且在膜形成後接受熱處理時，含有In或Zn的氧化物半導體膜的載子密度設定為1x1018/cm3或更低。
當在氧化物半導體膜形成期間及/或之後執行熱處理時，電晶體的臨界電壓正向偏移。此外，電晶體為常關的。
每微米通道寬度的關閉狀態電流為10 aA(1x10-17A)或更低、1 aA(1x10-18A)或更低、10 zA(1x10-20A)或更低、1 zA(1x10-21A)或更低、或100 yA(1x10-22A)或更低。當第一電晶體、第三電晶體、及第四電晶體的關閉狀態電流均儘可能如上述值一般低時，能解決邏輯電路的漏電流問題。此外，邏輯電路是動態地可重規劃的。
較佳的是，電晶體的關閉狀態電流儘可能低；但是，本實施例中的電晶體的關閉狀態電流的下限值評估約為10-30 A/μm。
不論氧化物半導體是非晶的或是結晶的，使用氧化物半導體形成的電晶體的場效遷移率都相當高。假定不僅藉由脫水或脫氫而移除雜質，也藉由因密度增加而降低原子間距離，而取得此場效遷移率的增進。為了高度純化，從氧化物半導體移除雜質，以將氧化物半導體膜晶化。舉例而言，In-Sn-Zn為基礎的氧化物半導體的場效遷移率高於 31 cm2/V．s，較佳地高於39 cm2/V．s，更較佳地高於60 cm2/V．s。此外，建議高度純化的非單晶氧化物半導體的場效遷移率理想上高於100 cm2/V．s。建議本實施例中舉例說明的電晶體的場效遷移率隨著氧化物半導體層的缺陷密度愈低而愈高。其理由如下所述。
由於各種原因，真正測量到的場效電晶體的場效遷移率低於其原始遷移率：此現象不僅發生於使用包含氧化物半導體層的場效電晶體的情形。原因之一在於半導體層內部的缺陷或是在半導體層與絕緣膜之間的介面處的缺陷會降低遷移率。當使用李文森(Levinson)模型時，理論上能夠計算無缺陷存在於氧化物半導體層內部之假設下的場效遷移率。
假設半導體層之原始遷移率以及測量的場效遷移率分別為μ o及μ，以及電位障壁(例如晶粒邊界)存在於半導體層中時，以公式27表示測量的場效遷移率μ。
在公式27中，E代表電位障壁的高度，k代表波茲曼常數，T代表絕對溫度。當電位障壁被假定為歸因於缺陷時，根據李文森模式，電位障壁的高度E以公式28表示。
在公式28中，e代表基本電荷，N代表通道中每單位面積之平均缺陷密度，ε代表半導體的介電係數，n代表通道中載子的表面密度，Cox代表每單位面積的電容，Vg代表閘極電壓，t代表通道的厚度。在半導體層的厚度小於或等於30 nm的情形中，通道的厚度被視為與半導體層的厚度相同。線性區中的汲極電流Id以公式29表示。
在公式29中，此處，L代表通道長度，W代表通道寬度，L及W均為10μm。此外，Vd代表汲極電壓。當以Vg除上述公式的二側，然後二側取對數時，公式29轉換成公式30。
公式30的右側是Vg的函數。從公式30，發現從以ln(Id/Vg)為縱軸及1/Vg為橫軸而繪製的真實測量值而取得之圖形中的線之斜率，可以取得缺陷密度N。亦即，從電晶體的Id-Vg特徵曲線，評估缺陷密度。舉例而言，銦(In)、鎵(Ga)、及鋅(Sn)的比例為1：1：1[原子比]的 氧化物半導體膜的缺陷密度N約為1 x 1012/cm2。
根據以上述方法等取得的缺陷密度，從公式27和公式28，計算出半導體層的原始場效遷移率μ O為120 cm2/V．s。具有缺陷之In-Ga-Zn為基礎的氧化物之場效遷移率通常約為35 cm2/V．s。相反地，假設無缺陷存在於半導體層的內部及半導體層與絕緣膜之間的介面，則預期氧化物半導體的遷移率μO為120 cm2/V．s。因此，能夠瞭解，隨著缺陷降低，氧化物半導體的遷移率、甚至電晶體的場效遷移率增加。舉例而言，例如CAAC氧化物半導體層等氧化物半導體層的缺陷密度低。
注意，即使當無缺陷存在於半導體層內部時，在通道與閘極絕緣層之間的介面的散射仍影響電晶體的傳輸特性。換言之，在離開通道與閘極絕緣層之間的介面一距離x的位置之遷移率μ 1，以公式31表示。
在公式31中，D代表閘極方向上的電場，B及G是常數。B及G是從真實測量結果取得；根據上述測量結果，B是2.38×107 cm/s，G是10 nm(介面散射影響到達的深度)。在公式31中，當D增加(亦即，當閘極電壓Vg增加時)時，公式31的第二項增加，因此，遷移率μ 1降低。
圖10顯示電晶體的遷移率μ 2的計算結果，在電晶體 中，通道包含半導體層內部沒有缺陷的理想氧化物半導體層。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentaurus Device。將氧化物半導體層的能帶隙、電子親和力、相對介電係數、及厚度分別假定為2.8 eV、4.7 eV、15及15 nm。此外，閘極、源極、和汲極的功函數分別假定為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣層的厚度假定為100 nm，以及，其相對介電係數假定為4.1。電晶體的通道長度及通道寬度均假定為10μm，汲極電壓Vd假定為0.1 V。
如圖10所示，當閘極電壓Vg在1V附近時場效遷移率大於100 cm2/V．s，且因為介面散射的影響增加而隨著閘極電壓Vg更高而下降。注意，為了降低介面散射，較佳的是半導體層的表面是原子等級平坦的(也稱為原子層平坦)。
此外，於下將說明使用具有此高的場效遷移率的氧化物半導體層製造的微小電晶體之電特徵的計算結果。
圖11A及11B顯示用於計算的電晶體的剖面結構。圖11A及11B中所示的電晶體均包含半導體區653a和半導體區653b，半導體區653a和半導體區653b在氧化物半導體層中具有n型導電率。半導體區653a和半導體區653b的電阻率是2x10-3 Ω cm。
圖11A中的電晶體設置於設有嵌入絕緣體652的基部絕緣體651之上。使用氧化鋁以形成嵌入絕緣體652，以致嵌入於基部絕緣體651中。
此外，圖11A中的電晶體含半導體區653a、半導體區653b、半導體區653c、閘極絕緣層654、閘極電極655、側壁絕緣體656a、側壁絕緣體656b、絕緣體657、源極電極658a、以及汲極電極658b。
半導體區653c設於半導體區653a與半導體區653b之間。半導體區653c是作為通道形成區的本質半導體區。
閘極電極655設於閘極絕緣層654之上。注意，閘極電極655的寬度是33 nm。
側壁絕緣體656a及側壁絕緣體656b設置成接觸閘極電極655的側表面。在圖11A中的電晶體中，在側壁絕緣體656a及側壁絕緣體656b之下的半導體區分別是具有n型導電率的部份半導體區653a以及具有n型導電率的部份半導體區653b。注意，側壁絕緣體656a及側壁絕緣體656b的寬度均為5 nm。
絕緣層657設於閘極電極655上。絕緣層657具有防止閘極電極655與另一佈線之間短路。
源極電極658a接觸半導體區653a。
汲極電極658b接觸半導體區653b。
注意，圖11A中電晶體的通道寬度是40 nm。
圖11B中所示的電晶體與圖11A中的電晶體不同之處在於側壁絕緣體656a及側壁絕緣體656b之下的半導體區的導電率型。在圖11B所示的電晶體中，在側壁絕緣體656a及側壁絕緣體656b之下的半導體區是部份本質半導 體區653c。換言之，在圖11B的電晶體中，設置半導體區653a未與閘極電極655重疊的區域以及半導體區653b未與閘極電極655重疊的區域。這些區域稱為偏移區，以及，其寬度偏移長度(也稱為Loff)。在圖11B中，偏移長度等於各側壁絕緣體656a及側壁絕緣體656b的寬度。
計算中所使用的其它參數如上所述。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentaurus Device。
圖12A至12C顯示具有圖11A中所示的結構之電晶體的汲極電流(Id，實線)及場效遷移率(μ，虛線)之閘極電壓(Vg：閘極與源極之間的電位差)的相依性。在汲極電壓(汲極與源極之間的電位差)為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。
圖12A顯示閘極絕緣層654的厚度為15 nm的電晶體的情形，圖12B顯示閘極絕緣層654的厚度為10 nm的電晶體的情形，圖12C顯示閘極絕緣層654的厚度為5 nm的電晶體的情形。如圖12A至12C所示，隨著閘極絕緣層654的厚度愈薄，特別是在關閉狀態時的汲極電流Id(關閉狀態電流)顯著地降低。相反地，場效遷移率μ的峰值及開啟狀態時的汲極電流Id(開啟狀態電流)並無顯著改變。此外，在約1V的閘極電壓時汲極電流超過10 μA。
圖13A至13C顯示具有圖11B中所示的結構且偏移長度(Loff)為5 nm之電晶體的汲極電流Id(實線)及場效 遷移率μ(虛線)之閘極電壓Vg的相依性。此處，在汲極電壓為+1V之假設下，計算汲極電流Id，以及在汲極電壓為+0.1 V之假設下，計算場效遷移率μ。圖13A顯示閘極絕緣層654的厚度為15 nm的情形，圖13B顯示閘極絕緣層654的厚度為10 nm的情形，圖13C顯示閘極絕緣層654的厚度為5 nm的情形。
圖14A至14C顯示具有圖11B中所示的結構及偏移長度Loff為15 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓相依性。此處，在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖14A顯示閘極絕緣層654的厚度為15 nm的情形，圖14B顯示閘極絕緣層654的厚度為10 nm的情形，圖14C顯示閘極絕緣層654的厚度為5 nm的情形。
圖12A至12C、圖13A至13C、及圖14A至14C顯示在任一結構中，隨著閘極絕緣層654更薄，電晶體的關閉狀態電流顯著地降低，而場效遷移率μ的峰值及電晶體的開啟狀態電流並無明顯改變。
注意，在圖12A至12C中場效遷移率μ的峰值約為80 cm2/V．s，在圖13A至13C中約為60 cm2/V．s，以及，在圖14A至14C中約為40 cm2/V．s；因此，場效遷移率μ的峰值隨著偏移長度(Loff)增加而降低。此外，同理可用於電晶體的關閉狀態電流。電晶體的開啟狀態電流也隨著偏移長度(Loff)增加而降低；但是，電晶體的開啟狀 態電流的下降比電晶體的關閉狀態電流的下降更加緩和。此外，在任何這些電晶體中，在閘極電壓約1V時，汲極電流超過10μA。
在本實施例中舉例說明的電晶體及另一電晶體(例如，包含含有屬於週期表中的第14族的半導體(例如矽)之半導體層的電晶體)相堆疊。因此，能夠在一基底上形成包含氧化物半導體層的電晶體及另一電晶體等二者，而取得電路面積縮減。此外，包含氧化物半導體層的電晶體的場效遷移率增加，使得根據上述實施例的邏輯電路能沒有任何問題地操作。
當根據本實施例的包含氧化物半導體層的電晶體應用至根據上述實施例中的邏輯電路中的第一電晶體、或第三電晶體及第四電晶體時，能夠可靠地固持邏輯電路中的資料。
此外，將以上述舉例說明的電晶體，說明均包含含有In、Sn、及Zn的氧化物半導體層作為通道形成區的電晶體實例。
舉例而言，圖15A至15C均顯示電晶體的特徵，電晶體包括包含In、Sn、及Zn作為主成分且具有3μm的通道長度及10μm的通道寬度W之氧化物半導體層以及厚度100 nm的閘極絕緣層。注意，Vd是10 V。
圖15A顯示電晶體之特徵，其中，以濺射法而未刻意地加熱元件形成區以形成含有In、Sn、及Zn作為主成分之氧化物半導體膜，接著將氧化物半導體膜蝕刻，以此 方式，形成電晶體氧化物半導體層。在圖15A中，場效遷移率為18.8 cm2/V．s。圖15B顯示電晶體之特徵，其中，在以200℃加熱基底之後，形成含有In、Sn、及Zn作為主成分之氧化物半導體膜，接著將氧化物半導體膜蝕刻，以此方式，形成電晶體的氧化物半導體層。在圖15B中，場效遷移率為32.2 cm2/V．s。這些結果顯示刻意加熱會增進電晶體的場效遷移率。
圖15C顯示電晶體的特徵，其中，以濺射法，以200℃形成含有In、Sn、及Zn作為主成分之氧化物半導體膜，接著將氧化物半導體膜蝕刻，以此方式形成電晶體的氧化物半導體層之後，使其接受650℃的熱處理。在圖15C中，場效遷移率為34.5 cm2/V．s。這些結果顯示氧化物半導體膜形成之後執行的熱處理會增進場效遷移率。
注意，氧離子可以植入含有In、Sn、及Zn作為主成分氧化物半導體層中，藉由熱處理以釋放含於氧化物半導體層中的例如氫、水、羥基、或氫化物，以及，經由熱處理或稍後執行的另一熱處理，以使氧化物半導體層結晶。藉由此結晶處理或再結晶處理，取得具有有利的結晶性的非單晶氧化物半導體層。
舉例而言，在包含含有In、Sn、及Zn作為主成分且未刻意地加熱元件形成層而形成的氧化物半導體層的電晶體中，如圖15A中所示般，臨界電壓趨向於負向偏移。相反地，當使用刻意地加熱元件形成層而形成的氧化物半導體層時，如圖15B中所示般，臨界電壓相當地正向偏移 。因此，在氧化物半導體膜形成期間及/或之後藉由熱處理，電晶體可能是常關的。
注意，藉由改變In、Sn、及Zn的比例，也能控制臨界電壓。舉例而言，當In、Sn、及Zn的成分比例為2：1：3時，容易形成常關的電晶體。
此氧化物半導體膜用於第一電晶體、第三電晶體、或第四電晶體。
此外，舉例而言，當在150℃下以2 MV/cm的電場強度執行閘極偏壓溫度應力測試(也稱為BT測試)一小時時，臨界電壓的漂移小於±1.5V，較佳地小於±1.0V。因此，可以瞭解，在氧化物半導體膜形成期間及/或之後的熱處理會增加抗閘極偏壓應力測試的穩定度。圖16A及16B以及圖17A和17B顯示對下述二電晶體執行BT測試的結果：在形成氧化物半導體膜之後未執行熱處理的樣品1，以及在形成氧化物半導體膜之後以650℃執行熱處理的樣品2。注意，關於BT測試，執行正BT測試及負BT測試。
在正BT測試中，首先，在元件形成層(基底)溫度為25℃及Vd為10V的條件下，測量這些電晶體的Vg-Id特徵。然後，元件形成層(基底)溫度設定於150℃，且Vd設定於0.1V。之後，施加20V的Vg，以致於施加至閘極絕緣層電場的強度為2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V，以及，在元件形成層(基底)溫度為25℃及Vd為10V的條件下，測量這些電晶體 的Vg-Id特徵。
在負BT測試中，首先，在元件形成層(基底)溫度為25℃及Vd為10V的條件下，測量這些電晶體的Vg-Id特徵。然後，將元件形成層(基底)溫度設定於150℃，且Vd設定於0.1V。之後，施加-20V的Vg，以致於施加至閘極絕緣層的電場的強度為-2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V，以及，在元件形成層(基底)溫度為25℃及Vd為10V的條件下，測量這些電晶體的Vg-Id特徵。
圖16A及16B分別顯示樣品1的正BT測試結果及樣品1的負BT測試結果。圖17A及17B分別顯示樣品2的正BT測試結果及樣品2的負BT測試結果。
如圖16A及16B中所示，導因於正BT測試及導因於負BT測試的樣品1的電晶體之臨界電壓偏移量分別為1.80 V及-0.42V。如圖17A及17B中所示，導因於正BT測試及導因於負BT測試的樣品2的電晶體之臨界電壓偏移量分別為0.79 V及0.76V。因此，發現在樣品1及樣品2等各樣品中，BT測試之前及之後之間的臨界電壓的偏移量均小且可靠度均高。
當以X光繞射(XRD)來分析使用In：Sn：Zn=1：1：1的成分比之金屬氧化物靶的濺射法但未刻意地加熱元件形成層所形成的氧化物半導體膜時，觀測到光暈圖案。但是，藉由使氧化物半導體膜接受熱處理而將其晶化。熱處理的溫度適當地設定：舉例而言，當以650℃執行熱處理時， 以X光繞射分析，可以觀測到清楚的繞射峰值。
此處，於下將說明In-Sn-Zn-O膜的XRD分析的結果。使用Bruker AXS製造的X光繞射儀D8 ADVANCE，執行XRD分析，以及，以平面外方法執行測量。
製備樣品A及樣品B以及對其執行XRD分析。於下，將說明樣品A和樣品B的形成方法。
在已接受脫氫處理的石英基底上形成厚度100 nm的In-Sn-Zn-O膜。在氧氛圍中，以100 W(DC)功率之濺射設備，形成In-Sn-Zn-O膜。使用具有In：Sn：Zn=1：1：1的原子比之In-Sn-Zn-O靶作為靶。注意，在膜形成時的加熱溫度設定在200℃。使用經由上述步驟形成的樣品作為樣品A。
接著，以類似於樣品A的方法製造的樣品接受650℃的熱處理。此處，首先執行氮氛圍中的熱處理一小時，以及，又執行氧氛圍中的熱處理一小時但未降低溫度。使用經由上述步驟形成的樣品作為樣品B。
圖18顯示樣品A及樣品B的XRD光譜。在樣品A中觀測到沒有導因於晶體的峰值，但是，在樣品B中，當2θ約35度、及37度至38度時，觀測到導因於晶體的峰值。因此，發現在含有In、Sn、及Zn作為主成分的氧化物半導體膜形成期間及/或之後的熱處理，能增進氧化物半導體層的結晶性。
舉例而言，如圖23所示，當基底溫度(元件形成層的溫度)分別為125℃及85℃時，在氧化物半導體膜形成 期間及/或之後由熱處理形成的電晶體的每微米通道寬度之關閉狀態電流為0.1 aA/μm(1x10-19 A/μm)或更低及10 zA/μm(1x10-20 A/μm)或更低。關閉狀態電流的對數與溫度倒數之間的比例關係顯示在室溫時(27℃)的關閉狀態電流為0.1 zA/μm(1x10-22 A/μm)或更低。因此，在125℃、85℃、及室溫時，關閉狀態電流分別為1 aA/μm(1x10-18 A/μm)或更低、100 zA/μm(1x10-19 A/μm)或更低、及1 zA/μm(1x10-21 A/μm)或更低。
當第一電晶體、第三電晶體、及第四電晶體中各電晶體的關閉狀態電流落在上述範圍之內時，能解決邏輯電路的漏電流問題。此外，邏輯電路是動態地可重規劃的。
雖然藉由熱處理而能夠從含有In、Sn、及Zn作為主成分的氧化物半導體膜中移除氫，但是，由於相較於含有In、Ga、及Zn作為主成分的氧化物半導體膜，濕氣在較高的溫度下從含有In、Sn、及Zn作為主成分的氧化物半導體膜釋放，所以，較佳地形成原始地未含有任何雜質的膜。
評估使用氧化物半導體膜形成後執行650℃熱處理之樣品B形成的電晶體之電特徵與元件形成層(基底)溫度之間的關係。
用於測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的LOV、及0μm的dW。注意，Vd設定於10V。在六條件下執行評估：元件形成層(基底)溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。注意， Lov意指在閘極電極與成對電極中之一相重疊的部份之寬度，以及，dW意指成對電極未與氧化物半導體膜重疊的部份之寬度。
圖20顯示Id(實線)及場效遷移率(虛線)之Vg相依性。圖21A顯示元件形成層(基底)溫度與臨界電壓之間的關係，圖21B顯示元件形成層(基底)溫度與場效遷移率之間的關係。
從圖20及圖21A中，發現臨界電壓隨著元件形成層(基底)溫度增加而降低。注意，在-40℃至150℃的範圍中，臨界電壓從1.09V下降至-0.23V。
從圖20及圖21B中，發現場效遷移率隨著元件形成層(基底)溫度增加而降低。注意，在-40℃至150℃的範圍中，遷移率從36 cm2/V．s下降至32 cm2/V．s。因此，發現在上述溫度範圍中電特徵的變異小。
上述是包含含有In、Sn、及Zn之氧化物半導體層的電晶體的說明。
在包含含有In、Sn、及Zn作為主成分的氧化物半導體的電晶體中，以維持在1 aA/μm或更低(每微米通道)的關閉狀態電流，取得30 cm2/V．s或更高、較佳地40 cm2/V．s或更高、更較佳地60 cm2/V．s或更高之場效遷移率，這能夠取得LSI所需的開啟狀態電流。舉例而言，在L/W為33 nm/40 nm的電晶體中，當閘極電壓為2.7V及汲極電壓為1.0V時，12μA或更高的開啟狀態電流能夠流通。此外，在電晶體操作所需的溫度範圍中，能夠確 保充分的電特徵。當確保這些特徵時，包含氧化物半導體層的電晶體應用至第一電晶體、第三電晶體、及第四電晶體，以及，包含含有屬於週期表的第14族之半導體的半導體層之電晶體應用至第二電晶體。也就是說，設置具有例如動態地可重規劃的新穎特性之邏輯電路，即使當包含氧化物半導體層的電晶體也設於包含含有屬於週期表的第14族之半導體(例如矽)的半導體層之電晶體時，仍然不會降低操作速度。
(實施例6)
在本實施例中，將說明設有根據本發明的一實施例之邏輯電路的CPU(算術處理單元)的實例。
將參考圖22，說明本實施例中的算術處理單元的實例。
圖22中所示的算術處理單元包含匯流排介面(也稱為IF)801、控制單元(也稱為CTL)802、快取記憶體(也稱CACH)803、指令解碼器(也稱為IDecoder)805、以及算術邏輯單元(也稱為ALU)806。
舉例而言，匯流排介面801具有對算術處理單元的外部傳送及接收訊號的功能以及對算術處理單元中的電路傳送及接收訊號的功能。
控制單元802具有控制算術處理單元中的電路操作的功能。
舉例而言，使用根據上述實施例的邏輯電路，形成控 制單元802。
快取記憶體803由控制單元802控制且在算術處理單元操作時具有暫時儲存資料的功能。注意，舉例而言，算術處理單元可以包含眾多快取記憶體803以作為第一快取記憶體及第二快取記憶體。
指令解碼器805具有轉譯讀取命令訊號的功能。被轉譯的命令訊號輸入至控制單元802，以及，控制單元802將根據命令訊號的控制訊號輸出至算術邏輯單元806。
舉例而言，使用根據上述實施例的邏輯電路，形成指令解碼器805。
算術邏輯單元806由控制單元802控制且具有根據輸入的命令訊號以執行邏輯操作的功能。
舉例而言，使用根據上述實施例的邏輯電路，形成算術邏輯單元806。
注意，算術處理單元可以設置暫存器。當算術處理單元設有暫存器時，暫存器由控制單元802控制。舉例而言，算術處理單元可以設有眾多暫存器，其中之一作為用於算術邏輯單元806的暫存器，而其它暫存器作為用於指令解碼器805的暫存器。
如同參考圖22所述般，在根據本實施例的算術處理單元的一實例中，根據上述實施例之邏輯電路用於例如控制單元、指令解碼器、及算術邏輯單元等等各單元，允許在單元中固持資料以及增加處理速度。
(實施例7)
在本實施例中，將說明均設有根據任何上述實施例之邏輯電路的電子裝置的實例。
將參考圖23A至23D，說明根據本實施例的電子裝置的結構實例。
圖23A中的電子裝置是可攜式資訊終端的實例。圖23A中的可攜式資訊終端包含機殼1001a和設於機殼1001a中的顯示部1002a。
注意，機殼1001a的側表面1003a可以設有連接端子及/或按鍵，連接端子用於連接圖23A中的可攜式資訊終端至外部裝置，按鍵用以操作可攜式資訊終端。
在圖23A中所示的可攜式資訊終端的機殼1001a中，設有CPU、記憶體電路、介面、及天線，藉由介面，在外部裝置與各CPU及記憶體電路之間傳送及接收訊號，天線對外部裝置傳送及接收訊號。
圖23A中所示的可攜式資訊終端具有電話機、電子書、個人電腦、及遊戲機中之一或更多的功能。
圖23B中的電子裝置是折疊式可攜式資訊終端。顯示於圖23B中的可攜式式資訊終端包含機殼1001b、設在機殼1001b中的顯示部1002b、機殼1004、設在機殼1004中的顯示部1005、及用於連接機殼1001b與機殼1004之軸部1006。
在圖23B中的可攜式資訊終端中，以軸部1006移動機殼1001b或機殼1004，可使機殼1001b堆疊於機殼 1004上。
注意，機殼1001b的側表面1003b或是機殼1004的側表面1007設有連接端子及/或按鍵，連接端子用於連接圖23B中的可攜式資訊終端至外部裝置，按鍵用以操作可攜式資訊終端。
顯示部1002b及顯示部1005可以顯示不同的影像或一影像。注意，不一定要設置顯示部1005，可以設置輸入裝置的鍵盤以取代顯示部1005。
圖23B中所示的可攜式資訊終端在機殼1001b或機殼1004中包含CPU、記憶體電路、及介面，介面用於在外部裝置與各CPU及記憶體電路之間傳送及接收訊號。注意，圖23B中的可攜式資訊終端可以又設有天線，天線對外部裝置傳送及接收訊號。
圖23B中所示的可攜式資訊終端具有電話機、電子書、個人電腦、及遊戲機中之一或更多功能。
圖23C中的電子裝置是固定式資訊終端的實例。圖23C中所示的固定式資訊終端包含機殼1001c及設在機殼1001c中的顯示部1002c。
注意，顯示部1002c設於機殼1001c的桌部1008上。
圖23C中所示的固定式資訊終端在機殼1001c中包含CPU、記憶體電路、及介面，介面用於在外部裝置與各CPU及記憶體電路之間傳送及接收訊號。注意，圖23C中的固定式資訊終端可以又設有天線，天線對外部裝置傳 送及接收訊號。
此外，圖23C中的固定式資訊終端中的機殼1001c的側表面1003c可以設有選自出票部、硬幣槽、及紙鈔槽中之一或更多構件，出票部送出票證等等。
舉例而言，圖23C中的固定式資訊終端作為自動櫃員機、資訊通訊端、或遊戲機，資訊通訊端用於出票等等(也稱為多媒體站)。
圖23D顯示固定式資訊終端。圖23D中的固定式資訊終端包含機殼1001d和設在機殼1001d中的顯示部1002d。注意，也可以設置用於支撐機殼1001d的支撐構件。
注意，機殼1001d的側表面1003d可以設有連接端子及/或按鍵，連接端子用於連接圖23D中的固定式資訊終端至外部裝置，按鍵用以操作固定式資訊終端。
圖23D中所示的固定式資訊終端在機殼1001d中包含CPU、記憶體電路、及介面，介面用於在外部裝置與CPU及記憶體電路中各者之間傳送及接收訊號。注意，圖23D中所示的固定式資訊終端可以設有天線，天線對外部裝置傳送及接收訊號。
舉例而言，圖23D中的固定式資訊終端作為數位相框、監視器、或電視機。
根據上述實施例之邏輯電路作為圖23A至23D中所示的電子裝置中的各CPU。
如上所述，參考圖23A至23D，根據本實施例的電 子裝置的實例均包含根據上述實施例的邏輯電路以作為CPU。
本申請案根據2011年5月20日向日本專利局申請之日本專利申請序號2011-113734，其整體內容於此一併列入參考。
101‧‧‧第一電容器
102‧‧‧第二電容器
104‧‧‧第一電晶體
105‧‧‧第二電晶體
205‧‧‧第二電晶體
311‧‧‧第三電晶體
312‧‧‧第四電晶體
313‧‧‧反相器
501‧‧‧第一電容器
502‧‧‧第二電容器
504‧‧‧第一電晶體
511‧‧‧第三電容器
512‧‧‧第四電容器
514‧‧‧第二電晶體
600_a‧‧‧元件形成層
600_b‧‧‧元件形成層
601_a‧‧‧導體層
601_b‧‧‧導體層
602_a‧‧‧絕緣層
602_b‧‧‧絕緣層
603_a‧‧‧半導體層
603_b‧‧‧導體層
604a_a‧‧‧區域
604a_b‧‧‧區域
604b_a‧‧‧區域
604b_b‧‧‧區域
605a_a‧‧‧導體層
605a_b‧‧‧導體層
605b_a‧‧‧導體層
605b_b‧‧‧導體層
606a‧‧‧絕緣層
606b‧‧‧絕緣層
607‧‧‧絕緣層
651‧‧‧基部絕緣體
652‧‧‧嵌入絕緣體
653a‧‧‧半導體區
653b‧‧‧半導體區
653c‧‧‧半導體區
654‧‧‧閘極絕緣層
655‧‧‧閘極電極
656a‧‧‧側壁絕緣體
656b‧‧‧側壁絕緣體
657‧‧‧絕緣體
658a‧‧‧源極電極
658b‧‧‧汲極電極
801‧‧‧匯流排介面
802‧‧‧控制單元
803‧‧‧快取記憶體
805‧‧‧指令解碼器
806‧‧‧算術邏輯單元
1001a‧‧‧機殼
1001b‧‧‧機殼
1001c‧‧‧機殼
1001d‧‧‧機殼
1002a‧‧‧顯示部
1002b‧‧‧顯示部
1002c‧‧‧顯示部
1002d‧‧‧顯示部
1003a‧‧‧側表面
1003b‧‧‧側表面
1003c‧‧‧側表面
1003d‧‧‧側表面
1004‧‧‧機殼
1005‧‧‧顯示部
1006‧‧‧軸部
1007‧‧‧側表面
1008‧‧‧桌部
在附圖中：圖1是根據本發明的一實施例之邏輯電路的電路圖；圖2顯示根據本發明的一實施例之邏輯電路的動態重規劃的概圖；圖3是根據本發明的一實施例之邏輯電路的電路圖；圖4A是根據本發明的一實施例之邏輯電路的電路圖，圖4B及4C是時序圖；圖5A及5B顯示電晶體的結構；圖6A至6E均顯示CAAC結構；圖7A至7C均顯示CAAC結構；圖8A至8C均顯示CAAC結構；圖9A至9E顯示電晶體的製造方法；圖10顯示氧化物半導體層的缺陷密度與電晶體的場效遷移率之間的關係；圖11A及11B均顯示電晶體的結構；圖12A至12C均顯示電晶體的電特徵的計算結果；圖13A至13C均顯示電晶體的電特徵的計算結果； 圖14A至14C均顯示電晶體的電特徵的計算結果；圖15A至15C均顯示電晶體的電特徵的計算結果；圖16A及16B均顯示電晶體的電特徵的計算結果；圖17A及17B均顯示電晶體的電特徵的計算結果；圖18顯示電晶體的XRD測量結果；圖19顯示電晶體的特徵；圖20顯示電晶體的特徵；圖21A及21B均顯示電晶體的特徵；圖22顯示包含根據本發明的一實施例之邏輯電路的算術處理單元；圖23A至23D顯示均包含根據本發明的一實施例之邏輯電路的電子裝置；圖24A及24B均顯示CAAC結構；及圖25是根據本發明的一實施例之邏輯電路的電路圖。
101‧‧‧第一電容器
102‧‧‧第二電容器
104‧‧‧第一電晶體
105‧‧‧第二電晶體

Claims (30)

  1. 一種半導體裝置，包括：第一電容器；第二電容器；第一電晶體；以及第二電晶體，其中，該第一電容器的一電極與該第二電容器的一電極彼此電連接，其中，該第一電容器的該一電極電連接至該第二電晶體的閘極電極，以及，其中，該第二電容器的該一電極電連接至該第一電晶體的源極電極和汲極電極中之一。
  2. 如申請專利範圍第1項之半導體裝置，其中，該第一電晶體包含氧化物半導體。
  3. 如申請專利範圍第1項之半導體裝置，其中，該第二電晶體為n型通道電晶體。
  4. 如申請專利範圍第1項之半導體裝置，其中，該第二電晶體為p型通道電晶體。
  5. 如申請專利範圍第1項之半導體裝置，其中，電連接至該第二電晶體的該閘極電極之節點具有電荷，其中，第一訊號經由該第一電容器輸入至該第二電晶體的該閘極電極，其中，第二訊號經由該第二電容器輸入至該第二電晶 體的該閘極電極，以及其中，該電荷、該第一訊號及該第二訊號配置成控制該第二電晶體的切換功能。
  6. 如申請專利範圍第1項之半導體裝置，其中，該半導體裝置配置成被動態地重規劃。
  7. 一種半導體裝置，包括：第一電容器；第二電容器；第一電晶體；第二電晶體；第三電晶體；第四電晶體；及反相器，其中，該第一電容器的一電極與該第二電容器的一電極彼此電連接，其中，該第一電容器的該一電極電連接至該第二電晶體的閘極電極，其中，該第二電容器的該一電極電連接至該第一電晶體的源極電極和汲極電極中之一，其中，該第二電晶體的源極電極和汲極電極中之一電連接至該第三電晶體的源極電極和汲極電極中之一，其中，該第三電晶體的該源極電極和該汲極電極中之另一極電連接至該第四電晶體的源極電極和汲極電極中之一以及該反相器。
  8. 如申請專利範圍第7項之半導體裝置，其中，該第一電晶體包括氧化物半導體。
  9. 如申請專利範圍第7項之半導體裝置，其中，該第三電晶體及該第四電晶體中至少之一包括氧化物半導體。
  10. 如申請專利範圍第7項之半導體裝置，其中，該第二電晶體為n型通道電晶體。
  11. 如申請專利範圍第7項之半導體裝置，其中，該第二電晶體為p型通道電晶體。
  12. 如申請專利範圍第7項之半導體裝置，其中，電連接至該第二電晶體的該閘極電極之節點具有電荷，其中，第一訊號經由該第一電容器輸入至該第二電晶體的該閘極電極，其中，第二訊號經由該第二電容器輸入至該第二電晶體的該閘極電極，以及其中，該電荷、該第一訊號及該第二訊號配置成控制該第二電晶體的切換功能。
  13. 如申請專利範圍第7項之半導體裝置，其中，該第二電晶體的該源極電極和該汲極電極中之另一極電連接至高電位電源；以及其中，該第四電晶體的該源極電極和該汲極電極中之另一極電連接至低電位電源。
  14. 如申請專利範圍第7項之半導體裝置，其中，該半導體裝置配置成被動態地重規劃。
  15. 如申請專利範圍第12項之半導體裝置，其中，邏輯運算從該反相器輸出，其中，當該電荷在第一條件中時，該邏輯運算是邏輯乘法，以及其中，當該電荷在第二條件中時，該邏輯運算是邏輯加法。
  16. 如申請專利範圍第15項之半導體裝置，其中，該第一訊號及該第二訊號在該第一條件中是高電位，以及其中，該第一訊號及該第二訊號在該第二條件中是低電位。
  17. 一種半導體裝置驅動方法，該半導體裝置包括第一電容器、第二電容器、第一電晶體、及第二電晶體，其中，該第一電容器的一電極以及該第二電容器的一電極彼此電連接，其中，該第一電容器的該一電極電連接至該第二電晶體的閘極電極，以及其中，該第二電容器的該一電極電連接至該第一電晶體的源極電極和汲極電極中之一，該方法包括下述步驟；開啟該第一電晶體；關閉該第一電晶體以固持電連接至該第二電晶體的該閘極電極之節點的電荷；經由該第一電容器供應第一訊號至該第二電晶體的該 閘極電極；經由該第二電容器供應第二訊號至該第二電晶體的該閘極電極；以及，藉由該電荷、該第一訊號及該第二訊號，控制該第二電晶體的切換功能。
  18. 如申請專利範圍第17項之半導體裝置驅動方法，其中，該第一電晶體包括氧化物半導體。
  19. 如申請專利範圍第17項之半導體裝置驅動方法，其中，該第二電晶體為n型通道電晶體。
  20. 如申請專利範圍第17項之半導體裝置驅動方法，其中，該第二電晶體為p型通道電晶體。
  21. 如申請專利範圍第17項之半導體裝置驅動方法，其中，該半導體裝置配置成被動態地重規劃。
  22. 一種半導體裝置驅動方法，該半導體裝置包括第一電容器、第二電容器、第一電晶體、第二電晶體、第三電晶體、第四電晶體及反相器，其中，該第一電容器的一電極以及該第二電容器的一電極彼此電連接，其中，該第一電容器的該一電極電連接至該第二電晶體的閘極電極，其中，該第二電容器的該一電極電連接至該第一電晶體的源極電極和汲極電極中之一，其中，該第二電晶體的源極電極和汲極電極中之一電連接至該第三電晶體的該源極電極和該汲極電極中之一， 以及其中，該第三電晶體的源極電極和汲極電極中之另一極電連接至該第四電晶體的源極電極和汲極電極中之一以及該反相器，該方法包括下述步驟：開啟該第一電晶體；關閉該第一電晶體以固持電連接至該第二電晶體的該閘極電極之節點的電荷；經由該第一電容器供應第一訊號至該第二電晶體的該閘極電極；經由該第二電容器供應第二訊號至該第二電晶體的該閘極電極；藉由該電荷、該第一訊號及該第二訊號，控制該第二電晶體的切換功能；以及從該反相器輸出邏輯運算。
  23. 如申請專利範圍第22項之半導體裝置驅動方法，其中，該第一電晶體包括氧化物半導體。
  24. 如申請專利範圍第22項之半導體裝置驅動方法，其中，該第三電晶體及該第四電晶體中至少之一包括氧化物半導體。
  25. 如申請專利範圍第22項之半導體裝置驅動方法，其中，該第二電晶體為n型通道電晶體。
  26. 如申請專利範圍第22項之半導體裝置驅動方法，其中，該第二電晶體為p型通道電晶體。
  27. 如申請專利範圍第22項之半導體裝置驅動方法，其中，該半導體裝置配置成被動態地重規劃。
  28. 如申請專利範圍第22項之半導體裝置驅動方法，其中，該第二電晶體的該源極電極和該汲極電極中之另一極電連接至高電位電源，以及其中，該第四電晶體的該源極電極和該汲極電極中之另一極電連接至低電位電源。
  29. 如申請專利範圍第22項之半導體裝置驅動方法，其中，當該電荷在第一條件中時，該邏輯運算是邏輯乘法，以及其中，當該電荷在第二條件中時，該邏輯運算是邏輯加法。
  30. 如申請專利範圍第20項之半導體裝置驅動方法，其中，該第一訊號及該第二訊號在該第一條件中是高電位，以及其中，該第一訊號及該第二訊號在該第二條件中是低電位。
TW101117111A 2011-05-20 2012-05-14 半導體裝置 TWI529911B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011113734 2011-05-20

Publications (2)

Publication Number Publication Date
TW201310614A TW201310614A (zh) 2013-03-01
TWI529911B true TWI529911B (zh) 2016-04-11

Family

ID=47174496

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101117111A TWI529911B (zh) 2011-05-20 2012-05-14 半導體裝置

Country Status (4)

Country Link
US (1) US8542034B2 (zh)
JP (1) JP5820336B2 (zh)
KR (1) KR101979573B1 (zh)
TW (1) TWI529911B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
JP5820335B2 (ja) 2011-05-20 2015-11-24 株式会社半導体エネルギー研究所 半導体装置
SG10201608665WA (en) 2012-05-02 2016-12-29 Semiconductor Energy Lab Co Ltd Programmable logic device
WO2013176199A1 (en) 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
TWI591966B (zh) 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
WO2014061567A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
TWI621337B (zh) * 2013-05-14 2018-04-11 半導體能源研究所股份有限公司 信號處理裝置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9721968B2 (en) 2014-02-06 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic appliance
JP6474280B2 (ja) 2014-03-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
JP6677449B2 (ja) 2014-03-13 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
US9401364B2 (en) 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US9450581B2 (en) 2014-09-30 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9935633B2 (en) 2015-06-30 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
KR102643895B1 (ko) 2015-10-30 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
CN108352837A (zh) 2015-11-13 2018-07-31 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
JP6917168B2 (ja) 2016-04-01 2021-08-11 株式会社半導体エネルギー研究所 半導体装置
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
WO2018069787A1 (en) 2016-10-14 2018-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, broadcasting system, and electronic device
US10424379B2 (en) * 2017-12-01 2019-09-24 Namlab Ggmbh Polarization-based configurable logic gate
WO2021156700A1 (ja) 2020-02-07 2021-08-12 株式会社半導体エネルギー研究所 半導体装置、及び撮像装置

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592438A (ja) * 1982-06-28 1984-01-09 Toshiba Corp ダイナミツク型論理回路
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPH06244714A (ja) 1993-02-17 1994-09-02 Toshiba Corp ダイナミック回路
JPH08274342A (ja) 1995-03-31 1996-10-18 Seiko Epson Corp 薄膜トランジスタ、薄膜トランジスタの製造方法および薄膜トランジスタのオフ電流ばらつきの調整方法
US5568062A (en) 1995-07-14 1996-10-22 Kaplinsky; Cecil H. Low noise tri-state output buffer
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3249396B2 (ja) 1996-07-04 2002-01-21 東芝マイクロエレクトロニクス株式会社 ダイナミック回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001093989A (ja) * 1999-09-22 2001-04-06 Sony Corp 半導体装置
US6424510B1 (en) * 2000-04-28 2002-07-23 Exar Corporation ESD structure for IC with over-voltage capability at pad in steady-state
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6684298B1 (en) 2000-11-09 2004-01-27 University Of Rochester Dynamic reconfigurable memory hierarchy
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002246487A (ja) * 2001-02-16 2002-08-30 Sunao Shibata 半導体装置及び半導体演算装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3578749B2 (ja) * 2001-06-06 2004-10-20 松下電器産業株式会社 半導体装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP4524061B2 (ja) * 2002-03-26 2010-08-11 パナソニック株式会社 レファレンス電圧発生回路とそれを用いた電圧増幅器
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004320566A (ja) 2003-04-17 2004-11-11 Tokyo Cathode Laboratory Co Ltd 擬似断熱的ダイナミック論理回路
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7257678B2 (en) 2004-10-01 2007-08-14 Advanced Micro Devices, Inc. Dynamic reconfiguration of cache memory
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7818502B2 (en) 2005-03-31 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Selectively powering down tag or data memories in a cache based on overall cache hit rate and per set tag hit rate
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007019811A (ja) * 2005-07-07 2007-01-25 Oki Electric Ind Co Ltd ドミノｃｍｏｓ論理回路
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7626790B2 (en) * 2007-10-05 2009-12-01 Smartech Worldwide Limited Electrostatic discharge protection for a circuit capable of handling high input voltage
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP2010087911A (ja) 2008-09-30 2010-04-15 Toshiba Corp 論理回路
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI482226B (zh) * 2008-12-26 2015-04-21 Semiconductor Energy Lab 具有包含氧化物半導體層之電晶體的主動矩陣顯示裝置
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP5820335B2 (ja) 2011-05-20 2015-11-24 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
TW201310614A (zh) 2013-03-01
US8542034B2 (en) 2013-09-24
JP5820336B2 (ja) 2015-11-24
KR20120130063A (ko) 2012-11-28
KR101979573B1 (ko) 2019-05-17
US20120293242A1 (en) 2012-11-22
JP2013009313A (ja) 2013-01-10

Similar Documents

Publication Publication Date Title
TWI529911B (zh) 半導體裝置
US20210135674A1 (en) Semiconductor device
JP6592124B2 (ja) 集積回路
JP5820335B2 (ja) 半導体装置
JP6285512B2 (ja) 演算回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees