TW201308888A - 半導體裝置 - Google Patents

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Abstract

在包含輸入電位及參考電位輸入的差動放大器、增益級、及輸出輸出電位的輸出級的半導體裝置中，藉由提供具有低的關閉狀態的漏電流之電晶體給輸出級，以固定地保持增益級供應的電位，而提供具有低耗電的半導體裝置。使用包含氧化物半導體層及包含於氧化物半導體層中的通道形成區之電晶體，作為具有低的關閉狀態的漏電流之電晶體。

Description

半導體裝置
本發明係關於半導體裝置。注意，在本說明書中，半導體裝置意指半導體元件或是任何包含半導體元件的裝置。關於半導體元件，舉例而言，可為閘極絕緣式場效電晶體。半導體裝置也包含包括半導體元件的半導體電路、例如顯示器的電光裝置、及電子裝置。
電壓隨動器是輸出等於輸入電位的電位之半導體裝置。在半導體裝置的實例之半導體積體電路中，電壓隨動器用於電位產生電路的緩衝器。
此外，藉由使用二個電壓隨動器，能夠固持輸入電位訊號(專利文獻1)。
同時，近年來，具有半導體特徵的金屬氧化物(於下稱為氧化物半導體)引起注意。氧化物半導體可以應用至電晶體(請參見專利文獻2及3)。
[參考文獻]
[專利文獻1]日本公開專利申請號2007-096594
[專利文獻2]日本公開專利申請號2007-123861
[專利文獻1]日本公開專利申請號2007-096055
在電壓隨動器作為電位產生電路的緩衝器的情形中，電位產生電路被固定地驅動。換言之，這意指來自電位產生電路的電位訊號的固定輸入，而這增加半導體裝置的耗電。
因此，慮及上述，本發明的一實施例之目的是提供具有低耗電的半導體裝置。
根據本發明的一實施例，在包含輸入電位(於下也稱為V_in)和參考電位(於下也稱為V_bias)輸入的差動放大器及輸出輸出電位(於下也稱為V_out)的增益級之半導體裝置中，藉由提供具有低的關閉狀態漏電流的電晶體給增益級，使電連接至輸出電位V_out輸出之輸出端的電晶體的閘極電位保持固定。
根據本發明的另一實施例，在包含輸入電位V_in和參考電位V_bias輸入的差動放大器、輸出等於輸入電位V_in之輸出電位V_out的輸出級、以及設於差動放大器與輸出級之間且電連接至差動放大器和輸出級的增益級之半導體裝置中，藉由提供具有低的關閉狀態漏電流的電晶體給輸出級，使電連接至輸出電位V_out輸出之輸出端的電晶體的閘極電位保持固定。
關於具有低的關閉狀態漏電流的電晶體，舉例而言，使用包含氧化物半導體層以及包含在氧化物半導體層中的通道形成區之電晶體。
在本說明書中，關閉狀態漏電流意指當根據電晶體的源極之施加至閘極的電壓(也稱為Vgs或簡稱為Vg)低於 電晶體的臨界電壓時，在源極與汲極之間流動的電流。因此，「電晶體關閉」意指將電壓Vgs設定在低於或等於電晶體的臨界電壓之值。此外，關閉狀態漏電流可以簡稱為閉狀態電流。
在本說明書中，「電源關閉」之說明意指設定高電位側電源電位線(於下也稱為Vdd)與低電位側電源電位線(於下也稱為Vss)之間無電位差的狀態。此外，「電源開啟」之說明意指設定高電位側電源電位線與低電位側電源電位線之間有電位差的狀態。
根據本發明的一實施例，在具有低關閉狀態漏電流的電晶體關閉之後，從半導體裝置的差動放大器供應的電位仍然被保持；因此，不用供應輸入電位，仍然能輸出等於輸入電位的電位。因此，例如產生輸入電位的電路等周邊電路能停止以及提供具有更低耗電的半導體裝置。
此外，根據本發明的一實施例，在具有低關閉狀態漏電流的電晶體關閉之後，參考電位仍然能保持；因此，不用供應參考電位，半導體裝置仍然能操作。因此，例如產生參考電位的電路等周邊電路能停止且提供具有更低耗電的半導體裝置。
於下，將參考附圖，詳述本發明的實施例。但是，本發明不限於下述說明，以及，習於此技藝者將瞭解，在不悖離本發明的精神及範圍之下，可以對模式及細節作出各 式各樣的修改。因此，本發明不應被解釋成侷限於下述實施例的說明。注意，在下述本發明的結構中相同的部或是具有相同功能的部份，在不同圖式中由相同的代號共同地表示並將省略其說明。
注意，在本說明書的各圖式中，在某些情形中，為了清楚起見，放大每一元件的尺寸、膜厚、或區域。因此，比例不侷限於圖式中所示的比例等等。
注意，在本說明書中，使用例如「第一」、「第二」、及「第三」等詞，以避免在元件之間造成混淆，因此這些名詞並非限定元件的數目。因此，舉例而言，「第一」一詞可以由「第二」、「第三」等詞適當地取代。
在本說明書中，「A電連接至B」或「B電連接至A」包含A與B彼此直接連接的情形以及A與B經由介於其間的物體而彼此連接。
在本說明書中，「源極」包含源極電極、區域或是電連接至源極電極的物體(例如，源極區或源極端)、等等。此外，「汲極」包含汲極電極、區域或是電連接至汲極電極的物體(例如，汲極區或源極端)、等等。由於源極和汲極視電晶體的結構、操作條件、等等而變，所以，難以界定何者為源極或汲極。因此，為了區別，將源極端和汲極端中之一稱為第一端，而另一者稱為第二端。注意，「閘極」包含閘極電極、區域或是電連接至閘極電極的物體(例如，閘極端)等等。
[實施例1]
在本實施例中，將說明根據本發明的一實施例之半導體裝置。圖23A及23B顯示根據本發明的一實施例之半導體裝置。
圖23A中所示的半導體裝置包含差動放大器12以及增益級14，在差動放大器12中，輸入電位V_in輸入的第一輸入端以及參考電位V_bias輸入的第二輸入端彼此電連接，增益級14包含至少第一電晶體16、第二電晶體18、第三電晶體20、以及第四電晶體22且電連接至輸出輸出電位V_out的輸出端。差動放大器12電連接至電源電位線Vdd及Vss。第一電晶體16的第一端經由差動放大器12而電連接至第一輸入端，以及，第一電晶體16的第二端電連接至第三電晶體20的閘極。第二電晶體18的第一端經由差動放大器12而電連接至第二輸入端。第二電晶體18的第二端電連接至第四電晶體22的閘極。第三電晶體20的第一端電連接至電源電位線Vdd。第三電晶體20的第二端及第四電晶體22的第一端電連接至輸出端。第四電晶體22的第二端電連接至電源電位線Vss。第一電晶體16及第二電晶體18均為每微米通道寬度的關閉狀態漏電流低於或等於1×10-17A之電晶體。
此外，在圖23A中的半導體裝置中，第三電晶體20是p通道電晶體，第四電晶體22是n通道電晶體；但是，電晶體的導電率型可以視差動放大器12的電路配置而適當地改變。
圖23B中所示的半導體裝置包含：差動放大器12，其中，輸入電位V_in輸入的第一輸入端以及參考電位V_bias輸入的第二輸入端彼此電連接；輸出級15，包含至少第一電晶體16、第二電晶體18、第三電晶體20、及第四電晶體22，且電連接至輸出輸出電位V_out的輸出端；以及，增益級13，設在差動放大器12與輸出級15之間且電連接至差動放大器12與輸出級15。差動放大器12及增益級13電連接至電源電位線Vdd和Vss。第一電晶體16的第一端經由差動放大器12和增益級13而電連接至第一輸入端，以及，第一電晶體16的第二端電連接至第三電晶體20的閘極。第二電晶體18的第一端經由差動放大器12及增益級13而電連接至第二輸入端。第二電晶體18的第二端電連接至第四電晶體22的閘極。第三電晶體20的第一端電連接至電源電位線Vdd。第三電晶體20的第二端及第四電晶體22的第一端電連接至輸出端。第四電晶體22的第二端電連接至電源電位線Vss。第一電晶體16及第二電晶體18均為每微米通道寬度的關閉狀態漏電流低於或等於1×10-17A之電晶體。
此外，在圖23B中的半導體裝置中，第三電晶體20是p通道電晶體，第四電晶體22是n通道電晶體；但是，電晶體的導電率型可以視差動放大器12和增益級13的電路配置而適當地改變。
在圖23A及23B中的每一半導體裝置中，在第一電晶體16和第二電晶體18的閘極電位設定在用於開啟第一 電晶體16和第二電晶體18的電位(於下，也稱為電位V_osg)之狀態中，以在輸入電位V_in和參考電位V_bias輸入之後關閉第一電晶體16和第二電晶體18之方式，使第三電晶體20和第四電晶體22的閘極電位固持。這是因為由於第一電晶體16和第二電晶體18的關閉狀態漏電流低，所以，圖23A和23B中由粗線標示的節點被帶入浮動狀態。
接著，將以電壓隨動器作為根據本發明的一實施例之半導體裝置的實例來作說明。
圖1顯示根據本發明的一實施例之電壓隨動器的實例。圖1中的電壓隨動器100包含第一至第九電晶體。於下說明第一至第九電晶體的連接關係。
第一電晶體102的第一端和第二電晶體104的第一端電連接至電源電位線Vdd；第一電晶體102的第二端電連接至第一電晶體102的閘極、第二電晶體104的閘極、以及第三電晶體106的第一端；第二電晶體104的第二端電連接至第四電晶體108的第一端；第三電晶體106的第二端及第四電晶體108的第二端電連接至第五電晶體110的第一端；以及，第五電晶體110的第二端電連接至電源電位線Vss。
第六電晶體112的第一端電連接至電源電位線Vdd；第七電晶體114的第一端電連接至第二電晶體104的第二端以及第四電晶體108的第一端；第七電晶體114的第二端電連接至第六電晶體112的閘極；第八電晶體116的第 一端電連接至第五電晶體110的閘極；第八電晶體116的第二端電連接至第九電晶體118的閘極；以及，第九電晶體118的第一端電連接至第五電晶體110的第二端及電源電位線Vss。
第四電晶體108的閘極電連接至輸入電位V_in輸入的第一輸入端，第六電晶體112的第二端和第九電晶體118的第二端電連接至輸出輸出電位V_out的輸出端，以及，第五電晶體110的閘極電連接至參考電位V_bias輸入的第二輸入端。
第一電晶體102、第二電晶體104、及第六電晶體112是p通道電晶體；第三電晶體106、第四電晶體108、第五電晶體110、及第九電晶體118是n通道電晶體。
第七電晶體114及第八電晶體116均為每微米通道寬度的關閉狀態漏電流(關閉狀態電流)低於或等於1×10-17A的電晶體。關閉狀態電流較佳地低於或等於1×10-18A、更較佳地低於或等於1×10-21A、又較佳地低於或等於1×10-24A。
在圖式中，高電位側電源電位線以Vdd表示，低電位側電源電位線以Vss表示(這也應用至下述說明)。
在電壓隨動器100中，包含第一電晶體102、第二電晶體104、第三電晶體106、第四電晶體108、及第五電晶體110的電路組被稱為差動放大器120。
在電壓隨動器100中，包含第六電晶體112、第七電晶體114、第八電晶體116、及第九電晶體118的電路組 被稱為增益級122。注意，在電壓隨動器100中，增益級122也作為輸出級。
於此，簡要地說明習知的電壓隨動器的操作。圖2顯示習知的電壓隨動器的實例以說明操作。形成圖2中習知的電壓隨動器之電晶體以及其連接關係對應於省略掉第七電晶體114和第八電晶體116的電壓隨動器100。注意，使用電壓隨動器100的代號以說明習知的電壓隨動器的操作。
首先，藉由供應至形成增益級122的第六電晶體112和第九電晶體118的閘極之電位，從電源開啟及參考電位V_bias和輸入電位V_in被充份供應的習知電壓隨動器，輸出等於輸入電位V_in的輸出電位V_out。注意，輸入電位V_in被充份供應的狀態意指藉由輸入電位V_in而使電流在第四電晶體108的第一端與第二端之間固定地流動的狀態。參考電位V_bias被充份供應的狀態意指電流在第五電晶體110的第一端與第二端之間以及在第九電晶體118的第一端與第二端之間固定地流動的狀態。
換言之，藉由從差動放大器120供應之電位，從電源開啟及參考電位V_bias和輸入電位V_in被充份供應的習知電壓隨動器，輸出等於輸入電位V_in的輸出電位V_out。
因此，在習知的電壓隨動器中，固定地供應輸入電位V_in和參考電位V_bias以取得輸出電位V_out。
接著，說明根據本發明的一實施例之電壓隨動器100的操作。藉由供應至形成增益級122的第六電晶體112和 第九電晶體118的閘極之電位，從用於開啟第七電晶體114和第八電晶體116的電位(V_osg)充份地供應至第七電晶體114和第八電晶體116的閘極之電壓隨動器100，輸出等於輸入電位V_in的輸出電位V_out。注意，電位V_osg被充份供應的狀態意指第七電晶體114和第八電晶體116開啟的狀態。
換言之，第七電晶體114和第八電晶體116開啟的電壓隨動器與習知的電壓隨動器類似地操作。
在第七電晶體114和第八電晶體116由固定地輸出之等於輸入電位V_in的輸出電位V_out關閉(電位V_osg的供應停止)的情形中，由於第七電晶體114與第八電晶體116均為具有低關閉狀態電流的電晶體，所以，在第七電晶體114的第二端與第六電晶體112的閘極之間的節點_1(對應於圖1中的粗線標示的部份)以及在第八電晶體116的第二端與第九電晶體118的閘極之間的節點_2(對應於圖1中的粗線標示的部份)均變成浮動狀態。
節點_1的電位是從差動放大器120供應的電位且不會經由第七電晶體114而波動，因而被固定地保持。節點_2的電位等於參考電位V_bias且不會經由第八電晶體116而波動，因而被固定地保持。
因此，供應至第六電晶體112的閘極之電位及供應至第九電晶體118的閘極之電位，是要輸出等於輸入電位V_in的輸出電位V_out所需的電位，它們在節點_1及節點_2中被固定地保持。
因此，電壓隨動器100不需要固定地供應輸入電位V_in及參考電位V_bias，且即使當輸入電位V_in及參考電位V_bias停止時，只要電源開啟，根據節點_1的保持電位及節點_2的保持電位，仍然輸出等於正好在停止供應電位V_osg之前的輸入電位V_in之輸出電位V_out。亦即，即使當例如產生輸入電位V_in及參考電位V_bias的電路等周邊電路停止時，電壓隨動器100仍然能操作；因此，電壓隨動器100的耗電降低。
注意，在本說明書中，低功率操作意指下述操作：在輸入電位V_in、參考電位V_bias、及電位V_osg被充份地供應之根據本發明的一實施例之電壓隨動器中，藉由關閉具有低關閉狀態電流的電晶體以及停止輸入電位V_in和參考電位V_bias的供應，輸出等於輸入電位V_in的輸出電位V_out。
為了改變低功率操作期間輸出之電壓隨動器100的輸出電位V_out，僅需要再度地開啟第七電晶體114和第八電晶體116，以及，在充份地供應等於所需的輸出電位V_out之輸入電位V_in之後，關閉第七電晶體114和第八電晶體116。
此外，即使在低功率操作期間關閉電壓隨動器100的電源之情形中，節點_1的電位及節點_2的電位仍然保持固定；因此，當電源再度開啟時，正好在電源關閉之前輸出的輸出電位V_out再度輸出，而未供應輸入電位V_in、參考電位V_bias、及電位V_osg。因此，當電源再度開啟時 ，電壓隨動器100的電路比習知電路配置的電路更快速地啟動。
在電壓隨動器100中，第五電晶體110和第九電晶體118均作為固定電流源。因此，電阻器等可以替代第五電晶體110和第九電晶體118。
此外，只要增益級122設有具有低關閉狀態漏電流的電晶體且從差動放大器供應的電位在電壓隨動器100中被保持，則對於均作為固定電流源(第五電晶體110和第九電晶體118)的電晶體至電源電位線Vss的電連接並無限制。亦即，均作為固定電流源的電晶體電連接至電源電位線Vdd之電壓隨動器也包含在發明的一實施例中。注意，當均作為固定電流源的電晶體電連接至電源電位線Vdd時，形成差動放大器120和增益級122之其它電晶體的連接關係適當地改變。
關於作為第七電晶體114和第八電晶體116的具有上述關閉狀態電流值之電晶體的實例，可為通道形成區形成於例如氧化物半導體層等寬能隙半導體層中之電晶體。此外，在氧化物半導體中，作為載子供應者的氫較佳地降低至相當低的程度。因此，在氧化物半導體層的通道形成區中，氫濃度較佳地低於或等於5×1019/cm3，更較佳地氫濃度低於或等於5×1018/cm3以及氧比例超過化學計量成分比例。以二次離子質譜術(SIMS)，測量用於形成通道形成區的氧化物半導體中的氫濃度。
使用含有至少銦(In)或鋅(Zn)的金屬氧化物，較 佳地形成氧化物半導體層。特別地，較佳的是含有In及Zn。關於用於降低包含氧化物半導體的電晶體的電特徵變化之穩定物，除了In和Zn之外，較佳的是又含有鎵(Ga)。較佳地含有錫(Sn)作為穩定物。較佳地含有鉿(Hf)作為穩定物。較佳地含有鋁(Al)作為穩定物。
關於其它穩定物，可以含有例如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)等一或多種鑭系元素。
在氧化物半導體層中的載子濃度較佳地低於1.0×1014/cm3。藉由降低載子濃度，電晶體的關閉狀態電流降低。
在電壓隨動器100中，對於用於第一電晶體102、第二電晶體104、第三電晶體106、第四電晶體108、第五電晶體110、第六電晶體112、及第九電晶體118的半導體材料並無限定。舉例而言，使用矽半導體材料。
注意，關於第三電晶體106、第四電晶體108、第五電晶體110、及第九電晶體118，可為通道形成區由例如氧化物半導體層等寬能隙半導體層形成的電晶體。
經由上述，根據本發明的一實施例之半導體裝置的電壓隨動器比習知的電壓隨動器消耗更少的電力。此外，也在包含電壓隨動器的半導體裝置中，耗電降低。
注意，根據本發明的一實施例之半導體裝置的電壓隨動器之電路配置不限於本實施例中所述，只要藉由提供具 有低關閉狀態漏電流的電晶體給增益級而能固定地保持從差動放大器供應的電位即可。舉例而言，差動放大器及增益級均設有另一電晶體。
注意，本實施例的內容及其部份可以與其它實施例的內容或部份自由地結合。
[實施例2]
在本實施例中，將說明配置部份不同於實施例1中所示的配置之半導體裝置的配置實施例。
雖然實施例1中所述的電壓隨動器100包含差動放大器120和增益級122等二級，但是，根據本發明的一實施例之電壓隨動器不限於此配置。舉例而言，增益級可以設在差動放大器與輸出級之間。
舉例而言，圖3顯示電壓隨動器200，其是包三級的電壓隨動器的配置實例：差動放大器230、增益級232、及輸出級234。注意，電壓隨動器200是電壓隨動器100的變化實施例；因此，在圖3中適當地使用電壓隨動器100的代號。
圖3中的電壓隨動器200包含第一至第十三電晶體及一電容器。於下說明電晶體及電容器的連接關係。
第一電晶體202的第一端和第二電晶體204的第一端電連接至電源電位線Vdd；第一電晶體202的第二端電連接至第一電晶體202的閘極、第二電晶體204的閘極、以及第三電晶體206的第一端；第二電晶體204的第二端電 連接至第四電晶體208的第一端；第三電晶體206的第二端及第四電晶體208的第二端電連接至第五電晶體210的第一端；以及，第五電晶體210的第二端電連接至電源電位線Vss。
第六電晶體212的第一端電連接至電源電位線Vdd；第二電晶體204的第一端及第四電晶體208的第一端電連接至第六電晶體212的閘極及電容器214的一電極；第六電晶體212的第二端及電容器214的另一電極電連接至第七電晶體216的第二端及第七電晶體216的閘極；第七電晶體216的第二端電連接至第八電晶體218的第一端；第八電晶體218的第二端電連接至第八電晶體218的閘極以及第九電晶體220的第一端；以及，第九電晶體220的第二端電連接至電源電位線Vss。
第十電晶體222的第一端電連接至電源電位線Vdd；第十一電晶體224的第一端電連接至第七電晶體216的閘極；第十電晶體222的閘極電連接至第十一電晶體224的第二端；第十二電晶體226的第一端電連接至第八電晶體218的閘極；第十二電晶體226的第二端電連接至第十三電晶體228的閘極；第十電晶體222的第二端電連接至第十三電晶體228的第一端；以及，第十三電晶體228的第二端電連接至電源電位線Vss。
第四電晶體208的閘極電連接至輸入電位V_in輸入的第一輸入端；第三電晶體206的閘極、第十電晶體222的第二端、和第十三電晶體228的第一端電連接至輸出輸 出電位V_out的輸出端，以及，第五電晶體210的閘極和第九電晶體220的閘極電連接至參考電位V_bias輸入的第二輸入端。
第一電晶體202、第二電晶體204、第六電晶體212、第八電晶體218及第十三電晶體228是p通道電晶體；第三電晶體206、第四電晶體208、第五電晶體210、第七電晶體216、第九電晶體220、第十電晶體222、第十一電晶體224、及第十二電晶體226是n通道電晶體。
第十一電晶體224及第十二電晶體226為每微米通道寬度的關閉狀態漏電流(關閉狀態電流)均低於或等於1×10-17A之電晶體。關閉狀態電流較佳地低於或等於1×10-18A、更較佳地低於或等於1×10-21A、又較佳地為1×10-24A。
在電壓隨動器200中，包含第一電晶體202、第二電晶體204、第三電晶體206、第四電晶體208、及第五電晶體210的電路組被稱為差動放大器230。
在電壓隨動器200中，包含第六電晶體212、電容器214、及第九電晶體220的電路組被稱為增益級232。
在電壓隨動器200中，包含第七電晶體216、第八電晶體218、第十電晶體222、第十一電晶體224、第十二電晶體226、及第十三電晶體228的電路組被稱為輸出級234。
以類似於習知的電壓隨動器的方式，從第十一電晶體224和第十二電晶體226開啟的電壓隨動器200，輸出等 於輸入電位V_in的輸出電位V_out。
在第十一電晶體224和第十二電晶體226由固定地輸出之等於輸入電位V_in的輸出電位V_out關閉(電位V_osg的供應停止)的情形中，由於第十一電晶體224與第十二電晶體226均為具有低關閉狀態電流的電晶體，所以，在第七電晶體224的第二端與第十電晶體222的閘極之間的節點_3(對應於圖3中的粗線標示的部份)以及在第十二電晶體226的第二端與第十三電晶體228的閘極之間的節點_4(對應於圖3中的粗線標示的部份)均變成浮動狀態。
節點_3的電位是從增益級232供應的電位且不會經由第十一電晶體224而波動，因而被固定地保持。節點_4的電位是根據參考電位V_bias而從增益級232供應的電位且不會經由第十二電晶體226而波動，因而被固定地保持。
因此，電壓隨動器200能執行低功率操作；因此，電壓隨動器200的耗電降低。
舉例而言，在包含於輸出級234中的電晶體的通道寬度(也簡稱為電晶體的尺寸)比包含於差動放大器200中的電晶體的通道寬度(尺寸)長很多(大很多)時，在供應用於輸出等於輸入電位V_in的輸出電位V_out給第十電晶體222的閘極和第十三電晶體228的閘極時，發生延遲。
此時，藉由提供通道寬度(尺寸)比包含於差動放大 器230中的電晶體的通道寬度還長(大)且比包含於輸出級234中的電晶體的通道寬度還短(小)之電晶體給增益級232，能抑制延遲發生。亦即，藉由在電壓隨動器200中設置增益級，能抑制延遲；因此，等於輸入電位V_in的輸出電位V_out穩定地輸出。
為了改變低功率操作期間輸出之電壓隨動器200的輸出電位V_out，僅需要再度地開啟第十一電晶體224和第十二電晶體226，以及，在充份地供應狀態等於所需的輸出電位V_out之輸入電位V_in之後，關閉第十一電晶體224和第十二電晶體226。注意，輸入電位V_in被充份地供應的狀態意指藉由輸入電位V_in而使電流在第四電晶體208的第一端與第二端之間固定地流動的狀態。
此外，即使在低功率操作期間關閉電壓隨動器200的電源之情形中，當電源再度開啟時，正好在電源關閉之前輸出的輸出電位V_out以類似於電壓隨動器100的方式輸出。因此，當電源再度開啟時，電壓隨動器200的電路比習知電路配置的電路更快速地啟動。
在電壓隨動器200中，第五電晶體210、第九電晶體220、和第十三電晶體228均作為固定電流源。因此，電阻器等可以替代第五電晶體210、第九電晶體220、和第十三電晶體228。即使在以電阻器替代設在增益級232中的固定電流源的情形中，藉由在輸出級234中設置第十二電晶體226，節點_4仍然能固持電位。因此，電壓隨動器200能執行低功率操作。
此外，只要輸出級234設有具有低關閉狀態漏電流的電晶體且從增益級232供應的電位在電壓隨動器200中被保持，則對於均作為固定電流源(第五電晶體210和第九電晶體220)的電晶體至電源電位線Vss的電連接並無限制。亦即，均作為固定電流源的電晶體電連接至電源電位線Vdd之電壓隨動器也包含在發明的一實施例中。注意，當均作為固定電流源的電晶體電連接至電源電位線Vdd時，形成差動放大器230和輸出級234之其它電晶體的連接關係適當地改變。
關於作為第十一電晶體224和第十二電晶體226的具有上述關閉狀態電流值之電晶體的實例，如實施例1中所述般，可為通道形成區形成於例如氧化物半導體層等寬能隙半導體層中之電晶體。因此，在第十一電晶體224和第十二電晶體226中各電晶體的氧化物半導體層的通道形成區中，氫濃度較佳地低於或等於5×1019/cm3，更較佳地氫濃度低於或等於5×1018/cm3以及氧比例超過化學計量成分比例。氧化物半導體層中的載子濃度較佳地低於1.0×1014/cm3。藉由降低載子濃度，電晶體的關閉狀態電流降低。使用實施例1中所述的金屬氧化物膜，形成氧化物半導體層。
在電壓隨動器200中，對於用於第一電晶體202、第二電晶體204、第三電晶體206、第四電晶體208、第五電晶體210、第六電晶體212、第七電晶體216、第八電晶體218、第九電晶體220、第十電晶體222、及第十三 電晶體228的半導體材料並無限定。舉例而言，使用矽半導體材料。
注意，設置使用例如氧化物半導體等寬能隙半導體以形成通道形成區的電晶體，以作為第三電晶體206、第四電晶體208、第五電晶體210、第七電晶體216、第九電晶體220、及第十電晶體222。
電容器214包含使用導體膜形成的成對電極以及設於成對電極之間的絕緣膜。使用形成包含在電壓隨動器200中的任何電晶體之步驟，形成電容器214。
經由上述，根據本發明的一實施例之半導體裝置的電壓隨動器比習知的電壓隨動器消耗更少的電力。此外，也在包含電壓隨動器的半導體裝置中，耗電降低。
注意，根據本發明的一實施例之半導體裝置的電壓隨動器之電路配置不限於本實施例中所述，只要藉由提供具有低關閉狀態漏電流的電晶體給輸出級而能固定地保持從增益級供應的電位即可。舉例而言，差動放大器、增益級、及輸出級均設有另一電晶體。
此外，根據本發明的一實施例之半導體裝置能應用至包含運算放大器、放大器電路、比較器、等等的各種應用。
舉例而言，根據本發明的一實施例之半導體裝置作為根據二輸入之間的電位差以輸出輸出電位的運算放大器。
運算放大器如下所述地配置：在圖3中的電壓隨動器200的電路配置中，供應另一輸入電位V_in1以取代輸出 電位V_out而作為供應至第三電晶體206的閘極之電位。舉例而言，電壓隨動器200的第三電晶體206的閘極連接至輸入電位V_in1輸入的第三端而非第十電晶體222的第二端、第十三電晶體228的第一端、及輸出端(請參見圖24)。
運算放大器的操作如下所述：供應至第六電晶體212的閘極由供應至第三電晶體206的閘極之輸入電位(V_in1)與供應至第四電晶體208的閘極之輸入電位(V_in)之間的差降低。當供應至第六電晶體212的閘極之電位降低時，第六電晶體212趨向於具有大量的開啟狀態電流(開啟狀態)以及供應至第十電晶體222的閘極之電位上升。因此，第十電晶體222的第二端的電位(輸出端的電位或源極電位)，亦即，輸出電位V_out也上升。
運算放大器不需要如同電壓隨動器般被固定地供予輸入電位V_in、輸入電位V_in1、及參考電位V_bias。即使當輸入電位V_in、輸入電位V_in1、及參考電位V_bias的供應停止時，只要電源開啟，根據節點_3的固持電位及節點_4的固持電位，輸出正好在停止供應之前的電位。亦即，即使當例如產生輸入電位V_in、輸入電位V_in1、及參考電位V_bias的電路等周邊電路停止時，運算放大器仍然能操作；因此，運算放大器的耗電降低。亦即，根據本發明的一實施例之運算放大器能執行低功率操作。
為了改變低功率操作期間輸出之根據本發明的一實施例之運算放大器的輸出電位V_out，僅需要再度地開啟第 十一電晶體224和第十二電晶體226，以及，在充份地供應變成所需電位的輸入電位V_in及輸入電位V_in1之後，關閉第十一電晶體224和第十二電晶體226。
此外，即使在低功率操作期間關閉根據本發明的一實施例之運算放大器的電源之情形中，當電源再度開啟時，正好在電源關閉之前輸出的輸出電位V_out以類似於電壓隨動器100及電壓隨動器200的方式再輸出。因此，當電源再度開啟時，根據本發明的一實施例之運算放大器的電路比習知電路配置的電路更快速地啟動。
注意，根據本發明的一實施例之半導體裝置的運算放大器之電路配置不限於本實施例中所述，只要藉由提供具有低關閉狀態漏電流的電晶體給輸出級而能固定地保持從差動放大器供應的電位即可。舉例而言，可以設置複數增益級，或者差動放大器、增益級、及輸出級中每一級均設有另一電晶體。
經由上述，根據本發明的一實施例之半導體裝置的運算放大器比習知的電壓隨動器消耗更少的電力。此外，也在包含運算放大器的半導體裝置中，耗電降低。
此處，將說明在根據本發明的一實施例之半導體裝置中使用具有非常低的關閉狀態電流之電晶體的優點。
根據本發明的一實施例之半導體裝置中包含具有非常低的關閉狀態電流之電晶體；因此，當電源再度開啟時，能再度輸出正好在電源關閉之前輸出的輸出電位V_out。這是因為藉由包含氧化物半導體的電晶體而取得非依電 性。
此外，藉由使用利用自旋電子的磁隧道接面元件(MTJ元件)，可取得非依電性半導體裝置。當設於絕緣膜上方及下方的鐵電膜的磁化方向平行時，設定低電阻狀態，或當其方向反平行時，設定高電阻狀態，MTJ元件儲存資料。因此，在非依電性上，MTJ元件的原理與根據本發明的一實施例的半導體裝置中的氧化物半導體的原理完全不同。
現在，參考表1，比較包含MTJ元件與包括包含氧化物半導體的電晶體之非依電性半導體裝置。
如表1中所示，MTJ元件由電流驅動，以致於藉由改變鐵電膜的磁化方向以輸入或固持電位。相對地，包含氧化物半導體的電晶體由電壓驅動，以致於藉由開關電晶體的狀態以輸入或固持電位。
理論上，MTJ元件及包含氧化物半導體的電晶體都能取得非依電性，且對於固持電荷的次數並無限制。
MTJ元件因為使用磁性材料，所以，具有當溫度高於或等於居禮溫度時磁性損失的缺點。此外，MTJ元件由於使用電流驅動而與矽雙極裝置並容的；但是，矽雙極裝置不適合高集成度。此外，雖然MTJ元件要求低寫入電流 ，但是，MTJ元件具有耗電隨著記憶體容量增加而增加的問題。
為了取得高集成度的裝置，各種元件相堆疊以取得三維集成。但是，對於包含MTJ元件的半導體裝置，此三維集成是困難的。相反地，包括包含氧化物半導體的電晶體之半導體裝置適用於堆疊的三維集成。
在原理上，MTJ元件對磁場具有低抵抗性，以致於當MTJ元件曝露至高磁場時磁化方向容易改變。此外，需要控制導因於用於MTJ元件的奈米級磁性體的磁性波動。
此外，以稀土元素用於MTJ元件；因此，將MTJ元件的製程併入對金屬污染敏感之形成矽半導體的製程時，需要特別注意。MTJ元件的每位元材料成本是昂貴的。
另一方面，包含氧化物半導體的電晶體具有類似於矽MOSFET的元件結構及操作原理，但使用例如金屬氧化物以形成通道形成區除外。此外，包含氧化物半導體層的電晶體不受磁場影響。因此，根據本發明的一實施例之半導體裝置相較於包含MTJ元件的非依電性半導體裝置，具有抗磁場的高穩定度。此外，根據本發明的一實施例之半導體裝置與矽積體電路是高度共容的。
從上述中，為了取得非依電性半導體裝置，較佳地使用具有非常低的關閉狀態電流的電晶體，特別是包含氧化物半導體的電晶體。
注意，本實施例的內容及其部份可以其它實施例的內容或其部份自由地結合。
[實施例3]
在本實施例中，將說明任一上述實施例中說明的半導體裝置中包含的電晶體的製造方法。
在任一上述實施例中說明的電壓隨動器中，使用包含半導體材料的基底，以一般方法形成p通道及n通道電晶體。注意，在本實施例中，為了圖式簡明起見，p通道及n通道電晶體中之一顯示於半導體基底上。
以下述方式形成具有非常低的關閉狀態電流之電晶體：p通道及n通道電晶體形成於包含半導體材料的基底上，接著，在p通道及n通道電晶體上形成包含氧化物半導體的電晶體。此外，使用p通道及n通道電晶體設於其上的半導體基底700作為形成基底，以及，包含氧化物半導體的電晶體設於基底之上，因而降低電壓隨動器中電晶體佔據的面積；因此，取得電壓隨動器的微小化。
p通道或n通道電晶體形成於其上的半導體基底700包含作為源極和汲極的高濃度雜質區701、低濃度雜質區702、閘極絕緣膜703、閘極電極704、以及層間絕緣膜705(請參見圖4)。
通道形成區形成於氧化物半導體層中的電晶體710包含：氧化物半導體層711，形成在p通道或n通道電晶體設於其上的半導體基底700上；源極電極712a和汲極電極712b，彼此分開地形成且接觸氧化物半導體層711；閘極絕緣膜713，形成於至少氧化物半導體層711的通道形 成區上；以及，閘極電極714，形成於閘極絕緣膜713上而與氧化物半導體層711重疊(請參見圖4)。
層間絕緣膜705也作為氧化物半導體層711的基部絕緣膜。
層間絕緣膜705至少在其表面上含有氧，且由藉由熱處理而使部份氧脫附的絕緣氧化物形成。關於藉由熱處理而使部份氧脫附的絕緣氧化物，較佳地使用氧比例高於化學計量成分比例中的氧比例之材料。這是因為氧因熱處理而供應至接觸層間絕緣膜705的氧化物半導體711。
關於氧比例高於化學計量成分比例中的氧比例之材料，舉例而言，可為SiOx表示的矽氧化物，其中，x>2。但是，可以不限定地使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧化鉿、氧化釔、等等，以形成層間絕緣膜705。
注意，層間絕緣膜705可以由複數堆疊膜形成。舉例而言，層間絕緣膜705可以具有氧化矽膜形成於氮化矽膜之上的層疊結構。
從氧比例高於化學計量成分比例中的氧比例之絕緣氧化物中，部份氧藉由熱處理而容易脫附。當部份氧藉由熱處理而容易脫附時，以熱脫附光譜(TDS)分析取得的脫附氧量(轉換成氧原子的值)大於或等於1.0×1018原子/cm3，較佳地大於或等於1.0×1020原子/cm3，更較佳地大於或等於3.0×1020原子/cm3。
此處，於下述中將說明使用TDS分析之方法。在 TDS分析中被釋放的氣體量與TDS光譜的積分值成比例。因此，從氧化物的TDS光譜的積分值至標準樣品的參考值，計算脫附的氣體量。標準樣品的的參考值意指在含有預定原子的樣品(標準樣品)中預定原子的密度相對於光譜的積分值的比例。
舉例而言，從含有預定密度之氫的矽晶圓(標準樣品)的TDS光譜及氧化物的TDS光譜，以下述公式，取得氧化物的脫附氧分子(O2)的量(No2)。
NH2是藉由將從標準樣品脫附之氫分子(H2)的數量轉換成密度而取得的值。SH2是標準樣品之氫分子(H2)的TDS光譜之積分值。換言之，標準樣品的參考值為NH2/SH2。SO2是絕緣氧化物的氧分子(O2)的TDS光譜之積分值。α是影響TDS光譜強度的係數。關於上述公式的細節，請參考日本專利公開專利申請號H6-275697。
注意，使用含有1×1016原子/cm3的氫原子之矽晶圓作為標準樣品，以ESCO Ltd.製造的熱脫附光譜設備EMD-WA1000S/W，測量以TDS分析取得的脫附氧的數量(轉換成氧原子的值)。
在TDS分析中，氧被部份地偵測為氧原子。從氧分子的離子化率，計算氧分子與氧原子之間的比例。由於係數α包含氧分子的離子化率，所以，經由被釋放的氧原子的數目之估算，也能計算被釋放的氧原子的數目。
此外，NO2是脫附的氧分子(O2)的數量。因此，被轉換成氧原子的脫附的氧量是脫附的氧分子(O2)的數目的二倍。
以濺射法、CVD法、等等，較佳地以濺射法，形成層間絕緣膜705。當形成氧化矽膜以作為層間絕緣膜705時，使用石英靶作為靶(較佳地，合成石英)，以及使用氬氣作為濺射氣體。或者，使用矽靶作為靶，以及使用含氧的氣體作為濺射氣體。關於含氧的氣體，可以使用氬氣及氧氣的混合氣體或是僅使用氧氣。
在形成層間絕緣膜705之後以及在形成要被處理成氧化物半導體層711的氧化物半導體膜之前，執行第一熱處理。第一熱處理是用於移除含於層間絕緣膜705中的水及氫的步驟。因此，第一熱處理的溫度較佳地高於或等於含於層間絕緣膜705中的水及氫脫附的溫度(脫附的水及氫的數量具有峰值時的溫度)以及低於p通道或n通道電晶體形成於上的半導體基底700之品質改變或變形的溫度，舉例而言，低於稍後執行的第二熱處理的溫度。
然後，在形成氧化物半導體膜之後，執行第二熱處理。第二熱處理是用於從氧化物半導體膜中移除氧化物半導體膜形成時混入其中的水及氫的步驟，又是藉由使用層間絕緣膜705作為氧的供應源以供應氧至氧化物半導體膜的步驟。舉例而言，以高於或等於200℃且低於半導體700的應變點之溫度，較佳地執行第二熱處理。但是，第二熱處理的時機不限於此，可以是在氧化物半導體膜被處 理成氧化物半導體層711之後。依此方式，降低氧化物半導體膜中的氫濃度，因而能防止電晶體的臨界電壓偏移至負向。
關於供應氧至氧化物半導體膜的步驟，能夠藉由使用氧電漿或是使用離子佈植法的氧摻雜處理，來執行氧摻雜。以使用離子佈植法的氧摻雜處理，將氧過度地含於氧化物半導體膜中。藉由第二熱處理或是第二熱處理之後的氧摻雜處理，能夠降低要形成的電晶體710的電特徵之變異。
注意，較佳的是，在第二熱處理中，氫、水、羥基、氫化物、等等不包含於氮氣或例如氦氣、氖氣、或氬氣等稀有氣體中。或者，導入於熱處理設備中之氮或例如氦氣、氖氣、或氬氣等稀有氣體之純度較佳地為高於或等於6N(99.9999%)，又較佳地為高於或等於7N(99.99999%)(亦即，雜質濃度為1 ppm或更低，較佳地為0.1ppm或更低)。
此外，氧化物半導體膜或氧化物半導體層711的結晶性可以視第二熱處理的條件或是氧化物半導體膜或氧化物半導體層711的材料而為單晶結構或是非單晶結構。非單晶結構包含微結晶結構以及多晶結構。舉例而言，氧化物半導體膜或是氧化物半導體層711是具有90%或更高或是80%或更高的結晶度之微結晶半導體層。此外，非單晶結構包含未包含晶體區的非晶結構以及包含晶體區的非晶結構。包含晶體區的非晶結構的實例為氧化物半導體層 ，在所述氧化物半導體層中，部份微晶體(具有大於或等於1 nm且小於或等於20 nm的粒徑，典型地大於或等於2 nm且小於或等於4 nm)混入於非晶結構中。
氧化物半導體膜或氧化物半導體層711要形成於上的表面之層間絕緣膜705的平均表面粗糙度(Ra)較佳地小於或等於1 nm，較佳地小於或等於0.3 nm，以便當氧化物半導體膜是結晶時對齊晶向。藉由增進氧化物半導體膜或是氧化物半導體層711要形成於上的層間絕緣膜705的平坦性，氧化物半導體膜或是氧化物半導體層711具有高表面平坦性；因此，能取得具有更高的場效遷移率的電晶體。
在具有非晶結構的氧化物半導體膜或是氧化物半導體層711的情形中，相當容易取得平坦表面，以致於藉由使用此氧化物半導體膜以形成電晶體時，能降低界面散射，相當容易取得相當高的遷移率。
在具有晶體結構(單晶結構、包含具有結晶性的區域之非晶結構、多晶結構、及微晶結構)的氧化物半導體膜或是氧化物半導體層711的情形中，可以進一步降低塊體中的缺陷。在該情形中，氧化物半導體膜或是氧化物半導體層711的表面平坦度增進，取得比具有非晶結構的氧化物半導體膜情形中的遷移率還高的遷移率。為了增進表面平坦度，氧化物半導體膜或是氧化物半導體層711較佳地形成於平坦表面上(在本實施例中，層間絕緣膜705)。如上所述，氧化物半導體膜或是氧化物半導體層711形成 於平均表面粗糙度(Ra)小於或等於1 nm、較佳地小於或等於0.3 nm的表面上。
此處，藉由將JIS B 0601：2001(ISO 4287：1997)定義的中心線平均粗糙度(Ra)擴張成三維以致能夠將Ra應用至測量平面，而取得平均表面粗糙度(Ra)。平均表面粗糙度(Ra)可以表示為從參考表面至特定表面的偏移絕對值的平均值。
此處，假定在粗糙度曲線的中心線之方向上從粗糙度曲線拾取具有測量長度L的部份，被拾取的部份的粗糙度曲線的中心線線的方向由X軸代表，縱軸放大的方向(垂直於X軸的方向)以Y軸表示，以及粗糙度曲線以Y=F(X)表示，以下述公式(1)，顯示中心線平均粗糙度(Ra)。
當由測量資料表示的表面之測量表面表示為Z=F(X,Y)時，平均表面粗糙度(Ra)是從參考表面至特定表面的偏移絕對值的平均值，且由下述公式(2)表示。
此處，特定表面是粗糙度測量的標的之表面，且是由座標(X1,Y1)、(X1,Y2)、(X2,Y1)、及(X2,Y2)表示的四點所圍繞的長方形區。當特定表面是理想上平坦時特定表面的面積以S0代表。
此外，參考表面意指在特定表面的平均高度處平行於X-Y表面的表面。簡而言之，當特定表面的高度的平均值由Z0代表時，參考表面的高度也以Z0表示。
使用原子力顯微鏡(AFM)，測量平均表面粗糙度(Ra)。
為了使層間絕緣膜705的平均表面粗糙度如上所述地小於或等於1 nm，較佳地小於或等於0.3 nm，執行化學機械拋光(CMP)處理。在形成氧化物半導體膜之前，較佳地在第一熱處理之前，執行CMP處理。
於此，執行一次或多次CMP處理。當多次執行CMP處理時，較佳地以高拋光率執行第一拋光，接著是低拋光率的最後拋光。
為了平坦化層間絕緣膜705，執行電漿處理等以取代CMP處理。在電漿處理中可以使用稀有氣體。藉由電漿處理，惰性氣體的離子被濺射至處理表面，以致藉由濺射效果，將處理表面上的不均勻平坦化。此電漿處理也稱為逆濺射。
可以執行上述處理中之一或更多，以將層間絕緣膜705平坦化。舉例而言，僅有逆濺射被執行，或是執行CMP處理，然後執行乾蝕刻。注意，較佳的是執行乾蝕刻或逆濺射，以防止水進入氧化物半導體膜要形成於上的層間絕緣膜705。特別地，當在第一熱處理之後執行平坦化處理時，較佳地執行乾蝕刻或逆濺射。
舉例而言，形成氧化物半導體膜，在其上形成蝕刻遮 罩，然後執行蝕刻之方式，以此方式，選擇性地形成氧化物半導體層711。或者，可以使用噴墨法等等。
關於氧化物半導體膜，能夠使用例如In-Sn-Ga-Zn為基礎的金屬氧化物、In-Hf-Ga-Zn為基礎的金屬氧化物、In-Al-Ga-Zn為基礎的金屬氧化物、In-Sn-Al-Zn為基礎的金屬氧化物、In-Sn-Hf-Zn為基礎的金屬氧化物、或In-Hf-Al-Zn為基礎的金屬氧化物等四成分金屬氧化物。或者，能夠使用例如In-Ga-Zn為基礎的金屬氧化物(也稱為IGZO)、In-Al-Zn為基礎的金屬氧化物、In-Sn-Zn為基礎的金屬氧化物、Al-Ga-Zn為基礎的金屬氧化物、Sn-Al-Zn為基礎的金屬氧化物、In-Hf-Zn為基礎的金屬氧化物、In-La-Zn為基礎的金屬氧化物、In-Ce-Zn為基礎的金屬氧化物、In-Pr-Zn為基礎的金屬氧化物、In-Nd-Zn為基礎的金屬氧化物、In-Sm-Zn為基礎的金屬氧化物、In-Eu-Zn為基礎的金屬氧化物、In-Gd-Zn為基礎的金屬氧化物、In-Tb-Zn為基礎的金屬氧化物、In-Dy-Zn為基礎的金屬氧化物、In-Ho-Zn為基礎的金屬氧化物、In-Er-Zn為基礎的金屬氧化物、In-Tm-Zn為基礎的金屬氧化物、In-Yb-Zn為基礎的金屬氧化物、In-Lu-Zn為基礎的金屬氧化物、或Sn-Ga-Zn為基礎的金屬氧化物等三成分金屬氧化物；例如In-Zn為基礎的金屬氧化物、Sn-Zn為基礎的金屬氧化物、Al-Zn為基礎的金屬氧化物、Zn-Mg為基礎的金屬氧化物、Sn-Mg為基礎的金屬氧化物、In-Mg為基礎的金屬氧化物、或In-Ga為基礎的金屬氧化物等二成份金屬 氧化物；氧化銦；氧化錫；氧化鋅；等等。注意，n成分的金屬氧化物包含n種金屬氧化物。舉例而言，In-Ga-Zn為基礎的金屬氧化物意指含有銦(In)、鎵(Ga)、及鋅(Zn)的氧化物，且對於其成分比例並無特別限制。In-Ga-Zn為基礎的金屬氧化物可以含有In、Ga、及Zn以外的元素。
或者，以InMO3(ZnO)m(滿足m>0，m不是整數)表示的金屬氧化物材料用於氧化物半導體膜。注意，M代表選自Ga、Fe、Mn、及Co中之一或更多金屬元素。又或者，以In3SnO5(ZnO)n(滿足n>0，n是整數)表示的金屬氧化物材料用於氧化物半導體膜。
舉例而言，能夠使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn為基礎的金屬氧化物、或是成分在上述成分附近的任何金屬氧化物。或者，能夠使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn為基礎的金屬氧化物、或是成分在上述成分附近的任何金屬氧化物。
但是，不限於上述材料，可以視所需的半導體特徵(例如，場效遷移率、臨界電壓、及變異)而使用具有適當成分的材料。為了取得所需半導體特徵，較佳的是將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、等等設定在適當值。
舉例而言，在使用In-Sn-Zn為基礎的金屬氧化物的情形中，可以相當容易取得高場效遷移率。但是，也是在使用In-Ga-Zn為基礎的氧化物之情形中，藉由降低塊體中的缺陷密度，增加場效遷移率。
舉例而言，「在具有In：Ga：Zn=A：B：C(A+B+C=1)的原子比例之In-Ga-Zn為基礎的金屬氧化物的r-附近之具有In：Ga：Zn=a：b：c(a+b+c=1)的原子成分之In-Ga-Zn為基礎的金屬氧化物」的說明意指a、b、及c滿足下述關係：(a-A)2+(b-B)2+(c-C)2≦r2，而且，舉例而言，r可為0.05。其它金屬氧化物滿足此關係。
注意，較佳的是，在各別金屬氧化物中的氧比例超過這些化學計量成分比例。過量的氧可以在要形成的氧化物半導體膜中防止因氧空乏而產生載子。
注意，能應用至氧化物半導體膜的金屬氧化物的能隙較佳地大於或等於2 eV，更較佳地大於或等於2.5 eV，又更較佳地大於或等於3 eV。依此方式，藉由使用具有寬能隙的金屬氧化物，可以降低電晶體的關閉狀態電流。
注意，氧化物半導體膜含有氫。注意，在某些情形中，除了以氫原子形式之外，氫還可以以氫分子、水、羥基、或氫化物的形式含於氧化物半導體膜中。較佳的是，含於氧化物半導體膜中的氫儘可能地少。
注意，在氧化物半導體膜中的鹼金屬及鹼土金屬的濃度較佳地低於或等於1×1018原子/cm3，更較佳地低於或等於2×1016原子/cm3。當鹼金屬及鹼土金屬接合至氧化物半 導體時，可以產生載子，造成電晶體的關閉狀態電流增加。
注意，對於氧化物半導體膜的形成方法及厚度並無特別限定，且考慮要形成的電晶體的尺寸等等，以決定它們。舉例而言，氧化物半導體膜的形成方法可以是濺射法、塗著法、印刷法、分子束磊晶法、脈衝式雷射沈積法、等等。氧化物半導體膜的厚度大於或等於3 nm且小於或等於50 nm。這是因為具有50 nm或更厚的氧化物半導體膜可以造成要形成的電晶體的常導通電特徵。此外，當電晶體的通道長度是30μm時，氧化物半導體膜的厚度設定為小於或等於5 nm以防止短通道效應。
舉例而言，在使用In-Zn為基礎的金屬氧化物而以濺射法形成氧化物半導體膜的情形中，靶具有的成份比中In/Zn為1至100原子比，較佳地1至20原子比，更較佳地1至10原子比。Zn的原子比在上述較佳範圍中，因而場效遷移率增進。此處，當化合物的原子比是In：Zn：O=X：Y：Z時，較佳的是滿足Z>1.5X+Y，以致於含有過量的氧。
在使用In-Sn-Zn為基礎的金屬氧化物而以濺射法形成氧化物半導體膜的情形中，靶具有原子比為In：Sn：Zn=1：2：2、2：1：3、1：1：1、20：45：35、等等的成分比例。較佳地，In-Sn-Zn為基礎的金屬氧化物也含有過量的氧。
在本實施例中，關於較佳實例，使用In-Ga-Zn基礎 的金屬氧化物，以濺射法形成氧化物半導體膜。使用稀有氣體(例如氬)、氧氣、或稀有氣體與氧氣的混合氣體作為濺射氣體。
In-Ga-Zn為基礎的金屬氧化物靶的實例包含具有In2O3：Ga2O3：ZnO=1：1：1[莫耳比]的成分比之靶、具有In2O3：Ga2O3：ZnO=1：1：2[莫耳比]的成分比之靶、具有In2O3：Ga2O3：ZnO=1：1：4[莫耳比]的成分比之靶、以及具有In2O3：Ga2O3：ZnO=2：1：8[莫耳比]的成分比之靶。
較佳地使用氫、水、羥基、氫化物、等等被移除的高純度氣體作為用於形成氧化物半導體膜的濺射氣體。為了使濺射氣體成為高純度氣體，移除附著至處理室的內壁等的氣體，以及，在形成氧化物半導體膜之前，p通道或n通道電晶體形成於上的半導體基底700接受熱處理。或者，導入於處理室中之濺射氣體是高純度氣體。在該情形中，氬氣之純度高於或等於9N(99.9999999%)，露點為-121℃，水及氫的濃度分別為0.1 ppb及0.5 ppb。氧氣之純度高於或等於8N(99.999999%)，露點為-121℃，水及氫的濃度均為1 ppb。及0.5 ppb。在p通道或n通道電晶體形成於上的半導體基底700保持在高溫的狀態中，形成氧化物半導體膜，因而降低氧化物半導體膜中的雜質濃度。此處，p通道或n通道電晶體形成於上的半導體基底700的溫度高於或等於150℃，較佳地高於或等於200℃，更較佳地高於或等於400℃。注意，降低導因於因濺射法而進入氧化物半導體膜之氫、水、羥基、氫化物、等等 之損傷。
在具有結晶結構的氧化物半導體中，較佳地使用具有c軸對齊的結晶氧化物半導體(CAAC-OS)。當氧化物半導體膜是CAAC-OS膜時，電晶體的可靠度增進。
注意，CAAC-OS膜意指當從a-b平面、表面、或介面的方向觀視時，包含具有c軸對齊及三角形或六角形原子配置的晶體之氧化物半導體膜。在晶體中，金屬原子以層疊方式配置，或者，金屬原子與氧原子沿著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
廣義而言，CAAC-OS膜意指非單晶氧化物半導體，所述非單晶氧化物半導體包含一現象，其中，當從垂直於a-b平面的方向觀視時具有三角形、六角形、正三角形、或正六角形的原子配置，以及，當從垂直於c軸方向觀視時金屬原子以層疊方式配置或金屬原子與氧原子以層疊方式配置。
CAAC-OS膜不是單晶，但是這並非意謂CAAC-OS膜僅由非晶成分組成。雖然CAAC-OS膜包含結晶部份(晶體區)，但是，在某些情形中，晶體區與另一晶體區之間的邊界並不清楚。
氮可以取代包含於CAAC-OS膜中的部份氧。包含於CAAC-OS膜中的個別晶體的c軸可以在一方向(例如，垂直於CAAC-OS膜形成於上的基底表面、或是CAAC-OS膜的表面、膜表面、或介面之方向)上對齊。或者，包含 於CAAC-OS膜中的個別的晶體區的的a-b平面的法線可以在一方向上對齊(例如，垂直於基底表面、或是CAAC-OS膜的表面、膜表面、介面之方向)。
CAAC-OS膜視其成分等而為導體、半導體、或是絕緣體。此外，CAAC-OS膜視其成分等而使可見光透射或不透射。
關於此CAAC-OS膜的實施例，有形成為膜狀以及從垂直於膜的表面或支撐基底的表面或介面之方向觀視為具有三角或六角形原子配置的材料，以及，其中，當觀測膜的剖面時，金屬原子以層疊方式配置或是金屬原子和氧原子(或氮原子)以層疊方式配置。
詳述包含於CAAC-OS膜中的晶體結構之實例。在下述說明中，在圖6A至6E、圖7A至7C、及圖8A至8C中，原則上，向上方向對應於c軸方向及垂直於c軸方向的平面對應於a-b平面。當簡單地使用「上半部」及「下半部」時，它們意指在a-b平面上方的上半部、以及在a-b平面下方的下半部。此外，在圖6A至6E中，由圓圈圍繞的O代表四配位O，雙圓圈圍繞的O代表三配位O。
圖6A顯示包含一個六配位銦原子(於下稱為In)及接近In原子的六個四配位氧(於下稱為四配位O)原子的結構。此處，包含一金屬原子及接近其的氧原子的結構稱為小基團。圖6A中的結構真實地為八面體結構，但是，為了簡明起見而顯示為平面結構。注意，三個四配位O原子存在於圖6A中的上半部及下半部中。在圖6A中所 示的小基團中，電荷為0。
圖6B顯示包含一個五配位鎵(於下稱為鎵)原子、接近Ga原子的三個三配位氧(於下稱為三配位O)原子、及接近Ga原子(或是接近鄰近的Ga原子)的二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於圖6B中的上半部及下半部中。由於In原子具有五個配位基，所以，In原子也具有圖6B中所示的結構。在圖6B中所示的小基團中，電荷為0。
圖6C顯示包含一個四配位鋅(於下稱為Zn)原子及接近Zn原子的四個四配位O原子。在圖6C中，一個四配位O原子存在於上半部，三個四配位O原子存在於下半部中。或者，在圖6C中，三個四配位O原子存在於上半部中以及一個四配位O原子存在於下半部中。在圖6C中所示的小基團中，電荷為0。
圖6D顯示包含一個六配位Sn原子及接近Sn原子的六個四配位O原子。在圖6D中，三個四配位O原子存在於於上半部及下半部中。在圖6D中所示的小基團中，電荷為+1。
圖6E顯示包含二個Zn原子的小基團。在圖6E中，一個四配位O原子存在於上半部及下半部中。在圖6E中所示的小基團中，電荷為-1。
此處，複數小基團形成中基團，以及，複數中基團形成大基團(也稱為單一胞)。
現在，說明小基團之間的接合規則。相對於圖6A中的六配位In原子之上半部中的三個O原子在向下方向上均具有三個接近的In原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的In原子。圖6B中相對於五配位Ga原子的上半部中的一個O原子在向下方向具有一個接近的Ga原子，以及，在下半部中的一個O原子在向上方向上具有一個接近的Ga原子。圖6C中相對於四配位Zn原的上半部中的一個O原子在向下方向上具有一個接近的Zn原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的Zn原子。依此方式，在金屬原子上方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的下方之金屬原子數目。類似地，在金屬原子下方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的上方之金屬原子數目。由於四配位O原子的軸數為4，所以，在O原子的下方及上方之接近的金屬原子的總數為4。因此，當在金屬原子上方及在另一金屬原子下方的四配位O原子的總數為4時，二種包含金屬原子的小基團可以彼此接合。舉例而言，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子接合的情形中，其接合至五配位金屬(Ga或In)或四配位金屬(Zn)原子。
軸數為4、5、或6的金屬原子經由c軸方向上的四配位O而接合至另一金屬原子。上述之外，還可藉由結合複數小基團以致於層疊結構的總電荷為0，而以不同方 式形成中基團。
圖7A顯示包含於In-Sn-Zn-O為基礎的材料之層疊結構中的中基團的模型。圖7B顯示包含三中基團的大基團。注意，圖7C顯示從c軸方向觀測的圖7B中的層疊結構的情形中之原子配置。
在圖7A中，為簡明起見而省略三配位O原子，以及，以圓圈顯示四配位O原子；圓圈中的數目顯示四配位O原子的數目。舉例而言，存在於相對於Sn原子的上半部及下半部中的三個四配位O原子以圓圈包圍3表示。類似地，在圖7A中，存在於相對於In原子的上半部及下半部中的一個四配位O原子以圓圈包圍1表示。圖7A也顯示接近下半部中的一個四配位O原子及上半部中的三個四配位O原子的Zn原子、以及接近上半部中的一個四配位O原子及下半部中的三個四配位O原子之Zn原子。
在包含於圖7A中的In-Sn-Zn-O為基礎的材料的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之Sn原子接合至接近上半部及下半部中的一個四配位O原子之In原子、In原子接合至接近上半部中的三個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之In原子、In原子接合至包含二Zn原子且接近上半部中的一個四配位O原子的小基團，以及，小基團經由相對於小基團的下半部中的一個四配位O原子而接合至接近上半部及下 半部中的三個四配位O原子之Sn原子。複數這些中基團接合，以致於形成大基團。
此處，將三配位O原子的一鍵的電荷及四配位O原子的一鍵的電荷分別假定為-0.667和-0.5。舉例而言，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包含Sn原子的小基團中的電荷為+1。因此，需要抵消+1的-1電荷以形成包含Sn原子的層疊結構。關於具有-1的電荷之結構，可為如圖6E所示之包含二個Zn原子的小基團。舉例而言，藉由包含二個Zn原子的一個小基團，可以抵消包含Sn原子的一個小基團的電荷，以致於層疊結構的總電荷為0。
具體而言，當圖7B中所示的大基團重複時，取得In-Sn-Zn-O為基礎的晶體(In2SnZn3O8)。注意，取得的In-Sn-Zn-O為基礎的晶體之層疊結構表示為成分公式In2SnZn2O7(ZnO)m(m為0或自然數)。
上述規則也應用至下述氧化物：上述四成分金屬氧化物、三成分金屬氧化物、或二成分金屬氧化物。
圖8A顯示包含於In-Ga-Zn為基礎的金屬氧化物材料的層疊結構中的中基團的模型。
在圖8A中包含於In-Ga-Zn-O為基礎的金屬氧化物材料的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之In原子接合至接近上半部中的一個四配位O原子之Zn原子、Zn原子經由相對 於Zn原子的下半部中的三個四配位O原子而接合至接近上半部及下半部中的一個四配位O原子之Ga原子、Ga原子經由相對於Ga原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中的三個四配位O原子之In原子。複數這些中基團接合，以致於形成大基團。
圖8B顯示包含三個中基團的大基團。注意，圖8C顯示從c軸方向觀測的圖8B中的層疊結構之情形中之原子配置。
此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、+2、及+3，包含In原子、Zn原子、及Ga原子中任何原子的小基團的電荷為0。結果，具有這些小基團的結合之中基團的總電荷總是0。
為了形成In-Ga-Zn為基礎的金屬氧化物材料之層疊結構，不僅使用圖8A中所示的中基團，也可使用In原子、Zn原子、及Ga原子的配置不同於圖8A中的配置之中基團，以形成大基團。
於此，說明CAAC-OS膜的形成方法。
首先，以濺射法、分子束磊晶法、原子層沈積法、脈衝式雷射沈積法、等等，形成氧化物半導體膜。注意，藉由使半導體基底700保持在高溫下而形成氧化物半導體膜，則晶體區對非晶區的比例是高的。此時，舉例而言，半導體基底700的溫度是例如高於或等於150℃且低於或等於700℃，較佳地高於或等於150℃且低於或等於450℃ ，更較佳地高於或等於200℃且低於或等於350℃。
此處，形成的氧化物半導體膜接受熱處理。藉由熱處理，晶體區對非晶部份的比例是高的。在熱處理中，施加至p通道及n通道電晶體設置其於上的半導體基底700之溫度，舉例而言，高於或等於200℃且低於p通道及n通道電晶體設置其於上的半導體基底700品質改變或變形的溫度，舉例而言，高於或等於150℃，較佳地高於或等於200℃，更較佳地高於或等於400℃。執行熱處理大於或等於3分鐘，較佳地大於或等於3分鐘且短於或等於24小時。當熱處理的時間增加時，使晶體區對非晶區的比例更高；但是，生產力降低。注意，在氧化氛圍或惰性氣體氛圍中，但是不限於此，執行熱處理。可以在降壓下執行熱處理。
氧化氛圍是含有氧化氣體的氛圍。氧化氣體的實例包含氧、臭氧、氧化亞氮、等等。較佳的是，將非較佳地含於氧化物半導體膜中的成分(例如，水及氫)從氧化氛圍中儘可能地移除。舉例而言，氧、臭氧、或氧化亞氮之純度等於或高於8N(99.999999%)，較佳地等於或高於9N(99.9999999%)。
氧化氛圍可以含有例如稀有氣體等惰性氣體。中。氧化氛圍含有濃度高於或等於10 ppm的氧化氣。
注意，惰性氛圍含有惰性氣體(例如，氮氣或稀有氣體)以及含有濃度低於10 ppm之例如氧化氣體等反應氣體。
注意，以快速熱退火(RTA)設備用於所有熱處理。藉由使用RTA設備，僅在短時間內，能以更高溫度執行熱處理。因此，氧化物半導體膜具有更高的晶體區對非晶區的比例以及能防止生產力下降。
但是，用於所有熱處理的設備不限於RTA設備；舉例而言，使用設有以來自電阻式加熱器等的熱傳導或熱輻射來加熱要處理的物品之設備。用於所有熱處理的熱處理設備包含電熱爐以及例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將要處理的物體加熱。GRTA設備是使用高溫氣體作為熱媒介以將要處理的物體加熱。此處，高溫氣體的溫度較佳地高於要處理的物體的熱溫度。
藉由使用氮濃度為1×1017原子/cm3至5×1019原子/cm3之In-Ga-Zn為基礎的金屬氧化物，形成具有c軸對齊的六角晶體結構的金屬氧化物，以及，含有Ga及Zn的一或更多層設在二層的In-O晶體平面(含有銦及氧的晶體平面)之間。
以上述方式形成CAAC-OS膜。
相較於具有非晶結構的氧化物半導體膜，CAAC-OS膜在金屬與氧之間的鍵具有高的整齊性。換言之，換言之，在具有非晶結構的氧化物半導體膜中，與金屬原子協調的氧原子的數目根據相鄰的金屬的種類而變，而在 CAAC-OS膜中，與金屬原子協調的氧原子的數目實質上相等。因此，即使在顯微程度下，幾乎未觀測到氧空乏，且能防止導因於氫原子(包含氫離子)、鹼金屬原子、等等的電荷轉移及導電率的不穩定。
因此，以CAAC-OS膜用於通道形成區，形成電晶體，因而在光照射或對電晶體執行偏壓溫度應力(BT)測試之前及之後之間，電晶體的臨界電壓的改變量受抑制，以及，電晶體具有穩定的電特徵。
接著，在氧化物半導體膜上形成蝕刻掩罩，以及執行蝕刻，以致於形成氧化物半導體層711(請參見圖5A)。
然後，源極電極712a與汲極電極712b形成為彼此分開地且接觸氧化物半導體層711(請參見圖5B)。
舉例而言，以濺射法形成導體膜(例如金屬膜或被添加賦予一導電率型的雜質元素之矽膜)，在導體膜上形成蝕刻掩罩，以及執行蝕刻，依此方式，選擇性地形成源極電極712a和汲極電極712b。或者，可以使用噴墨法。注意，要成為源極電極712a和汲極電極712b的導體膜可以由單層或複數堆疊層形成。舉例而言，導體膜可以具有三層結構，其中，Al層夾在Ti層之間，注意，源極電極712a和汲極電極712b也作為訊號線。
接著，在至少氧化物半導體層711的通道形成區上形成閘極絕緣膜713(請參見圖5C)。
舉例而言，以使用絕緣材料(例如，氮化矽、氮氧化矽、氧氮化矽、或氧化矽)之濺射法，形成閘極絕緣膜 713。注意，閘極絕緣膜713可以由單層或複數堆疊層形成。此處，舉例而言，採用以氧氮化矽層堆疊於氮化矽層上的雙層結構之層疊結構。注意，在以濺射法形成閘極絕緣膜713的情形中，能防止氫及水進入氧化物半導體層711。此外，由於能供應氧以補償氧空乏，所以閘極絕緣膜713較佳地為絕緣氧化物。
注意，「氮氧化矽」含有的氮比氧多。此外，「氧氮化矽」含有的氧比氮多。
以乾蝕刻，處理氧化物半導體膜。舉例而言，氯氣或三氯化硼氣體與氯氣的混合氣體可以作為乾蝕刻氣體。但是，並無特別限定；可以使用濕蝕刻或是其它能夠處理氧化物半導體膜的方法。
閘極絕緣膜713至少在接觸氧化物半導體層711的部份中含有氧、以及較佳地由部份氧因熱處理而脫附的絕緣氧化物所形成。換言之，較佳地使用給定的任何材料作為層間絕緣膜705的材料。當使用氧化矽以形成接觸氧化物半導體層711的閘極絕緣膜713的一部份時，氧能供應至氧化物半導體層711以及防止電晶體的電阻降低。
注意，當使用例如矽酸鉿(HfSiOx(x>0)、添加氮的矽酸鉿(HfSixOyN2(x>0，y>0，z>0)、添加氮的鋁酸鉿(HfAlxOyN2(x>0，y>0，z>0))、氧化鉿、氧化釔、或氧化鑭等高k材料以形成閘極絕緣膜713時，能降低閘極漏電流。此處，閘極漏電流意指在閘極電極與源極或汲極電極之間流動的漏電流。此外，使用高k材料形成的層 及使用氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、及氧化鎵中任一者形成的層可以堆疊。注意，即使當閘極絕緣膜713具有層疊結構時，使用上述絕緣氧化物，較佳地形成與氧化物半導體層711接觸的部份。此外，為了不從氧化物半導體層711釋放氧，在絕緣氧化物上較佳地形成幾乎不使氧滲透的氧化鋁等等。舉例而言，關於閘極絕緣膜713，依序地堆疊濺射法沈積的氧化矽、濺射法沈積的氧化鋁、及氧氮化矽。
閘極絕緣膜713的厚度大於或等於1 nm且小於或等於300 nm，較佳地大於或等於5 nm且小於或等於50 nm。當閘極絕緣膜713的厚度大於或等於5 nm時，閘極漏電流特別地降低。
此處，在惰性氣體氛圍或氧氣氛圍中，又執行第三熱處理(較佳地，高於或等於200℃且低於或等於400℃，舉例而言，高於或等於250℃且低於或等於350℃)。注意，在與第二熱處理相同的條件下執行第三熱處理，舉例而言，高於或於200℃且低於或等於半導體基底700的應變點，較佳地，高於或等於200℃且低於或等於400℃，更較佳地高於或等於250℃且低於或等於350℃。餘留在氧化物半導體層711中的氫及水因第三熱處理而擴散至閘極絕緣膜713。此外，氧因第三熱處理而供應至氧化物半導體層711，其中，閘極絕緣膜713作為供應源。
不僅在閘極絕緣膜713形成在氧化物半導體層711之後，也可以在導體膜形成為閘極電極714之後，執行第三 熱處理。
此處，在氧化物半導體層711中的氫濃度低於或等於5.0×1019原子/cm3，較佳地低於或等於5.0×1018原子/cm3。
接著，在閘極絕緣膜713上形成導體膜，在導體膜上形成蝕刻遮罩，以致於形成閘極電極(請參見圖5D)。注意，閘極電極714至少作為掃描線。
使用與源極電極712a和汲極電極712b相同的材料及方法，形成閘極電極714。
雖然未顯示，但是，藉由使用閘極電極714作為遮罩，將摻雜劑較佳地添加至氧化物半導體層711，以致於源極區和汲極區形成於氧化物半導體層711中。注意，此處，以離子佈植法或離子摻雜法，添加摻雜劑。或者，藉由在含有摻雜劑的氣體之氛圍中執行電漿處理，以添加摻雜劑。關於添加的摻雜劑，使用氮、磷、硼、等等。
在使用光阻材料形成蝕刻掩罩的情形中，在形成圖5D中所示的電晶體710時，藉由灰化以移除光阻掩罩。
雖然未顯示，但是，可以形成保護絕緣膜以遮蓋電晶體710。當保護絕緣膜是單層時，形成例如氧化鋁膜等幾乎不使氧、氫、及水滲透的絕緣膜。當保護絕緣膜是堆疊層時，較佳地形成絕緣氧化物膜以及幾乎不使氧、氫、及水滲透的絕緣膜，在所述絕緣氧化物膜中，氧比例高於化學計量成分比例中的氧比例，以及因熱處理而釋放部份氧。舉例而言，形成以用於層間絕緣膜705為例的絕緣氧化物膜與氧化鋁膜的堆疊。注意，藉由使用氧化鋁膜作為保 護絕緣膜，能防止氧化物半導體層711中的氧被釋放至外部以及防止氫及水從外部進入氧化物半導體層711；因此，使電晶體710的電特徵有利。
在形成保護絕緣膜之後，執行類似於第二或第三熱處理的熱處理。
依上述方式，在圖4中設於半導體基底上的電晶體上，形成通道形成區形成於氧化物半導體層中的電晶體。
依上述方式形成的電晶體具有每微米通道寬度的關閉狀態電流，在室溫下，其低於或等於10 aA(1×10-17A)、1 aA(1×10-18A)、1 zA(1×10-21A)、或1 yA(1×10-24A)。
由於佈線具有較低的電阻，所以，在掃描線及訊號線中任一者或二者中，較佳地使用銅以形成用於掃描線及訊號線的導體層。
此外，被描述成通道形成區形成在氧化物半導體層中的電晶體是舉例說明；因此，通道形成區形成在氧化物半導體層中的電晶體具有各種模式而不限於上述電晶體。
將參考圖20A及20B等，說明以In-Sn-Zn為基礎的金屬氧化物膜(於下，稱為In-Sn-Zn-O膜)用於氧化物半導體膜之電晶體的實例。
圖20A及20B是具有頂部閘極頂部接觸結構的共平面電晶體的上視圖及剖面視圖。圖20A是電晶體的上視圖，圖20B顯示沿著圖20A中的A-B虛線取得的A-B剖面。
圖20B中所示的電晶體包含基底500；設於基底500之上的基部絕緣膜502；設於基部絕緣膜502的周圍中的保護絕緣膜504；設於基部絕緣膜502及保護絕緣膜504之上且包含高電阻區506a和低電阻區506b之氧化物半導體膜506；設於氧化物半導體膜506上的閘極絕緣膜508；閘極電極510，設置成與氧化物半導體膜506重疊而與閘極絕緣膜508設於其間；設置成接觸閘極電極510的側表面之側壁絕緣膜512；設置成接觸至少低電阻區506b的成對電極514；層間絕緣膜516，設置成遮蓋至少氧化物半導體膜506、閘極電極510、及成對電極514；以及，佈線518，設置成經由形成在層間絕緣膜516中的開口而連接至成對電極514中至少之一。
基底500對應於半導體基底700。使用氧化矽膜，形成對應於層間絕緣膜705的基部絕緣膜502。使用In-Sn-Zn-O膜，形成對應於氧化物半導體層711的氧化物半導體膜506。使用鎢膜形成對應於源極電極712a和汲極電極712b的成對電極514。使用氧化矽膜，形成對應於閘極絕緣膜713的閘極絕緣膜508。對應於閘極電極714的閘極電極510具有氮化組膜與鎢膜的層疊結構。層間絕緣膜516具有氧氮化矽膜及聚醯亞胺膜的層疊結構。佈線518均具有鈦膜、鋁膜、及鈦膜依序形成的層疊結構。關於電晶體的製造方法，可以適當地參考本實施例的說明。
雖然未顯示，但是，可以設置保護膜以遮蓋層間絕緣膜516及佈線518。藉由保護膜，因層間絕綠膜516的表 面導電而產生的微量漏電流可以降低，因此，電晶體的關閉狀態電流降低。
此外，將說明使用不同於上述的In-Sn-Zn-O膜作為氧化物半導體膜的電晶體的另一實例。
圖21A及21B是上視圖及剖面視圖，顯示本實施例中形成的電晶體的結構。圖21A是電晶體的上視圖。圖21B是沿著圖21A中的C-D虛線取得的C-D剖面圖。
圖21B中所示的電晶體包含基底600；設於基底600之上的基部絕緣膜602；設於基部絕緣膜602上的氧化物半導體膜606；接觸氧化物半導體膜606之成對電極614；設於氧化物半導體膜606及成對電極614上的閘極絕緣膜608；閘極電極610，設置成與氧化物半導體膜606重疊而以閘極絕緣膜608設於其間；層間絕緣膜616，設置成遮蓋閘極絕緣膜608和閘極電極610；佈線618，經由形成於層間絕緣膜616中的開口而連接至成對電極614；以及，保護膜620，設置成遮蓋層間絕緣膜616及佈線618。關於電晶體的製造方法，可以適當地參考本實施例的說明。
基底600對應於半導體基底700。使用氧化矽膜，形成對應於層間絕緣膜705的基部絕緣膜602。使用In-Sn-Zn-O膜，形成對應於氧化物半導體層711的氧化物半導體膜606。使用鎢膜形成對應於源極電極712a和汲極電極712b的成對電極614。使用氧化矽膜，形成對應於閘極絕緣膜713的閘極絕緣膜608。對應於閘極電極714的 閘極電極610具有氮化鉭膜與鎢膜的層疊結構。層間絕緣膜616具有氧氮化矽膜及聚醯亞胺膜的層疊結構。佈線618均具有鈦膜、鋁膜、及鈦膜依序形成的層疊結構。使用聚醯亞胺膜，形成保護膜620。
注意，在具有圖21A中所示的結構之電晶體中，閘極電極610與成對電極614中之一重疊的部份之寬度稱為Lov。類似地，未與氧化物半導體膜606重疊的成對電極614中之部份的寬度稱為dW。
由於各種原因，用於包含在根據本發明的一實施例之半導體裝置中的電晶體之絕緣式閘極電晶體之真正測量到的場效遷移率低於其原始遷移率：此現象不僅發生於使用氧化物半導體的情形。原因之一在於半導體內部的缺陷或是在半導體與絕緣膜之間的介面處的缺陷會降低遷移率。當使用李文森(Levinson)模型時，理論上能夠計算無缺陷存在於半導體內部之假設下的場效遷移率。
假設半導體之原始遷移率以及測量的場效遷移率分別為μo及μ，以及電位障壁(例如晶粒邊界)存在於半導體中時，以下述公式(3)表示測量的場效遷移率μ。此處，E代表電位障壁的高度，k代表波茲曼常數，T代表絕對溫度。
當電位障壁被假定為歸因於缺陷時，根據李文森模式，電位障壁的高度E以下述公式(4)表示。
此處，e代表基本電荷，N代表通道中每單位面積之平均缺陷密度，ε代表半導體的介電係數，n代表通道的載子表面密度，Cox代表每單位面積的電容，Vg(閘極與源極之間的電位差)代表閘極電壓，t代表通道的厚度。
在用於絕緣式閘極電晶體中的半導體層的厚度小於或等於30 nm的情形中，通道形成區的厚度被視為與半導體層的厚度相同。線性區中的汲極電流Id以下述公式(5)表示。注意，當Vg高於電晶體的臨界電壓時，電流在源極與汲極之間流動，稱為汲極電流。
此處，L代表通道長度，W代表通道寬度，L及W均為10μm。此外，Vd代表汲極電壓。當以Vg除上述等式的二側，然後二側取對數時，得到下述公式(6)。
公式6的右側是Vg的函數。從公式6中，發現從以ln(Id/Vg)為縱軸及1/Vg為橫軸的線之斜率，可以取得缺陷密度N。亦即，從電晶體的Id-Vg特徵曲線，評估缺陷密度。銦(In)、錫(Sn)、及鋅(Sn)的比例為1：1：1的氧化物半導體的缺陷密度N約為1×1012/cm2。
根據以此方式取得的缺陷密度，從公式3和公式4，計算出μ0為120 cm2/Vs。包含缺陷之In-Sn-Zn為基礎的金屬氧化物之測量的場效遷移率約為40 cm2/Vs。但是，假設無缺陷存在於半導體的內部及半導體與絕緣膜之間的介面，則預期氧化物半導體的遷移率μ0為120 cm2/Vs。
注意，即使當無缺陷存在於氧化物半導體膜內部時，在通道形成區與閘極絕緣膜之間的介面的散射仍影響電晶體的傳輸特性。換言之，在離開通道形成區與閘極絕緣膜之間的介面一距離x的位置之場效遷移率μ1以公式(7)表示。
此處，D代表閘極方向上的電場，B及l是常數。B及l是從真實測量結果取得，以及，根據上述測量結果，B是4.75×107 cm/s，l是10 nm(介面散射影響到達的深度)。當D增加(亦即，當閘極電壓增加時)時，公式7的第二項增加，以致於遷移率μ1降低。
圖9顯示電晶體的場效遷移率μ2的計算結果，電晶體具有包含內部沒有缺陷的理想氧化物半導體之通道形成區。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentauraus Device，以及，將氧化物半導體的能帶隙、電子親和力、相對介電係數、及厚度分別假定為3.1 eV、4.6 eV、15及30 nm。此外，閘極電極、源極電極、和汲極電極的功函數分別假定為5.5 eV、4.6 eV、及4.6 eV。 閘極絕緣膜的厚度假定為100 nm，以及，其相對介電係數假定為4.1。通道長度及通道寬度均假定為10μm，汲極電壓Vd假定為0.1 V。
如圖9所示，在閘極電壓稍微超過1V處場效遷移率具有100 cm2/Vs或更大的峰值，且因為介面散射的影響增加而隨著閘極電壓更高而下降。注意，為了降低介面散射，較佳的是氧化物半導體層的表面是原子等級平坦的(原子層平坦)。
使用具有此場效遷移率的氧化物半導體形成的微小電晶體之電特徵的計算結果顯示於圖10A至10C、圖11A至11C、及圖12A至12C。圖13A及13B顯示用於計算的電晶體的剖面結構。圖13A及13B中所示的電晶體均包含半導體區1030a和半導體區1030c，半導體區1030a和半導體區1030c在氧化物半導體層中具有n+型導電率。半導體區1030a和半導體區1030c的電阻率均是2×10-3 Ω cm。
圖13A中的電晶體形成於基部絕緣體1010和嵌入絕緣體1020上，嵌入絕緣體1020嵌入於基部絕緣體1010中且由氧化鋁形成。電晶體包含半導體區1030a、半導體區1030c、設於半導體區1030a與1030c之間且作為通道形成區的本質半導體區1030b、以及閘極電極1050。閘極電極1050的寬度是33 nm。
閘極絕緣體1040形成於閘極電極1050與半導體區1030b之間。側壁絕緣體1060a及側壁絕緣體1060b形成 於閘極電極1050的二側表面上，以及，絕緣體1070形成於閘極電極1050上以防止閘極電極1050與另一佈線之間短路。側壁絕緣體具有5 nm的寬度。源極電極1080a和汲極電極1080b設置成分別接觸半導體區1030a和半導體區1030c。注意，本電晶體的通道寬度是40 nm。
圖13B的電晶體與圖13A的電晶體相同之處在於其形成於基部絕緣體1010及氧化鋁形成的嵌入絕緣體1020之上以及其包含半導體區1030a、半導體區1030c、設於它們之間的本質半導體區1030b、具有33 nm寬度的閘極電極1050、閘極絕緣體1040、側壁絕緣體1060a、側壁絕緣體1060b、絕緣體1070、源極電極1080a、和汲極電極1080b。
圖13A中所示的電晶體與圖13B中所示的電晶體的不同之處在於側壁絕緣體1060a及側壁絕緣體1060b之下的半導體區的導電率型。在圖13A中的電晶體中，在側壁絕緣體1060a及側壁絕緣體1060b之下的半導體區是具有n+型導電率的部份半導體區1030a以及具有n+型導電率的部份半導體區1030c，而在圖13B中所示的電晶體中，在側壁絕緣體1060a及側壁絕緣體1060b之下的半導體區是部份本質半導體區1030b。換言之，在圖13B的半導體層中，設置寬度Loff的區域，其既未與半導體區1030a(半導體區1030c)重疊，也未與閘極電極1050重疊。此區域稱為偏移區，以及，寬度Loff稱為偏移長度。如圖中所見般，偏移長度等於側壁絕緣體1060a(側壁絕緣體 1060b)的寬度。
計算中所使用的其它參數如上所述。關於計算，使用Synopsys Inc.製造的相同裝置模擬軟體。圖10A至10C顯示具有圖13A中所示的結構之電晶體的汲極電流Id(實線)及場效遷移率μ(虛線)之閘極電壓Vg(閘極與源極之間的電位差)的相依性。在汲極電壓(汲極與源極之間的電位差)為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得場效遷移率μ。
圖10A顯示閘極絕緣體的厚度為15 nm的情形中電晶體的閘極電壓Vg相依性，圖10B顯示閘極絕緣體厚度為10 nm的情形中電晶體的閘極電壓Vg相依性，圖10C顯示閘極絕緣體的厚度為5 nm的情形中電晶體的閘極電壓相依性。當閘極絕緣膜更薄時，特別是在關閉狀態時的汲極電流Id(關閉狀態電流)顯著地降低。相反地，場效遷移率μ的峰值及開啟狀態時的汲極電流Id(開啟狀態電流)並無顯著改變。圖形顯示在約1V的閘極電壓時汲極電流超過10μA。
此外，圖11A至11C顯示具有圖13B中所示的結構且偏移長度Loff為5 nm之電晶體的汲極電流Id(實線)及場效遷移率μ(虛線)之閘極電壓Vg的相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖11A顯示閘極絕緣體的厚度為15 nm的情形中電晶體 的閘極電壓Vg相依性，圖11B顯示閘極絕緣體的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖11C顯示閘極絕緣體的厚度為5 nm的情形中電晶體的閘極電壓相依性。
此外，圖12A至12C顯示具有圖13B中所示的結構及偏移長度Loff為15 nm之電晶體的汲極電流Id(實線)及場效遷移率μ(虛線)之閘極電壓Vg相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得場效遷移率μ。圖12A顯示閘極絕緣體的厚度為15 nm的情形中電晶體的閘極電壓Vg相依性，圖12B顯示閘極絕緣體的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖12C顯示閘極絕緣體的厚度為5 nm的情形中電晶體的閘極電壓相依性。
在任一結構中，隨著閘極絕緣體更薄，關閉狀態電流顯著地降低，而場效遷移率μ的峰值及開啟狀態電流並無明顯改變。
注意，在圖10A至10C中場效遷移率μ的峰值約為80 cm2/V‧s，在圖11A至11C中約為60 cm2/V‧s，以及，在圖12A至12C中約為40 cm2/V‧s；因此，遷移率μ的峰值隨著偏移長度Loff增加而降低。此外，同理可用於關閉狀態電流。開啟狀態電流也隨著偏移長度Loff增加而降低；但是，開啟狀態電流的下降比關閉狀態電流的下降更緩和。此外，圖形顯示在任一結構中，在閘極電壓約 1V時，汲極電流超過10μA。
接著，在本實施例中所述的多個電晶體之中，將說明通道形成區形成於含有In、Sn、及Zn作為主成分的氧化物半導體層中的電晶體。
藉由形成不被處理成氧化物半導體層的氧化物半導體膜並在形成氧化物半導體膜之後加熱基板或執行熱處理，則通道形成區形成於包含In、Sn、及Zn作為主成分的氧化物半導體層中的電晶體具有有利的特徵。注意，主成分意指包含於成分中之5原子%或更高的元素。注意，基底對應於半導體基底700。
在形成含有In、Sn、及Zn作為主成分的氧化物半導體膜之後刻意地加熱基底，能增進電晶體的場效遷移率。此外，電晶體的臨界電壓正向地偏移而使電晶體常關。
舉例而言，圖14A至14C均顯示電晶體的特徵，在電晶體中，包含包括In、Sn、及Zn作為主成分且具有3μm的通道長度L及10μm的通道寬度W之氧化物半導體層以及厚度100 nm的閘極絕緣膜。注意，Vd設定於10 V。
圖14A顯示電晶體之特徵，電晶體的包含In、Sn、及Zn作為主成分之氧化物半導體膜是藉由濺射法且未刻意地加熱基底而形成的。電晶體的場效遷移率為18.8 cm2/Vs。另一方面，當在刻意地加熱基底時形成包含In、Sn、及Zn作為主成分的氧化物半導體膜時，場效遷移率增進。圖14B顯示電晶體的特徵，電晶體的包含In、Sn 、及Zn作為主成分之氧化物半導體膜是在200℃中加熱基底時形成的。電晶體的場效遷移率為32.2 cm2/Vs。
在形成包含In、Sn、及Zn作為主成分的氧化物半導體膜之後執行熱處理，進一步增進場效遷移率。圖14C顯示電晶體的特徵，電晶體之包含In、Sn、及Zn作為主成分的氧化物半導體膜是在200℃中以濺射形成並接著接受650℃的熱處理。電晶體的場效遷移率為34.5 cm2/Vsec。
基底的刻意加熱降低濺射形成期間被吸入氧化物半導體膜中的濕氣。此外，在形成之後的熱處理能夠從氧化物半導體膜釋放及移除氫、羥基、或濕氣。依此方式，能夠增進場效遷移率。假定此場效遷移率的增進不僅藉由脫水或脫氫來移除雜質而取得，也可藉由降低導因於密度增加的原子間距離之縮減而取得。此外，藉由從氧化物半導體移除雜質而高度純化，以使氧化物半導體晶化。在使用此高度純化的非單晶氧化物半導體的情形中，理想地，預期取得超過100 cm2/Vs的場效遷移率。
包含In、Sn、及Zn作為主成分的氧化物半導體膜以下述方式結晶：氧離子植入氧化物半導體膜；藉由熱處理以釋放包含於氧化物半導體膜中的氫、羥基、或濕氣；以及，經由熱處理或稍後執行的另一熱處理，以使氧化物半導體膜結晶。藉由此結晶處理或再結晶處理，取得具有有利結晶性的非單晶氧化物半導體。
形成期間基底的刻意加熱及/或形成之後的熱處理不僅有助於增進場效遷移率，也有助於使電晶體常關。在使 用包含In、Sn、及Zn作為主成分且未刻意地加熱基底而形成的氧化物半導體膜作為通道形成區的電晶體中，臨界電壓趨向於負向偏移。相對地，當使用刻意地加熱基底時形成的氧化物半導體膜時，能夠解決臨界電壓負向偏移的問題。亦即，臨界電壓偏移，以致於電晶體變成常關；藉由比較圖14A和14B，能確認此趨勢。
注意，藉由改變In、Sn、及Zn的比例，也能控制臨界電壓；當In、Sn、及Zn的成分比例為2：1：3時，形成常關電晶體。此外，藉由如下所述地設定靶的成分比例，取得具有高結晶性的氧化物半導體膜：In：Sn：Zn=2：1：3。
基底的刻意加熱之溫度或是熱處理的溫度為150℃或更高，較佳地200℃或更高，又較佳地為400℃或更高。當在高溫下執行形成或熱處理時，電晶體是常關的。
藉由在形成期間刻意地加熱基底及/或在形成後執行熱處理，能增進抗閘極偏壓應力的穩定度。舉例而言，當在150℃下以2 MV/cm的強度施加閘極偏壓一小時時，臨界電壓的漂移小於±1.5V，較佳地小於±1.0V。
對下述二電晶體執行BT測試：在氧化物半導體膜形成後未執行熱處理的樣品1；以及在氧化物半導體膜沈積後執行650℃熱處理的樣品2。
首先，在基底溫度25℃及10V的Vd(源極與汲極之間的電位差)下，測量這些電晶體的Vg-Id特徵。然後，基底溫度設定於150℃，且Vd設定於0.1V。之後，施加20V的Vg，以致於施加至閘極絕緣膜608的電場的強度 為2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V。然後，在基底溫度25℃及10V的Vd下，測量這些電晶體的Vg-Id特徵。此處理稱為正BT測試。
以類似方式，首先，在基底溫度25℃及10V的Vd下，測量這些電晶體的Vg-Id特徵。然後，基底溫度設定於150℃，且Vd設定於0.1V。之後，施加-20V的Vg，以致於施加至閘極絕緣膜608的電場的強度為-2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V。然後，在基底溫度25℃及10V的Vd下，測量這些電晶體的Vg-Id特徵。此處理稱為負BT測試。
圖15A及15B分別顯示樣品1的正BT測試結果及負BT測試結果。圖16A及16B分別顯示樣品2的正BT測試結果及負BT測試結果。
導因於正BT測試及導因於負BT測試的樣品1的臨界電壓偏移量分別為1.80 V及-0.42V。導因於正BT測試及導因於負BT測試的樣品2的臨界電壓偏移量分別為0.79 V及0.76V。發現在樣品1及樣品2中，BT測試之前及之後之間的臨界電壓的偏移量小且可靠度高。
在氧氛圍中執行熱處理；或者，在氮或惰性氣體氛圍中、或是在降壓下，首先執行熱處理，然後在含氧的氛圍中執行熱處理。在脫水或脫氫後，氧供應至氧化物半導體膜，因而進一步增加熱處理的有利效果。關於脫水或脫氫後供應氧的方法，可以使用氧離子由電場加速且佈植至氧化物半導體膜中的方法。
在氧化物半導體膜中或是在氧化物半導體膜以及與其堆疊的膜之間的介面，容易造成導因於氧空乏的缺陷；當藉由熱處理而在氧化物半導體膜中包含過量的氧時，稍後造成的氧空乏能由過量的氧補償。過量的氧是主要存在於晶格之間的氧。當氧的濃度設定在1×1016/cm3至2×1020/cm3時，能夠在氧化物半導體膜中包含過量的氧而不會造成晶體變形等等
當執行熱處理以致於至少部份氧化物半導體包含晶體時，能夠取得更穩定的氧化物半導體膜。舉例而言，當以X光繞射(XRD)來分析使用具有In：Sn：Zn=1：1：1的成分比之靶而以濺射但未刻意地加熱基底所形成的氧化物半導體膜時，觀測到光暈圖案。藉由使形成的氧化物半導體膜接受熱處理而將其晶化。熱處理的溫度適當地設定：舉例而言，當以650℃執行熱處理時，以X光繞射分析，可以觀測到清楚的繞射峰值。
執行In-Sn-Zn-O膜的XRD分析。使用Bruker AXS製造的X光繞射儀D8 ADVANCE，執行XRD分析，以及，以平面外方法執行測量。
製備樣品A及樣品B以及對其執行XRD分析。於下，將說明樣品A和樣品B的形成方法。
在已接受脫氫處理的石英基底上形成厚度100 nm的In-Sn-Zn-O膜。
在氧氛圍中，以100 W(DC)功率之濺射設備，形成In-Sn-Zn-O膜。使用具有In：Sn：Zn=1：1：1[原子比]之 In-Sn-Zn-O靶作為靶。注意，在沈積期間的基底加熱溫度設定在200℃。使用依此方式形成的樣品作為樣品A。
接著，以類似於樣品A的方法形成的樣品接受650℃的熱處理。關於熱處理，首先執行氮氛圍中的熱處理一小時，以及，又執行氧氛圍中的熱處理一小時但未降低溫度。使用此方式製造的樣品作為樣品B。
圖19顯示樣品A及樣品B的XRD光譜。在樣品A中觀測到沒有導因於晶體的峰值，但是，在樣品B中，當2θ約35度、及37度至38度時，觀測到導因於晶體的峰值。
如上所述，藉由在包含In、Sn、及Zn作為主成分的氧化物半導體形成期間刻意地加熱基底、及/或藉由在形成後執行熱處理，能增進電晶體的特徵。
這些基底加熱及熱處理具有防止不利於氧化物半導體的氫及羥基等雜質被包含於膜中的有利效果或者具有從膜中移除氫及羥基的有利效果。亦即，藉由從氧化物半導體中移除作為施子雜質的氫，而將氧化物半導體純化，因而取得常關電晶體。氧化物半導體的高度純化使得電晶體的關閉狀態電流能夠為1 aA或更低。此處，關閉狀態電流的單位代表每微米通道寬度的電流。
圖22顯示測量時電晶體的關閉狀態電流與基底溫度(絕對溫度)的倒數之間的關係。此處，為了簡明起見，水平軸代表以1000乘以測量時基底溫度的倒數而取得的值(1000/T)。
具體而言，如圖22所示，當基底溫度分別為125℃、85℃、及室溫(27℃)時，關閉狀態電流為低於或等於1 aA/μm(1×10-18 A/μm)、低於或等於100 zA/μm(1×10-19 A/μm)、及低於或等於1 zA/μm(1×10-21 A/μm)。較佳地，在分別為125℃、85℃、及室溫時，關閉狀態電流分別為低於或等於0.1 aA/μm(1×10-19 A/μm)、低於或等於10 zA/μm(1×10-20 A/μm)、及低於或等於0.1 zA/μm(1×10-22 A/μm)。
注意，為了防止膜形成期間氫及濕氣被包含於氧化物半導體膜中，較佳的是藉由充份地抑制從處理室的外部洩露及經由處理室的內壁之脫氣，以增加濺射氣體的純度。舉例而言，較佳地使用具有低於或等於-70℃的露點之氣體作為濺射氣體，以防止濕氣包含於膜中。此外，較佳的是使用高度純化的靶以致於未含有例如氫和濕氣等雜質。雖然藉由熱處理而能夠從包含In、Sn、及Zn作為主成分的氧化物半導體的膜中移除濕氣，但是，由於在更高溫度下濕氣從包含In、Sn、及Zn作為主成分的氧化物半導體釋出而非從包含In、Ga、及Zn作為主成分的氧化物半導體釋出，所以，較佳地形成原始地未包含濕氣之膜。
評估氧化物半導體膜形成後執行650℃熱處理之樣品的基底溫度與電晶體之電特徵之間的關係。
用於測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的LOV、及0μm的dW。注意，Vd設定於10V。注意，基底溫度為-40℃、-25℃、25℃、75 ℃、125℃、及150℃。此處，在閘極電極與成對的電極中之一相重疊的部份之寬度稱為LOV，以及，未與氧化物半導體膜重疊的成對電極之部份的寬度稱為dW。
圖17顯示Id(實線)及場效遷移率(虛線)之Vg相依性。圖18A顯示基底溫度與臨界電壓之間的關係，圖18B顯示基底溫度與場效遷移率之間的關係。
從圖18A中，發現臨界電壓隨著基底溫度增加而變低。注意，在-40℃至150℃的範圍中，臨界電壓從1.09V下降至-0.23V。
從圖18B中，發現場效遷移率隨著基底溫度增加而降低。注意，在-40℃至150℃的範圍中，場效遷移率從36 cm2/Vs下降至32 cm2/Vs。因此，發現在上述溫度範圍中電特徵的變異小。
在以包含In、Sn、及Zn作為主成分的此氧化物半導體用於通道形成區的電晶體中，以維持在1 aA/μm或更低的關閉狀態電流，取得高於或等於30 cm2/Vs、較佳地高於或等於40 cm2/Vs、又更較佳地高於或等於60 cm2/Vs之場效遷移率，這可以取得LSI所需的開啟狀態電流。舉例而言，在L/W為33 nm/40 nm的FET中，當閘極電壓為2.7V及汲極電壓為1.0V時，12μA或更高的開啟狀態電流能夠流通。此外，在電晶體操作所需的溫度範圍中，能夠確保充分的電特徵。根據這些特徵，即使當包含氧化物半導體的電晶體設於使用Si半導體形成的積體電路中時，仍然能夠取得具有新穎功能的積體電路，而不降低操 作速度。
注意，本實施例的內容或其部份能與其它實施例的內容或其部份自由地結合。
本申請案係根據2011年5月13日向日本專利局申請的日本專利申請序號2011-108736，其整體內容於此以引用方式一併列入。
12‧‧‧差動放大器
13‧‧‧增益級
14‧‧‧增益級
15‧‧‧輸出級
16‧‧‧第一電晶體
18‧‧‧第二電晶體
20‧‧‧第三電晶體
22‧‧‧第四電晶體
100‧‧‧電壓隨動器
102‧‧‧第一電晶體
104‧‧‧第二電晶體
106‧‧‧第三電晶體
108‧‧‧第四電晶體
110‧‧‧第五電晶體
112‧‧‧第六電晶體
114‧‧‧第七電晶體
116‧‧‧第八電晶體
118‧‧‧第九電晶體
120‧‧‧差動放大器
122‧‧‧增益級
200‧‧‧電壓隨動器
202‧‧‧第一電晶體
204‧‧‧第二電晶體
206‧‧‧第三電晶體
208‧‧‧第四電晶體
210‧‧‧第五電晶體
212‧‧‧第六電晶體
214‧‧‧電容器
216‧‧‧第七電晶體
218‧‧‧第八電晶體
220‧‧‧第九電晶體
222‧‧‧第十電晶體
224‧‧‧第十一電晶體
226‧‧‧第十二電晶體
228‧‧‧第十三電晶體
230‧‧‧差動放大器
232‧‧‧增益級
234‧‧‧輸出級
500‧‧‧基底
502‧‧‧基部絕緣膜
504‧‧‧保護絕緣膜
506a‧‧‧高電阻區
506b‧‧‧低電阻區
506‧‧‧氧化物半導體膜
508‧‧‧閘極絕緣膜
510‧‧‧閘極電極
512‧‧‧側壁絕緣膜
514‧‧‧成對電極
516‧‧‧層間絕緣膜
518‧‧‧佈線
600‧‧‧基底
602‧‧‧基部絕緣膜
606‧‧‧氧化物半導體膜
608‧‧‧閘極絕緣膜
610‧‧‧閘極電極
614‧‧‧成對電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
700‧‧‧半導體基底
701‧‧‧高濃度雜質區
702‧‧‧低濃度雜質區
703‧‧‧閘極絕緣膜
704‧‧‧閘極電極
705‧‧‧層間絕緣膜
710‧‧‧電晶體
711‧‧‧氧化物半導體層
712a‧‧‧源極電極
712b‧‧‧汲極電極
713‧‧‧閘極絕緣膜
714‧‧‧閘極電極
1010‧‧‧基部絕緣體
1020‧‧‧嵌入絕緣體
1030a‧‧‧半導體區
1030b‧‧‧半導體區
1030c‧‧‧半導體區
1040‧‧‧閘極絕緣體
1050‧‧‧閘極電極
1060a‧‧‧側壁絕緣體
1060b‧‧‧側壁絕緣體
1070‧‧‧絕緣體
1080a‧‧‧源極電極
1080b‧‧‧汲極電極
圖1是電路圖，顯示根據本發明的一實施例之電壓隨動器的實例。
圖2是電路圖，顯示習知的電壓隨動器的實例。
圖3是電路圖，顯示根據本發明的一實施例之電壓隨動器的實例。
圖4是剖面視圖，顯示根據本發明的一實施例之電晶體。
圖5A至5D是剖面視圖，顯示根據本發明的一實施例之電晶體的製造方法。
圖6A至6E顯示根據本發明的一實施例之氧化物材料的結構。
圖7A至7C顯示根據本發明的一實施例之氧化物材料的結構。
圖8A至8C顯示根據本發明的一實施例之氧化物材料的結構。
圖9顯示包含氧化物半導體的電晶體中場效遷移率的 閘極電壓相依性的計算結果。
圖10A至10C顯示包含氧化物半導體的電晶體中場效遷移率與汲極電流的閘極電壓相依性的計算結果。
圖11A至11C顯示包含氧化物半導體的電晶體中場效遷移率與汲極電流的閘極電壓相依性的計算結果。
圖12A至12C顯示包含氧化物半導體的電晶體中場效遷移率與汲極電流的閘極電壓相依性的計算結果。
圖13A及13B顯示用於計算的電晶體的剖面結構。
圖14A至14C顯示包含氧化物半導體的電晶體的特徵。
圖15A及15B顯示樣品1的電晶體的BT測試後的Vg-Id特徵。
圖16A及16B顯示顯示樣品2的電晶體的BT測試後的Vg-Id特徵。
圖17顯示包含氧化物半導體的電晶體中場效遷移率與汲極電流的閘極電壓相依性。
圖18A及18B顯示包含氧化物半導體的電晶體的電特徵與基底溫度的相依性。
圖19顯示樣品A及樣品B的XRD光譜。
圖20A及20B是上視圖及剖面視圖，顯示根據本發明的一實施例之電晶體。
圖21A及21B是上視圖及剖面視圖，顯示根據本發明的一實施例之電晶體。
圖22顯示包含氧化物半導體的電晶體測量時關閉狀 態電流與基底溫度的相依性。
圖23A及23B均顯示根據本發明的一實施例之半導體裝置的概念圖。
圖24是電路圖，顯示根據本發明的一實施例之運算放大器。
102‧‧‧第一電晶體
104‧‧‧第二電晶體
106‧‧‧第三電晶體
108‧‧‧第四電晶體
110‧‧‧第五電晶體
112‧‧‧第六電晶體
114‧‧‧第七電晶體
116‧‧‧第八電晶體
118‧‧‧第九電晶體
120‧‧‧差動放大器
122‧‧‧增益級

Claims (8)

  1. 一種半導體裝置，包括：第一輸入端，輸入電位輸入至該第一輸入端；第二輸入端，參考電位輸入至該第二輸入端；第一輸出端，輸出電位從該第一輸出端輸出；差動放大器，電連接至該第一輸入端及該第二輸入端；以及增益級，包括第一電晶體、第二電晶體、第三電晶體、及第四電晶體，以及電連接至該第一輸出端；其中，該差動放大器電連接至第一電源電位線及第二電源電位線，其中，該第一電源電位線的電位高於該第二電源電位線的電位，其中，該第一電晶體的第一端電連接至該差動放大器的第二輸出端，其中，該第一電晶體的第二端電連接至該第三電晶體的閘極，其中，該第二電晶體的第一端電連接至該第二輸入端，其中，該第二電晶體的第二端電連接至該第四電晶體的閘極，其中，該第三電晶體的第一端電連接至該第一電源電位線，其中，該第三電晶體的第二端及該第四電晶體的第一 端電連接至該第一輸出端，其中，該第四電晶體的第二端電連接至該第二電源電位線，以及，其中，該第一電晶體及該第二電晶體均為每微米通道寬度關閉狀態漏電流低於或等於1×10-17A之電晶體。
  2. 一種半導體裝置，包括：第一輸入端，輸入電位輸入至該第一輸入端；第二輸入端，參考電位輸入至該第二輸入端；第一輸出端，輸出電位從該第一輸出端輸出；差動放大器，電連接至該第一輸入端及該第二輸入端；輸出級，包括第一電晶體、第二電晶體、第三電晶體、及第四電晶體，以及電連接至該第一輸出端；以及增益級，設置在該差動放大器與該輸出級之間且電連接至該差動放大器及該輸出級，其中，該差動放大器及該增益級電連接至第一電源電位線及第二電源電位線，其中，該第一電源電位線的電位高於該第二電源電位線的電位，其中，該第一電晶體的第一端電連接至該增益級的第二輸出端，其中，該第一電晶體的第二端電連接至該第三電晶體的閘極，其中，該第二電晶體的第一端電連接至該增益級的第 三輸出端，其中，該第二電晶體的第二端電連接至該第四電晶體的閘極，其中，該第三電晶體的第一端電連接至該第一電源電位線，其中，該第三電晶體的第二端及該第四電晶體的第一端電連接至該輸出端，其中，該第四電晶體的第二端電連接至該第二電源電位線，以及，其中，該第一電晶體及該第二電晶體均為每微米通道寬度關閉狀態漏電流低於或等於1×10-17A之電晶體。
  3. 如申請專利範圍第1項之半導體裝置，其中，該第一電晶體及該第二電晶體均包含氧化物半導體層和包含在該氧化物半導體層中的通道形成區。
  4. 如申請專利範圍第2項之半導體裝置，其中，該第一電晶體及該第二電晶體均包含氧化物半導體層和包含在該氧化物半導體層中的通道形成區。
  5. 一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體； 第七電晶體；第八電晶體；第九電晶體，其中，該第一電晶體的第一端以及該第二電晶體的第一端電連接至第一電源電位線，其中，該第一電晶體的第二端電連接至該第一電晶體的閘極、該第二電晶體的閘極、及該第三電晶體的第一端，其中，該第二電晶體的第二端電連接至該第四電晶體的第一端，其中，該第三電晶體的第二端及該第四電晶體的第二端電連接至該第五電晶體的第一端，其中，該第五電晶體的第二端電連接至第二電源電位線，其中，該第一電源電位線的電位高於該第二電源電位線的電位，其中，該第六電晶體的第一端電連接至該第一電源電位線，其中，該第七電晶體的第一端電連接至該第二電晶體的第二端及該第四電晶體的第一端，其中，該第七電晶體的第二端電連接至該第六電晶體的閘極，其中，該第八電晶體的第一端電連接至該第五電晶體的閘極， 其中，該第八電晶體的第二端電連接至該第九電晶體的閘極，其中，該第九電晶體的第一端電連接至該第五電晶體的第二端及該第二電源電位線，其中，該第四電晶體的閘極電連接至輸入電位輸入的第一輸入端，其中，該第三電晶體的閘極、該第六電晶體的第二端、及該第九電晶體的第二端電連接至輸出端，其中，該第五電晶體的閘極電連接至參考電位輸入的第二輸入端，其中，該第一電晶體、該第二電晶體、及該第六電晶體是p通道電晶體，其中，該第三電晶體、該第四電晶體、該第五電晶體、及該九電晶體是n通道電晶體，以及，其中，該第七電晶體及該第八電晶體均為每微米通道寬度關閉狀態漏電流低於或等於1×10-17A之電晶體。
  6. 如申請專利範圍第5項之半導體裝置，其中，該第七電晶體及該第八電晶體均包含氧化物半導體層和包含在該氧化物半導體層中的通道形成區。
  7. 一種半導體裝置，包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體； 第五電晶體；第六電晶體；第七電晶體；第八電晶體；第九電晶體；第十電晶體；第十一電晶體；第十二電晶體；第十三電晶體；及電容器，其中，該第一電晶體的第一端以及該第二電晶體的第一端電連接至第一電源電位線，其中，該第一電晶體的第二端電連接至該第一電晶體的閘極、該第二電晶體的閘極、及該第三電晶體的第一端，其中，該第二電晶體的第二端電連接至該第四電晶體的第一端，其中，該第三電晶體的第二端及該第四電晶體的第二端電連接至該第五電晶體的第一端，其中，該第五電晶體的第二端電連接至第二電源線，其中，該第一電源電位線的電位高於該第二電源電位線的電位，其中，該第六電晶體的第一端電連接至該第一電源電位線， 其中，該第二電晶體的第二端及該第四電晶體的第一端電連接至該第六電晶體的閘極及該電容器的一電極，其中，該第六電晶體的第二端及該電容器的另一電極電連接至該第七電晶體的第一端及該第七電晶體的閘極，其中，該第七電晶體的第二端電連接至該第八電晶體的第一端，其中，該第八電晶體的第二端電連接至該第八電晶體的閘極及該第九電晶體的第一端，其中，該第九電晶體的第二端電連接至該第二電源電位線，其中，該第十電晶體的第一端電連接至該第一電源電位線，其中，該第十一電晶體的第一端電連接至該第七電晶體的閘極，其中，該第十電晶體的閘極電連接至該第十一電晶體的第二端，其中，該第十二電晶體的第一端電連接至該第八電晶體的閘極，其中，該第十二電晶體的第二端電連接至該第十三電晶體的閘極，其中，該第十電晶體的第二端電連接至該第十三電晶體的第一端，其中，該第十三電晶體的第二端電連接至該第二電源電位線， 其中，該第四電晶體的閘極電連接至輸入電位輸入的第一輸入端，其中，該第三電晶體的閘極、該第十電晶體的第二端、及該第十三電晶體的第一端電連接至輸出電位輸出的輸出端，其中，該第五電晶體的閘極及該第九電晶體的閘極電連接至參考電位輸入的第二輸入端，其中，該第一電晶體、該第二電晶體、該第六電晶體、該第八電晶體及該第十三電晶體是p通道電晶體，其中，該第三電晶體、該第四電晶體、該第五電晶體、該第七電晶體、該九電晶體及該第十電晶體是n通道電晶體，以及，其中，該第十一電晶體及該第十二電晶體均為每微米通道寬度關閉狀態漏電流低於或等於1×10-17A之電晶體。
  8. 如申請專利範圍第7項之半導體裝置，其中，該第十一電晶體及該第十二電晶體均包含氧化物半導體層和包含在該氧化物半導體層中的通道形成區。
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