JP2005182494A - 電流増幅回路およびそれを備える液晶表示装置 - Google Patents

Abstract

【課題】 発振動作に対する安定性が高く低消費電力の電流増幅回路および、それをデータ線駆動用または階調電圧駆動用として備えた液晶表示装置を提供する。
【解決手段】 差動増幅回路１１は、入力ノードＮｉおよび出力ノードＮｏの電圧差に応じた電圧差をノードＮ６およびＮ７の間に生じさせる。出力回路２０は、制御ノードＮｇの電圧に応じた電圧および電流を出力ノードＮｏに生成する。スイッチ素子Ｓ１は、ノードＮ６と制御ノードＮｇとの間に設けられる。差動増幅回路１１および出力回路２０は、スイッチ素子Ｓ１のオンによって帰還ループが形成されると、出力ノードＮｏの電圧を入力ノードＮｉの電圧を一致させるように動作する。スイッチ素子Ｓ１は、帰還ループの形成によって出力ノードＮｏの電圧が入力ノードＮｉの電圧と同等となった後オフされる。
【選択図】 図１

Description

この発明は、絶縁ゲート型電界効果トランジスタを用いた電流増幅回路に関し、より特定的には、出力電圧が安定化された電流増幅回路およびそれをデータ線駆動または階調電圧発生に用いた液晶表示装置に関する。

電圧駆動型素子である液晶表示素子を備えた液晶表示装置では、各画素における表示輝度は、液晶表示素子に書込まれる電圧に依存する。特に、各画素で階調的な多段階表示を実行する場合には、データ線等を介して画素に書込まれる電圧を負荷電流の供給に伴う電圧変動が発生しないように高精度に制御する必要がある。また、液晶表示装置以外の他の電子機器等においても、出力電圧を高精度に維持した上で負荷電流を供給することが求められるケースは多い。

一般的に、このようなケースでは、出力電圧の設定値を示す基準電圧と実際の出力電圧とを差動入力とする差動増幅回路と、当該差動増幅回路の出力に応じて出力ノードへ電流を供給する出力回路との組合せによって、電流増幅回路が構成される（たとえば、非特許文献１）。まず、上記非特許文献１に開示された電流増幅回路（以下、「従来の電流増幅回路」と称する）の構成および動作について説明する。

図２６は、従来の技術の電流増幅回路の構成を示す回路図である。

図２６を参照して、従来の電流増幅回路１００♯は、差動増幅回路１０と、出力回路２０とを備える。

差動増幅回路１０は、動作電流源１５およびカレントミラーアンプ３０を有する。

カレントミラーアンプ３０は、１対のカレントミラー負荷として設けられるｐ型電界効果型トランジスタ（以下、単に「ｐ型トランジスタ」と称する）Ｑ１Ｐ，Ｑ２Ｐと、差動入力を受ける１対の入力トランジスタとして設けられるｎ型電界効果型トランジスタ（以下、単に「ｎ型トランジスタ」と称する）Ｑ３Ｎ，Ｑ４Ｎとを有する。

ｐ型トランジスタＱ１Ｐは高電圧ＶＨ１を供給する電圧源ノードＮ１と接続されたノードＮ５と、ノードＮ６との間に電気的に接続される。ｐ型トランジスタＱ２Ｐは、ノードＮ５およびノードＮ７との間に電気的に接続される。ｐ型トランジスタＱ１ＰおよびＱ２Ｐの各ゲートは、ノードＮ７と共通に接続される。

ｎ型トランジスタＱ３Ｎは、ノードＮ６およびノードＮ８の間に電気的に接続され、ｎ型トランジスタＱ４Ｎは、ノードＮ７およびノードＮ８の間に電気的に接続される。ｎ型トランジスタＱ３Ｎのゲートは入力ノードＮｉと接続され、ｎ型トランジスタＱ４Ｎのゲートは、出力ノードＮｏと接続される。入力ノードＮｉへは入力電圧ＶＩが伝達され、出力ノードＮｏからは出力電圧ＶＯが供給される。

動作電流源１５は、低電圧ＶＬ１を供給する電圧源ノードＮ２およびノードＮ８の間に接続されて、カレントミラーアンプ３０の動作電流Ｉ１を供給する。

出力回路２０は、「出力トランジスタ」であるｐ型トランジスタＱ５Ｐと、「電流制限回路」である定電流源２５とを有する。出力トランジスタＱ５Ｐは、高電圧ＶＨ２を供給する電圧源ノードＮ３および出力ノードＮｏの間に電気的に接続される。定電流源２５は、低電圧ＶＬ２を供給する電圧源ノードＮ４および出力ノードＮｏの間に接続される。出力ノードＮｏに対しては、回路の発振を防止するための位相補償の一例として、支配極補償を行なうための容量素子Ｃｃが接続されている。

カレントミラーアンプ３０は、動作電流Ｉ１の供給を受けて動作し、動作時には、入力トランジスタＱ３ＮおよびＱ４Ｎのゲートにそれぞれ入力された入力電圧ＶＩおよび出力電圧ＶＯの電圧差に応じた電圧差をノードＮ６およびＮ７の間に生じさせる。カレントミラーアンプ３０の差動増幅動作により、ノードＮ６およびＮ７間の電圧差は、電圧差ＶＯ−ＶＩを増幅したものとなる。

出力回路２０では、ノードＮ６の電圧、すなわちカレントミラーアンプ３０の出力電圧に応じた電流が出力トランジスタＱ５Ｐによって出力ノードＮｏに供給される一方で、定電流源２５は、制限された一定電流Ｉ２を出力ノードＮｏから電圧源ノードＮ４へ流す。

出力トランジスタＱ５Ｐのゲートとカレントミラーアンプ３０の出力ノード（ノードＮ７）とを接続することで形成された帰還ループにより、カレントミラーアンプ３０の入力トランジスタＱ３ＮおよびＱ４Ｎのゲート電圧が等しくなるように制御されるので、出力電圧ＶＯは入力電圧ＶＩへ近づいていき、定常的に両者は等しくなるように制御される。

この結果、電流増幅回路１００♯は、出力電圧ＶＯ＝ＶＩとなるように制御した上で、出力トランジスタＱ５ｐの駆動電流Ｉｔから定電流源２５による一定電流Ｉ２を差し引いた出力電流Ｉｏを、出力ノードＮｏに供給することができる。すなわち、図２６に示した回路は、入力電圧ＶＩを生成する回路からの出力電流を大きくできない場合でも、同電圧での大電流を出力ノードＮｏへ供給可能な電流増幅回路として動作できる。

同様に、差動増幅回路による負帰還を前提とした電圧発生回路の構成が、種々開示されており（たとえば特許文献１および２）、また、差動増幅回路の高性能化やオフセット補正についても開示されている（たとえば特許文献３、４および５）。さらに、このような差動増幅回路を液晶表示装置に用いる構成についても開示されている（たとえば特許文献６および７）。
特開２０００−１４８２６３号公報 特開２００２−２９７２４８号公報 特開２００２−２５８８２１号公報 特開２００２−７６７９９号公報 特開平３−１３９９０８号公報 特開２００１−１５９８８５号公報 特開平６−９５６２３号公報 伊藤清男著，「超ＬＳＩメモリ」，初版，培風館，１９９４年１１月，ｐ．２７１

図２６に示した従来の電流増幅回路は、負帰還増幅回路として動作するため発振動作を内在している。特に、出力ノードＮｏへの外乱ノイズの影響で差動増幅回路１０が発振すると、出力電圧ＶＯが不安定となってしまう。差動増幅回路１０での発振動作を防止するには、動作電流源１５によって供給される動作電流Ｉ１が大きい方が望ましい。このため、動作の安定化を図るために消費電力が増大してしまう。

特に、液晶表示装置では、画素マトリクスに対応したデータ線の駆動回路や階調表示のための多段階電圧（階調電圧）の発生回路として上述の電流増幅回路が複数個（数十個〜数百個レベル）配置される構成となるので、各電流増幅回路での消費電力が液晶表示装置全体の消費電力に大きく影響する。

すなわち、電流増幅回路を繰返し多数配置する必要がある場合には、発振動作を安定化するために増加した動作電流が装置全体の消費電流に大きな影響を及ぼしてしまう。このため、電流増幅回路において、外乱ノイズに対する発振動作の危険性を抑制した安定動作可能な構成が望まれている。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、発振動作に対する安定性が高く低消費電力の電流増幅回路および、それをデータ線駆動用または階調電圧駆動用として備えた液晶表示装置を提供することである。

この発明による電流増幅回路は、入力ノードおよび出力ノードの電圧差に応じた電圧差を第１のノードおよび第２のノード間に生じさせる差動増幅回路と、制御ノードの電圧に応じた電圧および電流を出力ノードに生成するための出力回路と、第１および第２のノードの所定の一方と制御ノードとの間に設けられた帰還ループスイッチとを備え、差動増幅回路および出力回路は、帰還ループスイッチのオンによって帰還ループが形成されたときに、出力ノードの電圧を入力ノードの電圧を一致させるように動作し、帰還ループスイッチは、帰還ループの形成によって出力ノードの電圧が入力ノードの電圧と同等となった後オフされる。

好ましくは、差動増幅回路は、高電圧源および低電圧源の間に差動増幅回路の動作電流源と直列に接続されて、差動増幅回路の動作電流を供給あるいは遮断するための動作電流スイッチを含み、動作電流スイッチは、出力ノードの電圧が入力ノードの電圧へ近づいた後にオフされて動作電流を遮断する。

この発明による液晶表示装置は、行列状に配置され、各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、画素の行ごとに設けられ、それぞれが周期的に選択される複数のゲート線と、画素の列ごとに設けられる複数のデータ線と、複数の画素のそれぞれでの表示輝度を示す表示信号に応じて表示電圧を順次生成して、複数のデータ線へ出力するデータ駆動回路とを備える。データ駆動回路は、表示信号のデコード結果に応じた階調電圧を表示電圧として生成するデコード回路と、複数のデータ線ごとにデータ線駆動回路として設けられる、請求項１から２０のいずれか１項に記載の電流増幅回路とを含み、電流増幅回路の入力ノードは、デコード回路からの表示電圧を受け、かつ、電流増幅回路の出力ノードは、複数のデータ線のうちの対応する１本と接続される。複数の画素は、複数のゲート線のうちの対応する１本が選択されたときに、複数のデータ線のうちの対応する１本と電気的に接続されて、表示電圧を書込まれる。

この発明の他の構成による液晶表示装置は、行列状に配置され、各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、画素の行ごとに設けられ、それぞれが周期的に選択される複数のゲート線と、画素の列ごとに設けられる複数のデータ線と、複数の画素のそれぞれでの表示輝度を示す表示信号に応じて表示電圧を順次生成して、複数のデータ線へ出力するデータ駆動回路とを備える。データ駆動回路は、階調的な複数の表示輝度のそれぞれ対応した複数の階調電圧を複数の階調電圧ノードへ生成する階調電圧回路と、表示信号のデコード結果に応じて、複数の階調電圧ノードに生成された複数の階調電圧の１つを選択的に表示電圧として出力するデコード回路と、複数のデータ線ごとに設けられ、デコード回路によって選択された表示電圧を、複数のデータ線のうちの対応する１本に駆動するデータ線駆動回路とを含む。複数の画素は、複数のゲート線のうちの対応する１本が選択されたときに、複数のデータ線のうちの対応する１本と電気的に接続されて、表示電圧を書込まれる。階調電圧回路は、高電圧源および低電圧源の間に直列接続された、階調数に応じた個数の複数の分圧抵抗と、複数の分圧抵抗間の接続ノードに対応して設けられた、請求項１から２０のいずれか１項に記載の電流増幅回路とを含み、電流増幅回路の入力ノードは、複数の分圧抵抗間の接続ノードと接続され、かつ、電流増幅回路の出力ノードは、対応の階調電圧ノードと接続される。

この発明による電流増幅回路は、差動増幅回路および出力回路によって形成される帰還ループによって、出力ノードの電圧が入力ノードの電圧と同等となった後は、当該帰還ループを遮断して、それ以降では、帰還ループの遮断時における制御ノードの電圧に応じた電圧・電流を出力ノードに生成させることができる。したがって、外乱ノイズ等の影響による出力ノードに電圧変動が生じても発振動作が生じることなく、出力ノードの電圧および電流を安定化することが可能である。なお、出力ノードの電圧は、制御ノードからのリーク電流によって時間とともに変化する可能性があるが、一定時間内であればほとんど変化しない。

さらに、動作電流スイッチによって、帰還ループの遮断後には差動増幅回路の動作電流を停止できるので、低消費電力化を図ることができる。

この発明による液晶表示装置では、上記の電流増幅回路を各データ線のデータ線駆動回路として適用する。したがって、表示信号に応じた表示電圧を、発振動作を防止して正確かつ安定的に各データ線へ駆動できる。また、データ線の本数分配置する必要があるデータ線駆動回路の消費電力が抑制されるので、液晶表示装置全体での消費電力が抑制される。

この発明の他の構成による液晶表示装置では、上記の電流増幅回路を階調電圧回路において、直列接続された分圧抵抗によって分圧された階調電圧を入力電圧として配置される。階調電圧を分圧電圧から直接生成するのではなく、電流増幅回路によって生成することにより、分圧抵抗の各抵抗値を高くして階調電圧回路消費電力を低減することが可能となる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。

［実施の形態１］
図１は、この発明の実施の形態１に従う電流増幅回路の回路構成を示す回路図である。

図１を参照して、実施の形態１に従う電流増幅回路１００は、差動増幅回路１１と出力回路２０と、「帰還ループスイッチ」として設けられるスイッチ素子Ｓ１とを備える。

差動増幅回路１１は、図２６に示した差動増幅回路１０と比較して、動作電流源１５およびカレントミラーアンプ３０に加えて、「動作電流スイッチ」として設けられるスイッチ素子Ｓ２を含む点で異なる。動作電流源１５およびカレントミラーアンプ３０については、図２６に示したのと同様であるので詳細な説明は繰り返さない。

スイッチ素子Ｓ２は、電圧源ノードＮ１（高電圧源）および電圧源ノードＮ２（低電圧源）の間に、動作電流源１５と直列に接続される。図１の構成例では、スイッチ素子Ｓ２は、電圧源ノードＮ２およびノードＮ８の間に動作電流源１５と直列に接続される。なお、スイッチ素子Ｓ２は、動作電流Ｉ１の経路を遮断すればよいので、電圧源ノードＮ１およびノードＮ５の間に配置してもよい。

スイッチ素子Ｓ１およびＳ２は、図示しない制御信号によってその開閉を制御可能である。スイッチ素子Ｓ２のオン時には、カレントミラーアンプ３０に動作電流が供給されて、図２６で説明したように、「第１のノード」および「第２のノード」に相当するノードＮ６およびＮ７に、入力ノードＮｉおよび出力ノードＮｏの電圧差（すなわち、ＶＯ−ＶＩ）を増幅した電圧差が発生する。

出力回路２０の構成は、図２６に示したのと基本的には同様である。出力トランジスタＱ５Ｐのゲートと接続されるノードＮｇは「制御ノード」に相当し、スイッチ素子Ｓ１を介して、カレントミラーアンプ３０の出力ノードＮ６と接続される。なお、「電流制限回路」である定電流源２５は、抵抗素子で置換可能である。抵抗素子を用いた場合には、回路を簡略化できる。

また、出力回路２０では、図２６に示した支配極補償用の容量素子Ｃｃに代えて、ミラー補償のためのミラー補償容量２７あるいはポール・ゼロ補償のための補償素子群２８（キャパシタおよび抵抗）を容量素子Ｃｃに代えて用いることもできる。さらに、電圧源ノードＮ３およびノードＮｇの間に、制御ノードＮｇの電圧すなわち出力トランジスタＱ５Ｐのゲート電圧を保持するための保持容量２６を設けることが好ましい。

なお、以降の各構成例では、保持容量２６、ミラー補償容量２７および補償素子群２８の図示を省略するが、これらの素子群の少なくとも一部を図１の構成例と同様に配置することも可能である。

なお、高電圧側の電圧源ノードＮ１およびＮ３からそれぞれ供給される高電圧ＶＨ１およびＶＨ２は同一電圧としてもよく、同様に、低電圧側の電圧源ノードＮ２およびＮ４からそれぞれ供給される低電圧ＶＬ１およびＶＬ２を同一電圧としてもよい。

次に、図２を用いて図１に示した電流増幅回路の動作を説明する。

図２を参照して、時刻ｔ１において、入力電圧ＶＩがＶ１からＶ２に変化した後、時刻ｔ２において、スイッチ素子Ｓ１およびＳ２がオンされる。

これにより、カレントミラーアンプ３０への動作電流供給が開始されるとともに、帰還ループの形成によって、図２６に示した電流増幅回路１００♯と同様の動作が実行され、出力電圧ＶＯが徐々にＶ１からＶ２へ近づいていく。なお、スイッチ素子Ｓ１およびＳ２のターンオンは必ずしも同時でなくてもよく、また、時刻ｔ１より前にスイッチ素子Ｓ１およびＳ２がオンされてもよい。

帰還ループの形成によって出力電圧ＶＯが入力電圧ＶＩ（＝Ｖ２）と同等となった後の時刻ｔ３において、スイッチ素子Ｓ１がターンオフされて、当該帰還ループが遮断される。これにより、以降のノードＮｇの電圧は、時刻ｔ３での電圧、すなわち、出力ノードＮｏをＶ２とするための出力トランジスタＱ５Ｐのゲート電圧から、カレントミラーアンプ３０の出力にかかわらず変化しない。

ノードＮｇの電圧は、出力トランジスタＱ５Ｐのゲート容量を主とする寄生容量および保持容量２６によって保持される。すなわち、保持容量２６を設けることにより、ノードＮｇにおける電圧保持時間を長くすることができる。

時刻ｔ３より後の時刻ｔ４において、スイッチ素子Ｓ２がターンオフされて、カレントミラーアンプ３０への動作電流の供給が停止される。スイッチ素子Ｓ３のオフによる帰還ループの遮断後には、カレントミラーアンプ３０による差動増幅動作が停止されても、出力電圧ＶＯが入力電圧ＶＩと同等になるように制御した上で、出力ノードＮｏへ電流を供給できるからである。

したがって、実施の形態１に従う電流増幅回路１００は、出力電圧ＶＯの安定後に帰還ループを遮断することによって、外乱ノイズ等の影響による出力ノードＮｏの電圧変動が生じても発振動作が生じることなく、出力ノードＮｏの電圧および電流を安定化することが可能であり、さらに、カレントミラーアンプ３０の動作電流を停止することで低消費電力化を図ることができる。

なお、スイッチ素子Ｓ１およびＳ２を同時にターンオフした場合には、スイッチ素子Ｓ２のオフに応答してカレントミラーアンプ３０の動作が正常に行なわれなくなり、スイッチ素子Ｓ１のターンオフ時におけるノードＮｇの電圧が、出力電圧ＶＯ＝入力電圧ＶＩとなる所望値から変動するおそれがある。このため、図２に示したように、出力トランジスタＱ５Ｐの所望のゲート電圧がノードＮｇに確保されてから、カレントミラーアンプ３０の動作電流を遮断するように、スイッチ素子Ｓ１のオフ後、所定時間経過後にスイッチ素子Ｓ２をターンオフするシーケンスとしている。

なお、上述のようにスイッチ素子Ｓ１のオフタイミング（時刻ｔ３）は、帰還ループの形成によって出力電圧ＶＯが入力電圧ＶＩ（＝Ｖ２）と同等となった後とする必要がある。たとえば、帰還ループ形成時での動作を解析することにより、出力電圧ＶＯの制御に必要な所要時間を予め求めておき、当該所要時間の経過を検知するタイマー（図示せず）を設けて、スイッチ素子Ｓ１のオフタイミングを指示する構成とすることができる。あるいは、ノードＮ６およびＮ７の電圧差、すなわち出力電圧ＶＯおよび入力電圧ＶＩの電圧差に応じて、スイッチ素子Ｓ１のオフタイミングを指示する構成としてもよい。

出力トランジスタＱ５Ｐのゲート電圧はリーク電流により時間とともに低下していくが、一定時間内であればほとんど変化しない。たとえば、電流増幅回路１００を液晶表示装置に適用する場合には、出力ノードＮｏの電圧は１行のゲート線の選択時間（一般的には数十μ秒）の間保持されれば十分であるため、実用上、出力トランジスタのゲート電圧低下が問題とならない範囲で使用することができる。

［実施の形態１の変形例１］
図３は、この発明の実施の形態１の変形例１に従う電流増幅回路１０１の構成を示す回路図である。

図３を参照して、実施の形態１の変形例１に従う電流増幅回路１０１は、差動増幅回路１１と、スイッチ素子Ｓ１と、出力回路２２とを備える。実施の形態１の変形例１に従う電流増幅回路１０１は、出力回路２０に代えて出力回路２２を備える点で、実施の形態１に従う電流増幅回路１００と異なる。

出力回路２２は、定電流源２５およびｎ型トランジスタの出力トランジスタＱ５Ｎ
を含む。定電流源２５は、電圧源ノードＮ３（高電圧源）および出力ノードＮｏの間に接続され、制限された一定電流Ｉ２を電圧源ノードＮ３から出力ノードＮｏへ流す。

出力トランジスタＱ５Ｎは、ノードＮｇと接続されたゲートを有し、かつ、出力ノードＮｏおよび電圧源ノードＮ４（低電圧源）の間に接続される。ノードＮｇは、電流増幅回路１００と同様に、「帰還ループスイッチ」であるスイッチ素子Ｓ１を介してカレントミラーアンプ３０のノードＮ６と接続される。

なお、スイッチ素子Ｓ１およびＳ２は、電流増幅回路１００と同様に図２に従って制御される。

このような構成としても、電流増幅回路１００と同様に、発振動作の防止による動作安定化および低消費電力化を達成して、出力ノードＮｏの電圧を入力ノードＮｉの電圧と同等に制御できる。なお、出力回路２２は、図１に示した出力回路２０と異なり、出力ノードＮｏから出力電流Ｉｏを流出させる。すなわち、実施の形態１の変形例１に従う電流増幅回路１０１は、「プル型（流出型）」の電流増幅回路である。これに対して、出力ノードＮｏへ出力電流Ｉｏを流入させる電流増幅回路１００は、「プッシュ型（流入型）」の電流増幅回路である。

［実施の形態１の変形例２］
図４は、実施の形態１の変形例２に従う電流増幅回路の構成を示す回路図である。

図４を参照して、実施の形態１の変形例２に従う電流増幅回路１０２は、差動増幅回路１２と、出力回路２０と、スイッチ素子Ｓ１とを有する。実施の形態１の変形例２に従う電流増幅回路１０２は、差動増幅回路１１に代えて差動増幅回路１２を備える点で、実施の形態１に従う電流増幅回路１００と異なる。

差動増幅回路１２は、動作電流源１５と、カレントミラーアンプ３１と、「動作電流スイッチ」として設けられるスイッチ素子Ｓ２とを有する。すなわち、差動増幅回路１２は、図１に示した差動増幅回路１１と比較して、カレントミラーアンプ３０に代えてカレントミラーアンプ３１を有する点で異なる。

カレントミラーアンプ３１は、ｎ型トランジスタを負荷とするように構成され、１対のカレントミラー負荷として設けられるｎ型トランジスタＱ１Ｎ，Ｑ２Ｎと、差動入力を受ける１対の入力トランジスタとして設けられるｐ型トランジスタＱ３Ｐ，Ｑ４Ｐとを有する。

ｎ型トランジスタＱ１Ｎは、ノードＮ６およびＮ８の間に電気的に接続され、ｎ型トランジスタＱ２ＮはノードＮ７およびＮ８の間に電気的に接続される。ノードＮ８は電圧源ノードＮ２と接続される。ｎ型トランジスタＱ１ＮおよびＱ２Ｎの各ゲートは、ノードＮ７と接続される。

ｐ型トランジスタＱ３Ｐは、ノードＮ５およびＮ６の間に電気的に接続され、ｐ型トランジスタＱ４Ｐは、ノードＮ５およびＮ７の間に電気的に接続される。ｐ型トランジスタＱ３Ｐのゲートは入力ノードＮｉと接続され、トランジスタＱ４Ｐのゲートは出力ノードＮｏと接続される。このように、カレントミラーアンプ３１は、負荷トランジスタおよび入力トランジスタの導電型が異なる点のみがカレントミラーアンプ３０と異なり、その動作、すなわちノードＮ６およびＮ７に生じる電圧については、カレントミラーアンプ３０と同様である。

スイッチ素子Ｓ１は、カレントミラーアンプ３１の出力ノードＮ６と、出力トランジスタＱ５Ｐのゲートと接続されたノードＮｇとの間に接続される。スイッチ素子Ｓ２は、電圧源ノードＮ１およびノードＮ５の間に、動作電流源１５と直列に接続されて、カレントミラーアンプ３１の動作電流を供給あるいは遮断する。

したがって、実施の形態１の変形例２に従う電流増幅回路１０２においても、スイッチ素子Ｓ１およびＳ２を図２に示したのと同様に制御することにより、電流増幅回路１００と同様の動作を実現することができる。すなわち、発振動作を防止した動作安定化の高い、低消費電力のプッシュ型の電流増幅回路を実現することができる。

［実施の形態１の変形例３］
図５は、この発明の実施の形態１の変形例３に従う電流増幅回路の構成を示す回路図である。

図５を参照して、実施の形態１の変形例３に従う電流増幅回路１０３は、差動増幅回路１２と、出力回路２２と、スイッチ素子Ｓ１とを備える。

差動増幅回路１２は、図４に示したのと同様であり、ｎ型トランジスタを負荷とするカレントミラーアンプ３１を含む。出力回路２２は、図３に示したのと同様のプル型の出力回路である。

スイッチ素子Ｓ１は、カレントミラーアンプ３１の出力ノードＮ６と、出力トランジスタＱ５Ｎのゲートと接続されるノードＮｇとの間に設けられている。このように、ｎ型トランジスタを負荷とするカレントミラーアンプを含む差動増幅回路１２と、プル型の出力回路２２との組合せによっても、スイッチ素子Ｓ１およびＳ２を図２に示したのと同様に制御することにより、実施の形態１に従う電流増幅回路１００と同様の動作を実現できる。すなわち、発振動作を防止した動作安定化の高い、低消費電力のプル型の電流増幅回路を実現することができる。

［実施の形態２］
図６は、この発明の実施の形態２に従う電流増幅回路の回路構成を示す回路図である。

図６を参照して、この発明の実施の形態２に従う電流増幅回路１０４は、差動増幅回路１１と、スイッチ素子Ｓ１と、出力回路２１とを備える。実施の形態２に従う電流増幅回路１０４は、出力回路２０に代えて出力回路２１を備える点で、実施の形態１に従う電流増幅回路１００と異なる。

出力回路２１は、図１に示された出力回路２０と同様に、出力ノードＮｏへ出力電流を流入させるプッシュ型であるが、出力トランジスタの極性が出力回路２０とは異なる。出力回路２１では、ｎ型トランジスタである出力トランジスタＱ５Ｎのドレインおよびソースは、電圧源ノードＮ３（高電圧源）および出力ノードＮｏとそれぞれ接続される。すなわち、出力トランジスタＱ５Ｎはソースフォロワ接続されている。

このように出力トランジスタの極性が出力回路２０と逆であることから、カレントミラーアンプ３０において、負荷トランジスタであるｐ型トランジスタＱ１ＰおよびＱ２の各ゲートはノードＮ６と接続される。さらに、「帰還ループスイッチ」であるスイッチ素子Ｓ１は、ノードＮ７とノードＮｇ（すなわち、出力トランジスタＱ５Ｎのゲート）との間に接続される。スイッチ素子Ｓ１およびＳ２は、図２に示したシーケンスと同様に制御される。

これにより、実施の形態２に従う電流増幅回路１０４では、実施の形態１に従う電流増幅回路１００と同様に、出力電圧ＶＯの安定後に帰還ループを遮断することにより、発振動作を防止して動作安定性を向上したプッシュ型の電流増幅回路を実現できる。さらに、出力回路２１がｎ型トランジスタを用いたソースフォロワ回路構成となっているので、特開２０００−１４８２６３号公報（特許文献１）にも開示されるように、帰還ループの形成中においても発振が起こりにくいという利点を有している。このため、動作安定性をさらに向上できる。

なお、出力回路２１において出力トランジスタをｎ型トランジスタとすることにより、出力トランジスタＱ５Ｎでのしきい値電圧降下分だけ、カレントミラーアンプ３０からの出力電圧を高くする必要がある。このため、カレントミラーアンプ３０の高電圧源である高電圧ＶＨ１を高くする必要があるので、消費電流の増大が懸念される。

しかしながら、実施の形態２に従う電流増幅回路１０４では、出力電圧ＶＯの安定後にスイッチ素子Ｓ２をターンオフしてカレントミラーアンプ３０の動作電流を遮断することにより、高電圧ＶＨ１の上昇による消費電力増加という悪影響を抑制することができる。これにより、実施の形態２に従う構成とすることにより、発振動作が防止されたより動作安定化の高いプッシュ型の電流増幅回路を、低消費電力で実現することができる。

［実施の形態２の変形例１］
図７は、この発明の実施の形態２の変形例１に従う電流増幅回路１０５の回路構成を示す回路図である。

図７を参照して、この発明の実施の形態２の変形例２に従う電流増幅回路１０５は、差動増幅回路１１と、スイッチ素子Ｓ１と、出力回路２３とを備える。実施の形態２の変形例１に従う電流増幅回路１０５は、出力回路２２に代えて出力回路２３を備える点で、実施の形態１の変形例１に従う電流増幅回路１０１と異なる。

出力回路２３は、図３に示された出力回路２２と同様に、出力ノードＮｏから出力電流を流出させるプル型であるが、出力トランジスタの極性が出力回路２２とは異なる。出力回路２３では、ｐ型トランジスタである出力トランジスタＱ５Ｐのドレインおよびソースは、電圧源ノードＮ４（低電圧源）および出力ノードＮｏとそれぞれ電気的に接続されている。すなわち、出力トランジスタＱ５Ｐはソースフォロワ接続されている。

このように出力トランジスタの極性が出力回路２２と逆であることから、カレントミラーアンプ３０は図６と同様の構成となっている。したがって、「帰還ループスイッチ」であるスイッチ素子Ｓ１についても、ノードＮ７とノードＮｇ（すなわち、出力トランジスタＱ５Ｐのゲート）との間に接続される。電流増幅回路１０５においても、スイッチ素子Ｓ１およびＳ２は、図２に示したシーケンスと同様に制御される。

これにより、実施の形態２の変形例１に従う電流増幅回路１０５では、実施の形態１の変形例１に従う電流増幅回路１０１と同様に、出力電圧ＶＯの安定後に帰還ループを遮断することにより、発振動作を防止して動作安定性を向上したプル型の電流増幅回路を実現できる。さらに、出力回路２３がｐ型トランジスタを用いたソースフォロワ回路構成となっているので、帰還ループの形成中においても発振が起こりにくいという利点を有している。このため、動作安定性をさらに向上できる。

なお、出力回路２３において出力トランジスタをｐ型トランジスタとすることにより、出力トランジスタＱ５Ｐでのしきい値電圧分だけ、カレントミラーアンプ３０の低電圧源である低電圧ＶＬ１を低くする必要があるので、消費電流の増大が懸念される。

しかしながら、実施の形態２の変形例１による電流増幅回路１０５では、出力電圧ＶＯの安定後にスイッチ素子Ｓ２をターンオフしてカレントミラーアンプ３０の動作電流を遮断することにより、低電圧ＶＬ１の低下による消費電力増加という悪影響を抑制することができる。これにより、実施の形態２の変形例１に従う構成とすることにより、発振動作が防止されたより動作安定化の高いプル型の電流増幅回路を、低消費電力で実現することができる。

［実施の形態２の変形例２］
図８は、この発明の実施の形態２の変形例２に従う電流増幅回路の構成を示す回路図である。

図８を参照して、実施の形態２の変形例２に従う電流増幅回路１０６は、差動増幅回路１２と、スイッチ素子Ｓ１と、電流増幅回路２１とを備える。実施の形態２の変形例２に従う電流増幅回路１０６は、実施の形態２に従う電流増幅回路１０４（図６）と比較して、差動増幅回路１１に代えて差動増幅回路１２を備える点で異なる。

差動増幅回路１２は、図４に示したのと同様であり、ｎ型トランジスタを負荷とするカレントミラーアンプ３１を含む。出力回路２１は、図６に示したように、ソースフォロワ接続されたｎ型の出力トランジスタＱ５Ｎを有するプッシュ型の出力回路である。

スイッチ素子Ｓ１は、カレントミラーアンプ３１の出力ノードＮ７と、出力トランジスタＱ５Ｎのゲートと接続されるノードＮｇとの間に設けられている。このように、ｎ型トランジスタを負荷とするカレントミラーアンプを含む差動増幅回路１２と、プッシュ型の出力回路２１との組合せによっても、スイッチ素子Ｓ１およびＳ２を図２に示したのと同様に制御することにより、実施の形態２に従う電流増幅回路１０４と同様の動作を実現できる。すなわち、発振動作が防止されたより動作安定化の高いプッシュ型の電流増幅回路を、低消費電力で実現することができる。

［実施の形態２の変形例３］
図９は、この発明の実施の形態２の変形例３による電流増幅回路の構成を示す回路図である。

図９を参照して、実施の形態２の変形例３に従う電流増幅回路１０７は、差動増幅回路１２と、スイッチ素子Ｓ１と、出力回路２３とを備える。実施の形態２の変形例２に従う電流増幅回路１０６は、実施の形態２の変形例１に従う電流増幅回路１０５（図７）と比較して、差動増幅回路１１に代えて差動増幅回路１２を備える点で異なる。

差動増幅回路１２は、図４に示したのと同様であり、ｎ型トランジスタを負荷とするカレントミラーアンプ３１を含む。出力回路２３は、図７に示したように、ソースフォロワ接続されたｐ型の出力トランジスタを有するプル型の出力回路である。

スイッチ素子Ｓ１は、カレントミラーアンプ３１の出力ノードＮ７と、出力トランジスタＱ５Ｎのゲートと接続されるノードＮｇとの間に設けられている。このように、ｎ型トランジスタを負荷とするカレントミラーアンプを含む差動増幅回路１２と、プル型の出力回路２３との組合せによっても、スイッチ素子Ｓ１およびＳ２を図２に示したのと同様に制御することにより、実施の形態２の変形例１に従う電流増幅回路１０５と同様の動作を実現できる。すなわち、発振動作が防止されたより動作安定化の高いプル型の電流増幅回路を、低消費電力で実現することができる。

なお、実施の形態１および２ならびにそれらの変形例では、カレントミラーアンプおよび出力トランジスタでのトランジスタの極性（導電性）に関する種々のバリエーションを例示したが、同一サイズ（ゲート幅／ゲート長）ではｎ型トランジスタの方がｐ型トランジスタよりも電流駆動能力が大きいので、カレントミラーアンプでの負荷トランジスタおよび出力トランジスタにはｎ型トランジスタを用いる方が、回路の小型化に有利である。

［実施の形態３］
実施の形態１および２ならびにそれらの変形に従う電流増幅回路１００〜１０７の各々では、出力電圧ＶＯの安定後にスイッチ素子Ｓ１のターンオフによって帰還ループを遮断することで、発振動作を防止して動作安定性を向上している。帰還ループの遮断後には、出力トランジスタのゲート電圧が所望レベルに保持されることにより、出力電圧ＶＯが維持される。

実際の回路では、スイッチ素子Ｓ１は、ｐ型トランジスタ単独、ｎ型トランジスタ単独あるいは、両者の並列接続によって実現される。したがって、スイッチ素子Ｓ１を構成するトランジスタのゲート電極とソース電極あるいはドレイン電極との間に存在する寄生容量によって、スイッチ素子Ｓ１のターンオフの際に、ノードＮｇの電圧、すなわち出力トランジスタのゲート電圧が、スイッチ素子Ｓ１のターンオフ直前での所望レベルからずれてしまう、いわゆるフィードスルーが発生してしまう。

このようなフィードスルーに対しては、図１に示した保持容量２６の配置がある程度の効果を有するが、実施の形態３においては、フィードスルーを補償するための回路構成について説明する。

図１０は、この発明の実施の形態３に従う電流増幅回路の回路構成を示す回路図である。

図１０を参照して、実施の形態３に従う電流増幅回路１１０は、図６に示した電流増幅回路１０４の構成に加えて、フィードスルー補償回路５０をさらに備える。

フィードスルー補償回路５０は、キャパシタ５２と、「第１の補償スイッチ」に相当するスイッチ素子Ｓ３と、「第２の補償スイッチ」に相当するスイッチ素子Ｓ４とを含む。

スイッチ素子Ｓ３は、入力ノードＮｉおよびノードＮ１０の間に接続され、スイッチ素子Ｓ４は、ノードＮ１０および出力ノードＮｏの間に接続される。キャパシタ５２は、「制御ノード」であるノードＮｇと、ノードＮ１０の間に接続される
図１１は、図１０に示されたフィードスルー補償回路５０の動作を説明する動作波形図である。

図１１を参照して、スイッチ素子Ｓ４は、「帰還ループスイッチ」であるスイッチ素子Ｓ１と同様のタイミングで、時刻ｔ２にターンオンされて、時刻ｔ３でターンオフされる。図２で説明したように、スイッチ素子Ｓ１のターンオフ直前において、ノードＮｇの電圧は、出力電圧ＶＯを入力電圧ＶＩと同等とできるような出力トランジスタＱ５Ｎのゲート電圧Ｖｇとなっている。

この状態からスイッチ素子Ｓ１がターンオフされると、ノードＮｇに−ΔＶ１のフィードスルー電圧変動が生じる。フィードスルー補償回路５０中のキャパシタ５２の容量をノードＮ１０の寄生容量よりも十分大きく設計すると、ノードＮｇでの電圧変動−ΔＶ１は、キャパシタ５２によってほぼ１００％ノードＮ１０へ伝達される。

同様に、スイッチ素子Ｓ４のターンオフによって、ノードＮ１０にフィードスルーによる電圧変動−ΔＶ４が生じ、電圧変動−ΔＶ４はノードＶｇへほぼ１００％伝達される。これにより、時刻ｔ３を境に、ノードＮ１０およびノードＮｇの電圧は、各々−ΔＶｇ（ΔＶｇ＝ΔＶ１＋ΔＶ４）低下する。

次に、時刻ｔ３より後の時刻ｔ５にスイッチ素子Ｓ３がオンされると、ノードＮ１０の電圧は、低インピーダンス状態にある入力ノードＮｉの電圧、すなわち入力電圧ＶＩと等しくなる。すなわち、ノードＮ１０の電圧は、時刻ｔ３での電圧低下分に相当するΔＶｇだけ上昇する。この電圧変化は、キャパシタ５２を介した容量結合によって、ノードＮｇに伝達されるので、ノードＮｇの電圧は、時刻ｔ３でのスイッチ素子Ｓ１のターンオフ直前での所望レベルのゲート電圧Ｖｇへ復帰する。このように、フィードスルー補償回路５０によってノードＮｇでのフィードスルーをキャンセルすることにより、実施の形態３に従う電流増幅回路１１０では出力電圧ＶＯが安定的に維持される。

なお、フィードスルー補償回路５０中のキャパシタ５２は、帰還ループが遮断されるスイッチ素子Ｓ１およびＳ４のオフ期間では、図１に示した保持容量２６として作用する。このため、上述したフィードスルーキャンセル効果に加えて、帰還ループの遮断時において出力トランジスタのゲート電圧保持時間を長くして出力電圧ＶＯの制御性を向上できる。

［実施の形態３の変形例］
図１２は、この発明の実施の形態３の変形例に従う電流増幅回路の回路構成を示す回路図である。

図１２を参照して、実施の形態３の変形例に従う電流増幅回路１１１は、図１０に示した電流増幅回路１１０の構成と比較して、フィードスルー補償回路５０に代えてフィードスルー補償回路５１を備える点で異なる。

フィードスルー補償回路５１は、スイッチ素子Ｓ３，Ｓ４およびキャパシタ５２を含むが、スイッチ素子Ｓ４が出力ノードＮｏおよび入力トランジスタＱ４Ｎのゲート間の帰還経路中の設けられる点がフィードスルー補償回路５０と異なる。すなわち、入力トランジスタＱ４Ｎのゲートは、ノードＮ１０と接続され、スイッチ素子Ｓ４を介して出力ノードＮｏと接続される。スイッチ素子Ｓ３，Ｓ４を図１１に示すように制御することにより、実施の形態３の変形例に従う電流増幅回路１１１は、図１０に示した電流増幅回路１１０と同様に動作する。

実施の形態３の変形例に従う電流増幅回路１１１では、スイッチ素子Ｓ４の配置個所の配線部分を共有できるので、回路の占有面積を削減できる。しかしながら、入力トランジスタＱ４ＮがノードＮ１０の寄生容量として作用するようになるというデメリットが生じる。

なお、実施の形態３およびその変形例では、実施の形態２に従う電流増幅回路１０４（図６）に、フィードスルー補償回路５０または５１を付加する構成を例示したが、出力回路がソースフォロワ構成であるその他の電流増幅回路１０５〜１０７についても、フィードスルー補償回路５０または５１を付加して、フィードスルーをキャンセルして出力電圧ＶＯを精度良く設定することが可能である。

［実施の形態４］
実施の形態４では、実施の形態１〜３およびそれらの変形例で説明した、電流流出型（プル型）の電流増幅回路と、電流流入型（プッシュ型）の電流増幅回路との組合せによって、電流増幅回路を構成する。

図１３は、実施の形態４に従う電流増幅回路２００の構成を示すブロック図である。

図１３を参照して、実施の形態４に従う電流増幅回路２００は、流出型（プッシュ型）の電流増幅回路２１０と、電流流入型（プル型）の電流増幅回路２２０とを備える。流出型の電流増幅回路２１０および流入型の電流増幅回路２２０の入力ノードＮｉ同士および出力ノードＮｏ同士は、それぞれ電気的に接続されている。接続された入力ノードＮｉには、電流増幅回路２００への入力電圧ＶＩが入力され、同様に、接続された出力ノードＮｏには、電流増幅回路２００の出力電圧ＶＯが生成される。

流出型の電流増幅回路２１０としては、これまでに説明した電流増幅回路１００，１０２，１０４，１０６，１１０，１１１ならびに、出力回路がソースフォロア構成の電流増幅回路１０６にフィードスルー補償回路５０または５１を付加した電流増幅回路を適用することが可能である。同様に、流入型の電流増幅回路２２０としては、これまでに説明した電流増幅回路１０１，１０３，１０５，１０７ならびに、出力回路がソースフォロア構成の電流増幅回路１０５，１０７にフィードスルー補償回路５０または５１を付加した電流増幅回路を適用することが可能である。

流出型の電流増幅回路２１０では、低消費電力化のために出力回路２０，２１で定電流源２５による一定電流Ｉ２を絞ると、正方向（出力電圧ＶＯの上昇方向）の外乱ノイズに対しては弱い構成となってしまう。同様に、流入型の電流増幅回路２２０では、低消費電力化のために一定電流Ｉ２を絞ると、負方向（出力電圧ＶＯの低下方向）の外乱ノイズに対しては弱い構成となってしまう。

これに対して、実施の形態４に従う電流増幅回路２００では、流出型の電流増幅回路２１０および流入型の電流増幅回路２２０を組合せることにより、各電流増幅回路での一定電流Ｉ２を絞って低消費電力化を図った上で、出力ノードＮｏにおける正および負いずれの方向の外乱ノイズに対しても抑制能力を高めることができる。

［実施の形態４の変形例］
図１４は、実施の形態４の変形例に従う電流増幅回路２０１の構成を示すブロック図である。

図１４を参照して、実施の形態４の変形例に従う電流増幅回路２０１は、実施の形態４に従う電流増幅回路２００（図１３）と比較して、電流増幅回路２１０および２２０の出力ノードＮｏ間に接続されたスイッチ素子Ｓ５をさらに備える点で異なる。

スイッチ素子Ｓ５は、入力電圧ＶＩの設定に応答して電流増幅回路２１０および２２０の出力電圧が安定した後に、すなわち図２における時刻ｔ３以降のタイミングでオンされる。これにより、スイッチ素子Ｓ５がターンオンするまでは、電流流出型の電流増幅回路２１０および電流流入型の電流増幅回路２２０の出力ノードＮｏの間は切り離される。

これに対して、実施の形態４に従う電流増幅回路２００では、流出型の電流増幅回路２１０および流入型の電流増幅回路２２０の出力ノードＮｏの間が常時接続される構成となるため、電圧源ノードＮ３（高電圧源）および電圧源ノードＮ４（低電圧源）の間に、プッシュ側の出力回路２０，２１中の出力トランジスタおよびプル側の出力回路２２，２３中出力トランジスタを介した貫通電流経路が形成されやすくなる。

したがって、実施の形態４の変形例に従う電流増幅回路２０１では、出力電圧ＶＯが安定するまでの期間における貫通電流の発生を防止して、実施の形態４に従う電流増幅回路２００と同様の効果に加えて、消費電力を削減することができる。

［実施の形態５］
実施の形態５では、実施の形態１〜３およびそれらの変形例に示した、「動作電流スイッチ」として動作するスイッチ素子Ｓ２と同様の機能を有する電流供給回路の構成について説明する。

図１５は、実施の形態５に従う電流供給回路２３０の構成を示す図である。

図１５を参照して、実施の形態５に従う電流供給回路２３０は、電圧源ノードＮ２（低電圧源）およびＮ８の間に接続されたｎ型トランジスタＱ６Ｎと、スイッチ素子Ｓ６とを有する。

スイッチ素子Ｓ６は、所定電圧ＶＢおよび低電圧ＶＬ１のいずれか一方をトランジスタＱ６Ｎのゲートへ選択的に伝達する。トランジスタＱ６Ｎのゲート電圧が低電圧ＶＬ１である場合には、トランジスタＱ６Ｎはターンオフされるので、電圧源ノードＮ２からノードＮ８への供給電流はゼロとなり、カレントミラーアンプ３０，３１への動作電流の供給は停止される。すなわち、これまで説明したスイッチ素子Ｓ２のターンオフと同様の状態が作り出せる。

これに対して、トランジスタＱ６Ｎのゲート電圧が所定電圧ＶＢであるときには、トランジスタＱ６Ｎは、電圧源ノードＮ２およびノードＮ８の間に所定電圧ＶＢに応じた電流を通過させる。このため、所定電圧ＶＢを、カレントミラーアンプ３０，３１の動作電流Ｉ１に合わせて適切に設定することにより、電流供給回路２３０を、これまで説明した動作電流源１５として用いることができる。

この結果、これまで説明した電流増幅回路１００〜１０７，１１０，１１１において、動作電流源１５およびスイッチ素子Ｓ２の組を、図１５に示した電流供給回路２３０によって置換することが可能となり、その回路構成を簡素化することができる。

あるいは、実施の形態５に従う電流供給回路２３０は、図１６に示すように、電圧源ノードＮ１（高電圧源）およびノードＮ５の間に電気的に接続されたｐ型トランジスタＱ６Ｐおよびスイッチ素子Ｓ６で構成することも可能である。

この場合には、スイッチ素子Ｓ６は、スイッチ素子Ｓ２のオン期間に対応してトランジスタＱ６Ｐのゲートを所定電圧ＶＢ♯と接続し、スイッチ素子Ｓ２のオフ期間に対応してトランジスタＱ６Ｐのゲートを高電圧ＶＨ１と接続する。

この結果、これまで説明した電流増幅回路１００〜１０７，１１０，１１１において、動作電流源１５およびスイッチ素子Ｓ２の組を、図１６に示した電流供給回路２３０によって置換することが可能となり、その回路構成を簡素化することができる。

［実施の形態６］
これまで説明した電流増幅回路を液晶表示装置に適用した場合、電流増幅回路は、ポリシリコンによる薄膜トランジスタ（ＴＦＴ）を用いて構成されるのが一般的である。しかしながら、ＴＦＴのしきい値電圧の製造ばらつきが一般的に大きいため、カレントミラーアンプ３０（または３１）における入力トランジスタＱ３Ｎ，Ｑ４Ｎ（またはＱ３Ｐ，Ｑ４Ｐ）の間にしきい値電圧の差が生じた場合には、差動増幅回路１１（または１２）にオフセット電圧が発生して、出力電圧ＶＯを入力電圧ＶＩに設定することができなくなってしまうことが予想される。実施の形態５では、このようなオフセット電圧を補償することが可能な回路構成について説明する。

図１７は、実施の形態５に従う電流増幅回路３００の構成を示すブロック図である。

図１７を参照して、実施の形態５に従う電流増幅回路３００は、実施の形態１に従う電流増幅回路１００と、オフセット補償回路３１０とを備える。オフセット補償回路３１０は、オフセット電圧保持用のキャパシタ３２０と、複数のスイッチ素子ＳＡ〜ＳＣとを含む。

スイッチ素子ＳＡは、電流増幅回路１００の入力ノードＮｉと、入力電圧ＶＩが入力されるノードＮｉ♯の間に接続される。スイッチ素子ＳＢは、出力ノードＮｏおよびノードＮ１２の間に接続される。スイッチ素子ＳＣは、ノードＮ１２およびＮｉ♯の間に接続される。キャパシタ３２０の一端は入力ノードＮｉと接続され、他端はノードＮ１２と接続される。

オフセット補償回路３１０は、以下に説明する動作により、差動増幅回路１１でのオフセット電圧を補償して、電流増幅回路３００が入力電圧ＶＩに等しい出力電圧ＶＯを出力ノードＮｏに生成するように、入力ノードＮｉの電圧を修正する。

まず、スイッチ素子ＳＡおよびＳＢがオンされるとともにスイッチ素子ＳＣがオフされて、入力ノードＮｉへ入力電圧ＶＩが伝達されるとともに、キャパシタ３２０の他端が出力ノードＮｏと接続される。この状態で、電流増幅回路１００においてスイッチ素子Ｓ１およびＳ２（図１および図２）がオンされる。これにより、電流増幅回路１００は、出力ノードＮｏの出力電圧ＶＯを入力ノードＮｉへ伝達された入力電圧ＶＩへ近づけようと動作する。

電流増幅回路１００を構成するＴＦＴのしきい値電圧ばらつきが存在しないときには、ＶＩ＝ＶＯとなるので、出力ノードと接続されたノードＮ１２および入力ノードＮｉには電圧差が発生せず、オフセット電圧Ｖｏｆ＝０となる。

これに対して、ＴＦＴのしきい値電圧ばらつきによって、ＶＩ≠ＶＯとなった場合には、オフセット電圧Ｖｏｆ（Ｖｏｆ＝ＶＯ−ＶＩ）が、キャパシタ３２０に保持される。

出力電圧ＶＯが定常状態に達した後、スイッチ素子ＳＡおよびＳＢをターンオフする一方で、スイッチ素子ＳＣをターンオンする。これにより、入力ノードＮｉが入力電圧ＶＩと切離されるとともに、キャパシタ３２０の他端が入力電圧ＶＩと接続される。

これにより、ノードＮ１２の電圧が入力電圧ＶＩとなり、キャパシタ３２０による容量結合によって、電流増幅回路１００の入力ノードＮｉの電圧はＶＩ−Ｖｏｆとなる。したがって、この状態では、オフセット電圧Ｖｏｆを補償するように、電流増幅回路１００の入力ノードＮｉの電圧がシフト（修正）されるので、出力電圧ＶＯは、本来の目標値である入力電圧ＶＩに正しく設定される。

このように、実施の形態６に従う電流増幅回路３００によれば、電流増幅回路１００を液晶表示装置等に適用して、しきい値電圧ばらつきの比較的大きいＴＦＴで構成した場合においても、出力電圧ＶＯを正確に生成することができる。なお、電流増幅回路１００に代えて、実施の形態１の変形例ならびに実施の形態２およびその変形例に従う電流増幅回路１０１〜１０７あるいは、実施の形態３およびその変形例に従う電流増幅回路を適用することも可能である。

［実施の形態６の変形例１］
図１８は、実施の形態６の変形例１に従う電流増幅回路３０１の構成を示すブロック図である。

図１８を参照して、実施の形態６の変形例１に従う電流増幅回路３０１は、実施の形態６に従う電流増幅回路３００と比較して、オフセット補償回路３１０に代えてオフセット補償回路３１１を備える点で異なる。

オフセット補償回路３１１は、オフセット補償回路３１０と同様に、複数のスイッチ素子ＳＡ〜ＳＣおよびオフセット電圧保持用のキャパシタ３２０で構成される。しかし、オフセット補償回路３１１では、スイッチ素子ＳＡは基準電圧ＶＲが入力されるノードＮＲと電流増幅回路１００の入力ノードＮｉの間に設けられる。さらに、スイッチ素子Ｓ２は、入力電圧ＶＩが入力されるノードＮｉ♯およびノードＮ１２の間に設けられる。スイッチ素子ＳＣは、オフセット補償回路３１０と同様に、ノードＮ１２および出力ノードＮｏの間に設けられる。

オフセット補償回路３１１においても、オフセット補償回路３１０と同様に、まずスイッチ素子ＳＡおよびＳＢがオンされるとともにスイッチ素子ＳＣがオフされて、入力ノードＮｉへ基準電圧ＶＲが伝達されるとともに、キャパシタ３２０の他端が出力ノードＮｏと接続される。この状態で、電流増幅回路１００においてスイッチ素子Ｓ１およびＳ２がオンされることにより、入力ノードＮｉおよび出力ノードＮｏの電圧差、すなわちオフセット電圧Ｖｏｆ＝ＶＯ−ＶＲがキャパシタ３２０に保持される。

出力電圧ＶＯが定常状態に達した後、スイッチ素子ＳＡおよびＳＢをターンオフし、スイッチ素子ＳＣをターンオンすることにより、入力ノードＮｉが基準電圧ＶＲと切離されるとともに、キャパシタ３２０の他端が入力電圧ＶＩと接続される。

これにより、ノードＮ１２の電圧が入力電圧ＶＩとなり、キャパシタ３２０による容量結合によって、電流増幅回路１００の入力ノードＮｉの電圧はＶＩ−Ｖｏｆとなる。このように、オフセット電圧Ｖｏｆを補償するように、電流増幅回路１００の入力ノードＮｉの電圧がシフト（修正）されるので、出力電圧ＶＯは、本来の目標値である入力電圧ＶＩに正しく設定される。

特に、実施の形態６の変形例１に従う構成では、入力電圧ＶＩを生成する信号源の負荷が大幅に軽減される。そのため、入力電圧ＶＩが一定電圧ではなく時間に応じて高速に変化する信号である場合に、このような電流増幅回路を用いれば、入力電圧ＶＩの変化に応答して、出力電圧ＶＯを正確に追従して設定することが可能である。

［実施の形態６の変形例２］
図１９は、実施の形態６の変形例２に従う電流増幅回路３０２の構成を示すブロック図である。

図１９を参照して、実施の形態６の変形例２に従う電流増幅回路３０２は、流出型の電流増幅回路２１０と、流入型の電流増幅回路２２０と、オフセット補償回路３１０ａ，３１０ｂと、スイッチ素子Ｓ７およびＳ８とを備える。

オフセット補償回路３１０ａは、流出型の電流増幅回路２１０に対応して設けられ、その構成は、図１７に示したオフセット補償回路３１０と同様である。同様に、オフセット補償回路３１０ｂは、流出型の電流増幅回路２２０に対応して設けられ、その構成は、図１７に示したオフセット補償回路３１０と同様である。

スイッチ素子Ｓ７は、電流増幅回路３０２の出力ノードＮｏと、流出型の電流増幅回路２１０の出力ノードＮｏ１との間に設けられる。スイッチ素子Ｓ８は、出力ノードＮｏと、流入型の電流増幅回路２２０の出力ノードＮｏ１との間に設けられる。

次に、電流増幅回路３０２の動作について説明する。

まず、オフセット補償回路３１０ａ，３１０ｂの各々で、スイッチ素子ＳＡおよびＳＢがオンし、スイッチ素子ＳＣがオフされた状態で、電流増幅回路２１０および２２０がスイッチ素子Ｓ１，Ｓ２のオンに応答して動作し、キャパシタ３２０ａおよび３２０ｂに、流出型の電流増幅回路２１０および流入型の電流増幅回路２２０でのオフセット電圧ＶｏｆａおよびＶｏｆｂがそれぞれ保持される。

この段階では、スイッチ素子Ｓ７およびＳ８はターンオフされている。

出力ノードＮｏ１およびＮｏ２の出力電圧が定常状態に達した後に、オフセット補償回路３１０ａ，３１０ｂの各々において、スイッチ素子ＳＣがターンオンされる一方で、スイッチ素子ＳＡおよびＳＢがオフされる。さらに、スイッチ素子Ｓ７およびＳ８がオンされて、流出型の電流増幅回路２１０および流入型の電流増幅回路２２０のそれぞれの出力ノードＮｏ１およびＮｏ２は、電流増幅回路３０２の出力ノードＮｏと接続される。

これにより、電流流出型の電流増幅回路２１０および流入型の電流増幅回路２２０のぞれぞれでオフセット電圧ＶｏｆａおよびＶｏｆｂが補償された状態で、図１４に示した電流増幅回路２０１と同様に、出力電圧ＶＯを出力ノードＮｏに生成できる。したがって、実施の形態４の変形例に従う電流増幅回路２０１と同様の動作を、電流増幅回路を構成するＴＦＴのしきい値電圧ばらつきを補償して実現することが可能となる。なお、オフセット補償回路３１０ａ，３１０ｂの各々に、図１８に示したオフセット補償回路３１１を適用することもできる。

［実施の形態７］
実施の形態７では、本発明に従う電流増幅回路を液晶表示装置に適用した構成例について説明する。

図２０は、この発明の実施の形態７に従う液晶表示装置の全体構成を示すブロック図である。

図２０を参照して、この発明の実施の形態７に従う液晶表示装置４１０は、液晶アレイ部４２０と、ゲート駆動回路４３０と、データ駆動回路４４０とを備える。

液晶アレイ部４２０は、行列状に配された複数の画素４２５を含む。画素の行（「画素行」とも以下称する）にそれぞれ対応して、ゲート線ＧＬが配置され、画素の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬがそれぞれ設けられる。図２には、第１行の第１列および第２列の画素ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素４２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられるスイッチ素子４２６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続される保持容量４２７および液晶表示素子４２８とを有する。画素ノードＮｐおよび共通電極ノードＮｃの間の電圧差に応じて、液晶表示素子４２８中の液晶の配向性が変化し、これに応答して液晶表示素子４２８の表示輝度が変化する。これにより、データ線ＤＬおよびスイッチ素子４２６を介して画素ノードＮｐへ伝達される表示電圧に応じて、各画素の輝度をコントロールすることが可能となる。

すなわち、最大輝度に対応する電圧差と、最小輝度に対応する電圧差との間の中間的な電圧差を画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。すなわち、表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる
ゲート駆動回路４３０は、所定の走査周期に基づいて、ゲート線ＧＬを順に活性化する。スイッチ素子４２６のゲートは対応するゲート線ＧＬと接続される。したがって、対応するゲート線ＧＬの活性化（Ｈレベル）期間中において、画素ノードＮｐは対応するデータ線ＤＬと接続される。スイッチ素子４２６は、一般的には、液晶表示素子４２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成されるＴＦＴ（Thin-Film Transistor）素子で構成される。画素ノードＮｐへ伝達された表示電圧は、保持容量４２７によって保持される。

データ駆動回路４４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧をデータ線ＤＬへ出力する。図２０では、Ｎ＝６の場合、すなわち、表示信号ＳＩＧが表示信号ビットＤ０〜Ｄ５からなる場合が例示される。６ビットの表示信号ＳＩＧに基づいて、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画素から１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

データ駆動回路４４０は、シフトレジスタ４５０と、データラッチ回路４５２，４５４と、階調電圧回路４６０と、デコード回路４７０と、データ線駆動部４８０とを含む。

表示信号ＳＩＧは、画素４２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、液晶アレイ部４２０中の１つの画素４２５における表示輝度を示している。

シフトレジスタ４５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路４５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路４５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。

１つの画素行分の表示信号ＳＩＧがデータラッチ回路４５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路４５２にラッチされた表示信号群は、データラッチ回路４５４に伝達される。階調電圧回路４６０は、６４段階の階調電圧Ｖ１〜Ｖ６４を、階調電圧ノードＮ１〜Ｎ６４にそれぞれ生成する。

デコード回路４７０は、データラッチ回路４５４にラッチされた表示信号をデコードして、当該デコードに基づいて階調電圧Ｖ１〜Ｖ６４を選択する。デコード回路４７０は、選択された階調電圧（Ｖ１〜Ｖ６４のうちの１つ）を表示電圧としてデコード出力ノードＮｄに生成する。この構成例では、デコード回路４７０は、データラッチ回路４５４にラッチされた表示信号に基づいて、１行分の表示電圧を並列に出力する。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。

データ線駆動部４８０は、各データ線ＤＬに対応して設けられたデータ線駆動回路４８２を有する。

各データ線駆動回路４８２は、デコード出力ノードＮｄ１，Ｎｄ２，…へ出力された表示電圧にそれぞれ対応したアナログ電圧をデータ線ＤＬ１，ＤＬ２，…にそれぞれ駆動する。当該アナログ電圧の駆動時に、各データ線駆動回路４８２は、対応のデータ線ＤＬの寄生容量ならびに選択された画素４２５の画素ノードＮｐの充電電流を供給する必要がある。

したがって、各データ線駆動回路４８２として、この発明による電流増幅回路を適用する。具体的には、各電流増幅回路の入力ノードＮｉはデコード出力ノードＮｄ１，Ｎｄ２，…と接続され、出力ノードＮｏはデータ線ＤＬ１，ＤＬ２，…と接続される。

これにより、各データ線駆動回路４８２は、デコード回路４７０によって選択された表示電圧を、発振動作を防止して正確かつ安定的に対応のデータ線ＤＬへ駆動できる。また、
データ線駆動回路４８２は、データ線ＤＬの本数分配置する必要があるが、各々での消費電力が抑制されるので、液晶表示装置４１０全体での消費電力が抑制される。

なお、図２０には、ゲート駆動回路４３０およびデータ駆動回路４４０が液晶アレイ部４２０と一体的に形成された液晶表示装置４１０の構成を例示したが、ゲート駆動回路４３０およびデータ駆動回路４４０については、液晶アレイ部４２０の外部回路として設けることも可能である。

［実施の形態８］
実施の形態８では、これまで説明した本発明に従う電流増幅回路を低消費電力の電源回路として用いる構成について説明する。

図２１は、この発明の実施の形態８に従う電源回路の構成を示すブロック図である。

図２１を参照して、実施の形態８に従う電源回路５００は、電流増幅回路５０５と、スイッチ素子ＳＬと、キャパシタ５２０とを備える。

電流増幅回路５０５は、実施の形態１〜７およびこれらの変形例のいずれかに従う電流増幅回路で構成される。すなわち、電流増幅回路５０５には、これまで説明したスイッチ素子Ｓ１およびＳ２が含まれており、制御信号ＳＳ１およびＳＳ２は、これらのスイッチ素子Ｓ１およびＳ２のオン・オフを制御する信号である。

電流増幅回路５０５は、負荷５１０との間に「負荷スイッチ」として設けられたスイッチ素子ＳＬのオンに応答して、負荷５１０に対して出力電圧ＶＯを供給する。キャパシタ５２０は、出力電圧ＶＯを一定値とするための安定化容量である。

図２２は、実施の形態７に従う電源回路の動作を示す動作波形図である。

図２２を参照して、スイッチ素子Ｓ１およびＳ２は、図３に示したのと同様のタイミングで、オンおよびオフされる。

すなわち、時刻ｔａにおいてスイッチ素子Ｓ１およびＳ２がオンされた後、スイッチ素子Ｓ１およびＳ２が段階的にオフされて出力トランジスタの供給電流が一定値に保持される。時刻ｔａから再びスイッチ素子Ｓ１およびＳ２がターンオンする時刻ｔｂまでの時間が１周期Ｔｃとして定義される。

スイッチ素子ＳＬは、スイッチ素子Ｓ１とほぼ逆相で制御され、電流増幅回路の出力電圧ＶＯが定常状態に達し、帰還ループが遮断された後にオンされる。

既に説明したように、スイッチ素子Ｓ１およびＳ２のオフ期間においては、帰還ループが遮断されているので、出力ノードＮｏへの外乱ノイズに影響されることなく、一定電流が出力ノードＮｏに供給される。この供給電流と、負荷５１０の消費電流との関係に応じて、出力電圧ＶＯは所定の基準値（すなわち入力電圧ＶＩ）から徐々に変化していく。時刻ｔｂにおいて、再び帰還ループを形成することによって、出力電圧ＶＯは入力電圧ＶＩへ再び復帰する。

すなわち、１周期Ｔｃを、当該１周期内での出力電圧ＶＯの電圧変動ΔＶに合せて決めることにより、リフレッシュ周期Ｔｃを適正化して、低消費電力タイプの電源回路として本発明の電流増幅回路を用いることができる。

［実施の形態８の変形例］
このように構成した実施の形態８に従う電源回路は、たとえば図２０に示した液晶表示装置において、階調電圧回路として用いることができる。

図２３は、実施の形態８の変形例に従う階調電圧回路４６０の構成を示す回路図である。

図２３を参照して、階調電圧回路４６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗４６５と、階調電圧Ｖ２〜Ｖ６３の各々に対応して設けられた電源回路５００を含む。

直列接続された６３個の分圧電圧によって、高電圧ＶＤＨおよび低電圧ＶＤＬの間が６４段階の階調電圧が生成される。階調電圧Ｖ１およびＶ６４は、直接高電圧ＶＤＨおよび低電圧ＶＤＬの電圧源から取出せるため、電源回路５００の配置は必要ない。

各電源回路５００において、電流増幅回路５０５の入力ノードは、対応の階調電圧を発生する分圧抵抗４６５の接続ノードと接続される。また、電流増幅回路５０５の出力ノードは、対応の階調電圧ノードＮＶ２〜ＮＶ６３と接続される。これにより、電流増幅回路５０５の出力ノードＮｏには、対応の階調電圧が生成され、かつ、必要な電流供給を行なうことができる。

中間の階調電圧Ｖ２〜Ｖ６３を、分圧電圧から直接生成するのではなく、電源回路５００を用いて生成することにより、階調電圧回路４６０の出力インピーダンスを低くすることができる。これにより、分圧抵抗４６５の各抵抗値を高くして、分圧抵抗４６５を流れる電流値を小さくしても、階調電圧Ｖ２〜Ｖ６３を生成することができるので、階調電圧回路４６０の消費電力を低減することが可能となる。なお、上記以外のこれまで説明した電流増幅回路についても、電源回路５００として直接適用することが可能である。

［実施の形態９］
これまで本実施の形態では、スイッチ素子Ｓ１およびＳ２を備えた電流増幅回路の低消費電力動作について説明を行なった。しかしながら、本発明に従う電流増幅回路では、スイッチ素子Ｓ２の配置を省略して、帰還ループを遮断するためのスイッチ素子Ｓ１のみを配置しても効果を上げることができる。

たとえば、このような電流増幅回路を、図２４に示すように容量性負荷に接続された電源回路として用いることができる。

図２４は、この発明の実施の形態９に従う電流増幅回路５５０を用いた電源システムを示すブロック図である。

図２４を参照して、この発明の実施の形態９に従う電流増幅回路５５０は、詳細な図示は省略するが、これまでに説明した電流増幅回路１０１から１０７，１１０，１１１等において、スイッチ素子Ｓ２を省略して、カレントミラーアンプ３０または３１に対して、常時動作電流が供給される構成となっている。

さらに、電流増幅回路５５０の出力ノードＮｏと容量性負荷５１５の間には、スイッチ素子ＳＬが設けられる。

図２４に従う構成では、電流増幅回路５５０によって出力ノードＮｏに出力電圧ＶＯが発生された後、スイッチ素子ＳＬ等によって、容量性負荷５１５に出力電圧ＶＯが供給される。

図２５に示されるように、スイッチ素子ＳＬがオンするタイミング（時刻ｔｘ）において、出力電圧ＶＯは負荷容量ＣＬの充電のために瞬間的に急激に低下する。

この状態で、スイッチ素子Ｓ１によって帰還ループを遮断していなければ、負荷電流による出力電圧の急激な低下により電流増幅回路を流れるカレントミラーアンプの出力が発振してしまう原因となる。しかしながら、電流増幅回路５５０では、スイッチ素子Ｓ１によって、スイッチ素子ＳＬがオンする前に帰還ループが遮断されているので、このような発振が起こらない。

出力電圧ＶＯが復帰した後に、再びスイッチ素子Ｓ１をオンすれば、負荷接続直後における出力電圧変動による発振を防止して、安定的な出力電圧ＶＯを容量性負荷に供給する電源システムを構成することが可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１に従う電流増幅回路の回路構成を示す回路図である。 図１に示した電流増幅回路の動作を説明する動作波形図である。 この発明の実施の形態１の変形例１に従う電流増幅回路の構成を示す回路図である。 この発明の実施の形態１の変形例２に従う電流増幅回路の構成を示す回路図である。 この発明の実施の形態１の変形例３に従う電流増幅回路の構成を示す回路図である。 この発明の実施の形態２に従う電流増幅回路の回路構成を示す回路図である。 この発明の実施の形態２の変形例１に従う電流増幅回路の構成を示す回路図である。 この発明の実施の形態２の変形例２に従う電流増幅回路の構成を示す回路図である。 この発明の実施の形態２の変形例３に従う電流増幅回路の構成を示す回路図である。 この発明の実施の形態３に従う電流増幅回路の回路構成を示す回路図である。 図１０に示されたフィードスルー補償回路の動作を説明する動作波形図である。 この発明の実施の形態３の変形例に従う電流増幅回路の回路構成を示す回路図である。 実施の形態４に従う電流増幅回路の構成を示すブロック図である。 実施の形態４の変形例に従う電流増幅回路の構成を示すブロック図である。 実施の形態５に従う電流供給回路の第１の構成例を示す図である。 実施の形態５に従う電流供給回路の第２の構成例を示す図である。 実施の形態６に従う電流増幅回路の構成を示すブロック図である。 実施の形態６の変形例１に従う電流増幅回路の構成を示すブロック図である。 実施の形態６の変形例２に従う電流増幅回路の構成を示すブロック図である。 この発明の実施の形態７に従う液晶表示装置の全体構成を示すブロック図である。 この発明の実施の形態８に従う電源回路の構成を示すブロック図である。 この発明の実施の形態８に従う電源回路の動作を説明する波形図である。 この発明の実施の形態８に従う電源回路を用いて構成された階調電圧回路の構成を説明するブロック図である。 この発明の実施の形態９に従う電流増幅回路を用いた電源システムを示すブロック図である。 図２４に示した電源システムの動作を説明する図である。 従来の技術の電流増幅回路の構成を示す回路図である。

符号の説明

１０，１１，１２ 差動増幅回路、１５ 動作電流源、２０，２１ 出力回路（プッシュ型）、２２，２３ 出力回路（プル型）、２５ 定電流源、２６ 保持容量、２７ ミラー補償容量、３０，３１ カレントミラーアンプ、５０，５１ フィードスルー補償回路、５２ キャパシタ（フィードスルー補償用）、１００〜１０７，１１０，１１１、２００，２０１，３００〜３０２，５０５，５５０ 電流増幅回路、３１０，３１０ａ，３１０ｂ オフセット補償回路、３２０、３２０ａ，３２０ｂ キャパシタ（オフセット電圧保持用）、４１０ 液晶表示装置、４２０ 液晶アレイ部、４２５ 画素、４２８ 液晶表示素子、４３０ ゲート駆動回路、４４０ データ駆動回路、４６０ 階調電圧回路、４６５ 分圧抵抗、４７０ デコード回路、４８０ データ線駆動部、４８２ データ線駆動回路、５００ 各電源回路、５１０ 負荷、５１５ 容量性負荷、ＤＬ，ＤＬ１，ＤＬ２ データ線、ＧＬ，ＧＬ１、ＧＬ２ ゲート線、Ｉ１ 動作電流（カレントミラーアンプ）、Ｉ２ 一定電流、Ｉｏ 出力電流、Ｎ１，Ｎ３ 電圧源ノード（高電圧源）、Ｎ２，Ｎ４ 電圧源ノード（低電圧源）、Ｎｇ 制御ノード、Ｎｉ 入力ノード
Ｎｏ，Ｎｏ１，Ｎｏ２ 出力ノード、Ｎｐ 画素ノード、Ｑ１Ｎ，Ｑ２Ｎ，Ｑ１Ｐ、Ｑ２Ｐ 負荷トランジスタ（カレントミラーアンプ）、Ｑ３Ｎ，Ｑ４Ｎ，Ｑ３Ｐ，Ｑ４Ｐ 入力トランジスタ（カレントミラーアンプ）、Ｑ５Ｎ，Ｑ５Ｐ 出力トランジスタ、Ｑ６Ｎ，Ｑ６Ｐ トランジスタ、Ｓ１ スイッチ素子（帰還ループスイッチ）、Ｓ２ スイッチ素子（動作電流スイッチ）、Ｓ３，Ｓ４ スイッチ素子（フィードミラー補償）、Ｓ５〜Ｓ８，ＳＬ スイッチ素子、ＳＡ〜ＳＣ スイッチ素子（オフセット補償回路）、Ｖ１〜Ｖ６４ 階調電圧、Ｖｇ 制御ノード、ＶＨ１，ＶＨ２、ＶＤＨ 高電圧、ＶＩ 入力電圧、ＶＬ１、ＶＬ２，ＶＤＬ 低電圧、ＶＯ 出力電圧、Ｖｏｆ，Ｖｏｆａ、Ｖｏｆｂ オフセット電圧、ＶＲ 基準電圧。

Claims (22)

1. 入力ノードおよび出力ノードの電圧差に応じた電圧差を第１のノードおよび第２のノード間に生じさせる差動増幅回路と、
   制御ノードの電圧に応じた電圧および電流を前記出力ノードに生成するための出力回路と、
   前記第１および第２のノードの所定の一方と前記制御ノードとの間に設けられた帰還ループスイッチとを備え、
   前記差動増幅回路および前記出力回路は、前記帰還ループスイッチのオンによって帰還ループが形成されたときに、前記出力ノードの電圧を前記入力ノードの電圧を一致させるように動作し、
   前記帰還ループスイッチは、前記帰還ループの形成によって前記出力ノードの電圧が前記入力ノードの電圧と同等となった後オフされる、電流増幅回路。
2. 前記差動増幅回路は、高電圧源および低電圧源の間に前記差動増幅回路の動作電流源と直列に接続されて、前記差動増幅回路の動作電流を供給あるいは遮断するための動作電流スイッチを含み、
   前記動作電流スイッチは、前記出力ノードの電圧が前記入力ノードの電圧へ近づいた後にオフされて、前記動作電流を遮断する、請求項１に記載の電流増幅回路。
3. 前記動作電流スイッチは、前記帰還ループスイッチがオフされてから所定時間経過後にオフされる、請求項２に記載の電流増幅回路。
4. 前記動作電流スイッチは、ゲート電圧を制御可能な電界効果型トランジスタで構成される、請求項２に記載の電流増幅回路。
5. 前記出力回路は、高電圧源および低電圧源の間に前記出力ノードを介して直列に接続された、電界効果型トランジスタである出力トランジスタおよび電流制限回路を含み、
   前記出力トランジスタのゲートは、前記制御ノードと接続され、
   前記電流制限回路は、定電流源で構成される、請求項１に記載の電流増幅回路。
6. 前記出力回路は、高電圧源および低電圧源の間に前記出力ノードを介して直列に接続された、電界効果型トランジスタである出力トランジスタおよび電流制限回路を含み、
   前記出力トランジスタのゲートは、前記制御ノードと接続され、
   前記電流制限回路は、抵抗素子で構成される、請求項１に記載の電流増幅回路。
7. 前記出力回路は、前記制御ノードの電圧を保持するように接続されたキャパシタを含む、請求項１に記載の電流増幅回路。
8. 前記出力回路は、前記電流増幅回路の発振動作を防ぐために前記出力ノードに接続された位相補償素子をさらに含む、請求項１に記載の電流増幅回路。
9. 前記出力回路は、前記第制御ノードの電圧に応じた電流を前記出力ノードへ流入させる、請求項１に記載の電流増幅回路。
10. 前記出力回路は、前記制御ノードの電圧に応じた電流を前記出力ノードから流出させる、請求項１に記載の電流増幅回路。
11. 前記帰還ループスイッチをオフする際に前記制御ノードに生じる電圧変動を補償して、前記制御ノードの電圧を前記帰還ループスイッチをオフする直前の電圧に復帰させるためのフィードスルー補償回路をさらに備える、請求項１に記載の電流増幅回路。
12. 前記フィードスルー補償回路は、
    前記制御ノードおよび第３のノード間に接続されたキャパシタと、
    前記入力ノードおよび前記第３のノードの間に接続された第１の補償スイッチと、
    前記第３のノードおよび前記出力ノードの間に接続された第２の補償スイッチとを含み、
    前記第２の補償スイッチは、前記帰還ループスイッチと同じタイミングでオン・オフされ、
    前記第１の補償スイッチは、前記帰還ループスイッチがオフされた後にオンされる、請求項１１に記載の電流増幅回路。
13. 前記差動増幅回路でのオフセット電圧を補償して前記電流増幅回路が入力電圧に等しい出力電圧を前記出力ノードに生成するように、前記入力ノードの電圧を修正するオフセット補償回路をさらに備える、請求項１に記載の電流増幅回路。
14. 前記オフセット補償回路は、
    前記オフセット電圧を保持するようにその一端が前記入力ノードと接続されたキャパシタと、
    前記キャパシタと他のノードとの接続を制御する複数のスイッチ素子とを含み、
    前記複数のスイッチ素子は、前記入力ノードを前記入力電圧と接続するとともに、前記キャパシタの他端を前記出力ノード間と接続した後、前記出力ノードの電圧が定常値に達した後に、前記入力ノードを前記入力電圧から切り離すとともに、前記キャパシタの前記他端を前記入力電圧と接続するように動作する、請求項１３に記載の電流増幅回路。
15. 前記オフセット補償回路は、
    前記オフセット電圧を保持するように一端が前記入力ノードと接続されたキャパシタと、
    前記キャパシタと他のノードとの接続を制御する複数のスイッチ素子とを含み、
    前記複数のスイッチ素子は、前記入力ノードを基準電圧と接続するとともに、前記キャパシタの他端を前記出力ノード間と接続した後、前記出力ノードの電圧が定常値に達した後に、前記入力ノードを前記基準電圧から切り離すとともに、前記キャパシタの前記他端を前記入力電圧と接続するように動作する、請求項１３に記載の電流増幅回路。
16. 前記出力ノードと負荷との間に設けられる負荷スイッチをさらに備え、
    前記入力ノードの電圧は前記負荷への供給電圧に応じた一定電圧に設定され、
    前記負荷スイッチと前記帰還ループスイッチとは、互いに相補的にオンおよびオフされる、請求項１に記載の電流増幅回路。
17. 第１および第２の電流増幅ユニットを備え、
    前記第１および第２の電流増幅ユニットの各々は、
    入力ノードおよび出力ノードの電圧差に応じた電圧差を第１のノードおよび第２のノード間に生じさせる差動増幅回路と、
    制御ノードの電圧に応じた電圧および電流を前記出力ノードに生成するための出力回路と、
    前記第１および第２のノードの所定の一方と前記制御ノードとの間に設けられた帰還ループスイッチとを含み、
    前記差動増幅回路および前記出力回路は、前記帰還ループスイッチのオンによって帰還ループが形成されたときに、前記出力ノードの電圧を前記入力ノードの電圧を一致させるように動作し、かつ、前記帰還ループスイッチは、前記帰還ループの形成によって前記出力ノードの電圧が前記入力ノードの電圧と同等となった後オフされ、
    前記第１の電流増幅ユニット中の前記出力回路は、対応の前記制御ノードの電圧に応じた電流を前記出力ノードへ流入させ、かつ、前記第２の電流増幅ユニット中の前記出力回路は、対応の前記制御ノードの電圧に応じた電流を前記出力ノードへ流出させ、
    前記第１および第２の電流増幅ユニットの前記入力ノード同士および前記出力ノード同士は、電気的にそれぞれ接続される、電流増幅回路。
18. 前記第１の電流増幅ユニット中の前記出力ノードと、前記第２の電流増幅ユニット中の前記出力ノードとの間に配置されたスイッチ素子とをさらに備え、
    前記スイッチ素子は、各前記帰還ループスイッチのオン期間にはオフされ、かつ、前記各前記帰還ループスイッチがオフされた後にオンされる、請求項１７に記載の電流増幅回路。
19. 前記第１および第２の電流増幅ユニットの各々は、高電圧源および低電圧源の間に前記差動増幅回路と直列に接続されて、前記差動増幅回路の動作電流を供給あるいは遮断するための動作電流スイッチをさらに含み、
    前記動作電流スイッチは、前記出力ノードの電圧が前記入力ノードの電圧へ近づいた後にオフされて、前記動作電流を遮断する、請求項１７または１８に記載の電流増幅回路。
20. 前記第１および第２の電流増幅ユニットの各々に対応して設けられたオフセット補償回路をさらに備え、
    前記オフセット補償回路は、対応の前記電流増幅ユニットにおいて、前記差動増幅回路でのオフセット電圧を補償して入力電圧に等しい出力電圧が前記出力ノードに生成されるように、前記入力ノードの電圧を修正する、請求項１７または１８に記載の電流増幅回路。
21. 行列状に配置され、各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、
    前記画素の行ごとに設けられ、それぞれが周期的に選択される複数のゲート線と、
    前記画素の列ごとに設けられる複数のデータ線と、
    前記複数の画素のそれぞれでの表示輝度を示す表示信号に応じて前記表示電圧を順次生成して、前記複数のデータ線へ出力するデータ駆動回路とを備え、
    前記データ駆動回路は、
    前記表示信号のデコード結果に応じた階調電圧を前記表示電圧として生成するデコード回路と、
    前記複数のデータ線ごとにデータ線駆動回路として設けられる、請求項１から２０のいずれか１項に記載の電流増幅回路とを含み、
    前記電流増幅回路の前記入力ノードは、前記デコード回路からの前記表示電圧を受け、かつ、前記電流増幅回路の前記出力ノードは、前記複数のデータ線のうちの対応する１本と接続され、
    前記複数の画素は、前記複数のゲート線のうちの対応する１本が選択されたときに、前記複数のデータ線のうちの対応する１本と電気的に接続されて、前記表示電圧を書込まれる、液晶表示装置。
22. 行列状に配置され、各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、
    前記画素の行ごとに設けられ、それぞれが周期的に選択される複数のゲート線と、
    前記画素の列ごとに設けられる複数のデータ線と、
    前記複数の画素のそれぞれでの表示輝度を示す表示信号に応じて前記表示電圧を順次生成して、前記複数のデータ線へ出力するデータ駆動回路とを備え、
    前記データ駆動回路は、
    階調的な複数の表示輝度のそれぞれ対応した複数の階調電圧を複数の階調電圧ノードへ生成する階調電圧回路と、
    前記表示信号のデコード結果に応じて、前記複数の階調電圧ノードに生成された前記複数の階調電圧の１つを選択的に前記表示電圧として出力するデコード回路と、
    前記複数のデータ線ごとに設けられ、前記デコード回路によって選択された前記表示電圧を、前記複数のデータ線のうちの対応する１本に駆動するデータ線駆動回路とを含み、
    前記複数の画素は、前記複数のゲート線のうちの対応する１本が選択されたときに、前記複数のデータ線のうちの対応する１本と電気的に接続されて、前記表示電圧を書込まれ、
    前記階調電圧回路は、
    高電圧源および低電圧源の間に直列接続された、階調数に応じた個数の複数の分圧抵抗と、
    前記複数の分圧抵抗間の接続ノードに対応して設けられた、請求項１から２０のいずれか１項に記載の電流増幅回路とを含み、
    前記電流増幅回路の前記入力ノードは、前記複数の分圧抵抗間の前記接続ノードと接続され、かつ、前記電流増幅回路の前記出力ノードは、対応の前記階調電圧ノードと接続される、液晶表示装置。

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