KR20060119218A - 액정표시장치용 어레이 기판과 그 제조방법 - Google Patents

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KR20060119218A
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Abstract

본 발명은 액정표시장치에 관한 것으로 특히, 3마스크 공정으로 제작된 액정표시장치용 어레이기판과 그 제조방법에 관한 것이다.
본 발명에 따른 액정표시장치용 어레이 기판은, 제 2 마스크 공정에서 대면적 하프톤 패턴(half tone pattern)이 구성된 마스크(mask)를 사용하는 것을 제 1 특징으로 한다.
이때, 상기 하프톤 패턴에 부분적으로 슬릿 폭이 작은 제 2 하프톤 패턴을 적용함으로써, 배선이 형성된 부분과 그렇지 않은 영역에 존재하는 감광층의 높이가 동일하도록 조절하는 것을 제 2 특징으로 한다.
이와 같이 하면, 감광층을 건식식각(dry etching(ashing))하는 공정에서 배선이 위치한 부분과 그렇지 않은 부분에 대한 식각비율을 맞출 수 있으므로, 배선의 표면에 결함이 발생하는 불량을 방지할 수 있는 장점이 있다.
또한, 어레이기판을 3 마스크 공정으로 제작함으로써, 공정수율을 개선하고, 공정 비용을 낮출 수 있는 장점이 있다.

Description

액정표시장치용 어레이 기판과 그 제조방법{The substrate for LCD and method for fabricating of the same}
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고,
도 2는 종래에 따른 액정표시장치용 어레이기판의 단일 화소를 확대한 평면도이고,
도 3a 내지 도 9a와 도 3b 내지 도 9b와 도 3c 내지 도 9c는 각각 도 2의 Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 따라 절단하여, 종래의 공정순서에 따라 도시한 공정 단면도이고,
도 10은 본 발명에 따른 액정표시장치용 어레이기판의 한 화소를 확대한 평면도이고,
도 11a 내지 도 21a와 도 11b 내지 도 21b와 도 11c 내지 도 21c는 각각 도 10의 Ⅸ-Ⅸ,Ⅹ-Ⅹ,ⅩⅠ-ⅩⅠ를 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
120 : 기판 122 : 게이트 배선
124 : 게이트 전극 126 : 게이트 패드
128 : 링크부 130 : 데이터 패드
132 : 게이트 절연막 156 : 데이터 배선
162 : 화소 전극 164 : 게이트 패드 전극
166 : 데이터 패드 전극 168 : 소스 전극
170 : 드레인 전극 172 : 오믹 콘택층
174 : 액티브층
본 발명은 액정표시장치(LCD)에 관한 것으로 특히, 대면적 하프톤 패턴(half tone pattern)을 적용한 3 마스크 공정으로 제작한 액정표시장치용 어레이 기판과 그 제조 방법에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상을 표현하게 된다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 도 1을 참조하여 전술한 액정표시장치의 구성을 설명한다.
도 1은 액정표시장치를 확대하여 개략적으로 도시한 사시도이다.
도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,b,c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.
상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일측과 평행하지 않은 타측을 지나 연장 형성된 데이터 배선(26)이 구성된다.
이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터 (T)가 구성된다.
상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속으로 형성한다.
전술한 바와 같이 구성된 액정표시장치용 어레이기판은, 대략 5~6 마스크 공정을 거쳐 제작되며 이를 간략히 소개하면 아래와 같다.
아래 공정은 5 마스크 공정을 예를 들어 설명한 것이며, 마스크 공정만을 나열한 것이다.
제 1 마스크 공정 : 박막트랜지스터의 게이트 전극과, 이와 연결된 게이트 배선(및 게이트 패드) 형성공정.
제 2 마스크 공정 : 상기 게이트 전극의 상부에 절연막을 사이에 두고 위치하는 액티브층과 오믹 콘택층 형성공정.
제 3 마스크 공정 : 상기 게이트 배선과 절연막을 사이에 두고 교차하는 데이터 배선( 및 데이터 패드)과, 상기 데이터 배선과 연결되고 상기 오믹 콘택층의 상부로 연장된 소스 전극과 이와 이격된 드레인 전극 형성공정.
제 4 마스크 공정 : 기판의 전면에 보호막을 형성하고, 상기 드레인 전극을 노출하는 콘택홀을 형성하는 공정.
제 5 마스크 공정 : 상기 콘택홀을 통해 접촉하는 화소 전극을 형성하는 공정.
이상과 같은 5 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있 다.
이와 같이 다수의 순차적인 공정을 통해 어레이 기판이 제작되기 때문에 공정이 많을수록 불량이 발생할 확률이 커지게 되고 또한, 공정시간이 증가하고 공정비용이 높아지기 때문에 제품의 경쟁력이 약화되는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 4 마스크 공정이 제안되었다.
도 2는 4 마스크 공정으로 제작한 액정표시장치용 어레이 기판의 단일 화소를 확대한 평면도이다.
도시한 바와 같이, 어레이 기판은 절연 기판(60) 상에 일 방향으로 연장된 게이트 배선(62)과, 이와는 교차하여 화소 영역(P)을 정의하는 데이터 배선(82)이 구성된다.
상기 게이트 배선(62)은 일 끝단에 게이트 패드(64)가 구성되고, 상기 데이터 배선(82)은 일 끝단에 데이터 패드(84)가 구성된다.
상기 게이트 패드(64)와 데이터 패드(84)각각은 이들과 접촉하는 투명한 게이트 패드 전극(112)과, 데이터 패드 전극(114)이 구성된다.
상기 게이트 배선(62)과 데이터 배선(82)의 교차지점에는 상기 게이트 배선(62)과 접촉하는 게이트 전극(64)과, 게이트 전극(64)의 상부에 위치한 제 1 반도체층(92b)과, 제 1 반도체층(90a)의 상부에 이격되어 위치하고 상기 데이터 배선(82)과 연결된 소스 전극(94)과, 이와는 이격된 드레인 전극(96)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(96)과 접촉하는 투명한 화소 전극 (110)이 구성된다.
이때, 상기 게이트 배선(62)의 일부 상부에는 상기 소스 및 드레인 전극(94,96)과 동일공정에서 형성한 섬형상의 금속층(86)을 형성하고 이를 화소 전극(110)과 접촉하도록 구성한다.
이와 같이 하면, 상기 게이트 배선(62)을 스토리지 제 1 전극으로 하고, 상기 섬형상의 금속층(86)을 스토리지 제 2 전극으로 하는 스토리지 캐패시터(Cst)가 형성된다.
상기 섬형상(86)의 금속층 하부에는 제 2 반도체층(90b)이 구성된 형상이다. 또한, 상기 소스 및 드레인 전극(94,96)과 데이터 배선(82)과 데이터 패드(84)의 하부에는 제 3 반도체층(90c)이 구성되며 4마스크 공정의 특성상 상기 반도체층이 하부에 남게되며 특히, 순수 비정질 실리콘층이 상기 소스 및 드레인 전극(94,96)과 데이터 배선(82)과 데이터 패드(84)의 외부로 노출된 형상이 된다.
이하, 공정도면을 참조하여 종래에 따른 4 마스크 공정으로 어레이기판을 제작하는 공정을 설명한다.
도 3a 내지 도 9a와 도 3b 내지 도 9b와 도 3c 내지 도 9c는 도 2의 Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 따라 절단하여, 종래에 따른 공정순서에 따라 도시한 공정 단면도이다.
도 3a 내지 도 3c는 제 1 마스크 공정을 나타낸 도면이다.
도 3a에 도시한 바와 같이, 기판(60)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
이때, 상기 스토리지 영역(C)은 게이트 영역(G)의 일부에 정의된다.
상기 다수의 영역(S,P,G,D,C)이 정의된 기판(60)상에 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등의 이중 금속층 구조이고 가로방향으로 연장되고, 일 끝단에 게이트 패드(66)를 포함하는 게이트 배선(62)과, 상기 게이트 배선(62)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(64)을 형성한다
다음으로, 도 4(a,b,c)와 도 7(a,b,c)은 제 2 마스크 공정을 나타낸 도면이다.
도 4a 내지 도 4c에 도시한 바와 같이, 상기 게이트 전극(64)과 게이트 패드(66)를 포함하는 게이트 배선(62)이 형성된 기판(60)의 전면에 게이트 절연막(68)과, 비정질 실리콘층(a-Si:H, 70)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 72)과 금속층(74)을 형성한다.
상기 게이트 절연막(68)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로 부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(74)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 금속층(74)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(76)을 형성한다.
상기 감광층(76)의 상부에는 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 차단부(B2)는 스위칭 영역(S)에 대응한 일부와, 데이터 영역(D)과, 스토리지 영역(C)에 대응하여 위치하고, 상기 반투과부(B3)는 스위칭 영역(S)의 나머지 영역에 대응하여 위치하고, 상기 투과부(B1)는 상기 스위칭 영역(S)과 데이터 영역(D)을 제외한 나머지 영역에 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(76)을 노광(exposure)하는 공정을 진행하고, 현상(develop)하는 공정을 진행한다.
도 5a 내지 도 5c에 도시한 바와 같이, 스위칭 영역(S)에는 단차진 제 1 감광패턴(78a)과, 상기 데이터 영역(D)에는 상기 제 1 감광패턴(78a)에서 연장된 제 2 감광패턴(78b)과, 상기 스토리지 영역(C)에 제 3 감광패턴(78c)이 형성된다.
상기 스위칭 영역(S)과, 데이터 영역(D)과 스토리지 영역(C)을 제외한 나머지 영역은 모두 감광층이 제거되어 하부의 금속층(74)이 노출된 상태가 된다.
다음으로, 상기 노출된 금속층(74)과 그 하부의 불순물 비정질 실리콘층(72)과, 순수 비정질 실리콘층(70)을 제거하는 공정을 진행한다.
이때, 상기 금속층(74)의 종류에 따라 금속층과 그 하부층이 동시에 제거될 수도 있고, 상기 금속층을 먼저 식각한 후 건식식각 공정을 통해 하부의 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)을 제거하는 공정을 진행할 수 있다.
도 6a 내지 도 6c는 애쉬 공정(ash processing)을 나타낸 도면으로, 상기 노 출된 구성층 및 그 하부층을 제거하여, 상기 제 1 감광패턴(78a)의 하부에는 소스.드레인 금속층(80)과, 상기 데이터 영역(D)에 대응하여 상기 소스.드레인 금속층(80)에서 연장되고 일 끝단에 데이터 패드(84)를 포함하는 데이터 배선(82)과, 상기 스위칭 영역(S)에 대응하여 섬형상의 금속층(86)이 형성되었다.
이때, 소스.드레인 금속층(80)과 상기 데이터 패드(84)를 포함하는 데이터 배선(82)과 상기 섬형상의 금속층(86)의 하부에 순수 비정질 실리콘층과 불순물이 포함된 비정질 실리콘층이 존재하며, 편의상 상기 소스.드레인 금속층(80)에 대응하여 제 1 반도체 패턴(90a), 상기 데이터 배선 및 데이터 패드(82,84)에 대응하여 제 2 반도체 패턴(90b), 상기 섬형상의 금속층(86)에 대응하여 제 3 반도체 패턴(90c)이라 칭한다.
다음으로, 상기 남겨진 감광패턴(78a,b,c)의 일부를 애싱(ashing)하는 공정을 진행한다.
상기 애쉬 공정은, 상기 스위칭 영역(S)에서 이격된 소스 전극과 드레인 전극을 형성하기 위한 공정으로, 상기 단차진 제 1 감광패턴(78a)의 낮은 부분을 완전히 제거하여 소스. 드레인 금속층(80)의 일부를 노출한다.
이때, 상기 애쉬 공정 중, 각 감광패턴(78a,b,c)의 주변이 일부 제거되어 하부의 소스.드레인 금속층(80)과 데이터 배선 및 데이터 패드(82,84)와 섬형상의 금속층(86)의 주변 일부가 노출되는 현상이 발생한다.
상기 애쉬 공정을 진행한 후, 상기 노출된 금속층(86)과 그 하부의 불순물 비정질 실리콘층을 제거하는 공정을 진행한다.
도 7a 내지 도 7c에 도시한 바와 같이, 상기 제거공정을 완료하면, 상기 게이트 전극(64)의 상부에 위치한 반도체층 중 하부층(순수 비정질 실리콘층)은 액티브층(92a)으로서 기능하게 되고, 상기 액티브층(92a)의 상부에서 일부가 제거되어 이격된 상부층은 오믹 콘택층(92b)의 기능을 하게 된다.
또한, 오믹 콘택층(92b)의 상부에 위치하여 나누어진 금속층 중 데이터 배선(82)과 접촉한 부분은 소스 전극(94)의 기능을 하게 되고, 이와 이격된 부분은 드레인 전극(96)의 기능을 하게 된다.
또한, 상기 스토리지 영역(C)에 대응하여 형성된 아일랜드 형상의 금속층(86)은 그 하부의 게이트 배선(62)과 함께 스토리지 전극(storage electrode)의 기능을 하게 된다.
즉, 게이트 배선(62)은 스토리지 제 1 전극의 기능을 하게 되고, 상부의 금속층(86)은 스토리지 제 2 전극의 기능을 하게 된다. 따라서, 상기 스토리지 제 1 전극과 그 상부의 게이트 절연막(68)과 제 3 반도체 패턴(90c)과 그 상부의 스토리지 제 2 전극(86)은 보조 용량부인 스토리지 캐패시터(Cst)를 구성한다.
다음으로, 상기 잔류한 감광층(78a,b,c)을 제거하는 공정을 진행함으로써, 제 2 마스크 공정을 완료할 수 있다.
도 8a 내지 도 8c는 제 3 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(94,96)과 데이터 패드(84)를 포함하는 데이터 배선(82)과, 스토리지 캐패시터(Cst)가 구성된 기판(60)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘 (SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(100)을 형성한다.
연속하여, 상기 보호막(100)을 패턴하여 드레인 전극(96)의 일부를 노출하는 드레인 콘택홀(102)과, 상기 섬형상의 금속층을 노출하는 스토리지 콘택홀(104)과,
상기 게이트 패드(66)의 일부를 노출하는 게이트 패드 콘택홀(106)과 상기 데이터 패드(84)의 일부를 노출하는 데이터 패드 콘택홀(108)을 형성한다.
도 9a 내지 도 9c는 제 4 마스크 공정을 나타낸 도면으로, 상기 보호막(100)이 형성된 기판(60)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(96)과 섬형상의 금속층(86)과 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(110)을 형성한다. 동시에, 상기 게이트 패드(66)와 접촉하는 게이트 패드 전극(112)과 상기 데이터 패드(84)와 접촉하는 데이터 패드 전극(114)을형성한다.
전술한 공정을 통해 종래에 따른 4 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
종래의 4 마스크 공정은 기존의 5 마스크 공정에 비해 획기적이라 할 만큼 생산비용을 낮추는 효과 및 공정시간을 단축하는 효과가 있었고, 공정이 단축됨으로써 그 만큼 불량발생확률 또한 감소하는 결과를 얻고 있다.
따라서, 이러한 마스크 공정을 더욱 단순화 하여 공정 시간 및 공정비용 면에서 보다 낳은 결과를 얻기 위해 많은 노력을 기울기고 있다.
본 발명은 마스크 공정을 더욱 단순화 하여 제조 비용을 절약하고 제조 시간을 단축함으로써, 공정수율을 개선하는 것을 목적으로 한다.
이를 위해 대면적 하프톤 패턴이 형성된 마스크를 사용한 3마스크 공정으로 액정표시장치용 어레이기판을 제작하는 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판에 스위칭 영역과 화소 영역과, 게이트 영역과 데이터 영역을 정의하는 단계와; 상기 기판의 게이트 영역에 게이트 전극과, 일 끝단에 게이트 패드를 포함하는 게이트 배선을 형성하고, 상기 데이터 영역에 데이터 패드를 형성하는 제 1 마스크 공정 단계와; 상기 게이트 배선과 게이트 패드와 데이터 패드가 형성된 기판의 전면에 게이트 절연막과 비정질 실리콘층과 불순물 비정질 실리콘층과, 금속층을 적층하는 단계와; 상기 게이트 패드와 데이터 패드의 일부를 노출하고 상기 게이트 전극의 상부에 소스.드레인 금속층과 이에 연장된 데이터 배선을 형성하는 제 2 마스크 공정 단계와; 상기 게이트 전극에 대응하는 게이트 절연막의 상부에 액티브층과 오믹 콘택층과 소스 전극과 드레인 전극과, 상기 드레인 전극과 접촉하면서 화소 영역에 위치하는 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 패드 및 데이터 배선과 접촉하는 데이터 패드 전극을 형성하는 제 3 마스크 공정 단계를 포함한다.
상기 제 2 마스크 공정 단계는 상기 게이트 배선과 게이트 패드와 데이터 패드가 형성된 기판의 전면에 게이트 절연막과 비정질 실리콘층과 불순물 비정질 실리콘층과, 금속층을 적층하는 단계와; 상기 금속층의 상부에 감광층을 형성하고, 상기 감광층과 이격된 상부에 마스크를 위치하도록 함에 있어서, 상기 스위칭 영역과 데이터 영역에 대응하여 차단부가, 상기 화소 영역은 슬릿폭이 k1인 제 1 반투과부와, 상기 게이트 영역에 대응하여 슬릿폭(k2)이 k1>k2로 설계된 제 2 반투과부가 대응하여 위치하도록 마스크를 구성하는 단계와; 상기 마스크의 상부에서 빛을 조사하여, 상기 하부의 감광층을 노광하고 현상하여 상기 마스크의 차단부에 대응한 부분은 그대로 남겨지고, 상기 제 1 반투과부와 제 2 반투과부에 대응한 부분은 상부로 부터 일부가 제거되어 동일한 두께로 남겨지고, 상기 투과부에 대응한 부분은 하부의 금속층을 노출하도록 감광층을 패패턴하는 단계와; 상기 노출된 금속층과 그 하부의 비정질 실리콘층과 불순물 비정질 실리콘층과 게이트 절연막을 제거하여, 상기 게이트 패드와 데이터 패드의 일부를 노출하는 단계와; 상기 감광층을 애싱하여, 스위칭 영역과 데이터 영역(데이터 패드 생략)을 제외한 영역을 모두 제거하여, 하부의 금속층을 노출하는 단계와; 상기 금속층과 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 제거하여, 상기 스위칭 영역에 대응하여 액티브층과 오믹 콘택층과 소스.드레인 금속층과 데이터 배선을 형성하는 단계와; 상 기 스위칭 영역 및 데이터 영역에 남겨진 감광층을 제거하는 단계를 포함한다.
상기 제 1 및 제 2 반투과부의 패턴폭/슬릿폭은 0.5㎛~2.5㎛/0.5㎛~2.5㎛ 로 제작되며 특히, 제 1 반투과부의 패턴폭/슬릿폭(패턴 사이의 폭)은 1.4㎛/1.3㎛이고, 상기 제 2 반투과부는 패턴폭/슬릿폭(패턴 사이의 폭) 1.5㎛/1.2㎛인 것을 특징으로 한다.
상기 제 3 마스크 공정에서 형성된 게이트 패드 전극과 데이터 패드 전극과 화소 전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성한다.
상기 데이터 패드 전극은 상기 박막트랜지스터의 드레인 전극과 데이터 배선과 평면적으로 겹쳐지도록 형성된 것을 특징으로 하며, 상기 데이터 배선의 하부에 비정질 실리콘층과 불순물 비정질 실리콘층이 패턴된 것을 특징으로 한다.
상기 제 3 마스크 공정 단계는, 상기 소스 드레인 금속층과 데이터 배선이 형성된 기판의 전면에, 투명 전극층을 형성하는 단계와; 3 마스크 공정을 이용하여, 상기 소스.드레인 금속층과 데이터 배선과 화소 영역에 위치하고 상기 게이트 전극에 대응하는 중심부를 노출하는 제 1 감광층과, 상기 게이트 패드의 일부 상부에 제 2 감광층을 형성하는 단계와; 상기 제 1 및 제 2 감광층의 주변으로 노출된 투명 전극층을 제거하고, 상기 게이트 전극에 대응한 부분은 하부의 소스.드레인 금속층과 불순물 비정질 실리콘층을 제거하여, 화소 영역에 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과 상기 데이터 배선 및 데이터 패드와 접촉하는 데이터 패드 전극을 형성하는 단계와; 상기 게이트 전극의 중심에 대응하여 노출된 금속층을 제거하여 상기 게이트 전극의 상부에서 이격된 소스 전극과 드레인 전극을 형성하고, 두 전극의 이격된 사이로 노출된 오믹 콘택층을 제거하는 단계와; 상기 제 1 및 제 2 감광층을 제거하는 단계를 포함한다.
상기 오믹 콘택층이 제거되어 노출된 액티브층의 표면에 산화막을 형성하는 단계를 더욱 포함하며, 상기 산화막은 산소 플라즈마 처리방식으로 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
도 10은 3 마스크 공정으로 제작된 본 발명에 따른 액정표시장치용 어레이 기판의 구성 중, 단일화소를 확대하여 도시한 평면도이다.
도시한 바와 같이, 절연 기판(120)상에 일 방향으로 연장되고, 일 끝단은 게이트 패드(126)와 접촉하는 게이트 배선(122)과, 게이트 배선(122)과 교차하여 화소 영역(P)을 정의하고 일 끝단에서 데이터 패드(130)의 링크부(128)와 투명한 데이터 패드 전극(166)을 통해 접촉하는 데이터 배선(156)을 구성한다.
이때, 상기 게이트 패드(126)의 상부에는 이와 접촉하며 상기 데이터 패드 전극(166)과 동일 공정에서 형성한 게이트 패드 전극(164)을 형성한다.
이때, 상기 데이터 패드(130)및 이에 연장된 링크부(128)는 상기 게이트 배선(122)과 동일층 동일물질로 형성한다.
상기 게이트 배선(122)과 데이터 배선(156)의 교차지점에 게이트 전극(124)과 액티층(174)과 소스 전극(168)과 드레인 전극(170)을 포함하는 박막트랜지스터 (T)를 구성한다.
상기 화소 영역(P)에는 상기 드레인 전극(170)과 접촉하는 투명한 화소 전극(162)을 구성한다.
상기 화소영역(P)을 정의하는 부분의 게이트 배선(122)의 상부에는 이를 스토리지 제 1 전극으로 하고, 상기 게이트 배선(122)의 상부로 연장된 화소 전극(162)의 일부를 스토리지 제 2 전극으로 하는 스토리지 캐패시터(Cst)를 구성한다.
전술한 구성에서, 특징적인 것은 두 번째 마스크 공정에서 대면적으로 제 1 하프톤 패턴(half tone)이 대응되고, 상기 제 1 하프톤 패턴(halftone, slit pattern)중 금속배선에 대응하는 부분은 슬릿폭이 좁은 제 2 하프톤 패턴이 형성된 마스크를 사용하여 데이터 배선을 형성함과 동시에 게이트 패드와 데이터 패드의 일부를 노출하는 것이고, 세번째 마스크 공정에서 소스 및 드레인 전극(168,170)과 화소 전극(162)을 형성하는 것이다.
이하, 공정도면을 참조하여, 본 발명에 따른 3 마스크 공정으로 액정표시장치용 어레이기판을 형성하는 공정을 설명한다.
도 11a 내지 도 21a와 도 11b와 도 21b와 도 11c 내지 도 21c는 도 10의 Ⅸ-Ⅸ,Ⅹ-Ⅹ,ⅩⅠ-ⅩⅠ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
도 11a 내지 도 11c는 제 1 마스크 공정을 나타낸 도면으로, 도시한 바와 같이, 기판(120)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 링크부(L)를 포함하는 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
이때, 상기 스토리지 영역(C)은 게이트 영역(G)의 일부에 정의 할 수 있다.
상기 다수의 영역(S,P,G,D,C)을 정의한 기판(120)상에 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 증착하고 패턴하여, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(126)를 포함하는 게이트 배선(122)과, 상기 게이트 배선(122)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(124)을 형성한다.
동시에, 상기 게이트 패드(126)와 평행하지 않은 데이터 패드(130)를 형성하고, 상기 데이터 패드(130)에서 상기 링크 영역(L)으로 연장된 링크부(128)를 형성한다.
이하, 도 12(a,b,c)내지 도 16(a,b,c)는 제 2 마스크 공정을 나타낸 공정 단면도이며, 게이트 절연막(132)의 하부로 상기 게이트 패드(126)와 데이터 패드(130)와 링크부(128)의 일부를 노출하는 공정이다.
도 12a 내지 도 12c에 도시한 바와 같이, 상기 게이트 전극(122)과 게이트 패드(126)와 게이트 배선(122)과 링크부(128)를 포함하는 데이터 패드(130)가 형성된 기판(120)의 전면에 게이트 절연막(132)과, 비정질 실리콘층(a-Si:H, 134)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 136)과 금속층(138)을 형성한다.
상기 게이트 절연막(132)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함 된 무기절연물질 또는 경우에 따라서는 벤조사이클로 부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(138)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 금속층(138)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(140)을 형성한다.
상기 감광층(140)의 상부에는 투과부(B1)와 차단부(B2)와 제 1 반투과부(B3)와 제 2 반투과부(B4)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 스위칭 영역(S)과 스토리지 영역(C)과 데이터 영역(D)에 대응하여 차단부(B2)가 위치하고, 상기 화소 영역(P)에 대응하여 제 1 반투과부(B3)가 위치하고, 상기 게이트 영역(G, 게이트 패드 및 게이트 배선) 및 데이터 패드(130)에 대응하여 제 2 반투과부(B4)가 위치하도록 하고, 상기 게이트 패드(126)와 데이터 패드(130)와 링크부(128)의 일부에 대응하여 투과부(B1)가 위치하도록 마스크(M)를 정렬한다.
이때, 상기 제 1 반투과부(B3)및 제 2 반투과부의 패턴폭/슬릿폭은 패턴폭/슬릿폭은 0.5㎛~2.5㎛/0.5㎛~2.5㎛ 으로 설계하며 특히 본원 발명의 경우 한 예로, 패턴폭/패턴사이의 슬릿폭이 (1.4(㎛)/1.3(㎛))이고 상기 제 2 반투과부는 패턴폭/패턴사이의 슬릿폭이 1.5(㎛)/1.2(㎛)의 크기로 설계할 수 있다.(이때 슬릿은 빛이 투과되는 영역을 말한다.) 즉, 보통은 상기 제 1 반투과부의 패턴폭이 제 2 반투과부에 비해 0.1㎛크고, 슬릿폭은 0.1㎛작도록 설계하는 것이 바람직하다.
즉, 제 1 반투과부(B3)에 비해 상기 제 2 반투과부(B4)는 슬릿폭이 작기 때문에 이를 투과하는 빛의 강도가 더 약하다.
이와 같이, 마스크 패턴을 설계하는 것은, 금속배선이 존재하는 영역과 금속배선이 존재하지 않는 영역에 위치하는 감광층의 두께를 동일하게 하여, 건식식각 공정 중, 상기 금속배선(게이트 배선, 게이트 패드 등)의 표면에 결함이 발생하지 않도록 하기 위해서이다.
이에 대해 상세히 설명하면, 상기 감광층(140)은 두텁게 도포되기 때문에 표면이 평탄한 상태로 형성된다.
이와 같은 경우, 금속배선(122, 126,130)의 상부와 배선이 존재하지 않는 영역에서의 상기 감광층의 두께(d1,d2)가 서로 다르며, 배선이 존재하지 않는 영역에서 감광층의 두께(d2)가 더 두껍다.
이와 같은 경우, 상기 반투과부(B4)에 대응하는 부분의 감광층을 이후 공정에서 애싱하는 건식공정 중, 상기 배선이 형성되지 않은 영역의 감광층이 모두 제거되기 전에 상기 배선(122,126,130)이 노출되므로 배선(122,126,130)의 표면에 결함이 발생하게 된다.
따라서, 상기 배선(122,126,130)의 상부와 배선이 존재하지 않는 영역에 위치한 감광층의 두께(d1,d2)를 맞추기 위해서는, 상기 금속배선(122,126,130)이 존재하지 않는 영역에 대응한 제 1 반투과부(B3)의 슬릿폭(k1)에 비해 상기 배선(122,126,130)의 상부에 대응하는 제 2 반투과부(B4)의 슬릿폭(k2)을 좁게 하여 빛의 강도를 낮추어야만 현상 공정시 금속배선의 상부에 대응한 부분보다 배선이 존 재하지 않는 영역의 감광층이 더 제거될 수 있다.
따라서, 상기 금속배선(122,126,130)의 상부와 금속배선(122,126,130)이 존재하지 않는 영역에 형성된 감광층(140)의 두께를 맞출 수 있는 것이다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(140)을 노광(exposure)하고 현상(develop)하는 공정을 진행한다.
도 13a 내지 도 13c에 도시한 바와 같이, 상기 마스크의 차단부(B2)에 대응하여 상기 게이트 패드(126)와 데이터 패드(130)와 링크부(128)에 대응하는 상부 금속층이 노출되고, 제 1 반투과부(도 12의 B3)와 제 2 반투과부(도 12의 B4)에 대응하여 상부로부터 일부가 제거된 감광층(140)의 두께는 게이트 배선(122)과 게이트 패드(126)에 대응하는 부분의 두께와, 상기 게이트 배선(122)과 게이트 패드(126)가 존재하지 않는 영역의 두께(d1,d2)가 동일하도록 상부로부터 일부만 제거 되었다.
또한, 상기 차단부(B2)에 대응한 스위칭 영역및 데이터 영역(S,D)은 최초 두께를 그대로 유지 한 채 남아 있다.
도 14a 내지 도 14c에 도시한 바와 같이, 상기 게이트 패드(126)와 데이터 패드(130)와 링크부(128)에 대응하여, 상기 감광층(142)사이로 노출된 금속층(138)과 그 하부의 불순물 비정질 실리콘층(136)과 순수 비정질 실리콘층(134)과, 게이트 절연막(132)을 식각하여 하부의 게이트 패드(126)와 데이터 패드(130)와 링크부(128)의 일부를 노출하여 게이트 패드 콘택홀(146)과, 데이터 패드 콘택홀(148)과, 링크홀(150)을 형성한다.
이때, 금속층(138)에 따라 하부의 구성층과 동시에 제거할 수도 있고, 서로 다른 식각방식을 이용하여 상기 금속층(138)을 비롯한 하부 구성층 들을 제거할 수 있다.
도 15a 내지 도 15c는 상기 감광층(142)을 부분적으로 제거하는 애싱공정을 나타낸 도면으로, 상기 스위칭 영역(S)및 데이터 영역(D)을 제외한 나머지 영역의 감광층을 모두 제거하기 위해 애쉬공정(ash processing)을 진행 한다.
상기 애쉬공정을 진행하게 되며, 상기 스위칭 영역(S)및 데이터 영역(D)에만 감광층(142)이 남겨지게 되고 나머지 영역에 대응하는 금속층(138)은 모두 노출된다.
이때, 스위칭 영역및 데이터 영역(S,D)을 제외한 영역은 최초 현상 공정시 상부로 부터 일부가 제거된 상태임으로, 이 부분의 애싱공정을 진행하여 모두 제거하여도 상기 스위칭 영역(S)및 데이터 영역(D)에는 감광층(142)이 남겨지게 된다.
이때, 게이트 배선(122)과 게이트 패드(126)에 대응한 감광층(142)의 두께와, 상기 게이트 배선 및 패드(122,126)가 존재하지 않는 영역의 감광층(142)의 두께가 동일하도록 앞서 맞추었기 때문에 식각비율이 동일하여, 식각공정 중 상기 게이트 배선 및 패드(122,126)가 먼저 노출되어 표면결함 불량은 발생하지 않는다.
다음으로, 상기 노출된 금속층(138)과 그 하부층(134,136)을 제거하는 공정을 진행한다.
도 16a 내지 도 16c에 도시한 바와 같이, 상기 제거공정을 진행하게 되면, 스위칭 영역(S)과 데이터 영역(D)을 제외한 영역은 게이트 절연막(132)만이 남게 되며, 스위칭 영역(S)에는 소스.드레인 금속층(154)이 남게 되고. 상기 데이터 영역(D)에는 상기 소스.드레인 금속층(154)에서 연장된 데이터 배선(156)이 형성 된다.
동시에, 상기 소스.드레인 금속층(154)의 하부와 데이터 배선(156)의 하부에는 불순물 비정질 실리콘층(136)과 순수 비정질 실리콘층(134)이 적층되어 형성된 상태가 된다.
다음으로, 상기 소스.드레인 금속층(154)과 데이터 배선(156)의 상부에 남겨진 잔류 감광층(142)을 제거하는 공정을 진행한다.
이상으로, 제 2 마스크 공정을 설명하였다.
이하, 도 17(a,b,c) 내지 도 21(a,b,c)는 제 3 마스크 공정을 공정순서에 따라 도시한 공정 단면도이다.
도 17a 내지 도 17c에 도시한 바와 같이, 상기 소스.드레인 금속층(154)과 데이터 배선(156)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하여 투명 전극층(158)을 형성한다.
도 18a 내지 도 18c에 도시한 바와 같이, 상기 투명전극층(158)이 형성된 기판(120)의 전면에 포토레지스트를 도포한 후 감광층(160)을 형성한다.
상기 감광층(160)을 제 3 마스크 공정으로 노광(exposure)한 후 연속한 현상(develope)공정을 진행하여, 상기 스위칭 영역 및 화소 영역(S,P)과 이에 연장된 스토리지 영역(C)과, 게이트 패드(126)와, 상기 데이터 패드 및 링크부(128,130)에 대응한 부분에만 감광층(160)이 남겨지도록 한다.
이때, 상기 스위칭 영역(S)에 남겨진 감광층(160)은 중심이 제거되어 이격된 형상이 되어 하부의 투명 전극층(158)을 노출한 상태가 된다.
도 19a 내지 도 19c에 도시한 바와 같이, 상기 감광층(160)사이로 노출된 투명 전극층(158)을 제거하는 공정을 진행한다.
이와 같이 하면, 상기 소스 및 드레인 금속층(154)의 일 측과 평면적으로 겹쳐 구성되는 동시에, 상기 화소영역(P)과 스토리지 영역(C)의 상기 게이트 배선(P,122)의 일부 상부로 연장된 화소 전극(162)을 형성한다.
동시에, 상기 게이트 절연막(132)의 하부로 노출된 게이트 패드(126)와 접촉하는 게이트 패드 전극(164)과, 상기 데이터 배선(156)과 평면적으로 접촉하는 동시에 상기 노출된 데이터 패드(130)와 링크부(128)와 동시에 접촉하는 데이터 패드 전극(166)을 형성한다.
이때, 상기 데이터 패드 전극(166)은 데이터 배선(도 10의 156)과 상기 소스 .드레인 금속층(154)의 일 측으로 연장되어 형성될 수 도 있다.
다음으로, 상기 스위칭 영역(S)에 대응하여 노출된 소스.드레인 금속층(154)과 그 하부의 불순물 비정질 실리콘층(136)을 제거하는 공정을 진행한다.
도 20a 내지 도 20c에 도시한 바와 같이, 상기 게이트 전극(124)에 대응하는 상부에 이격된 소스 전극(168)과 드레인 전극(170)을 형성한다.
이때, 소스 전극(168)과 드레인 전극(170) 각각의 하부에 구성된 불순물 비정질 실리콘층은 오믹 콘택층(ohmic contact layer,172)으로서 기능하게 되고, 오 믹 콘택층(172) 하부에 위치하고 상기 소스 및 드레인 전극(168,170)의 사이로 일부가 노출된 순수 비정질 실리콘층은 액티브층(active layer, 174)으로서의 기능을 하게 된다.
다음으로, 상기 감광층(160)을 제거하는 공정을 진행한다.
전술한 공정에서, 상기 소스 전극과 드레인 전극이 이격되어 노출된 액티브층의 표면에 산화막(미도시)을 형성한다. 상기 산화막은 산소 플라즈마(plasma) 방법을 이용하여 형성할 수 있으며, 노출된 액티브층(174)의 표면을 보호하는 기능을 한다.
이때, 종래와 달리 소스 및 드레인 전극(168,170)의 상부에 보호막(passivation layer)이 존재하지 않는 것을 특징으로 하며, 이는 3 마스크 공정에서 제조비용을 줄이는데 한층 기여하게 될 것이다.
도 21a 내지 도 21c에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 게이트 전극(124)과 액티브층(174)과 오믹 콘택층(172)과 소스 및 드레인 전극(168,170)으로 구성된 박막트랜지스터(T)가 구성되고, 상기 화소 영역(P)에는 상기 드레인 전극(170)과 평면적으로 겹쳐지는 화소 전극(162)이 구성되고, 상기 스토리지 영역(C)에 대응하여 게이트 배선(124)의 일부를 스토리지 제 1 전극으로 하고, 상부에 겹쳐진 화소 전극(162)의 일부를 스토리지 제 2 전극으로 하는 스토리지 캐패시터(Cst)가 형성된다.
동시에, 상기 게이트 배선(122)의 끝단은 게이트 패드(126)와 이에 접촉하는 투명한 게이트 패드 전극(164)이 구성되고, 상기 게이트 배선(122)과 교차하는 데 이터 배선(156)의 끝단은 상기 게이트 배선(122)과 동일 공정에서 형성한 데이터 패드(128)와 데이터 배선(156)을 연결하는 데이터 패드 전극(166)이 형성된다.
전술한 바와 같은 3 마스크 공정으로 본 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.
본 발명의 공정상 특징은 하프톤 패턴을 대면적으로 사용하여 3 마스크 공정으로 어레이기판을 제작하는 것이 가능하여, 공정 단순화를 통한 비용 절감 및 공정시간 단축을 통해 공정수율을 개선하는 효과가 있다.
동시에, 제 2 마스크 공정에서는, 대면적 하프톤 패턴에 부분적으로 금속배선에 대응한 부분은 슬릿폭이 작은 하프톤 패턴을 사용하여, 하부에 금속배선의 존재 유.무에 상관없이 감광층의 두께를 동일하게 함으로써, 애싱공정시 배선의 표면에 결함이 발생하는 것을 방지하는 효과가 있다.
따라서, 신호불량이 없는 고화질의 액정표시장치를 제작할 수 있는 효과가 있다.

Claims (10)

  1. 기판에 스위칭 영역과 화소 영역과, 게이트 영역과 데이터 영역을 정의하는 단계와;
    상기 기판의 게이트 영역에 게이트 전극과, 일 끝단에 게이트 패드를 포함하는 게이트 배선을 형성하고, 상기 데이터 영역에 데이터 패드를 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 배선과 게이트 패드와 데이터 패드가 형성된 기판의 전면에 게이트 절연막과 비정질 실리콘층과 불순물 비정질 실리콘층과, 금속층을 적층하는 단계와;
    상기 스위칭 영역과 데이터 영역에 대응하여 차단부가, 상기 화소 영역은 슬릿폭이 k1인 제 1 반투과부와, 상기 게이트 영역에 대응하여 슬릿폭(k2)이 k1>k2로 설계된 제 2 반투과부가 구성된 마스크를 이용하여, 상기 게이트 패드와 데이터 패드의 일부를 노출하고, 상기 게이트 전극 상부에 섬형상의 소스.드레인 금속층과 이에 연장된 데이터 배선을 형성하는 제 2 마스크 공정 단계와;
    상기 게이트 전극에 대응하는 게이트 절연막의 상부에 액티브층과 오믹 콘택층과 소스 전극과 드레인 전극과, 상기 드레인 전극과 접촉하면서 화소 영역에 위치하는 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 패드 및 데이터 배선과 접촉하는 데이터 패드 전극을 형성하는 제 3 마스크 공정 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 마스크 공정 단계는
    상기 게이트 배선과 게이트 패드와 데이터 패드가 형성된 기판의 전면에 게이트 절연막과 비정질 실리콘층과 불순물 비정질 실리콘층과, 금속층을 적층하는 단계와;
    상기 금속층의 상부에 감광층을 형성하고, 상기 감광층과 이격된 상부에 마스크를 위치하도록 함에 있어서,
    상기 스위칭 영역과 데이터 영역에 대응하여 차단부가, 상기 화소 영역은 슬릿폭이 k1인 제 1 반투과부와, 상기 게이트 영역에 대응하여 슬릿폭(k2)이 k1>k2로 설계된 제 2 반투과부가 대응하여 위치하도록 마스크를 구성하는 단계와;
    상기 마스크의 상부에서 빛을 조사하여, 상기 하부의 감광층을 노광하고 현상하여 상기 마스크의 차단부에 대응한 부분은 그대로 남겨지고, 상기 제 1 반투과부와 제 2 반투과부에 대응한 부분은 상부로 부터 일부가 제거되어 동일한 두께로 남겨지고, 상기 투과부에 대응한 부분은 하부의 금속층을 노출하도록 감광층을 패패턴하는 단계와;
    상기 노출된 금속층과 그 하부의 비정질 실리콘층과 불순물 비정질 실리콘층과 게이트 절연막을 제거하여, 상기 게이트 패드와 데이터 패드의 일부를 노출하는 단계와;
    상기 감광층을 애싱하여, 스위칭 영역과 데이터 영역(데이터 패드 생략)을 제외한 영역을 모두 제거하여, 하부의 금속층을 노출하는 단계와;
    상기 금속층과 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 제거하여, 상기 스위칭 영역에 대응하여 액티브층과 오믹 콘택층과 소스.드레인 금속층과 데이터 배선을 형성하는 단계와;
    상기 스위칭 영역 및 데이터 영역에 남겨진 감광층을 제거하는 단계
    를 포함하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 반투과부 및 제 2 반투과부의 패턴폭/슬릿폭은 0.5㎛~2.5㎛/0.5㎛~2.5㎛의 범위내에서 설계할 수 있으며 특히, 상기 제 1 반투과부의 패턴폭/슬릿폭(패턴 사이의 폭)은 1.4㎛/1.3㎛이고, 상기 제 2 반투과부는 패턴폭/슬릿폭(패턴 사이의 폭) 1.5㎛/1.2㎛인 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  4. 제 1 항에 있어서,
    상기 제 3 마스크 공정에서 형성된 게이트 패드 전극과 데이터 패드 전극과 화소 전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
  5. 제 1 항에 있어서,
    상기 데이터 패드 전극은 상기 박막트랜지스터의 드레인 전극과 데이터 배선과 평면적으로 겹쳐지도록 형성된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  6. 제 1 항에 있어서,
    상기 데이터 배선의 하부에 비정질 실리콘층과 불순물 비정질 실리콘층이 패턴된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  7. 제 2 항에 있어서,
    제 3 마스크 공정 단계는,
    상기 소스 드레인 금속층과 데이터 배선이 형성된 기판의 전면에, 투명전극층을 형성하는 단계와;
    3 마스크 공정을 이용하여, 상기 소스.드레인 금속층과 데이터 배선과 화소 영역에 위치하고 상기 게이트 전극에 대응하는 중심부를 노출하는 제 1 감광층과, 상기 게이트 패드의 일부 상부에 제 2 감광층을 형성하는 단계와;
    상기 제 1 및 제 2 감광층의 주변으로 노출된 투명 전극층을 제거하고, 상기 게이트 전극에 대응한 부분은 하부의 소스.드레인 금속층과 불순물 비정질 실리콘층을 제거하여, 화소 영역에 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과 상기 데이터 배선 및 데이터 패드와 접촉하는 데이터 패드 전극을 형성하는 단계와;
    상기 게이트 전극의 중심에 대응하여 노출된 금속층을 제거하여 상기 게이트 전극의 상부에서 이격된 소스 전극과 드레인 전극을 형성하고, 두 전극의 이격된 사이로 노출된 오믹 콘택층을 제거하는 단계와;
    상기 제 1 및 제 2 감광층을 제거하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  8. 제 7 항에 있어서,
    상기 오믹 콘택층이 제거되어 노출된 액티브층의 표면에 산화막을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이기판 제조방법.
  9. 제 8 항에 있어서,
    상기 산화막은 산소 플라즈마 처리방식으로 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  10. 제 1 항에 있어서,
    상기 화소 전극을 상기 게이트 배선의 상부로 연장하여 형성함으로써, 게이트 배선을 스토리지 제 1 전극으로 하고, 상기 연장된 화소 전극을 스토리지 제 2 전극으로 하는 스토리지 캐패시터를 형성하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
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