JPH0632213B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0632213B2 JPH0632213B2 JP62044296A JP4429687A JPH0632213B2 JP H0632213 B2 JPH0632213 B2 JP H0632213B2 JP 62044296 A JP62044296 A JP 62044296A JP 4429687 A JP4429687 A JP 4429687A JP H0632213 B2 JPH0632213 B2 JP H0632213B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- line
- sense amplifier
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にメモリセルの情報保
護用のメモリセルを有する半導体メモリに関する。
護用のメモリセルを有する半導体メモリに関する。
〔従来の技術〕 半導体メモリは、メモリセル群をICチップ中央部に配
し、その周囲を周辺制御回路が囲むレイアウトがとられ
ている。このため、メモリセルとして、コンデンサに情
報を蓄積するダイナミックメモリでは周辺回路の動作に
よって起こる基板への電子注入によってメモリセルの情
報が破壊されてしまうことがあった。そこで、メモリセ
ル群の周囲に余分のメモリセルを配し、これに高電位を
書込むことにより本来のメモリセルを保護することが半
導体メモリの高集積化に伴ない行なわれていた。
し、その周囲を周辺制御回路が囲むレイアウトがとられ
ている。このため、メモリセルとして、コンデンサに情
報を蓄積するダイナミックメモリでは周辺回路の動作に
よって起こる基板への電子注入によってメモリセルの情
報が破壊されてしまうことがあった。そこで、メモリセ
ル群の周囲に余分のメモリセルを配し、これに高電位を
書込むことにより本来のメモリセルを保護することが半
導体メモリの高集積化に伴ない行なわれていた。
上述した従来の半導体メモリは、保護用のメモリセルに
高電位を書込む必要があるため、保護用メモリセルの接
続されているビット線は電源に接続されており、このた
めビット線に隣接して動作するセンスアンプの動作に影
響があり、パターン依存性が生じるという欠点がある。
高電位を書込む必要があるため、保護用メモリセルの接
続されているビット線は電源に接続されており、このた
めビット線に隣接して動作するセンスアンプの動作に影
響があり、パターン依存性が生じるという欠点がある。
ダイナミックメモリでは各々のビット線に接続されたセ
ンスアンプが一斉に動作する。また、ダイナミックメモ
リのビット線間の距離は近年の高集積化によって非常に
近くなり、ビット線間容量結合が強くなってきている。
このため、センスアンプ動作時には隣接するビット線の
動作影響を避けることはできない。メモリセル群の中央
部ではその両側に通常のビット線が存在し、この意味で
すべてのセンスアンプ動作は等価となるが、メモリセル
群の最外周部では前述したように電源に固定されたビッ
ト線があるため、センスアンプ動作が等価ではなくな
り、パターン依存性を持ってしまう。
ンスアンプが一斉に動作する。また、ダイナミックメモ
リのビット線間の距離は近年の高集積化によって非常に
近くなり、ビット線間容量結合が強くなってきている。
このため、センスアンプ動作時には隣接するビット線の
動作影響を避けることはできない。メモリセル群の中央
部ではその両側に通常のビット線が存在し、この意味で
すべてのセンスアンプ動作は等価となるが、メモリセル
群の最外周部では前述したように電源に固定されたビッ
ト線があるため、センスアンプ動作が等価ではなくな
り、パターン依存性を持ってしまう。
本発明の半導体メモリは、プリチャージ回路と、プリチ
ャージ回路によってプリチャージされるビット線対と、
各ビット線とワード線に接続されたメモリセルと、ダミ
ーワード線の信号によって駆動され、各ビット線をセン
スアンプ共通線に接続するトランジスタとからなる、情
報蓄積用メモリセル群の周辺に設けられた保護用メモリ
セル列を有する。
ャージ回路によってプリチャージされるビット線対と、
各ビット線とワード線に接続されたメモリセルと、ダミ
ーワード線の信号によって駆動され、各ビット線をセン
スアンプ共通線に接続するトランジスタとからなる、情
報蓄積用メモリセル群の周辺に設けられた保護用メモリ
セル列を有する。
このように、保護用メモリセルの接続されるビット線を
従来のように電源に固定せず、センスアンプの共通線に
ダミーワード線で制御されるトランジスタを介して接続
することにより、メモリセル読出しの時の保護用メモリ
セルのビット線の動作は通常のメモリセル列のビット線
の動作と同等のものとなる。
従来のように電源に固定せず、センスアンプの共通線に
ダミーワード線で制御されるトランジスタを介して接続
することにより、メモリセル読出しの時の保護用メモリ
セルのビット線の動作は通常のメモリセル列のビット線
の動作と同等のものとなる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の半導体メモリの一実施例の回路図であ
る。
る。
通常のメモリセル列は１対のビット線Ｂ１，Ｂ２と、ゲ
ートにプリチャージ信号φｐが印加されたときにビット
線Ｂ１，Ｂ２をプリチャージするトランジスタTr1〜Tr3
からなるプリチャージ回路１と、ビット線Ｂ１，Ｂ２と
センスアンプ共通線CLの間に設けられゲートとドレイン
が互いに交差接続されたトランジスタTr4，Tr5から成る
センスアンプ２と、他のメモリセル群と共通のワード線
WL1，WL2と、ダミーワード線DWL1，DWL2と、ビット線Ｂ
１，Ｂ２とワード線WL1，WL2の間にそれぞれ設けられた
情報蓄積用のメモリセルＣ１，Ｃ２と、ビット線Ｂ１，
Ｂ２とダミーワード線DWL1，DWL2の間に設けられたセン
ス動作時のリファレンス電位発生用のダミーセルＤ１，
Ｄ２から構成されている。また、保護用メモリセル列
は、プリチャージ信号φｐがゲートに印加されるトラン
ジスタTr6〜Tr8で構成されたプリチャージ回路３と、ビ
ット線Ｂ３，Ｂ４と、ビット線Ｂ３，Ｂ９とワード線WL
1，WL2に接続されているメモリセルＣ３，Ｃ４と、ダミ
ーワード線DWL1，DWL2の信号がゲートに印加され、ビッ
ト線Ｂ３，Ｂ４をセンスアンプ共通線CLに接続するトラ
ンジスタTr9，Tr10によって構成されている。
ートにプリチャージ信号φｐが印加されたときにビット
線Ｂ１，Ｂ２をプリチャージするトランジスタTr1〜Tr3
からなるプリチャージ回路１と、ビット線Ｂ１，Ｂ２と
センスアンプ共通線CLの間に設けられゲートとドレイン
が互いに交差接続されたトランジスタTr4，Tr5から成る
センスアンプ２と、他のメモリセル群と共通のワード線
WL1，WL2と、ダミーワード線DWL1，DWL2と、ビット線Ｂ
１，Ｂ２とワード線WL1，WL2の間にそれぞれ設けられた
情報蓄積用のメモリセルＣ１，Ｃ２と、ビット線Ｂ１，
Ｂ２とダミーワード線DWL1，DWL2の間に設けられたセン
ス動作時のリファレンス電位発生用のダミーセルＤ１，
Ｄ２から構成されている。また、保護用メモリセル列
は、プリチャージ信号φｐがゲートに印加されるトラン
ジスタTr6〜Tr8で構成されたプリチャージ回路３と、ビ
ット線Ｂ３，Ｂ４と、ビット線Ｂ３，Ｂ９とワード線WL
1，WL2に接続されているメモリセルＣ３，Ｃ４と、ダミ
ーワード線DWL1，DWL2の信号がゲートに印加され、ビッ
ト線Ｂ３，Ｂ４をセンスアンプ共通線CLに接続するトラ
ンジスタTr9，Tr10によって構成されている。
次に、本実施例の動作について説明する。まず、ワード
線WL1によりビット線対の一方のビット線Ｂ１，Ｂ３の
メモリセルＣ１，Ｃ３が選択される。また、同時にダミ
ーワード線DWL2により通常のメモリセル列ではダミーセ
ルＤ２が選択され、ビット線Ｂ１にはメモリセルＣ１の
信号が、ビット線Ｂ２にはダミーセルＤ２の信号が現わ
れる。この後、センスアンプ２が活性化され、その共通
線CLが設置電位に引かれることによりセンス動作が進行
する。一方、保護用メモリセル列ではビット線Ｂ３にメ
モリセルＣ３の信号が現われ、ビット線Ｂ４はダミーワ
ード線DWL2によってトランジスタTr10がオンするためセ
ンスアンプ共通線CLの電位、すなわち接地電位となる。
したがって、センス動作にともないメモリセルＣ３に高
電位が書込まれる。この場合の高電位となるビット線Ｂ
３の動作および低電位となるビット線Ｂ４の動作はセン
スアンプ共通線CLの動作に追従するため通常のメモリセ
ル列の動作と等しいものである。ワード線WL2によって
メモリセルＣ２，Ｃ４が選択されたときの動作も同様に
して行なわれ、保護用メモリセル列では選択されたメモ
リセルＣ４に高電位が書込まれる。
線WL1によりビット線対の一方のビット線Ｂ１，Ｂ３の
メモリセルＣ１，Ｃ３が選択される。また、同時にダミ
ーワード線DWL2により通常のメモリセル列ではダミーセ
ルＤ２が選択され、ビット線Ｂ１にはメモリセルＣ１の
信号が、ビット線Ｂ２にはダミーセルＤ２の信号が現わ
れる。この後、センスアンプ２が活性化され、その共通
線CLが設置電位に引かれることによりセンス動作が進行
する。一方、保護用メモリセル列ではビット線Ｂ３にメ
モリセルＣ３の信号が現われ、ビット線Ｂ４はダミーワ
ード線DWL2によってトランジスタTr10がオンするためセ
ンスアンプ共通線CLの電位、すなわち接地電位となる。
したがって、センス動作にともないメモリセルＣ３に高
電位が書込まれる。この場合の高電位となるビット線Ｂ
３の動作および低電位となるビット線Ｂ４の動作はセン
スアンプ共通線CLの動作に追従するため通常のメモリセ
ル列の動作と等しいものである。ワード線WL2によって
メモリセルＣ２，Ｃ４が選択されたときの動作も同様に
して行なわれ、保護用メモリセル列では選択されたメモ
リセルＣ４に高電位が書込まれる。
以上説明したように本発明は、保護用メモリセルの接続
されるビット線対をセンスアンプの共通線にダミーワー
ド線の信号で駆動されるトランジスタを介して接続し、
ダミーワード線に印加される信号を用いて保護用メモリ
セルには常に高電位が書込まれるように制御することに
より、保護用メモリセルが接続されたビット線の動作を
通常のビット線の動作と同等のものとすることができる
ので、保護機能を低下させることなくパターン依存性を
なくすことができる効果がある。
されるビット線対をセンスアンプの共通線にダミーワー
ド線の信号で駆動されるトランジスタを介して接続し、
ダミーワード線に印加される信号を用いて保護用メモリ
セルには常に高電位が書込まれるように制御することに
より、保護用メモリセルが接続されたビット線の動作を
通常のビット線の動作と同等のものとすることができる
ので、保護機能を低下させることなくパターン依存性を
なくすことができる効果がある。
第１図は本発明の半導体メモリの一実施例の回路図であ
る。 １，３…プリチャージ回路、 ２…センスアンプ、 Ｃ１〜Ｃ４…メモリセル、 Ｄ１，Ｄ２…ダミーセル、 Ｂ１〜Ｂ４…ビット線、 Tr1〜Tr10…トランジスタ、 φｐ…プリチャージ信号、 WL1，WL2…ワード線、 DWL1，DWL2…ダミーワード線、 CL…センスアンプ共通線。
る。 １，３…プリチャージ回路、 ２…センスアンプ、 Ｃ１〜Ｃ４…メモリセル、 Ｄ１，Ｄ２…ダミーセル、 Ｂ１〜Ｂ４…ビット線、 Tr1〜Tr10…トランジスタ、 φｐ…プリチャージ信号、 WL1，WL2…ワード線、 DWL1，DWL2…ダミーワード線、 CL…センスアンプ共通線。
Claims (1)
- 【請求項１】情報蓄積用メモリセル群に隣接して設けら
れた保護用メモリセル列を有し、前記保護用メモリセル
列は、プリチャージ回路と、プリチャージ回路によって
プリチャージされるビット線対と、ビット線対とワード
線対とに接続された複数のメモリセルと、ビット線対の
各々に一端が接続され、他端がセンスアンプ共通線に接
続され、かつゲートがダミーワード線に直接接続された
トランジスタ対とを有することを特徴とする半導体メモ
リ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044296A JPH0632213B2 (ja) | 1987-02-26 | 1987-02-26 | 半導体メモリ |
| DE88102848T DE3887180T2 (de) | 1987-02-26 | 1988-02-25 | Halbleiter-Speichereinrichtung mit Schutzzellen. |
| EP88102848A EP0281868B1 (en) | 1987-02-26 | 1988-02-25 | Semiconductor memory device with protection cells |
| US07/160,982 US4875194A (en) | 1987-02-26 | 1988-02-26 | Semiconductor memory device with protection cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044296A JPH0632213B2 (ja) | 1987-02-26 | 1987-02-26 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211195A JPS63211195A (ja) | 1988-09-02 |
| JPH0632213B2 true JPH0632213B2 (ja) | 1994-04-27 |
Family
ID=12687546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044296A Expired - Lifetime JPH0632213B2 (ja) | 1987-02-26 | 1987-02-26 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4875194A (ja) |
| EP (1) | EP0281868B1 (ja) |
| JP (1) | JPH0632213B2 (ja) |
| DE (1) | DE3887180T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
| US6831317B2 (en) | 1995-11-09 | 2004-12-14 | Hitachi, Ltd. | System with meshed power and signal buses on cell array |
| US6512257B2 (en) | 1995-11-09 | 2003-01-28 | Hitachi, Inc. | System with meshed power and signal buses on cell array |
| JP3869045B2 (ja) * | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
| US6310810B1 (en) * | 2000-07-14 | 2001-10-30 | Raj Kumar Jain | High-speed sense amplifier |
| US6449202B1 (en) * | 2001-08-14 | 2002-09-10 | International Business Machines Corporation | DRAM direct sensing scheme |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032911B2 (ja) * | 1979-07-26 | 1985-07-31 | 株式会社東芝 | 半導体記憶装置 |
| JPS5683899A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| US4327426A (en) * | 1980-02-11 | 1982-04-27 | Texas Instruments, Incorporated | Column decoder discharge for semiconductor memory |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| FR2528613B1 (fr) * | 1982-06-09 | 1991-09-20 | Hitachi Ltd | Memoire a semi-conducteurs |
| NL8300497A (nl) * | 1983-02-10 | 1984-09-03 | Philips Nv | Halfgeleiderinrichting met niet-vluchtige geheugentransistors. |
| JPS6095799A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | プログラマブル・リ−ド・オンリ−・メモリ |
-
1987
- 1987-02-26 JP JP62044296A patent/JPH0632213B2/ja not_active Expired - Lifetime
-
1988
- 1988-02-25 DE DE88102848T patent/DE3887180T2/de not_active Expired - Fee Related
- 1988-02-25 EP EP88102848A patent/EP0281868B1/en not_active Expired - Lifetime
- 1988-02-26 US US07/160,982 patent/US4875194A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4875194A (en) | 1989-10-17 |
| EP0281868A3 (en) | 1990-09-26 |
| JPS63211195A (ja) | 1988-09-02 |
| DE3887180T2 (de) | 1994-05-05 |
| DE3887180D1 (de) | 1994-03-03 |
| EP0281868B1 (en) | 1994-01-19 |
| EP0281868A2 (en) | 1988-09-14 |
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